JP2005354036A - Forming method of semiconductor device - Google Patents
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Abstract
Description
本発明は、ICカード、電子ペーパー、RFIDタグ等に使用する半導体装置とその形成方法に関するものである。 The present invention relates to a semiconductor device used for an IC card, electronic paper, an RFID tag and the like and a method for forming the same.
近年、ICカードや電子ペーパー、RFIDタグ等が注目されている。これらには半導体装置が使用されている。半導体装置は年々多機能化が進んでいるが、逆に薄型化、軽量化が進行しており、それを実現するため限られたスペースへの集積化や素子の薄型化が求められている。
また、半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。例えば、ICカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。
しかも現在の半導体製造プロセスは、プラスチックフィルムが耐えられない高温プロセスを必要とする。
このため半導体装置を安価に大量に供給し、しかもフレキシブルな基材上に半導体装置を形成するためには、印刷法を用いて形成した半導体装置も出現している(例えば、特許文献1参照。)。
In recent years, IC cards, electronic paper, RFID tags, and the like have attracted attention. For these, semiconductor devices are used. Semiconductor devices are becoming more and more multifunctional year by year, but conversely, they are becoming thinner and lighter, and in order to realize them, integration in a limited space and thinner elements are required.
In addition, if the substrate used in the semiconductor device is thinned to reduce the thickness, the element is easily broken. For example, IC cards are stored and carried in card holders and wallets, but they are often bent and twisted by external force in pockets and bags, and are strongly demanded to be flexible and difficult to break. It has been. In addition, since it is necessary to perform wiring by wire bonding or the like, there is a problem that the reliability is remarkably lowered, for example, the element itself or wiring is broken by bending or twisting.
Moreover, current semiconductor manufacturing processes require high temperature processes that cannot be tolerated by plastic films.
For this reason, in order to supply a large amount of semiconductor devices at low cost and to form a semiconductor device on a flexible base material, a semiconductor device formed using a printing method has also appeared (for example, see Patent Document 1). ).
印刷法が注目されるのには、以下のような理由によっている。すなわち、(1)低温での加工が可能であるので基材に可撓性の樹脂フィルムを使用することが可能となる、(2)このため、ロール状の樹脂フィルムを用いていわゆるロール・ツー・ロールプロセスで高速生産することが可能となる、(3)溶液状の半導体が利用できるので印刷加工が容易である、等の理由が挙げられる。このような理由からフレキシブルな基材上に形成した半導体装置を大量にしかも安価に提供することが可能となる。 The printing method is attracting attention for the following reasons. That is, (1) it is possible to use a flexible resin film as a base material because it can be processed at a low temperature. -It is possible to achieve high-speed production by a roll process, and (3) printing solution is easy because a solution-like semiconductor can be used. For these reasons, a large amount of semiconductor devices formed on a flexible base material can be provided at low cost.
印刷法を用いた半導体装置の形成方法としては、例えばオフセット印刷法を使用してレジストインキや遮光性インキを塗布し半導体パターンや回路基板を形成する方法(例えば、特許文献2参照。)、あるいはインクジェットプリント法により導電性高分子溶液を用いて配線パターンを形成する方法(例えば、特許文献3参照。)等が知られている。
実際に印刷法が適用可能な材料としては、電極材料については導電パターンを形成するためのポリマー厚膜ペーストが広く用いられており、金や銀などのナノサイズの金属粒子をインキ状に加工したものが市販されている。
また、半導体材料についてはポリチオフェン、ポリアリルアミンの誘導体、ペンタセン前駆体等がある。また、有機物に限らず溶液として調整可能であればセレン化カドミウム、シリコン、ゲルマニウム等の微粒子、あるいはこれらの金属有機化合物等も利用することができる。
また、プラスチックフィルムが使用可能な温度で製膜できる半導体材料としてInGaZnO系、InGaO系、ZnGaO系、InZnO系、ZnO、SnO2等の酸化物半導体も使用可能である。
さらに、絶縁膜材料としてはポリビニルフェノールやポリメチルメタアクリレート等の高分子材料が利用できるほか、コンデンサ用に用いられているチタン酸バリウム等の高誘電体を、所定の割合で適度な粘度の樹脂を練り合わせてペースト状にしたものが利用できる。
これらの材料を用いることで、印刷法による半導体装置が現実のものとなっており、その研究報告も数多く発表されている。
なお、ここで印刷法による半導体装置とは、半導体の構成要素である電極、絶縁膜、半導体の全てを印刷法により形成する場合に限らず、これらの一部の要素を印刷法により形成した場合も含めるものとする。
As a material to which the printing method can actually be applied, a polymer thick film paste for forming a conductive pattern is widely used as an electrode material, and nano-sized metal particles such as gold and silver are processed into ink. Things are commercially available.
Examples of semiconductor materials include polythiophene, polyallylamine derivatives, and pentacene precursors. Further, not only organic substances but also fine particles such as cadmium selenide, silicon, germanium, or these metal organic compounds can be used as long as they can be prepared as a solution.
In addition, oxide semiconductors such as InGaZnO-based, InGaO-based, ZnGaO-based, InZnO-based, ZnO, and SnO 2 can be used as semiconductor materials that can be formed at temperatures at which plastic films can be used.
In addition, polymer materials such as polyvinylphenol and polymethylmethacrylate can be used as the insulating film material, and high dielectrics such as barium titanate used for capacitors can be used as a resin with an appropriate viscosity at a predetermined ratio. Paste can be used.
By using these materials, semiconductor devices based on the printing method have become real, and many research reports have been published.
Here, the semiconductor device by the printing method is not limited to the case where all of the electrodes, the insulating film, and the semiconductor, which are the components of the semiconductor, are formed by the printing method, but when some of these elements are formed by the printing method. Shall also be included.
一般にICカード等で使用される半導体装置は、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極及び半導体膜を積層した、いわゆるTFT( Thin Film Transistor )タイプの半導体装置である。この半導体装置においては、ゲート電極が薄いほど高速性の目安である遮断周波数が高くなり、素子の大きさが小さいほど寄生容量や回路抵抗が小さくなり、動作が速くなって高性能を発揮するとされている。
このような半導体装置を形成するには、(1)ゲート電極とソース・ドレイン電極の相対的な位置を正確に決め、(2)ソース・ドレイン電極間の距離(チャネル長)を正確に決める、という2つの課題がある。
従来のフォトプロセスを利用した半導体装置の形成方法では、各層の重ね合わせを光学的な位置読み取りで行い、機械的にフォトマスクの位置を合わせて露光することが行われている。
光学的な位置合わせは正確であるものの装置が高価であり、生産性も低いので製品コストの上昇は避けられない。
A semiconductor device generally used in an IC card or the like is a so-called TFT (Thin Film Transistor) type semiconductor device in which a gate electrode, a gate insulating film, source / drain electrodes, and a semiconductor film are stacked. In this semiconductor device, the thinner the gate electrode, the higher the cutoff frequency, which is a measure of high speed, and the smaller the element size, the smaller the parasitic capacitance and circuit resistance. ing.
In order to form such a semiconductor device, (1) the relative positions of the gate electrode and the source / drain electrodes are accurately determined, and (2) the distance (channel length) between the source / drain electrodes is accurately determined. There are two issues.
In a conventional method for forming a semiconductor device using a photo process, each layer is superposed by optical position reading, and exposure is performed by mechanically aligning a photo mask.
Although the optical alignment is accurate, the apparatus is expensive, and the productivity is low, so an increase in product cost is inevitable.
半導体装置のコスト低減のためには真空プロセスの使用を避け、ゲート電極も銅貼り基板や厚膜ペーストを使用するのが効果的であるが、正確な位置合わせを行うためには従来のものと同様高価な装置が必要である。このため自己整合的に位置合わせができることが望ましい。 In order to reduce the cost of semiconductor devices, it is effective to avoid the use of a vacuum process and to use a copper-clad substrate or thick film paste for the gate electrode. Similarly expensive equipment is required. For this reason, it is desirable that alignment can be performed in a self-aligning manner.
本発明は、上記課題を解決するためになされたものであって、安価な材料を使用して高価なプロセスの利用を避け、高性能な半導体装置を安価に大量に提供することを目的とする。 The present invention has been made to solve the above problems, and aims to provide a large amount of high-performance semiconductor devices at low cost by using inexpensive materials and avoiding the use of expensive processes. .
上記課題を解決するため本発明は、少なくとも、可撓性絶縁基板上にゲート電極を形成する工程と、該ゲート電極表面を平坦化材で被覆する工程と、該平坦化材及びゲート電極の一部を研磨する工程と、該研磨した平坦化材の表面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にソース・ドレイン電極を形成する工程と、該ソース・ドレイン電極間に半導体層を形成する工程を含む半導体装置の形成方法を採用した。
このような方法を採用すれば、広い面積を平坦化できるのでゲート電極を薄くかつ正確に形成することができ、安価な材料を使用してゲート電極やソース・ドレイン電極の位置が正確に規定でき、チャネル長も一定となって性能の良い半導体装置を安価に大量に提供することが可能となる。
In order to solve the above problems, the present invention includes at least a step of forming a gate electrode on a flexible insulating substrate, a step of covering the surface of the gate electrode with a planarizing material, and one of the planarizing material and the gate electrode. A step of polishing a portion, a step of forming a gate insulating film on the surface of the polished planarizing material, a step of forming source / drain electrodes on the gate insulating film, and a semiconductor layer between the source / drain electrodes A method for forming a semiconductor device including a step of forming the semiconductor device is employed.
By adopting such a method, a large area can be flattened, so that the gate electrode can be formed thinly and accurately, and the position of the gate electrode and the source / drain electrode can be accurately defined using an inexpensive material. In addition, it is possible to provide a large number of semiconductor devices with high performance at a low cost with a constant channel length.
本発明においては、前記ゲート電極をスクリーン印刷法により形成することができる。あるいは前記ゲート電極を銅貼り基板をエッチングして形成することもできる。
このような方法でケート電極を形成すれば、安価な材料を使用できるのでコスト削減を図ることができる。
本発明においては、前記ゲート絶縁膜をスピンコート法やダイコート法により形成することができる。
平坦化材を含めて表面を鏡面加工してあるのでスピンコート法により広い面積に一気に形成することができ、形成速度を高めて能率的に加工することができる利点がある。
さらに、前記平坦化材の一部を研磨除去する工程を湿式研磨法を使用して行うこともできる。
また、前記半導体層を、有機半導体溶液をインクジェット滴下した後加熱乾燥して形成するこができる。
前記半導体層が酸化物半導体である手段を採用することができる。
さらに、前記可撓性絶縁基板としてポリエステル樹脂またはポリイミド樹脂を使用することが好ましい。
In the present invention, the gate electrode can be formed by a screen printing method. Alternatively, the gate electrode can be formed by etching a copper-clad substrate.
If the Kate electrode is formed by such a method, an inexpensive material can be used, so that the cost can be reduced.
In the present invention, the gate insulating film can be formed by spin coating or die coating.
Since the surface including the planarizing material is mirror-finished, it can be formed in a large area at a stretch by a spin coating method, and there is an advantage that the forming speed can be increased and the processing can be efficiently performed.
Furthermore, the step of polishing and removing a part of the planarizing material can be performed using a wet polishing method.
In addition, the semiconductor layer can be formed by dropping an organic semiconductor solution by inkjet and then drying by heating.
A means in which the semiconductor layer is an oxide semiconductor can be adopted.
Furthermore, it is preferable to use a polyester resin or a polyimide resin as the flexible insulating substrate.
本発明によれば、安価な材料を使用して高価なプロセスの利用を避け、高性能な半導体装置を安価に大量に提供することが可能となる。 According to the present invention, it is possible to provide a large amount of high-performance semiconductor devices at low cost by using an inexpensive material and avoiding an expensive process.
図1に本発明で形成する半導体装置の断面構造を示す。
本発明で形成する半導体装置10は、可撓性の絶縁体からなる基板1上にゲート電極2が形成されており、該ゲート電極2の周囲は平坦化材3で埋められている。ゲート電極2を含む平坦化材3の表面はゲート絶縁膜4により覆われている。
該ゲート絶縁膜4上にはゲート電極2を挟んだ位置にソース電極5−1とドレイン電極5−2が一定の距離を保って形成され、チャネルを構成している。そしてソース電極5−1とドレイン電極5−2の間にはそれぞれの端部に接続して半導体層6が設けられている。このように構成された基板の表面のソース電極5−1とドレイン電極5−2上にボンディングパッド7を設けて、それ以外の部分を保護膜8で被覆して半導体装置10としている。
FIG. 1 shows a cross-sectional structure of a semiconductor device formed according to the present invention.
In a
On the gate insulating film 4, a source electrode 5-1 and a drain electrode 5-2 are formed at a position sandwiching the
次に、本発明の半導体装置の形成方法につき図面を使用して説明する。なお、以下の図面においては説明を判りやすくするために、縮尺は必ずしも正確に描いてはいない。
図2及び図3は本発明の半導体装置の形成方法を説明する工程断面図である。
先ず、図2(a)に示すように、可撓性の絶縁体からなる基板1上にゲート電極2を形成する。
基板1としては、半導体素子を薄く小型に形成し、しかも折れ曲げに強い可撓性を持たせるために、ポリエステル樹脂フィルムやポリイミド樹脂フィルムを使用するのが好ましい。勿論用途によってはガラスやアルミナ等の無機絶縁基板も利用できる。
ゲート電極2は、例えば導電性の厚膜ペーストを所定の位置にスクリーン印刷等を利用して印刷した後焼成して形成しても良いし、あるいは銅箔を貼った銅貼り基板を使用して、所定の形状にパターニングして形成したものであっても良い。厚膜ペーストとしては、特に制限はないが、導電率が高く、適度の粘性を有していて印刷したときにムラ無く塗布できるものであればよい。例えば、銀(Ag)と炭素(C)の微粒子を有機ポリマー中に分散させて適当な粘度に調製したものが利用できる。ゲート電極2の厚さは、10〜20μmの範囲でなるべく薄くするのがよい。
厚膜ペーストをスクリーン印刷して形成したゲート電極2の厚さは数十μmと厚く、表面も凹凸を有していて、この上にゲート絶縁膜を介してソース・ドレイン電極を形成しても正確な寸法・形状のソース・ドレイン電極を形成することは困難である。
また、銅貼り基板を使用して所定の形状にパターニングして形成したゲート電極も、厚さが厚いので高性能の半導体装置は得られない。
Next, a method for forming a semiconductor device of the present invention will be described with reference to the drawings. In the following drawings, the scale is not necessarily drawn accurately for easy understanding.
2 and 3 are process cross-sectional views illustrating a method for forming a semiconductor device of the present invention.
First, as shown in FIG. 2A, a
As the
The
The
In addition, since the gate electrode formed by patterning into a predetermined shape using a copper-clad substrate is too thick, a high-performance semiconductor device cannot be obtained.
そこで、図2(b)に示すように、上記ゲート電極2を含む基板表面に平坦化材3を塗布してゲート電極2を被覆する。平坦化材としては、ポリビニルフェノールやポリメチルアクリレート等の高分子材料の他、ソルダーレジストやチタン酸バリウムを有機溶媒中に分散させてペースト状にしたものが利用できる。平坦化材の塗布方法としては特に制限はなく、公知の印刷方法、すなわちスクリーン印刷のような有版印刷法、インクジェット印刷法、静電印刷のような無版印刷法等を使用することができる。
Therefore, as shown in FIG. 2B, the
次いで、図2(c)に示すように、ゲート電極2を含む平坦化材3の一部を研磨除去して鏡面に仕上げる。
研磨方法は特に制限はなく、公知の方法が利用できる。例えば、半導体分野で広く用いられている化学的機械研磨(CMP)を使用して、研磨材とエッチング剤によるバフ研磨により研磨することができる。高速で能率良く研磨加工するには、耐水研磨紙を用いた後、バフ研磨する方法を採用するのがよい。研磨紙の砥粒粒度としては、例えば、#500、#1200、#2400、#4000を用いて研磨した後、バフ及びアルミナ懸濁研磨液やシリカ懸濁研磨液で研磨加工することにより、鏡面研磨することができる。研磨後の厚さは10〜20μmとなるように研磨する。
Next, as shown in FIG. 2C, a part of the
There is no restriction | limiting in particular in the grinding | polishing method, A well-known method can be utilized. For example, chemical mechanical polishing (CMP) widely used in the semiconductor field can be used for polishing by buffing with an abrasive and an etching agent. In order to efficiently polish at high speed, it is preferable to employ a buffing method after using water-resistant abrasive paper. As the abrasive grain size of the abrasive paper, for example, after polishing with # 500, # 1200, # 2400, # 4000, polishing with a buff and alumina suspension polishing liquid or silica suspension polishing liquid, Can be polished. Polishing is performed so that the thickness after polishing is 10 to 20 μm.
次いで、図3(d)に示すように、鏡面研磨されたゲート電極2及び平坦化材3の表面にゲート絶縁膜4を塗布する。ゲート絶縁膜としては、ポリビニルフェノールやポリメチルアクリレート等の高分子材料の他、ソルダーレジストやチタン酸バリウムを有機溶媒中に分散させてペースト状にしたものが利用できる。塗布方法も特に制限はなく、公知のロールコート法、グラビアコート法、ダイコート法あるいはスピンコート法等が利用できる。また、ゲート絶縁膜4の厚さは1μm以下とするのが適当である。
Next, as shown in FIG. 3D, a gate insulating film 4 is applied to the surfaces of the mirror-polished
次いで、図3(e)に示すように、ゲート絶縁膜4の上面に、ゲート電極2を挟んで所定の間隔を開けてソース・ドレイン電極5を形成する。
ソース・ドレイン電極5は導電性の厚膜ペーストをスクリーン印刷等を利用して印刷した後焼成して形成する。ソース・ドレイン電極5の厚さは、10〜20μm程度が適当である。
Next, as shown in FIG. 3 (e), source / drain electrodes 5 are formed on the upper surface of the gate insulating film 4 with a predetermined interval between the
The source / drain electrodes 5 are formed by printing a conductive thick film paste using screen printing or the like and then baking it. An appropriate thickness of the source / drain electrode 5 is about 10 to 20 μm.
次いで、図3(f)に示すように、ソース・ドレイン電極5を結んで半導体層6を形成する。半導体層6は、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等、既知の有機半導体や、InGaZnO系、InGaO系、ZnGaO系、InZnO系、ZnO、SnO2等の酸化物半導体が使用可能である。
最後に半導体層6を含むソース・ドレイン電極5上にボンディングパッドを設け、ボンディングパッドを除く基板表面の全面を保護膜で覆って半導体装置とする。
Next, as shown in FIG. 3 (f), the semiconductor layer 6 is formed by connecting the source / drain electrodes 5. The semiconductor layer 6 is a known organic semiconductor such as a polythiophene derivative, a polyphenylene vinylene derivative, a polythienylene vinylene derivative, a polyallylamine derivative, a polyacetylene derivative, an acene derivative, an oligothiophene derivative, an InGaZnO series, an InGaO series, a ZnGaO series, an InZnO series An oxide semiconductor such as ZnO or SnO 2 can be used.
Finally, a bonding pad is provided on the source / drain electrode 5 including the semiconductor layer 6, and the entire surface of the substrate excluding the bonding pad is covered with a protective film to obtain a semiconductor device.
(実施例1)
厚さ100μmのポリエステルフィルム上に、銀及びカーボンを導電体としたポリマー厚膜ペーストをスクリーン印刷により印刷して、これを乾燥炉で150℃で30分間加熱硬化させて厚さ20μmのゲート電極とした。
しかる後、ゲート電極を含むフィルム表面に平坦化層としてソルダーレジストをスクリーン印刷して150℃で加熱硬化させた。硬化後の平坦化層の厚さは30μmであった。
(Example 1)
On a polyester film having a thickness of 100 μm, a polymer thick film paste made of silver and carbon as a conductor was printed by screen printing, and this was heat-cured at 150 ° C. for 30 minutes in a drying oven to obtain a gate electrode having a thickness of 20 μm. did.
Thereafter, a solder resist was screen printed as a planarizing layer on the surface of the film including the gate electrode and cured by heating at 150 ° C. The thickness of the flattened layer after curing was 30 μm.
その後、平坦化層表面を湿式研磨装置で研磨した。研磨は#500、#1200、#2400、#4000の耐水研磨紙を用いて研磨した後、バフ及びアルミナ懸濁液とシリカ懸濁液で鏡面研磨して表面を平坦化した。この結果、ゲート電極を含む平坦化層の厚さは12μmとなった。 Thereafter, the surface of the planarizing layer was polished with a wet polishing apparatus. Polishing was performed using # 500, # 1200, # 2400, and # 4000 water-resistant polishing paper, and then the surface was flattened by mirror polishing with a buff, an alumina suspension and a silica suspension. As a result, the thickness of the planarization layer including the gate electrode was 12 μm.
次いで、平坦化層表面にネガ型フォトレジストをスピンコートして成膜した後、紫外線照射して硬化させ、ゲート絶縁膜とした。ゲート絶縁膜の膜厚は1μmであった。
次いで、ゲート絶縁膜上の所定位置に銀及びカーボンを導電体としたポリマー厚膜ペーストをスクリーン印刷して、ソース・ドレイン電極を形成した。
さらに、ソース・ドレイン電極を連結してポリチオフェン誘導体のアニソール溶液をインクジェット装置のノズルから滴下し、大気中で150℃で加熱乾燥させて半導体層を形成した。
Next, a negative photoresist was spin-coated on the surface of the planarization layer, and then cured by irradiation with ultraviolet rays to form a gate insulating film. The thickness of the gate insulating film was 1 μm.
Next, a polymer thick film paste using silver and carbon as conductors was screen-printed at predetermined positions on the gate insulating film to form source / drain electrodes.
Furthermore, the source / drain electrodes were connected, and an anisole solution of a polythiophene derivative was dropped from the nozzle of an ink jet apparatus and dried by heating at 150 ° C. in the atmosphere to form a semiconductor layer.
最後にソース・ドレイン電極上にボンディングパッドを設け、ボンディングパッドを除く基板表面の全面を保護膜で覆って半導体装置を完成させた。
この半導体装置のドレイン電圧Vとドレイン電流Iの関係(V−I特性)を測定した結果を図4に示す。図において曲線(a)〜曲線(i)は、ゲート電圧がそれぞれ0V、10V、20V、30V、40V、50V、60V、70V、80V、90Vと、10V毎に変化させた場合に対応している。図4に示すとおりゲート電圧が0(ゼロ)Vの時(曲線a)にはほとんどドレイン電流は流れず、ゲート電圧が上昇するに従ってドレイン電流が流れるようになった。
Finally, bonding pads were provided on the source / drain electrodes, and the entire surface of the substrate except the bonding pads was covered with a protective film to complete the semiconductor device.
FIG. 4 shows the result of measuring the relationship between the drain voltage V and the drain current I (VI characteristic) of this semiconductor device. In the figure, curve (a) to curve (i) correspond to the case where the gate voltage is changed every 10V, such as 0V, 10V, 20V, 30V, 40V, 50V, 60V, 70V, 80V, 90V. . As shown in FIG. 4, when the gate voltage is 0 (zero) V (curve a), the drain current hardly flows, and the drain current flows as the gate voltage increases.
(実施例2)
ポリイミドフィルムに厚さ18μmの銅箔をラミネートした銅貼り基板を使用して、公知の方法により銅箔をエッチングしてゲート電極を形成した。
しかる後、その表面にソルダーレジストをスクリーン印刷して150℃加熱硬化させ、厚さ30μmの平坦化層を形成した。
(Example 2)
Using a copper-clad substrate obtained by laminating a 18 μm thick copper foil on a polyimide film, the copper foil was etched by a known method to form a gate electrode.
Thereafter, a solder resist was screen printed on the surface and cured by heating at 150 ° C. to form a flattened layer having a thickness of 30 μm.
その後、湿式研磨装置で平坦化層表面を研磨した。研磨は#500、#1200、#2400、#4000の耐水研磨紙を用いて研磨した後、バフ及びアルミナ懸濁液とシリカ懸濁液で鏡面研磨して表面を平坦化した。その結果、研磨後の平坦化層の厚さは12μmとなった。 Thereafter, the surface of the planarizing layer was polished with a wet polishing apparatus. Polishing was performed using # 500, # 1200, # 2400, and # 4000 water-resistant polishing paper, and then the surface was flattened by mirror polishing with a buff, an alumina suspension and a silica suspension. As a result, the thickness of the planarized layer after polishing was 12 μm.
その後、平坦化層表面にネガ型フォトレジストをスピンコートして成膜した後、紫外線照射して硬化させてゲート絶縁膜とした。ゲート絶縁膜の厚さは1μmであった。 Thereafter, a negative photoresist was spin-coated on the planarizing layer surface to form a film, and then cured by irradiation with ultraviolet rays to form a gate insulating film. The thickness of the gate insulating film was 1 μm.
次いで、ゲート絶縁膜上の所定位置に銀及びカーボンを導電体としたポリマー厚膜ペーストをスクリーン印刷して、ソース・ドレイン電極を形成した。
さらに、ソース・ドレイン電極を連結してポリチオフェン誘導体のアニソール溶液をインクジェット装置のノズルから滴下し、大気中で150℃で加熱乾燥させて半導体層を形成した。
最後にソース・ドレイン電極上にボンディングパッドを設け、ボンディングパッドを除く基板表面の全面を保護膜で覆って半導体装置を完成させた。
Next, a polymer thick film paste using silver and carbon as conductors was screen-printed at predetermined positions on the gate insulating film to form source / drain electrodes.
Furthermore, the source / drain electrodes were connected, and an anisole solution of a polythiophene derivative was dropped from the nozzle of an ink jet apparatus and dried by heating at 150 ° C. in the atmosphere to form a semiconductor layer.
Finally, bonding pads were provided on the source / drain electrodes, and the entire surface of the substrate except the bonding pads was covered with a protective film to complete the semiconductor device.
(実施例3)
実施例1と同様に、厚さ100μmのポリエステルフィルム上に、銀及びカーボンを導電体としたポリマー厚膜ペーストをスクリーン印刷により印刷して、これを乾燥炉で150℃で30分間加熱硬化させて厚さ20μmのゲート電極とした。
しかる後、ゲート電極を含むフィルム表面に平坦化層としてソルダーレジストをスクリーン印刷して150℃で加熱硬化させた。硬化後の平坦化層の厚さは30μmであった。
(Example 3)
As in Example 1, a polymer thick film paste using silver and carbon as conductors was printed on a 100 μm thick polyester film by screen printing, and this was heat-cured at 150 ° C. for 30 minutes in a drying oven. The gate electrode was 20 μm thick.
Thereafter, a solder resist was screen printed as a planarizing layer on the surface of the film including the gate electrode and cured by heating at 150 ° C. The thickness of the flattened layer after curing was 30 μm.
その後、平坦化層表面を湿式研磨装置で研磨した。研磨は#500、#1200、#2400、#4000の耐水研磨紙を用いて研磨した後、バフ及びアルミナ懸濁液とシリカ懸濁液で鏡面研磨して表面を平坦化した。この結果、ゲート電極を含む平坦化層の厚さは12μmとなった。 Thereafter, the surface of the planarizing layer was polished with a wet polishing apparatus. Polishing was performed using # 500, # 1200, # 2400, and # 4000 water-resistant polishing paper, and then the surface was flattened by mirror polishing with a buff, an alumina suspension and a silica suspension. As a result, the thickness of the planarization layer including the gate electrode was 12 μm.
次いで、平坦化層表面にスパッタ法を使用して厚さ0.1μmの二酸化珪素膜を成膜し、ゲート絶縁膜を形成した。
次いで、ゲート絶縁膜上の所定位置に蒸着法により金薄膜からなるソース・ドレイン電極を形成し、さらに、ソース・ドレイン電極を連結してペンタセン前駆体をインクジェット装置のノズルから滴下し、大気中で150℃で加熱乾燥させて半導体層を形成した。
最後にソース・ドレイン電極上にボンディングパッドを設け、ボンディングパッドを除く基板表面の全面を保護膜で覆って半導体装置を完成させた。
Next, a silicon dioxide film having a thickness of 0.1 μm was formed on the surface of the planarizing layer using a sputtering method to form a gate insulating film.
Next, a source / drain electrode made of a gold thin film is formed at a predetermined position on the gate insulating film by vapor deposition. Further, the source / drain electrode is connected, and a pentacene precursor is dropped from the nozzle of the ink jet apparatus, and is then atmospherically discharged. A semiconductor layer was formed by heating and drying at 150 ° C.
Finally, bonding pads were provided on the source / drain electrodes, and the entire surface of the substrate except the bonding pads was covered with a protective film to complete the semiconductor device.
(実施例4)
実施例1と同様に、厚さ100μmのポリエステルフィルム上に、銀及びカーボンを導電体としたポリマー厚膜ペーストをスクリーン印刷により印刷して、これを乾燥炉で150℃で30分間加熱硬化させて厚さ20μmのゲート電極とした。
しかる後、ゲート電極を含むフィルム表面に平坦化層としてソルダーレジストをスクリーン印刷して150℃で加熱硬化させた。硬化後の平坦化層の厚さは30μmであった。
(Example 4)
As in Example 1, a polymer thick film paste using silver and carbon as conductors was printed on a 100 μm thick polyester film by screen printing, and this was heat-cured at 150 ° C. for 30 minutes in a drying oven. The gate electrode was 20 μm thick.
Thereafter, a solder resist was screen printed as a planarizing layer on the surface of the film including the gate electrode and cured by heating at 150 ° C. The thickness of the flattened layer after curing was 30 μm.
その後、平坦化層表面を湿式研磨装置で研磨した。研磨は#500、#1200、#2400、#4000の耐水研磨紙を用いて研磨した後、バフ及びアルミナ懸濁液とシリカ懸濁液で鏡面研磨して表面を平坦化した。この結果、ゲート電極を含む平坦化層の厚さは12μmとなった。 Thereafter, the surface of the planarizing layer was polished with a wet polishing apparatus. Polishing was performed using # 500, # 1200, # 2400, and # 4000 water-resistant polishing paper, and then the surface was flattened by mirror polishing with a buff, an alumina suspension and a silica suspension. As a result, the thickness of the planarization layer including the gate electrode was 12 μm.
次いで、平坦化層表面にスパッタ法を使用して厚さ0.1μmの二酸化珪素膜を成膜し、ゲート絶縁膜を形成した。
次いで、ゲート絶縁膜上の所定位置に蒸着法により金薄膜からなるソース・ドレイン電極を形成し、さらに、ソース・ドレイン電極を連結して半導体層としてRFマグネトロンスパッタ法によりAr+O2の混合ガスを用いてInGaZnO4を室温成膜して半導体層を形成した。なお、ここでは製膜時にシャドウマスクをもちいて半導体層をパターニングした。
最後にソース・ドレイン電極上にボンディングパッドを設け、ボンディングパッドを除く基板表面の全面を保護膜で覆って半導体装置を完成させた。
Next, a silicon dioxide film having a thickness of 0.1 μm was formed on the surface of the planarizing layer using a sputtering method to form a gate insulating film.
Next, a source / drain electrode made of a gold thin film is formed at a predetermined position on the gate insulating film by vapor deposition. Further, the source / drain electrode is connected, and a mixed gas of Ar + O 2 is used as a semiconductor layer by RF magnetron sputtering. InGaZnO 4 was deposited at room temperature to form a semiconductor layer. Here, the semiconductor layer was patterned using a shadow mask during film formation.
Finally, bonding pads were provided on the source / drain electrodes, and the entire surface of the substrate except the bonding pads was covered with a protective film to complete the semiconductor device.
1・・・・・基板、2・・・・・ゲート電極、3・・・・・平坦化材、4・・・・・ゲート絶縁膜、5・・・・・ソース・ドレイン電極、6・・・・・半導体層、7・・・・・ボンディングパッド、8・・・・・保護膜、10・・・・・半導体装置
DESCRIPTION OF
Claims (8)
The method for forming a semiconductor device according to claim 1, wherein the flexible insulating substrate is made of a polyester resin or a polyimide resin.
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