JP2005347455A - 半導体装置の製造方法および半導体製造装置 - Google Patents

Abstract

【課題】ＳＴＩ構造の半導体装置の製造過程において固定砥粒方式によるＣＭＰを行う場合であっても、残膜やディッシング等が生じることなく良好にＣＭＰを行えるようにする。
【解決手段】トレンチ２が形成された基板１上に酸化膜３，４を成膜してそのトレンチ２を埋める成膜工程と、酸化膜４に対し固定砥粒が織り込まれたロール式の研磨布を用いて研磨を行う第１研磨工程と、この第１研磨工程を経た後の酸化膜３，４に対し研磨用スラリーを用いて研磨を行い前記トレンチ２の形成箇所以外の部分で前記基板１を露出させるとともに当該露出面の平坦化を行う第２研磨工程とを含んで、ＳＴＩ構造の半導体装置を製造する。
【選択図】図１

Description

本発明は、半導体装置の製造工程で用いられる製造方法および半導体製造装置に関し、特にシャロー・トレンチ・アイソレーション（Shallow Trench Isolation；以下「ＳＴＩ」と略す）構造の半導体装置を製造するための半導体装置の製造方法および半導体製造装置に関する。

近年、ＳＴＩ構造の半導体装置が広く用いられつつある。ＳＴＩ構造とは、各素子間に溝（トレンチ）を設置して素子間を分離し、これにより半導体装置（チップ）の小型化を実現する構造である。このようなＳＴＩ構造の半導体装置は、通常、そのＳＴＩ構造の形成プロセスにおいて、平坦化技術の一つであるＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）を用いて平坦化が施される（例えば、特許文献１参照）。

図３は、従来におけるＣＭＰ技術を用いたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。ＳＴＩ構造の形成にあたっては、図３（ａ）に示すようなシリコン（Ｓｉ）基板１１ａ上にバリア層またはエッチストップ層としてのシリコンナイトライド（ＳｉＮ）膜１１ｂが成膜されたもの（以下、これを「基板」と総称する）１１に対して、先ず、図３（ｂ）に示すように、形成すべきトレンチに対応するレジスト膜１２を成膜する。そして、そのレジスト膜１２をマスクにしてドライエッチングを行い、図３（ｃ）に示すように、基板１１にトレンチ１３を形成する。トレンチ１３を形成した後は、続いて、図３（ｄ）に示すように、そのトレンチ１３を埋めるようにシリコン酸化膜（ＳｉＯ₂膜）１４を成膜する。そして、図３（ｅ）に示すように、そのＳｉＯ₂膜１４の上面に対してＣＭＰを施し、ＳｉＮ膜１１ｂが露出するまでＳｉＯ₂膜１４に対する研磨を行って平坦化する。このような手順を経て、ＳＴＩ構造の半導体装置が形成されるのである。

ところで、最近では、ＳＴＩ構造向けのＣＭＰ技術として、いわゆる固定砥粒方式によるものが提案されている（例えば、特許文献２参照）。図４は、固定砥粒方式によるＣＭＰの一具体例を示す概念図である。図例のように、固定砥粒方式によるＣＭＰでは、固定砥粒が織り込まれたロール式の研磨布２１を用い、被研磨物が装着された研磨ヘッド２２を回転させて、その被研磨物を研磨布２１に対して摺擦させることで、その被研磨物に対する研磨を行うようになっている。このとき、研磨布２１としては、例えばシート布中に酸化セリウム（セリア；ＣｅＯ₂）が粒子として存在するものが用いられる。このような固定砥粒方式によるＣＭＰを行えば、スラリー中の砥粒の浮遊から生じるディッシングが抑えられ、またスラリーが不要となることからＣＯＣ（Cost of Consumable）の低減も実現が可能となる。これらのことから、固定砥粒方式は、特に３００ｍｍウエハ対応のＣＭＰ技術として注目されている。

特開２００３−２５８０９５号公報 特開２００２−０８６３５１号公報

しかしながら、固定砥粒方式によるＣＭＰでは、固定砥粒で削るため、スクラッチの発生という難点がある。したがって、ＳＴＩ構造の形成プロセスに適用した場合には、例えば、スクラッチの発生を回避しようとすると、図３（ｅ）に示したようにＳｉＮ膜１１ｂを露出させる研磨の後、ＳｉＯ₂膜１４が除去されずにそのＳｉＮ膜１１ｂ上に残膜として残ってしまう、といったことが起こり得る。また、その残膜を完全に除去しようとすると、ＳｉＮ膜１１ｂとＳｉＯ₂膜１４との選択比の関係から、トレンチ１３内に埋め込まれたＳｉＯ₂膜１４のみの研磨が進んでしまい、そのＳｉＯ₂膜１４の部分のみが凹んでしまう、いわゆるディッシングが生じることが考えられる。
このような残膜やディッシング等に代表される、固定砥粒方式によるＣＭＰに際しての難点は、次世代半導体製造プロセスに要求される高平坦化の実現を困難にする要因となる。また、半導体装置製造の歩留まり低下を招く要因にもなる。

そこで、本発明は、ＳＴＩ構造の半導体装置の製造過程において固定砥粒方式によるＣＭＰを行う場合であっても、その固定砥粒方式によるＣＭＰを残膜やディッシング等が生じることなく良好に行うことが可能である半導体装置の製造方法および半導体製造装置を提供することを目的とする。

本発明は、上記目的を達成するために案出された半導体装置の製造方法である。すなわち、ＳＴＩ構造の半導体装置を製造するための製造方法であって、トレンチが形成された基板上に酸化膜を成膜して当該トレンチを埋める成膜工程と、前記酸化膜に対し固定砥粒が織り込まれたロール式の研磨布を用いて研磨を行う第１研磨工程と、前記第１研磨工程を経た後の前記酸化膜に対し研磨用スラリーを用いて研磨を行い前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨工程とを含むことを特徴とする。

また、本発明は、上記目的を達成するために案出された半導体製造装置である。すなわち、ＳＴＩ構造の半導体装置を製造するための半導体製造装置であって、トレンチが形成された基板上に酸化膜を成膜して当該トレンチを埋める成膜手段と、前記酸化膜に対し固定砥粒が織り込まれたロール式の研磨布を用いて研磨を行う第１研磨手段と、前記第１研磨手段による研磨後の前記酸化膜に対し研磨用スラリーを用いて研磨を行い前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨手段とを備えることを特徴とする。

上記手順の半導体装置の製造方法および上記構成の半導体製造装置によれば、平坦化を、固定砥粒が織り込まれたロール式の研磨布を用いた研磨と、その後に行う研磨用スラリーを用いた研磨とによって行う。すなわち、平坦化のための研磨を２段階に分けて行う。このとき、２段階目の研磨は、１段階目の研磨で酸化膜を粗方除去すれば、基板上の残膜を除去する程度の短時間の研磨で済む。しかも、短時間の研磨で済めば、基板上に比べて酸化膜の部分が余計に除去されるといったこともない。これらのことから、平坦化のための研磨を２段階に分けて行えば、その研磨によるディフェクト発生を低減することが可能となる。

本発明は、平坦化のための研磨を、固定砥粒が織り込まれたロール式の研磨布を用いた研磨と、その後に行う研磨用スラリーを用いた研磨との２段階に分けて行うので、ＳＴＩ構造を形成する場合であっても、研磨後のディッシング発生等が生じることなく、高平坦化を実現することが可能となる。つまり、２段階の研磨により、その研磨によるディフェクト発生を低減することが可能となるので、歩留まり低下を回避して効率のよい半導体装置の製造が実現可能となり、また次世代半導体製造プロセスに要求される高平坦化の実現に対応することも容易となる。

以下、図面に基づき本発明に係る半導体装置の製造方法および半導体製造装置について説明する。ここで説明する半導体装置の製造方法および半導体製造装置は、ＳＴＩ構造の半導体装置を製造するために用いられるものである。

先ず、半導体製造装置について簡単に説明する。ここで説明する半導体製造装置は、少なくとも成膜手段と研磨手段とを備えているものとする。

成膜手段は、酸化膜を成膜するためのものである。酸化膜の成膜は、公知技術を利用して行うものであればよい。ただし、詳細を後述するように、第１の酸化膜を成膜する第１成膜手段と第２の酸化膜を成膜する第２成膜手段とからなるもの、すなわち２種類の酸化膜の成膜に対応し得るものとする。

一方、研磨手段は、成膜手段が成膜した酸化膜に対して研磨を行って、その被研磨面の平坦化を行うためのものである。ただし、この研磨手段も、詳細を後述するように、第１研磨手段と第２研磨手段とからなり、２種類の研磨に対応し得るようになっている。
このうち、第１研磨手段は、固定砥粒が織り込まれたロール式の研磨布を用いたＣＭＰを行うもの、すなわち固定砥粒方式によるＣＭＰを行うものである。
一方、第２研磨手段は、研磨用スラリーを用いたＣＭＰを行うものである。
なお、これらのＣＭＰは、いずれも、公知技術を利用して行うものであればよい。

このような半導体製造装置は、成膜装置とＣＭＰ装置とを組み合わせて構成することが考えられる。

次に、以上のような構成の半導体製造装置における処理動作、すなわち本発明に係る半導体装置の製造方法の手順について説明する。ここでは、主に、ＳＴＩ構造の形成プロセスについて説明する。

図１は、本発明が適用されたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。ＳＴＩ構造の形成にあたっては、先ず、図１（ａ）に示すように、Ｓｉ基板１ａ上にＳｉＮ膜１ｂが成膜されてなる基板１に対して、形成すべきトレンチに対応するレジスト膜を成膜し、そのレジスト膜をマスクにしてドライエッチングを行うことで、その基板１にトレンチ２を形成する。ここまでは従来における場合（図３参照）と同様である。

トレンチ２を形成した後は、続いて、図１（ｂ）に示すように、そのトレンチ２が形成された基板１上に第１の酸化膜３を成膜する。この第１の酸化膜３は、トレンチ２を埋める程の膜厚で形成する必要はなく、その成膜量が２０〜４０ｎｍ程度であるものとする。また、第１の酸化膜３は、後述する第１研磨のセルフストップ機能を強めるためのものであることから、同じく後述する第２の酸化膜よりも機械的強度の高い膜を用いる。具体的には、機械的強度が少なくとも４０ＧＰａ以上で、５０〜７０ＧＰａ程度であるものとする。

このような第１の酸化膜３としては、成膜時のプロセス温度を６００℃以上の高温とした、高温酸化膜（ＨＴＯ膜）が挙げられる。すなわち、例えば、熱処理温度が８００〜１２００℃、熱処理時間が３０〜１８０ｍｉｎで、不活性ガス、Ｏ₂ガス雰囲気で熱処理して得られるＨＴＯ膜を、第１の酸化膜３として用いることができる。
また、その他にも、第１の酸化膜３としては、成膜時のプラズマ密度を１．０×１０¹¹／ｃｍ³以上とした、高密度プラズマ膜（ＨＤＰ膜）が挙げられる。すなわち、例えば、圧力が６００〜３００Ｐａ、温度が２００〜４００℃、Ｏ₂ガス流量が４００〜２０００ｓｃｃｍ、ＴＥＯＳガスの流量が４００〜２０００ｓｃｃｍ、基盤の放電出力が１．２〜３．２Ｗ／ｃｍ²という成膜条件で得られるＨＤＰ膜を、第１の酸化膜３として用いることができる。

第１の酸化膜３を成膜した後は、続いて、図１（ｃ）に示すように、その第１の酸化膜３が成膜された基板１上に、その基板１に形成されたトレンチ２を埋めるように、第２の酸化膜４を成膜する。この第２の酸化膜４は、トレンチ２を埋めることが可能な成膜量で形成される。したがって、第２の酸化膜４の成膜後は、その上面に、トレンチ２に対応した形状の凹凸が生じることになる。また、第２の酸化膜４は、第１の酸化膜３と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されているものとする。具体的には、機械的強度が多くとも４０ＧＰａ未満で、１．５〜１０ＧＰａ程度であるものとする。

このような第２の酸化膜４としては、成膜時のプロセス温度が６００℃未満、またはプラズマ密度が１．０×１０¹¹／ｃｍ³未満であるもの、具体的には塗布系酸化膜や低誘電率（Ｌｏｗ−ｋ）膜等が挙げられる。

第２の酸化膜４を成膜した後は、次いで、図１（ｄ）に示すように、その第２の酸化膜４に対するＣＭＰを行う。このときのＣＭＰは、第１研磨手段が固定砥粒方式によるＣＭＰを行う。以下、このＣＭＰのことを「第１研磨」という。

この第１研磨における研磨条件としては、以下に述べるようなものが考えられる。図２は、固定砥粒方式によるＣＭＰの研磨条件の一具体例を示す説明図である。図例の研磨条件は、第１研磨を行うための第１研磨手段として、米国アプライド・マテリアルズ（Applied Materials,Inc.：ＡＭＡＴ）社のＣＭＰ装置である「リフレクション（Reflexion）（登録商標）」を用いた場合の具体例を示している。

以上のような条件にて第１研磨を行うことによって、第１研磨が固定砥粒方式によるＣＭＰであっても、その第１研磨が第１の酸化膜３でストップし、第２の酸化膜４のみが除去されて、トレンチ２の形成箇所以外の部分で第１の酸化膜３が露出することになる。研磨が第１の酸化膜３でストップするのは、第２の酸化膜４が第１の酸化膜３と比較して膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されており、そのために第１の酸化膜３のセルフストップ機能が働くからである。

そして、第１研磨によって第１の酸化膜３を露出させた後は、次いで、図１（ｅ）に示すように、その第１の酸化膜３およびトレンチ２の形成箇所における第２の酸化膜４に対するＣＭＰを行う。このときのＣＭＰは、第２研磨手段が研磨用スラリーを用いたＣＭＰを行う。以下、このＣＭＰのことを「第２研磨」という。

この第２研磨における研磨条件としては、以下に述べるようなものが考えられる。例えば、ＣＭＰ装置におけるテーブル回転数を４０〜１３０ｒｐｍ、ヘッド回転数を４０〜１３０ｒｐｍ（ただしテーブル回転数と非同期）、パッドコンディショナー条件をＥｘ−Ｓｉｔｕ １０〜３０ｓｅｃまたはＩｎ−Ｓｉｔｕ、研磨時間を１０〜１２０ｓｅｃまたはＥＰＤ（浸漬型電解研磨）利用とする。

さらに、第２研磨では、研磨剤としての機能を有した液状の研磨用スラリーを用いてＣＭＰを行うが、その研磨用スラリーとして、例えば酸化セリウム（セリア；ＣｅＯ₂）系のものを用いる。なお、研磨用スラリーは、必ずしもセリア系に限定されるものではなく、シリカ（Ｓｉ、コロイダルシリカ含む）、アルミナ、硝酸鉄系であってもよい。例えば、セリア系のものを用いる場合であれば、流量が１５０〜２５０ｃｃ／ｍｉｎのセリアと、流量が３００〜７５０ｃｃ／ｍｉｎの純水（ＤＩＷ）とを供給して研磨を行うことが考えられる。また、シリカ系のものを用いる場合であれば、流量が１５０〜２５０ｃｃ／ｍｉｎのシリカを供給して研磨を行うことが考えられる。
ただし、第２研磨では、第１の酸化膜３の成膜量が２０〜４０ｎｍ程度と薄いことから、界面活性剤を含まないものを用いる。つまり、薄い膜を短時間の研磨で除去すべく、研磨レートが高く、均一に仕上がり易いものを用いる。

以上のような条件にて第２研磨を行うことによって、第１の酸化膜３および第２の酸化膜４が除去されて、トレンチ２の形成箇所以外の部分で基板１のＳｉＮ膜１ｂが露出するとともに、その露出面の平坦化が行われることになる。

以上に説明したように、本実施形態における半導体装置の製造方法（ＳＴＩ構造の形成プロセス）、およびその製造方法を実施する本実施形態における半導体製造装置によれば、酸化膜３，４によってトレンチ２を埋めた後に行う平坦化を、固定砥粒方式による第１研磨と、その後に行う研磨用スラリーを用いた第２研磨とによって行う。すなわち、平坦化のための研磨を２段階に分けて行って、ＳＴＩ構造を形成する。このとき、第２研磨は、第１の酸化膜３を除去して基板１が露出するまで行うが、第１研磨で第２の酸化膜４が粗方除去されており、第１の酸化膜３も薄く成膜されているので、短時間の研磨で済む。したがって、短時間の研磨で済むことから、基板１上に比べてトレンチ２の形成箇所における第２の酸化膜４が余計に除去されるといったことがない。しかも、固定砥粒方式による第１研磨において、第２の酸化膜４が基板１上に残膜として残ったり、固定砥粒によるスクラッチが発生した場合であっても、その後に研磨用スラリーを用いた第２研磨を行うので、その残膜やスクラッチ等が確実に除去される。これらのことから、平坦化のための研磨を２段階に分けて行えば、その研磨によるディフェクト発生を低減することが可能となる。

さらに、本実施形態で説明した半導体装置の製造方法および半導体製造装置によれば、第２の酸化膜４によってトレンチ２を埋める前に基板１上に第１の酸化膜３を成膜しておき、第１研磨では第２の酸化膜４のみを、その後の第２研磨では両酸化膜３，４に対して研磨を行うようになっている。したがって、平坦化のための研磨を２段階に分けて行う場合に、第１研磨と第２研磨との間で働くセルフストップ機能が確かなものとなり、上述した２段階の研磨による作用や利点等を確実に得ることができる。その上、第２研磨において、基板１が露出するまでの間は、第１の酸化膜３と第２の酸化膜４との両方に対して除去を行うことになるが、いずれも酸化膜であるため選択比が大きく異なることもなく、それぞれに対して同じ研磨レートで処理することになるので、トレンチ２の形成箇所以外の部分は基板１のＳｉＮ膜１ｂの上面と同じ高さで研磨が終了し、トレンチ２の形成箇所以外の部分の酸化膜３，４が全て除去されても、第２の酸化膜４の部分のみが余計に除去されてディッシングが生じてしまうといったことがない。また、そのときの第２研磨では、固定砥粒方式ではなく、研磨用スラリーを用いて行い、しかもその研磨用スラリーとして界面活性剤を含まないものーを用いる。そのため、固定砥粒方式の場合のような残膜やスクラッチ等が発生することなく、界面活性剤が混入された研磨用スラリーを用いた場合のような研磨終了付近でのディフェクトが発生することもない。これらのことからも、本実施形態で説明した半導体装置の製造方法および半導体製造装置では、研磨によるディフェクト発生を低減することが可能であると言える。

つまり、本実施形態で説明した半導体装置の製造方法および半導体製造装置によれば、平坦化のための研磨を、固定砥粒方式による研磨と、その後に行う研磨用スラリーを用いた研磨との２段階に分けて行うので、ＳＴＩ構造を形成する場合であっても、研磨後のディッシング発生等が生じることなく、ＣＭＰ終了後のＳＴＩ被研磨面（ＳＴＩ上部）について所望の高平坦化を実現することが可能となる。したがって、ＳＴＩ構造の半導体装置を製造する場合において、歩留まり低下を回避して効率のよい半導体装置製造の実現が可能となる。また、次世代半導体製造プロセスに要求される高平坦化の実現に対応することも容易となる。

なお、本実施形態では、第２の酸化膜４によってトレンチ２を埋める前に基板１上に第１の酸化膜３を成膜しておき、その後に第１研磨および第２研磨を行う場合を例に挙げて説明したが、本発明は必ずしもこれに限定されるものではない。すなわち、従来と同様に、トレンチを一種類の酸化膜のみによって埋めた場合であっても、その後に行う平坦化のための研磨を、本実施形態で説明したように、固定砥粒方式による第１研磨と、その後に行う研磨用スラリーを用いた第２研磨との２段階に分けて行えば、従来よりも研磨によるディフェクト発生を低減することができる。

本発明が適用されたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。 固定砥粒方式によるＣＭＰの研磨条件の一具体例を示す説明図である。 従来におけるＳＴＩ構造の形成プロセスの一具体例を示す説明図である。 固定砥粒方式によるＣＭＰ一具体例を示す概念図である。

符号の説明

１…基板、２…トレンチ、３…第１の酸化膜、４…第２の酸化膜

Claims (8)

1. シャロー・トレンチ・アイソレーション構造の半導体装置を製造するための製造方法であって、
   トレンチが形成された基板上に酸化膜を成膜して当該トレンチを埋める成膜工程と、
   前記酸化膜に対し固定砥粒が織り込まれたロール式の研磨布を用いて研磨を行う第１研磨工程と、
   前記第１研磨工程を経た後の前記酸化膜に対し研磨用スラリーを用いて研磨を行い前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記成膜工程は、前記トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜工程と、前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜工程とからなり、
   前記第１研磨工程にて前記第２の酸化膜に対する研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させ、
   前記第２研磨工程にて前記第１の酸化膜および前記第２の酸化膜に対する研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させて前記露出面の平坦化を行う
   ことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１の酸化膜は、成膜量が２０〜４０ｎｍである
   ことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記第２の酸化膜は、前記第１の酸化膜と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されたものである
   ことを特徴とする請求項２記載の半導体装置の製造方法。
5. シャロー・トレンチ・アイソレーション構造の半導体装置を製造するための半導体製造装置であって、
   トレンチが形成された基板上に酸化膜を成膜して当該トレンチを埋める成膜手段と、
   前記酸化膜に対し固定砥粒が織り込まれたロール式の研磨布を用いて研磨を行う第１研磨手段と、
   前記第１研磨手段による研磨後の前記酸化膜に対し研磨用スラリーを用いて研磨を行い前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨手段と
   を備えることを特徴とする半導体製造装置。
6. 前記成膜手段は、前記トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜手段と、前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜手段とからなり、
   前記第１研磨手段は、前記第２の酸化膜に対する研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させるものであり、
   前記第２研磨手段は、前記第１の酸化膜および前記第２の酸化膜に対する研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させて前記露出面の平坦化を行うものである
   ことを特徴とする請求項５記載の半導体製造装置。
7. 前記第１成膜手段は、前記第１の酸化膜の成膜量を２０〜４０ｎｍとするものである
   ことを特徴とする請求項６記載の半導体製造装置。
8. 前記第２成膜手段は、前記第１の酸化膜と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように、前記第２の酸化膜を成膜するものである
   ことを特徴とする請求項６記載の半導体製造装置。
   

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