JP2005317967A - 非均一にドープされた高電圧ドレイン拡張型トランジスタ及びその製造方法 - Google Patents

非均一にドープされた高電圧ドレイン拡張型トランジスタ及びその製造方法 Download PDF

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Abstract

【課題】 高電圧破壊の可能性が低いドレイン拡散トランジスタ、及び既存のプロセスに別のステップを付加する必要がないトランジスタの製造方法を実現すること。
【解決手段】 本発明は、1つの実施形態においてトランジスタ(100)を提供する。トランジスタ(100)は、ドープされた半導体基板(105)と、半導体基板上のゲート構造(110)とを備え、ゲート構造(110)はゲートコーナ(125)を有する。また、トランジスタ(100)は、ドープされた半導体基板(105)によって取り囲まれたドレイン拡散ウエル(115)を含む。ドレイン拡散ウエル(115)は、ドープされた半導体基板(105)とは反対のドーパント型をもつ。また、ドレイン拡散ウエル(115)は、高ドープ領域(150)の間に低ドープ領域(145)を有し、低ドープ領域(155)の端部は、ゲートコーナ(125)によって定められた外周部(140)と実質的に一致する。本発明の他の実施形態は、トランジスタ及び集積回路の製造方法を含んでいる。
【選択図】 図1A

Description

本発明は、全体的には非均一にドープされた高電圧ドレイン拡張型トランジスタ及びその製造方法に関する。
トランジスタ素子は、継続的に益々高い電圧で機能することが要求されている。例えば、低電圧トランジスタと自動車部品等の高電圧エンドユースデバイスとの間のインターフェースとして機能できる高電圧トランジスタには大きな需要がある。しかしながら、同時に、高電圧トランジスタの製造コストが上昇しないことが重要である。既存の製造技術を利用すると高電圧トランジスタの製造コスト及び複雑性を最小限して、同じ集積回路で高電圧トランジスタ及び低電圧トランジスタ(例えば、約5ボルト未満の作動電圧)の製造が容易になる。
ドレイン拡張型トランジスタ(ドレイン−エクステンデッド・トランジスタ:drain-extended transistor)は、追加の処理ステップを必要とすることなく製造することができる高電圧トランジスタ設計の一つの形式である。ドレイン拡張金属酸化膜半導体(DEMOS)トランジスタ等のドレイン拡張型トランジスタは、高度にドープされたソース及びドレイン構造の1つ又は両方の周りに、軽度から中程度にドープされた領域を組み込む。軽度から中程度にドープされた領域は、ドレイン拡張ウエルとして知られている。追加のマスク、ドーパント注入、及びアニーリングステップの使用を必要とするドレイン拡張ウエルを形成するためのトランジスタ製造プロセスは容認できない。
一般に、ドレイン拡張ウエル(drain-extended well)は、ICにおける相補型MOS(CMOS)の別のトランジスタのウエルと同じ型のドーパントである。例えば、DEMOSトランジスタがN型金属酸化膜半導体(NMOS)トランジスタの場合、P型金属酸化膜半導体(PMOS)トランジスタと関連づけることができる。NMOSトランジスタのドレイン拡張ウエル及びPMOSトランジスタのドレイン拡張ウエルの両者には、製造プロセスの同じ段階で同じ投与量のn型ドーパントがドープされる。このようにして製造されたDEMOSトランジスタは、約20−25ボルトまでの絶縁破壊電圧をもつことができる。しかしながら、この改善された性能にもかかわらず、ドレイン拡張トランジスタは依然として高電圧で破壊されやすい。
従って、この技術分野で必要とされているのは、高電圧破壊の可能性が低いドレイン拡張トランジスタであり、既存のプロセスに別のステップを付加する必要がないトランジスタの製造方法である。
前述の従来の問題点を解決するために、本発明の1つの態様は、トランジスタを提供する。トランジスタは、ドープされた半導体基板と、半導体基板上のゲート構造とを備え、ゲート構造はゲートコーナを有する。また、トランジスタは、ドープされた半導体基板によって取り囲まれたドレイン拡張ウエルを含む。ドレイン拡張ウエルは、ドープされた半導体基板とは反対のドーパント型を有する。また、ドレイン拡張ウエルは、高ドープ領域の間に低ドープ領域を有し、低ドープされた領域の端部は、ゲートコーナによって定められた外周部と実質的に一致する。
本発明の別の態様は、トランジスタの製造方法である。本方法は、ドープされた半導体基板を形成する段階と、ドープされた半導体基板内にドレイン拡張ウエルを形成する段階とを含む。ドレイン拡張ウエルは、ドープされた半導体基板とは反対のドーパント型を有し、ドレイン拡張ウエルは、少なくとも2つの高ドープ領域の間に低ドープ領域を有する。本方法は、ドープされた半導体基板の上にゲート構造を形成する段階を更に含み、低ドープ領域の端部は、ゲートコーナによって定められた外周部と実質的に一致する。
別の実施形態において、本発明は、集積回路を提供する。集積回路は前述の特性をもつ高電圧トランジスタ及び低電圧トランジスタを含む。集積回路は、高電圧トランジスタ及び低電圧トランジスタ上に配置された絶縁層上に相互接続金属ラインを更に含み、高電圧トランジスタ及び低電圧トランジスタを相互接続して作動可能な集積回路を形成するようになっている。
本発明は、従来の方法で形成されたドレイン拡張型トランジスタのドレイン拡張ウエルの高いドーパント濃度によって高電圧破壊が悪化するという理解からの恩恵を受ける。前述のように、高電圧トランジスタのドレイン拡張ウエル及び隣接する低電圧トランジスタのウエルに対するドーパントの注入は、一般に同じ処理ステップで行われる。更に、相対的に高いドーパント濃度は、低電圧トランジスタが所定の閾値電圧及びチャネル長さに対して確実に作動できるように使用される。結果的に、ドレイン拡張ウエル内のドーパント濃度は、高電圧トランジスタに対して最適な高電圧破壊特性を与えるために要求される濃度よりも高い。
本発明は、更に、破壊時にドレイン拡張ウエル内の臨界フィールド又は最大フィールドが、高電圧が印加されるドレインに隣接するゲートコーナ周辺で発生する場合が多いことを認識している。本発明は、ゲートコーナの近くで低いドーパント濃度をもつ非均一にドープされたドレイン拡張ウエルを設けることによって、この臨界フィールドを好都合に低減するものである。結果として得られるドレイン拡張トランジスタは、ドレイン拡張ウエル内で相対的に均一なドーパント濃度をもつ従来のドレイン拡張トランジスタよりも破壊電圧が高くなる。
本発明の1つの態様はトランジスタ100である。図1Aの例示的なトランジスタ100の一部の断面図に示すように、トランジスタ100は、ドープされた半導体基板105及び半導体基板105上のゲート構造110を備えている。ゲート構造110は、ゲート電極112及びゲート絶縁体114を含むことができる。また、トランジスタ100は、ドープされた半導体基板105とは反対のドーパント型のドレイン拡張ウエル115を有する。
半導体基板105はドープされるか又は従来の方法を使用してp型又はn型ドープ層をエピタキシャル成長させることができる。トランジスタ100の特定の実施形態において、当業者であれば理解できるように、ドープされた半導体基板105がドープされたウエル120を含むことが好都合であろう。例えば、トランジスタ100がPMOSトランジスタの場合、p型ドープされたウエル120を含むことが好都合であろう。もしくは、トランジスタ100がNMOSトランジスタの場合、ドープされた半導体基板105がすでにp型ドーパントを含んでいる場合にはp型ドープされたウエル120を含むことが好都合であろう。
ゲート構造110は、基板105に最も近いゲート構造端部126と、ドレイン拡張ウエル115の中央ソース/ドレイン130に最も近い隣接するゲート構造端部128との交点によって規定され、高電圧(例えば約5ボルト以上)が印加されるコーナ125を有する。特定の実施形態において、トランジスタ100は、ドレイン拡張ウエル115を覆う素子分離領域135を有する、非線形トランジスタである。素子分離領域135は、当業者にはよく知られている従来方式のLOCOS(local oxidation of silicon)法、又はSTI(shallow trench isolation)法によって形成されたフィールド酸化膜とすることができる。特定の有利な構成において、素子分離領域135は、図1Aに示すようにゲート構造の一部とドレイン拡張ウエル115との間にある。この実施形態において、ゲートコーナ125は、素子分離領域135のバードビーク(bird's beak)136に最も近いゲート構造110の該当部分である。しかしながら、別の実施形態において、トランジスタ100が素子分離領域をもたない線形トランジスタの場合、ゲートコーナ125は、中央ソース/ドレイン130に隣接する、ゲート構造110の外側コーナ138とすることができる。
本発明を理論的に限定しないが、中央ソース/ドレイン130に高電圧を印可するとゲートコーナ125の周辺に強い電界が発生することが考えられる。結果的に、ゲートコーナ125によって定められた外周部140に沿って又はその近くでゲート酸化膜114又はドレイン拡張ウエル115内に破壊の物理的兆候が観察される場合が多い。本発明のトランジスタ100では、ドレイン拡張ウエル115は、例えば、第1の高ドープ領域150と第2の高ドープ領域152との間の各高ドープ領域の間に低ドープ領域145を有している。低ドープ領域145の端部155は、ゲートコーナ125によって定められた外周部140と実質的に一致する。このような構成は、ドレイン拡張ウエル115の大きな部分、特に低ドープ領域145を通しての電界の消散に寄与すると考えられる。例えば、トランジスタ100の破壊電圧において、均一にドープされたドレイン拡張ウエルを有する従来のトランジスタに比べて、低ドープ端部155と外周部140との間の距離157が約2ミクロン以内の場合に顕著な改善を実現できる。距離157が1ミクロン以内の場合であっても大きな破壊電圧の改善を実現できる。しかしながら、他の距離及び空間的関係は本発明の範囲にあることを理解されたい。
本明細書で使用する場合、用語「低ドープ領域の端部155」は、低ドープ領域145のドーパント濃度が単位距離あたり最も大きく変化するトランジスタ構造の位置を意味する。当業者であれば、走査型キャパシタンス顕微鏡(SCM)又は2次イオン質量分析(SIMS)計測法などの従来の方法で低ドープ領域145のドーパントプロフィールを測定することによって、低ドープ領域145の端部155を決定きることを理解できるはずである。任意のトランジスタ構造に対してドーパント濃度特性及び端部を測定するために類似の手法を実行できる。
図1Bは図1Aの断面B−Bを通るトランジスタ100の平面図である。図1Bに示すように、ドレイン拡張ウエル115は矩形形状とすることができる。しかしながら、他の形状も本発明の範囲に含まれる。例えば、ドレイン拡張ウエル115は、米国特許第5,719,421号に開示されているような環状形状又はトラック形状とすることができる。
図1Bを参照すると、低ドープ領域145の幅は、トランジスタ100の実施形態で得られる破壊電圧の改善を左右する1つのパラメータである。特定の実施例において、低ドープ領域145は、約1ミクロンから約2ミクロンの幅160をもつ。高ドープ領域150がゲート構造110の下にある場合には同様に破壊電圧が改善される(図1A)。特定の好適な実施形態において、例えば、ドレイン拡張ウエル115の端部167から低ドープ領域145の端部155までの高ドープ領域150の一部の幅165は、約1ミクロンから約2ミクロンである。
図1Bを参照して図1Aに戻ると、低ドープ領域145内の相対的なドーパント濃度は、トランジスタ100の破壊電圧の改善の範囲を左右する別のパラメータである。低ドープ領域145及び高ドープ領域150と152は両方とも互いに同じ型のドーパントなので、全てのドレイン拡張ウエル115は電気的に接続されている。高ドープ領域150と152の大部分のキャリアドーパントの平均濃度は、低ドープ領域145内の同様の濃度よりも高い。特定の有利な実施形態において、低ドープ領域145に対する高ドープ領域150と152のドーパント濃度の比率は、約1対1から約1000対1の範囲である。トランジスタ100の好適な実施形態において、この比率は約100対1と約1000対1の間である。
本発明のトランジスタ100は、非均一にドープされたドレイン拡張ウエルをもたない類似のトランジスタよりも高い破壊電圧を有する。例えば、特定の有利な実施形態において、トランジスタ100は、約25ボルト以上、好適には約30ボルト以上の破壊電圧を有する。更に、本発明のトランジスタ100は、非均一にドープされたドレイン拡張ウエルをもたない類似のトランジスタよりも高い信頼性を有する。信頼性は、標準加速寿命作動を通してオン状態の抵抗値等のトランジスタ100の特性パラメータが実質的に劣化しない(例えば、約1%未満)ものとして定義される。例えば、約40ボルトで作動するトランジスタ100の特定の実施形態では、500秒の加速寿命作動を通してオン状態の抵抗値が実質的に変化せず、これは通常の素子作動の約10年以上に相当する。
トランジスタ100の特定の有利な実施形態は、更にフローティング・リング170を含む。フローティング・リングは、実質的に外部電気接触のない半導体基板105内の注入領域である。フローティング・リング170は、ドレイン拡張ウエル115を形成するために使用されるものとは相補的な型の注入領域を備える。米国特許6,670,685号に説明されているフローティング・リングの任意の実施形態はトランジスタ100に使用できる。
フローティング・リング170は、低ドープ領域145とゲートコーナ125との間にあることが好ましい。より好ましくは、フローティング・リング170の端部174によって規定される外周部172は、ゲート構造110の下にある。特定の好適な実施形態において、例えば、フローティング・リング170はゲート幅175と約20%だけオーバーラップする。この実施形態において、例えば、フローティング・リング端部174の外周部172は、約0から約1ミクロンまでの距離176だけゲートコーナ外周部140から離すことができる。他の実施形態において、フローティング・リング170は、ゲート幅175の約20%から100%の間の幅178を有する。
フローティング・リング170と非均一にドープされたドレイン拡張ウエル115との特定の組み合わせは、これらの構造が単独で達成できるものよりも高い破壊電圧及び信頼性をもつトランジスタ100を可能にするように協働して機能する。例えば、フローティング・リング170と非均一にドープされたドレイン拡張ウエル115の両方をもつトランジスタ100の特定の組み合わせは、約40ボルトよりも高い破壊電圧を有し、場合によっては約56ボルトよりも高い破壊電圧破壊を有する。このようなトランジスタは、約40ボルトで作動する場合には少なくとも500秒の加速寿命で作動する。
また、トランジスタ100は、作動可能なトランジスタ素子をもたらすために多数の従来型の素子構造を含むことができる。このような構造の非限定的な実施例は、ドープされた半導体基板105又はドープされたウエル120内に第2のソース/ドレイン180、分離構造182、及び1つ又はそれ以上のバックゲート182を含む。第2のソース/ドレイン180とドレイン拡張ウエル115の端部167との間にはチャネル領域185が形成されている。特定の実施形態において、チャネル長さ190は、一般に約0.5ミクロンと約5ミクロンの範囲に及ぶ。もちろん、当業者であれば、チャネル長さ190は、素子100の所望の作動電圧、及びトランジスタ100のドーピング特性に基づいて選択されることを理解できるはずである。トランジスタ100の別の実施形態において、側壁195はゲート構造110に隣接して配置され、第2のソース/ドレイン180及び中央ソース/ドレイン130の一方又は両方の周りで1つ又はそれ以上の軽度にドープされたドレイン領域197の形成を助長するようになっている。
特定の構成において、トランジスタ100は、PMOS又はNMOSトランジスタ等のMOSトランジスタである。別の構成において、トランジスタ100は、それぞれエミッタ、ベース、及びコレクタとして機能する中央ソース/ドレイン130、拡張ドレインウエル115、及びドープされた半導体基板105又はドープされたウエル120を備えるバイポーラトランジスタである。
図2Aから図2Hは、本発明の別の態様のトランジスタ200の製造方法である選択された各ステップの断面図を示す。この方法は、図1に示し説明したトランジスタ100の任意の実施形態を作るために使用できる。図2A−2Hでは、図1A及び図1Bに示したものと類似の構造を示すために同じ参照番号が使用されている。
最初に図2Aを参照すると、随意的なドープされたウエル120の形成後のドープされた半導体基板105の断面図が示されている。ドープされた半導体基板105及び随意的なドープされたウエル120は、当業者にはよく知られている方法である、従来のエピタキシャル成長法又はドーパント注入及び熱拡張法によって形成することができる。例えば、トランジスタ200がNMOSトランジスタとなる場合、ドープされたウエル120は、ホウ素等のP型ドーパントで好都合に注入できる。
図2Bは、開口210を有するドレイン拡張ウエルのマスクパターン205の形成後のトランジスタ200を示す。マスクパターン開口210は、基板105に形成されることになる高ドープ領域の場所を定めるが、内側のマスク部215は、低ドープ領域が形成されることになる場所を定める。内側のマスク部215は、マスクパターン205の内周部220の内側に位置する、マスクパターン205の任意の部分として定められる。特定の手順において、マスクパターン205を形成するためにポリシリコン層が堆積されてパターン化される。しかしながら、別の手順において、マスクパターン205を形成するためにフォトレジスト等のレジスト材料を使用できる。
特定の実施形態において、図2Cの平面図に示すように、内側マスク部215は、1つ又はそれ以上の一直線のマスク端部225を有する。別の実施形態において、図2Dに示すように、内側マスク部215は、1つ又はそれ以上の不規則な端部230を有する。以下にさらに説明するように、不規則なマスク端部230を使用することで、低ドーパント領域の端部におけるドーパント濃度を、所定の技術ノードのリソグラフィ解像度よりも高い解像度になるように好都合に調整できる。例えば、各不規則部240の間の1つ又はそれ以上の空間235は、最小リソグラフィ解像度と実質的に等しい幅245を有することが望ましい場合がある。
図2Eを参照すると、マスクパターン205の開口210を通してのドレイン拡張ウエルのドーパント250の注入時の、図2Bに示した部分的に完成したトランジスタ200の断面図が示されている。ドーパント250は、ドープされた半導体基板105内のドーパントとは反対の型のドーパントである。例えば、トランジスタ200がNMOSトランジスタである実施例の場合、ドレイン拡張ウエルには、ヒ素又は燐等のN型ドーパントを注入することができる。当業者であれば、トランジスタ200を形成するために、ドープされた半導体基板105又はドープされたウエル120へ注入するために選択されるドーパント及び後続の熱拡張処理は、所望のトランジスタ構成に依存することを理解できるであろう。
図2Fは、ドープされた半導体基板105又はドープされたウエル120によって取り囲まれたドレイン拡張ウエル115を形成するために、従来の熱拡張を行った後の部分的に完成したトランジスタの断面図である。熱処理によりドーパントの一部分は、内側マスク部215の下にあるドープされた半導体基板105又はドープされたウエル120内に拡張される。結果的に、熱拡張の後でドレイン拡張ウエル115は、少なくとの2つの高ドープ領域150と152の間に低ドープ領域145をもつことになる。図2Dに示すような不規則な端部マスクパターンを使用する製造プロセスの実施形態の場合、ドーパント注入及び熱サイクルの後で、空間235を通って注入されたドーパントは、各不規則部240の下にある基板105内に拡張する。図2Fに戻ると、低ドープ領域155の端部には、高ドープ領域145のドーパント濃度と低ドープ領域150の内側255のドーパント濃度との中間の均一なドーパント濃度がもたらされる。
図2Gを参照すると、ドレイン拡張ウエル115のマスクパターンを除去して1つ又はそれ以上の素子分離領域135を形成した後の部分的に完成したトランジスタ200が示されている。素子分離領域135は、当業者にはよく知られている従来のLOCOS法及びSTI法を用いて形成することができる。特定の有利な手順において、素子分離領域135をドレイン拡張ウエル115のドーパントにさらすのが望ましくない場所では、素子分離領域135は、ドレイン拡張ウエル115を形成するための熱拡張ステップの後で形成される。もちろん、別の手順において、ドレイン拡張ウエル115の形成前に素子分離領域135を形成する方法を考えることが好ましいであろう。同様に、素子分離領域135は、トランジスタ200内に従来の構造を形成する前に又はその後に形成することができる。
図2Hを参照すると、ドープされた半導体基板105の上にゲート構造110を形成した後の、部分的に完成したトランジスタ200が示されており、低ドープ領域145の端部155は、ゲートコーナ125の外周部140と実質的に一致する。二酸化シリコン又は類似の材料で作られた絶縁層を備えるゲート及びポリシリコン、金属、又はそれらの組み合わせで作られたゲート電極を形成するために、従来の任意のプロセスを使用することができる。マスクパターン205(図2Eに示す)がポリシリコンを含む特定の有利な実施形態において、マスクパターン205の一部はゲート構造110を形成するために残される。
もちろん、図1Aに示すトランジスタ100と実質的に同じトランジスタ200を形成するために、ゲート側壁、低ドープされたドレイン領域、中央ソース/ドレイン、及び第2のソース/ドレイン構造を含む他の素子要素を形成するために追加の従来の処理ステップを実施することができる。更に、当業者であれば、前述の処理フローは、本発明の範囲内のトランジスタ200の製造方法の多くの変形例の1つのみを示していることを理解できるはずである。
本発明の別の態様は、図3に示す集積回路300である。集積回路は、高電圧トランジスタ310を含む。高電圧トランジスタ310は、前述の図1A−1Bに示した任意の実施形態のトランジスタと実質的に同じとすることができる。図2A−2Hに示して説明したトランジスタを形成するための任意の方法は、トランジスタ310を形成するために使用できる。特定の実施形態において、高電圧トランジスタ310は、相補型MOS(CMOS)トランジスタ及びバイポーラトランジスタを含む。
また、集積回路300は低電圧トランジスタ320を含む。低電圧トランジスタは、論理回路又はメモリ回路で作動するように設計された従来の任意のトランジスタ素子とすることができる。非限定的な実施例において、PMOS、NMOS、CMOS、及びバイポーラトランジスタを含む。低電圧トランジスタ320は、高電圧トランジスタ310のドレイン拡張ウエル330と同じドーパント型の、ドープされた半導体基板325を含むことが好ましい。
更に、集積回路300は、高電圧トランジスタ310及び低電圧トランジスタ320上に配置された1つ又はそれ以上の絶縁層350上に相互接続金属ライン340を含み、高電圧トランジスタ310及び低電圧トランジスタ320を相互に接続して作動可能な集積回路を形成するようになっている。
以上の記載に関連して、以下の各項を開示する。
(1)ドープされた半導体基板と、
ゲートコーナを有する前記半導体基板上のゲート構造と、
前記ドープされた半導体基板によって取り囲まれたドレイン拡張ウエルと、
を備えるトランジスタであって、
前記ドレイン拡張ウエルは、前記ドープされた半導体基板とは反対のドーパント型を有し、
前記ドレイン拡張ウエルは、高ドープ領域の間に低ドープ領域を有し、前記低ドープ領域の端部は、前記ゲートコーナの外周部と実質的に一致することを特徴とするトランジスタ。
(2)前記低ドープ領域に対する前記高ドープ領域のドーパント濃度の比率は、約1対1から約1000対1であることを特徴とする前記(1)項に記載のトランジスタ。
(3)トランジスタの製造方法であって、
ドープされた半導体基板を形成する段階と、
前記ドープされた半導体基板とは反対のドーパント型を有し、少なくとも2つの高ドープ領域の間に低ドープ領域を有するドレイン拡張ウエルを前記ドープされた半導体基板内に形成する段階と、
前記ドープされた半導体基板上にゲート構造を形成する段階と、
を含み、前記低ドープ領域の端部は、ゲートコーナの外周部と実質的に一致することを特徴とするトランジスタの製造方法。
(4)前記ドレイン拡張ウエルを形成する段階は、前記開口を通して前記ドープされた半導体基板内にドーパントを注入する段階と、内側マスク部の下にある前記ドープされた半導体基板内へ前記ドーパントの一部分を拡張させる段階とを含むことを特徴とする前記(3)項に記載の方法。
(5)高電圧トランジスタと、
低電圧トランジスタと、
前記高電圧及び低電圧トランジスタの上に配置された絶縁層上にあり、前記高電圧及び低電圧トランジスタを相互接続して作動可能な集積回路を形成するための1つ又はそれ以上の相互接続金属ラインと、
備える集積回路であって、前記高電圧トランジスタは、
ドープされた半導体基板と、
ゲートコーナを有する前記半導体基板上のゲート構造と、
前記ドープされた半導体基板によって取り囲まれたドレイン拡張ウエルと、
を含み、
前記ドレイン拡張ウエルは、前記ドープされた半導体基板とは反対のドーパント型を有し、
前記ドレイン拡張ウエルは、高ドープ領域の間に低ドープ領域を有し、前記低ドープ領域の端部は、前記ゲートコーナの外周部と実質的に一致するようになっていることを特徴とする集積回路。
(6)高電圧破壊の可能性が低いドレイン拡張トランジスタ、及び既存のプロセスに別のステップを付加する必要がないトランジスタの製造方法を実現すること。本発明は、1つの実施形態においてトランジスタ(100)を提供する。トランジスタ(100)は、ドープされた半導体基板(105)と、半導体基板上のゲート構造(110)とを備え、ゲート構造(110)はゲートコーナ(125)を有する。また、トランジスタ(100)は、ドープされた半導体基板(105)によって取り囲まれたドレイン拡張ウエル(115)を含む。ドレイン拡張ウエル(115)は、ドープされた半導体基板(105)とは反対のドーパント型をもつ。また、ドレイン拡張ウエル(115)は、高ドープ領域(150)の間に低ドープ領域(145)を有し、低ドープ領域(155)の端部は、ゲートコーナ(125)によって定められた外周部(140)と実質的に一致する。本発明の他の実施形態は、トランジスタ及び集積回路の製造方法を含んでいる。
本発明の例示的なトランジスタの選択された構造の断面図である。 本発明の例示的なトランジスタの選択された構造の平面図である。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理による例示的なトランジスタの製造方法における選択されたステップの断面図を示す。 本発明の原理によって形成された部分的に完成した集積回路における選択された構成要素の断面図を示す。
符号の説明
100 トランジスタ
105 ドープされた半導体基板
110 ゲート構造
115 ドレイン拡張ウエル
125 ゲートコーナ
140 外周部
145 低ドープ領域
150 高ドープ領域
155 低ドープ領域の端部

Claims (2)

  1. ドープされた半導体基板と、
    ゲートコーナを有する前記半導体基板上のゲート構造と、
    前記ドープされた半導体基板によって取り囲まれたドレイン拡張ウエルと、
    を備えるトランジスタであって、
    前記ドレイン拡張ウエルは、前記ドープされた半導体基板とは反対のドーパント型を有し、
    前記ドレイン拡張ウエルは、高ドープ領域の間に低ドープ領域を有し、前記低ドープ領域の端部は、前記ゲートコーナの外周部と実質的に一致することを特徴とするトランジスタ。
  2. トランジスタの製造方法であって、
    ドープされた半導体基板を形成する段階と、
    前記ドープされた半導体基板とは反対のドーパント型を有し、少なくとも2つの高ドープ領域の間に低ドープ領域を有するドレイン拡張ウエルを前記ドープされた半導体基板内に形成する段階と、
    前記ドープされた半導体基板上にゲート構造を形成する段階と、
    を含み、前記低ドープ領域の端部は、ゲートコーナの外周部と実質的に一致することを特徴とするトランジスタの製造方法。
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