JP2005317949A - Contact hole formation method and manufacturing device of the same - Google Patents
Contact hole formation method and manufacturing device of the same Download PDFInfo
- Publication number
- JP2005317949A JP2005317949A JP2005097880A JP2005097880A JP2005317949A JP 2005317949 A JP2005317949 A JP 2005317949A JP 2005097880 A JP2005097880 A JP 2005097880A JP 2005097880 A JP2005097880 A JP 2005097880A JP 2005317949 A JP2005317949 A JP 2005317949A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- amorphous
- forming
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、特にガラス基板上に薄膜素子を製造する方法において、活性層である非結晶性Si上の絶縁膜にコンタクトホールを形成する方法及び装置に関するものである。 The present invention relates to a method and an apparatus for forming a contact hole in an insulating film on amorphous Si as an active layer, particularly in a method for manufacturing a thin film element on a glass substrate.
ポリシリコンやマイクロクリスタルシリコンに代表される非結晶性シリコンを用いた薄膜半導体素子は、表示デバイスの画素駆動素子として大画面ディスプレイ、パーソナルコンピュータ、携帯電話等に幅広く利用されている。このような薄膜半導体素子の中でも、ポリシリコンによる薄膜トランジスタは、移動度が大きく、スイッチング素子として有用であることが知られている。ポリシリコンによる薄膜トランジスタの製造方法は、その大部分が従来のSi半導体プロセスを踏襲したものではあるが、ガラス基板を用いる点、Si薄膜を多結晶化するためにレーザアニールを用いる点が特殊である。そのため、薄膜半導体プロセスに特有な課題が発生するが、その一つにコンタクト形成技術がある。コンタクト形成は、活性層となる薄膜半導体上を覆う絶縁膜にコンタクトホールをエッチングにより貫通させ、その内部に上層配線を埋め込んで、薄膜半導体と上層配線を結線するものである。ポリシリコンは前述したように、レーザアニールを受けているため、表面は平坦ではなく、レーザの強度分布に応じた凹凸構造を有している。そのため、凹部の絶縁膜はエッチングで取り除けずに残留することが多々有り、コンタクト抵抗を増加させる原因となっていた。これを防ぐため、従来はコンタクトホール形成の際、半導体層の上層を一部掘り下げることで凹凸層を完全にエッチングしていた。これを図5により具体的に説明する。 Thin film semiconductor elements using amorphous silicon typified by polysilicon and microcrystal silicon are widely used as large pixel displays, personal computers, mobile phones and the like as pixel drive elements of display devices. Among such thin film semiconductor elements, a thin film transistor made of polysilicon has a high mobility and is known to be useful as a switching element. Most of the thin-film transistor manufacturing methods using polysilicon follow the conventional Si semiconductor process, but the point is that a glass substrate is used and that laser annealing is used to polycrystallize the Si thin film. . For this reason, a problem peculiar to the thin film semiconductor process occurs, and one of them is a contact formation technique. In the contact formation, the contact hole is etched through an insulating film covering the thin film semiconductor serving as the active layer, and the upper layer wiring is buried therein to connect the thin film semiconductor and the upper layer wiring. As described above, since polysilicon is subjected to laser annealing, the surface is not flat and has an uneven structure corresponding to the intensity distribution of the laser. For this reason, the insulating film in the recesses often remains without being removed by etching, which causes an increase in contact resistance. In order to prevent this, conventionally, when the contact hole is formed, the uneven layer is completely etched by digging a part of the upper layer of the semiconductor layer. This will be specifically described with reference to FIG.
まず(a)に示すように、ガラス基板101上にSi酸化膜102を300nm程度成膜し、102の上部に活性層Si膜103を60nm成膜する。つづいて活性層Si膜103の表面にエキシマレーザを照射し、これを結晶化してポリシリコン(poly−Si)膜とする。次に層間絶縁Si酸化膜104を50nm形成し、ゲート配線としてマイクロ・クリスタル・シリコン(μc−Si)膜105、Cr膜106をこの順に成膜する。ここでマイクロ・クリスタル・シリコン(μc−Si)膜105の膜厚は100nm、Cr膜106の膜厚は200nmとする。次にマイクロ・クリスタル・シリコン(μc−Si)膜105、Cr膜106をフォトリソグラフィによってパターニングし、ゲート電極を形成する。次に上部にSi酸化膜100nmを形成し、350°C以上の熱処理を行なってポリシリコン膜を低抵抗化する。
First, as shown in (a), a
続いてSi酸化膜をさらに300nm成膜し、層間膜107として合計400nmを成膜する。したがって、ゲート電極上の層間絶縁膜は400nm、
Subsequently, an Si oxide film is further formed to 300 nm, and a total of 400 nm is formed as the
活性層Si膜103上の膜厚は層間絶縁Si酸化膜104と層間膜107とを合わせた450nmとなる。
The film thickness on the active
次に(b)に示すように、Cr膜106上、及び活性層Si膜103上へのコンタクト開口を行なう。
Next, as shown in (b), contact openings are made on the
フォトレジスト108をマスクとし、反応性イオンエッチングによりCr膜106及び活性層Si膜103に達する迄Si酸化膜をエッチングしてコンタクトホールを開口する。ここで、活性層Si膜103上のSi酸化膜膜厚は450nmであるのに対してCr膜106上のSi酸化膜膜厚は400nmである為に、エッチングにおいてゲートCr上のコンタクトが先に開口する。
Using the
そのため活性層Si膜103上のコンタクトホール開口時にはCr膜106上のコンタクトホールがオーバーエッチングされることになるが、エッチングガスとしてCHF3/O2混合ガス109を用いれば、Cr膜106は全くエッチングされないので、エッチングオーバーによる過剰な掘り込みは生じない。このようにエッチングガスとしてCHF3+O2を使ってSi酸化膜を取り除く方法については特開2001-274411号公報に記載されている。
Therefore, when the contact hole on the active
エッチング時に活性層Si膜103上に堆積するフロロカーボン系のエッチング残渣110は、(c)に示すように、バッファードフッ酸111によるウェットエッチングで取り去る。このように、活性層Si膜上のフロロカーボン系のエッチング残渣を取り除くために、弗酸系エッチャントを用いる方法については、特開11-111988号公報に記載されている。
The fluorocarbon-based
最後に、フォトレジストを剥離除去した上でスパッタ装置内にガラス基板101を移動し、AlSiスパッタ成膜112を施し、ドレイン配線としてのAlSi膜を形成することにより、(d)に示すようにゲートCr/Alコンタクト113、Si活性層/Alコンタクト114が埋め込まれて、Cr膜106と活性層Si膜103が、AlSi膜により結線される。
Finally, after removing and removing the photoresist, the
ここで、(c)のBHFでのウェットエッチング工程から(d)のAlSiスパッタ工程までの時間は、自然酸化膜(surface-oxidized silicon)の形成を防止できる一日以下であることが必要である。 Here, the time from the wet etching process with BHF in (c) to the AlSi sputtering process in (d) needs to be one day or less that can prevent the formation of a surface-oxidized silicon. .
なぜなら、Si表面が、このエッチングでH終端され、自然酸化膜の形成が抑制されている時間は、高々24時間程度であるからである。 This is because the time during which the Si surface is H-terminated by this etching and the formation of the natural oxide film is suppressed is at most about 24 hours.
上述したように、従来のコンタクトホール形成プロセスにおいては、イオンエッチングとウェットエッチングの2種類のエッチングを活性層Si膜上の絶縁膜に対して施していた。しかし、これらのエッチングだけで活性層Si膜表面の凹凸を完全に平坦化することはできない。特にエッチング残渣の下部に残留しているSi酸化膜は極めて除去が困難である。 As described above, in the conventional contact hole formation process, two types of etching, ion etching and wet etching, are performed on the insulating film on the active layer Si film. However, the unevenness on the surface of the active layer Si film cannot be completely flattened only by these etchings. In particular, the Si oxide film remaining under the etching residue is extremely difficult to remove.
したがってコンタクト抵抗を再現性良く制御することはできなかった。特に微細なコンタクトパターンの場合にはこの影響が顕著であり、コンタクト不良を招いていた。これを回避する手段としては、ドライエッチングの終点を活性層Si層の上部に設定する手法がとられている。 Therefore, the contact resistance could not be controlled with good reproducibility. In particular, in the case of a fine contact pattern, this effect is significant, causing a contact failure. As a means for avoiding this, a method of setting the end point of dry etching at the upper part of the active layer Si layer is employed.
これを、活性層Si膜上のコンタクトホール部分を拡大して示した図6を用いて説明する。(a)に示すように、活性層Si膜103の表面はエキシマレーザの照射を受けた後、高低差20nm程度の凹凸構造を呈する。凹部へのSi酸化膜の残留を抑制するために(b)に示すドライエッチングにおいてその終点を、活性層Si層103に一部オーバーエッチングする深さ、としていた。この深さまでのエッチングにより、活性層Si層103表面の凹凸はその高低差が軽減され、(b)に示す凹部内の残留Si酸化膜115は(c)に示すようにエッチング残渣110とともにBHFウェットエッチングで容易に取り除くことができる。
This will be described with reference to FIG. 6 showing an enlarged contact hole portion on the active layer Si film. As shown in (a), the surface of the active
最後に(d)に示すようにフォトレジスト108を除去した後AlSiスパッタ膜を形成することによってゲートCr/Alコンタクト113とSi活性層/Alコンタクト114が結線される。
Finally, as shown in (d), after removing the
ここで活性層Si層103は60nmであり、表面から約20nmの深さまでは不純物の燐(以下Pと略す)が分布しているが、これより深くなるとP濃度は急激に下がる(図7)。したがってオーバーエッチングで除去されることが許される領域は表面から約20nmの深さに限定される。ドライエッチングにおけるエッチング深さ制御の精度はせいぜい100nmであり、このような精細な制御はかなり困難である。また日毎のエッチング速度のばらつき、装置自体の経時変化を考慮すると、毎回のエッチングごとにエッチング時間最適化が必要となる。
Here, the active
すなわち、このようなプロセス最適化による、スループットの低下、製造コストの増加は免れない。 That is, such process optimization is unavoidable for a decrease in throughput and an increase in manufacturing cost.
本発明の目的は、薄く凹凸の多い活性層Si膜上の絶縁膜に対しても、生産性良く、低抵抗なコンタクトホールを形成する方法及び装置を提供することにある。 An object of the present invention is to provide a method and an apparatus for forming a low-resistance contact hole with high productivity even for an insulating film on a thin active layer Si film with many irregularities.
本発明によれば、絶縁性基板上に形成された凹凸の表面形状を有する非結晶性Siを覆う絶縁膜に、前記非結晶性Siと、前記絶縁膜の上部に形成される導電性膜を結線するためのコンタクトホールを形成する方法であって、反応性イオンエッチングにより前記絶縁膜を前記凹凸が消失しない深さまでエッチングする工程と、ウェットエッチングにより前記反応性イオンエッチングによる残渣を取り除く工程と、前記非結晶性Si表面をスパッタエッチする工程とを、この順番で行うことを特徴とするコンタクトホール形成方法が提供される。 According to the present invention, the non-crystalline Si and the conductive film formed on the insulating film are formed on the insulating film covering the non-crystalline Si having an uneven surface shape formed on the insulating substrate. A method of forming a contact hole for connection, a step of etching the insulating film to a depth at which the unevenness is not lost by reactive ion etching, a step of removing a residue by the reactive ion etching by wet etching, There is provided a contact hole forming method characterized in that the step of sputter etching the amorphous Si surface is performed in this order.
この方法によれば、反応性イオンエッチングを非結晶性Siの表面で止めるので、オーバーエッチングの必要がなく、厳密なエッチングの深さ制御が不要となる。この反応性イオンエッチングの工程で発生した反応性イオンエッチングにより発生した堆積物は、引き続いて行うウェットエッチングで取り除くことができ、これらの工程を経てなお残留した非結晶性Si表面の凹部の酸化膜はスパッタエッチングにより物理的に取り去ることができる。したがって、反応性イオンエッチングにおいて必要以上に活性層Si膜を取り去る必要がなく、エッチングの終点検出制御が確実である。なお、ウェットエッチングは、堆積物がない場合、微量な場合には必ずしも必要ない。 According to this method, since reactive ion etching is stopped at the surface of amorphous Si, there is no need for overetching, and strict etching depth control is not necessary. Deposits generated by the reactive ion etching generated in this reactive ion etching process can be removed by the subsequent wet etching, and the oxide film in the recess of the amorphous Si surface still remaining after these processes. Can be physically removed by sputter etching. Therefore, it is not necessary to remove the active layer Si film more than necessary in the reactive ion etching, and the etching end point detection control is reliable. Note that wet etching is not necessarily required when there is no deposit or when the amount is small.
本発明によれば、絶縁性基板上に形成された凹凸の表面形状を有する非結晶性Siを覆う絶縁膜に、前記非結晶性Siと、前記絶縁膜の上部に形成される導電性膜を結線するためのコンタクトホールを形成する方法であって、反応性イオンエッチングにより前記絶縁膜を前記凹凸が消失しない深さまでエッチングする工程と、ウェットエッチングにより前記反応性イオンエッチングによる残渣を取り除く工程と、前記非結晶性Si表面をスパッタエッチする工程と、スパッタによる金属膜を形成する工程とを、この順番で行なうことを特徴とするコンタクトホール形成方法が提供される。 According to the present invention, the non-crystalline Si and the conductive film formed on the insulating film are formed on the insulating film covering the non-crystalline Si having an uneven surface shape formed on the insulating substrate. A method of forming a contact hole for connection, a step of etching the insulating film to a depth at which the unevenness is not lost by reactive ion etching, a step of removing a residue by the reactive ion etching by wet etching, There is provided a contact hole forming method characterized in that a step of sputter-etching the amorphous Si surface and a step of forming a metal film by sputtering are performed in this order.
この方法によれば、スパッタエッチングにより非結晶性Siの表面を露出した後、引き続いてスパッタにより金属薄膜を形成するので、コンタクト形成の生産性が向上する。 According to this method, after the surface of the amorphous Si is exposed by sputter etching, the metal thin film is subsequently formed by sputtering, so that contact formation productivity is improved.
本発明においては反応性イオンエッチングにおいて、フッ素系ガスを用いることができる。 In the present invention, fluorine-based gas can be used in reactive ion etching.
このエッチングガスを用いれば、金属とSiのエッチング選択比を高くとることができ、Siのエッチングにおいて金属表面を侵食する危険がない。 If this etching gas is used, the etching selectivity between the metal and Si can be increased, and there is no danger of eroding the metal surface during the etching of Si.
本発明においてはウェットエッチングにおいてバッファードフッ酸を用いることができる。バッファードフッ酸を用いることによって、SiとSiO2のエッチング選択比を高くとることができ、SiO2のエッチングにおいてSi表面を侵食する危険がない。 In the present invention, buffered hydrofluoric acid can be used in wet etching. By using buffered hydrofluoric acid, the etching selectivity between Si and SiO 2 can be increased, and there is no risk of eroding the Si surface during the etching of SiO 2 .
本発明においては前記スパッタエッチングの終了後、真空状態、もしくは不活性ガスで満たされた状態に保った搬送路を経由して、前記基板を成膜室に搬送し、前記金属膜の形成を行うことを特徴とする請求項3のコンタクトホール形成方法が提供される。 In the present invention, after the completion of the sputter etching, the metal film is formed by transporting the substrate to a film formation chamber via a transport path maintained in a vacuum state or a state filled with an inert gas. A contact hole forming method according to claim 3 is provided.
この方法によれば、非結晶性Si表面に自然酸化膜が形成されない状態で金属膜を形成できるので、コンタクト抵抗を低くすることができる。 According to this method, the metal film can be formed in a state where no natural oxide film is formed on the amorphous Si surface, so that the contact resistance can be lowered.
本発明においては絶縁性基板上に形成された凹凸の表面形状を有する非結晶性Siを覆う絶縁膜に、前記非結晶性Siと、前記絶縁膜の上部に形成される導電性膜を結線するためのコンタクトホールを形成する、コンタクトホール形成装置であって、スパッタエッチングを行うエッチング室と、金属膜の形成を行う成膜室と、前記エッチング室から前記成膜室に真空状態、もしくは不活性ガスで満たされた状態で前記ガラス基板を搬送する搬送機構とを有するコンタクト形成装置が提供される。 In the present invention, the amorphous Si and a conductive film formed on the insulating film are connected to an insulating film covering the amorphous Si having an uneven surface shape formed on the insulating substrate. A contact hole forming apparatus for forming a contact hole for forming a contact hole, wherein an etching chamber for performing sputter etching, a film forming chamber for forming a metal film, and a vacuum state or inactive from the etching chamber to the film forming chamber There is provided a contact forming apparatus having a transport mechanism for transporting the glass substrate in a state filled with gas.
この装置を用いることにより、非結晶性Si表面に自然酸化膜が形成されない状態で金属膜を形成できるので、コンタクト抵抗を低くすることができる。 By using this apparatus, a metal film can be formed in a state where a natural oxide film is not formed on the amorphous Si surface, so that the contact resistance can be lowered.
本発明においては、配線と非結晶性Si層とのコンタクト部において、非結晶性Si表面の表面粗さが10nm以下であることを特徴とする非結晶性Si素子が提供される。ここで表面粗さとは表面凹凸の高低差の最大値とする。 In the present invention, there is provided an amorphous Si element characterized in that the surface roughness of the amorphous Si surface is 10 nm or less at the contact portion between the wiring and the amorphous Si layer. Here, the surface roughness is the maximum value of the level difference of the surface irregularities.
この素子においては、Si表面の凹凸の高低差が小さく、界面に酸化膜が残留していないため、コンタクトの低抵抗化が可能となる。 In this element, since the height difference of the unevenness on the Si surface is small and no oxide film remains at the interface, the resistance of the contact can be reduced.
本発明においては、請求項8の非結晶性Si素子を液晶駆動回路に有する液晶表示装置が提供される。 The present invention provides a liquid crystal display device having the amorphous Si element of claim 8 in a liquid crystal driving circuit.
本発明によるコンタクトホールの形成方法、装置においては、絶縁性基板としてガラス基板を用いることができる。 In the contact hole forming method and apparatus according to the present invention, a glass substrate can be used as the insulating substrate.
本発明の方法によれば、凹凸の多い非結晶性Si上の凹凸をスパッタエッチングにより精度良く物理的に平坦化するので、生産性が良く、低抵抗なコンタクトホールを形成することができる。また、本発明の製造装置によれば、かかる凹凸を平坦化した後、コンタクロホール内に連続して金属配線を形成するので、清浄な表面にコンタクトを形成することができる。 According to the method of the present invention, the unevenness on the amorphous Si having many unevenness is physically flattened with high precision by sputter etching, so that a contact hole with good productivity and low resistance can be formed. Further, according to the manufacturing apparatus of the present invention, since the metal wiring is continuously formed in the contact hole after the unevenness is flattened, a contact can be formed on a clean surface.
本発明の第1の実施形態としての薄膜トランジスタ装置の製造フローを表す工程断面図を図1に示す。図1(a)に示すように、ガラス基板101上にSi酸化膜102を300nm程度成膜し、その上に活性層としての活性層Si膜103を60nm成膜し、これをエキシマレーザにより結晶化させポリシリコン(poly−Si)膜とする。
FIG. 1 is a process sectional view showing a manufacturing flow of a thin film transistor device as a first embodiment of the present invention. As shown in FIG. 1A, a
次に層間絶縁膜として層間絶縁Si酸化膜104を50nm形成し、ゲート配線材料としてマイクロ・クリスタル・シリコン(μc−Si)膜105、Cr膜106をこの順にそれぞれ100nm、200nmの厚さに形成し、これを所望の形状にパターニングすることによりゲート電極を形成する。その後さらに層間Si酸化膜を100nm成膜し、°C以上の温度で熱処理を行い活性層Si膜103を活性化して低抵抗化する。
Next, an interlayer insulating Si oxide film 104 is formed to a thickness of 50 nm as an interlayer insulating film, and a micro crystal silicon (μc-Si) film 105 and a
上記工程後に層間Si酸化膜をさらに300nm成膜し、層間膜107として400nmのSi酸化膜を形成する。層間膜107へのコンタクト開口について説明する。
After the above process, an interlayer Si oxide film is further formed to a thickness of 300 nm, and a 400 nm Si oxide film is formed as the
(b)に示すように、フォトレジスト108をマスクとし、エッチングガスとしてCHF3/O2混合ガスを用い、反応性イオンエッチングによりCr膜106の表面及び活性層Si膜103の表面に達するまで、Si酸化膜をエッチングすることによりコンタクトを開口する。
As shown in (b), using the
この時の条件は、
エッチング圧力2Pa、
RFパワー 1500W、
エッチャントガス流量 150sccm、
とする。なお、エッチング時間に関しては、同じ条件下で日々測定されるエッチング速度の平均値で層間膜厚を除した値とする。
The condition at this time is
Etching pressure 2Pa,
RF power 1500W,
Etchant gas flow rate 150sccm,
And The etching time is a value obtained by dividing the interlayer film thickness by the average value of the etching rate measured every day under the same conditions.
この場合はエッチング速度平均値が60nm/minで膜厚が450nmなので450秒とした。エッチング速度がばらつく場合は、上限値でエッチング時間を算出すれば、過度に活性層Si層103を削ることはない。
この反応性イオンエッチングの後、図3(a)に拡大して示したように、コンタクトホール開口部の活性層Si膜103の表面にはエッチングガスにより生成されるフロロカーボン(FC)系のエッチング残渣110が残る。そこで、このエッチング残渣110を除去する為に、図1(c)に示すバッファードフッ酸111によるウェットエッチングを行う。
In this case, since the average etching rate was 60 nm / min and the film thickness was 450 nm, it was set to 450 seconds. When the etching rate varies, the active
After this reactive ion etching, as shown in an enlarged view in FIG. 3A, the surface of the active
BHFのHF濃度は約1%であり、エッチング時間は120秒とした。BHFによるウェットエッチングではSi酸化膜をエッチングするエッチレートが、Si膜に対するエッチングレートに比べて極めて高いので、活性層Si膜103に損傷を与えずに、残留したSi酸化膜のみを取り去ることができる。このBHFには緩衝液としてフッ化アンモニウムなどを添加してもよい。ただし、微細な凹部のSi酸化膜が完全に取りきれるわけではないので、この時点では図3(b)示すように、活性層Si膜103の表面に、残留Si酸化膜115に覆われて露出していない部分が存在する。
The HF concentration of BHF was about 1%, and the etching time was 120 seconds. In the wet etching with BHF, the etching rate for etching the Si oxide film is extremely higher than the etching rate for the Si film, so that only the remaining Si oxide film can be removed without damaging the active
次にフォトレジスト108を除去した後、ガラス基板101を図2に示すAlSiスパッタ装置のエッチング室201に真空保持されたままトランスファーラインで移動させる。ここで図1(d)に示すように活性層Si膜103の表面にスパッタエッチング100を施し、図1(c)に示すような凹凸部を除去する。スパッタエッチングではAr分子を表面にたたき付けることによって、表層を物理的に削り取る。したがって材料にほとんど依存することなく、一定速度でエッチングされるので、Si膜も残留Si酸化膜も同時に除去され、凹凸を除去することができる。この時の条件は以下の通りである。
Next, after removing the
チャンバ内圧力 1Pa
RFパワー 1000W
Siのエッチング速度は約20〜30nm/minである。これに対して、凸部の高さは通常10nmより大きく、最大15nmにも及ぶことがあるので、凹部内の残留Si酸化膜を除去する為のSiエッチング時間は30秒程度が適当である。
この後、同じ図2に示すAlSiスパッタ装置内の成膜スパッタ室202に真空に保持された搬送路を経由してガラス基板を移動させ、図1(d)に示すように、AlSiのスパッタ成膜112を行う。
Chamber pressure 1Pa
RF power 1000W
The etching rate of Si is about 20-30 nm / min. On the other hand, since the height of the convex portion is usually larger than 10 nm and may be up to 15 nm, the Si etching time for removing the residual Si oxide film in the concave portion is appropriately about 30 seconds.
Thereafter, the glass substrate is moved to the film forming
この時の条件は、
Ar 0.3pa
DC power 20kW
とし、60秒間のスパッタにより500nmの膜厚を得た。このような工程によりゲートCr/Alコンタクト113とSi活性層/Alコンタクト114は結線される。
The condition at this time is
Ar 0.3pa
DC power 20kW
And a film thickness of 500 nm was obtained by sputtering for 60 seconds. By such a process, the gate Cr /
この実施例に用いたAlSiスパッタ装置について説明する。図2においてエッチング室201については、基板側にRF電極204を配置する構造となっており、Arガスプラズマ放電で発生するArラジカル205を物理的に基板に衝突させることにより基板上の下地Si膜103を約10〜15nmの精度でエッチング除去することができる。一方、AlSiスパッタ成膜を行う成膜スパッタ室202については、基板203側をアース電極206とし、AlSiターゲット207を設置する対向電極側にDCバイアス電極208を配置する構造となっており、DCバイアスによりArガスプラズマによるArラジカル205を発生させてAlSiターゲットにスパッタリングし、スパッタ放出されたAl、Siラジカル209を基板上に堆積させることができる。
The AlSi sputtering apparatus used in this example will be described. In FIG. 2, the
ここで説明した方法および装置を用いることにより、図1において、下地Si膜103の表面にSi酸化膜を残留させることなく、良好なSi活性層/Alコンタクト114、ゲートCr/Alコンタクト113が形成される。図8にスパッタエッチングを施していないコンタクト部と、スパッタエッチングを30秒施したコンタクト部の断面TEM写真を示した。
By using the method and apparatus described here, in FIG. 1, a good Si active layer / Al contact 114 and gate Cr /
下層Si層103表面の凹凸はスパッタエッチングにより平坦化され、凹凸の高低差は10nm以下になった。
The unevenness on the surface of the
またコンタクト抵抗は10kΩ/以下で、表示デバイスとして駆動させる上で、十分に小さい値であることを確認した。 The contact resistance was 10 kΩ / or less, and it was confirmed that the contact resistance was sufficiently small for driving as a display device.
なお、この実施の形態ではガラス基板を用いたが、石英基板(quartz substrate)を用いても構わない。石英基板の場合、価格は高くなるが、不純物を含んでいないので、基板上に熱酸化膜を形成する必要がなく、直接非晶質シリコンを形成できる。また、ガラス基板の代わりににサファイヤ基板(sapphire substrate)を用いても構わない。サファイヤ基板もやはり価格はガラス基板に比べて高額だが、熱伝導性(thermal conductivity)に優れるため、温度の上昇が生じる環境で用いる場合には適している。また、プラスチック基板を用いても構わない。 In this embodiment, a glass substrate is used, but a quartz substrate may be used. In the case of a quartz substrate, the price is high, but since it does not contain impurities, it is not necessary to form a thermal oxide film on the substrate, and amorphous silicon can be formed directly. Further, a sapphire substrate may be used instead of the glass substrate. A sapphire substrate is also expensive compared to a glass substrate, but is excellent in thermal conductivity, so it is suitable for use in an environment where temperature increases. A plastic substrate may also be used.
また、非晶質シリコンとしてポリシリコンを用いたが、ポリシリコンに限定されることはなく、マイクロクリスタルシリコンでも構わない。 Further, although polysilicon is used as the amorphous silicon, it is not limited to polysilicon, and microcrystal silicon may be used.
また、この実施の形態ではCHF3とO2を反応性イオンエッチングにおけるエッチャントガスとして用いているが、CCl4をCHF3の代わりに用いても構わない。 In this embodiment, CHF 3 and O 2 are used as an etchant gas in the reactive ion etching, but CCl 4 may be used instead of CHF 3 .
なお、この実施形態では金属膜として、ここではAl-Si膜を用いたが、この材料に限らず、Cu、Al、Mo、Cr,ポリシリコンでも適用することができる。 In this embodiment, the Al—Si film is used here as the metal film, but the present invention is not limited to this material, and Cu, Al, Mo, Cr, and polysilicon can also be applied.
また、この実施形態ではエッチング室から成膜室への搬送において、真空に保持した搬送路を経由したが、搬送路はAr、He等の不活性ガスで満たされた状態であってもよい。 In this embodiment, in the transfer from the etching chamber to the film forming chamber, the transfer path is held in a vacuum, but the transfer path may be filled with an inert gas such as Ar or He.
なお、エッチング残渣110がない場合、影響が無視できるほど微量な場合は、BHFによるウェットエッチングは必ずしも必要ない。
In the case where there is no
(第2の実施形態)
次に、本発明の第2の実施形態として、反応性イオンエッチングの時間を短縮して、Si/Si酸化膜のエッチング選択比の高いBHFウェットエッチングを長くすることにより、コンタクトホールの深さ制御の精度をさらに高める方法を示す。図4にその実施形態を示す。本実施形態は大部分が第1の実施形態と共通であるが、反応性イオンエッチングの終点を活性層Si膜103が剥き出しになった時点ではなく、Cr膜106の表面が剥き出しになった時点とする点が異なる。Cr膜106上の絶縁膜は400nmで、活性層Si膜103上の絶縁膜に比べると50nmだけ薄い。したがって、Cr膜106でエッチング終点を検出した時点では、活性層Si膜103上には50nmの絶縁膜が残っており、Si活性層/Alコンタクト114は開口していない。この場合のエッチング終点時刻は、第1の実施形態と同様にエッチング速度から算出したエッチング時間により予測することができる。また、露出したCr表面においては、Si酸化膜に覆われたCr表面に比べて可視光反射率が大幅に増加するので、Cr表面の可視光反射率を観察することによってもエッチング終点時刻を予測することが可能である。
(Second Embodiment)
Next, as a second embodiment of the present invention, the depth of the contact hole is controlled by shortening the reactive ion etching time and lengthening the BHF wet etching with a high etching selectivity of the Si / Si oxide film. A method for further improving the accuracy of the method will be described. The embodiment is shown in FIG. Although this embodiment is mostly common to the first embodiment, the end point of the reactive ion etching is not the time when the active
反射率の観察は肉眼でも可能であるし、観察用に可視レーザ光をCrパターンに照射し、その反射光を受光器で受ける構成を用いてもよい。このような終点検出に際しては、精度を上げるために、Cr膜のダミー膜をコンタクトホールより十分に大きい面積で基板面内に設けておき、この部分で反射率を観察してもよい。 The reflectance can be observed with the naked eye, or a configuration in which a visible laser beam is irradiated on the Cr pattern for observation and the reflected light is received by a light receiver may be used. In detecting the end point, a Cr film dummy film may be provided on the substrate surface with an area sufficiently larger than the contact hole in order to increase accuracy, and the reflectance may be observed at this portion.
BHFはSi酸化膜に対するエッチング速度がSi膜に対して100倍以上大きいので、50nmの膜厚が残留している時点でウェットエッチングに切り替えることにより、Siのオーバーエッチングを第1の実施形態の方法以上に確実に避けることができる。 Since BHF has an etching rate of 100 times or more as high as that of the Si oxide film as compared with the Si film, by switching to wet etching when the film thickness of 50 nm remains, the Si over-etching method of the first embodiment This is definitely avoided.
BHFによるウェットエッチングは反応性イオンエッチングほど異方性がないため、長時間のエッチングではサイドエッチングが生じ、コンタクトホールの形状を劣化させるが、50nm程度の膜厚をエッチングする時間であれば、ほとんどその影響はない。 Since wet etching with BHF is not as anisotropic as reactive ion etching, side etching occurs in long-time etching, which degrades the shape of the contact hole. There is no effect.
上記第1、2の実施の形態においては基板を覆う絶縁膜、あるいは層間膜としてシリコン酸化膜を用いているが、シリコン窒化膜を用いても構わない。この場合も公知の方法、エッチャントを用いて反応性イオンエッチング、液相エッチングを施すことが可能であり、コンタクトホールを同様に形成することができる。 In the first and second embodiments, the silicon oxide film is used as the insulating film or interlayer film covering the substrate, but a silicon nitride film may be used. Also in this case, reactive ion etching and liquid phase etching can be performed using a known method and an etchant, and a contact hole can be formed in the same manner.
(第3の実施の形態)
次に、本発明の第3の実施形態として、図9に本発明の方法を用いて作成した画素駆動素子を用いた液晶表示装置を示す。ガラス基板901上の液晶表示部904には、ポリシリコンを用いたTFTマトリックスが画素駆動素子として配置されており、水平駆動回路903と垂直駆動回路902によって、画像信号を走引することによって、画像を表示させている。本発明の方法で形成したコンタクトホールにより、TFTマトリックスや水平、垂直駆動回路の各TFTは配線に接続され、良好な表示特性を得ることができる。コンタクトホール底部のポリシリコン表面の凹凸は10nm以下であり、凹凸が10nmより大きい従来の構造とは異なって、酸化膜は残留しないので、低いコンタクト抵抗を実現することができる。
(Third embodiment)
Next, as a third embodiment of the present invention, FIG. 9 shows a liquid crystal display device using a pixel driving element created by using the method of the present invention. A TFT matrix using polysilicon is arranged as a pixel driving element in the liquid crystal display portion 904 on the glass substrate 901, and the image signal is run by the horizontal driving circuit 903 and the vertical driving circuit 902 so that an image is displayed. Is displayed. With the contact hole formed by the method of the present invention, the TFT matrix and each TFT of the horizontal and vertical drive circuits are connected to the wiring, and good display characteristics can be obtained. The unevenness of the polysilicon surface at the bottom of the contact hole is 10 nm or less, and unlike the conventional structure where the unevenness is larger than 10 nm, no oxide film remains, so a low contact resistance can be realized.
100 スパッタエッチング
101 ガラス基板
102 Si酸化膜
103 活性層シリコン膜
104 層間絶縁Si酸化膜
105 マイクロ・クリスタル・シリコン膜
106 Cr膜
107 層間膜
108 フォトレジスト
109 CHF3/O2混合ガス
110 エッチング残渣
111 バッファードフッ酸
112 AlSiスパッタ成膜
113 ゲートCr/Alコンタクト
114 Si活性層/Alコンタクト
115 残留Si酸化膜
201 エッチング室
202 成膜スパッタ室
203 基板
204 RF電極
205 Arラジカル
206 アース電極
207 AlSiターゲット
208 DCバイアス電極
209 Al、Siラジカル
901 ガラス基板
902 垂直駆動回路
903 水平駆動回路
904 液晶表示部
100
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005097880A JP2005317949A (en) | 2004-03-31 | 2005-03-30 | Contact hole formation method and manufacturing device of the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004104627 | 2004-03-31 | ||
JP2005097880A JP2005317949A (en) | 2004-03-31 | 2005-03-30 | Contact hole formation method and manufacturing device of the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005317949A true JP2005317949A (en) | 2005-11-10 |
Family
ID=35445000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005097880A Pending JP2005317949A (en) | 2004-03-31 | 2005-03-30 | Contact hole formation method and manufacturing device of the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005317949A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011151380A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin film transistor |
US8476123B2 (en) | 2010-07-30 | 2013-07-02 | Samsung Display Co., Ltd. | Method for manufacturing thin film transistor array panel |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1197714A (en) * | 1995-01-17 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and manufacture of the same |
JP2003086510A (en) * | 2001-07-02 | 2003-03-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and method of manufacturing the same |
JP2003142581A (en) * | 1996-04-29 | 2003-05-16 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
JP2003289081A (en) * | 1995-11-27 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
2005
- 2005-03-30 JP JP2005097880A patent/JP2005317949A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1197714A (en) * | 1995-01-17 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | Semiconductor integrated circuit and manufacture of the same |
JP2003289081A (en) * | 1995-11-27 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
JP2003142581A (en) * | 1996-04-29 | 2003-05-16 | Semiconductor Energy Lab Co Ltd | Method for manufacturing semiconductor device |
JP2003086510A (en) * | 2001-07-02 | 2003-03-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and method of manufacturing the same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011151380A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin film transistor |
US8476123B2 (en) | 2010-07-30 | 2013-07-02 | Samsung Display Co., Ltd. | Method for manufacturing thin film transistor array panel |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5234301B2 (en) | Thin film transistor, thin film transistor array substrate, liquid crystal display device and manufacturing method thereof | |
JP5062558B2 (en) | Method for manufacturing active matrix substrate | |
JP4169896B2 (en) | Thin film transistor and manufacturing method thereof | |
KR20050112031A (en) | Contact hole and method fabricating thereof | |
TW448500B (en) | Method for patterning thin film | |
US7618898B2 (en) | Method and apparatus for forming contact hole | |
US7928013B1 (en) | Display panel and rework method of gate insulating layer of thin film transistor | |
JP2008098642A5 (en) | ||
JP2005317949A (en) | Contact hole formation method and manufacturing device of the same | |
JP2009076736A (en) | Semiconductor device, display device, and manufacturing method thereof | |
JP2002110631A (en) | Manufacturing method of multi-layer thin film pattern | |
JP5100997B2 (en) | Method for manufacturing thin film transistor substrate | |
KR100603839B1 (en) | method for fabricating the array substrate for liquid crystal display device | |
JP2692914B2 (en) | Method for manufacturing thin film transistor | |
US8647980B2 (en) | Method of forming wiring and method of manufacturing semiconductor substrates | |
US6087272A (en) | Method of producing thin film transistor | |
JP2009010310A (en) | Dry etching method for silicon film | |
JP3291069B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100611221B1 (en) | Polycrystalline Si Thin Film Transistor and method of fabricating the same | |
KR100600877B1 (en) | Semiconductor device and method fabricating thereof | |
JPH11233782A (en) | Manufacture of tft array | |
KR100752370B1 (en) | Thin Film transistor and method for fabricating the same | |
KR100208023B1 (en) | Manufacturing method of thin film transistors | |
JP2008078549A (en) | Patterning method | |
JPH09270517A (en) | Method of manufacturing thin film transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060120 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091021 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091022 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091201 |
|
A131 | Notification of reasons for refusal |
Effective date: 20100616 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20101102 Free format text: JAPANESE INTERMEDIATE CODE: A02 |