JP2005317627A - 電子装置及び電子機器 - Google Patents
電子装置及び電子機器 Download PDFInfo
- Publication number
- JP2005317627A JP2005317627A JP2004131330A JP2004131330A JP2005317627A JP 2005317627 A JP2005317627 A JP 2005317627A JP 2004131330 A JP2004131330 A JP 2004131330A JP 2004131330 A JP2004131330 A JP 2004131330A JP 2005317627 A JP2005317627 A JP 2005317627A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- shift register
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims description 78
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 abstract 2
- 230000003321 amplification Effects 0.000 description 21
- 238000003199 nucleic acid amplification method Methods 0.000 description 21
- 239000000758 substrate Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Measurement Of The Respiration, Hearing Ability, Form, And Blood Characteristics Of Living Organisms (AREA)
- Image Input (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 外部接続端子数を減らした電子装置を提供する。
【解決手段】 本発明の電子装置101はクロック信号生成手段としてのAND回路143と、シリアルパラレル変換手段としてのシフトレジスタ142と、デジタルアナログ変換手段としてのD/Aコンバータ141と、比較手段としてのコンパレータ140を備える。AND回路143には、電子装置101の通常動作時には逆位相のクロック信号が入力され、初期化時には同位相のクロック信号が入力される。従って、シフトレジスタ142が動作すべき初期化時にAND回路143からクロック信号が発生され、シフトレジスタ142に入力されるため、新たにクロック信号入力端子を設ける必要がなく、端子数を減らすことが可能となる。
【選択図】 図1
【解決手段】 本発明の電子装置101はクロック信号生成手段としてのAND回路143と、シリアルパラレル変換手段としてのシフトレジスタ142と、デジタルアナログ変換手段としてのD/Aコンバータ141と、比較手段としてのコンパレータ140を備える。AND回路143には、電子装置101の通常動作時には逆位相のクロック信号が入力され、初期化時には同位相のクロック信号が入力される。従って、シフトレジスタ142が動作すべき初期化時にAND回路143からクロック信号が発生され、シフトレジスタ142に入力されるため、新たにクロック信号入力端子を設ける必要がなく、端子数を減らすことが可能となる。
【選択図】 図1
Description
本発明はデジタルアナログ変換手段と、比較手段とを内蔵した電子装置に関する。より詳しくは指紋等の微小な凸凹を有する被験物の表面形状を、行列状に配置された静電容量検出素子を含む静電容量検出回路によって電気信号に変換し、コンパレータにおいて電気信号と、D/Aコンバータから入力される参照電位とを比較し、比較結果に対応したデジタル信号を出力する静電容量検出装置に関する。
特開平11−118415号公報、特開2000−346608号公報、特開2001−56204公報、特開2001−133213号公報には、単結晶シリコン基板上に形成されたセンサ電極と誘電体膜を含む静電容量検出素子により、指紋の凸凹形状を指先とセンサ電極間に形成される静電容量として検出する技術が公開されている。
しかしながら、単結晶シリコン基板上に形成された素子は指を強く押し付けると割れてしまう。また指紋センサはその用途から指先の面積程度の大きさ(20mm×20mm程度)が必要となり、重く高価であった。更に素子の形成領域は単結晶シリコン基板のごく表面であり、単結晶シリコン基板の大部分は単なる支持体としての役割しか演じていないため、多大なる無駄と浪費の上に形成されている、などの課題が生じていた。
そこでR.Hashido et. al.,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.2,p274(2003)に公開されているように、薄膜半導体回路を用いた静電容量検出装置に関する技術が開発されている。薄膜半導体によって形成された静電容量検出装置は、単結晶シリコン基板上に形成されたものに比べ軽量で低コストである。更にこれをS.Utsunomiya et. al.,Society for Information Display,p.916(2000)に開示された剥離転写技術を適用してプラスチック基板等に転写すれば、より安価で、割れにくく、軽量な指紋センサが実現できることからスマートカードなどへの搭載が期待されている。
これら薄膜半導体を用いた静電容量検出装置はマトリクス状に配置された静電容量検出素子を含む静電容量検出回路を順次選択するアクティブマトリクス駆動回路を用いている。この回路技術はアクティブマトリクス型液晶駆動用回路において既に実用化されている。
特開2003−254706号公報に公開されている従来の静電容量検出装置を図12に示す。同図に示される従来の静電容量検出装置はマトリクス状に配置された信号増幅素子を含む静電容量検出素子に電源を供給するための複数の個別電源線M本と、静電容量検出素子に供給される電源を供給する共通電源線と、共通電源線と個別電源線とを導通又は非道通に制御する電源用パスゲートと、電源用パスゲートを制御し、順次共通電源線と個別電源線とを導通させるための電源用シフトレジスタを含む電源選択回路と、静電容量検出素子から出力される電気信号を出力するための複数の個別出力線N本と、静電容量検出素子から出力された電気信号を外部に出力する共通出力線と、共通出力線と個別出力線とを導通又は非道通に制御する出力信号用パスゲートと、出力信号用パスゲートを制御し、順次共通出力線と個別出力線とを導通させるための出力信号用シフトレジスタを含む出力信号用選択回路とを含む。
しかし、従来の構成ではコンパレータが内蔵されておらず、指紋センサなどの二値化されたデータが出力されることが好ましい電子装置に適用した場合、外部にコンパレータ及びコンパレータに入力される参照電位を生成するD/Aコンバータが別途必要であった。そこで、本発明は上述の諸事情に鑑みなされたものであり、コンパレータ及びD/Aコンバータを内蔵し、かつ外部接続端子数を減らした電子装置を提案することを課題とする。又、コンパレータ及びD/Aコンバータを内蔵し、かつ外部接続端子数を減らした電子装置を含む電子機器を提案することも課題とする。
上記の課題を解決するため、本発明の電子装置はクロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、シリアルパラレル変換手段はシリアル信号が入力されるシリアル信号入力手段と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、デジタルアナログ変換手段はパラレル信号が入力されるパラレル信号入力手段と、パラレル信号に相当する電位を出力する電位出力手段とを含み、比較手段は少なくとも二つの入力手段と、デジタル信号出力手段を含み、一方の入力手段にデジタルアナログ変換手段から出力される電位が入力され、他方の入力手段に信号電位が入力され、入力された二つの電位に相当したデジタル信号をデジタル信号出力手段から出力することを特徴とする。
上記電子装置において、クロック信号生成手段はクロック信号を生成する論理回路を含み、二つのデジタル信号入力手段は論理回路への入力であり、クロック信号出力手段は論理回路の出力であることが望ましい。
上記電子装置において,シリアルパラレル変換手段はシフトレジスタを含み、クロック信号入力手段はシフトレジスタへのクロック信号入力であり、シリアル信号入力手段はシフトレジスタへのデータ信号入力であり、パラレル信号出力手段はシフトレジスタの出力であることが望ましい。
上記電子装置において、デジタルアナログ変換手段はD/Aコンバータを含み、パラレル信号入力手段はD/Aコンバータへのデジタル信号入力であり、電位出力手段はD/Aコンバータのアナログ信号出力であることが望ましい。
上記電子装置において、比較手段はコンパレータを含み、入力手段はコンパレータへの入力であることが望ましい。
このような構成にすることで、D/Aコンバータへ入力されるD/Aコンバータの分解能に相当するビット数のデジタル信号は、シリアルパラレル変換手段に含まれるシフトレジスタによって生成される。従ってコンパレータに入力される参照電位を設定するために、従来はD/Aコンバータの分解能に相当するビット数の入力端子が必要であったのに対して、本発明ではシリアルパラレル変換手段に含まれるシフトレジスタへのデータ信号入力端子の1本となる。このため従来の構成に比べて端子数が大幅に減ることとなり、実装のし易さや配線の信頼性の向上が可能となる。
上記電子装置において、M本の走査線とN本のデータ線、及び走査線とデータ線との各交点に設けられた機能素子がM行N列の行列状に配置され、M本の走査線から特定の走査線を選択する走査線選択手段と、N本のデータ線から特定のデータ線を選択するデータ線選択手段とを含むことを特徴とする。
上記電子装置において、走査線選択手段はシフトレジスタを含むことが望ましい。上記電子装置において、データ線選択手段はシフトレジスタを含むことが望ましい。
上記電子装置において、機能素子から出力される信号電位が比較手段に入力されることが望ましい。
上記電子装置において、機能素子は静電容量検出機能を有することが望ましい。
上記電子装置において、機能素子はMIS型薄膜半導体で構成されることが望ましい。
MIS型薄膜半導体は絶縁性基板上に形成することが可能である。絶縁性基板としてガラス基板やプラスチック基板などを採用することで、製造コストを下げることもできる。
また本発明の電子機器は本発明の電子装置を含むことを特徴とする。
電子機器は従来の電子装置を含む電子機器に比べ接続端子数が少ないため、配線の制約が少なく、実装の自由度が高い。例えば本発明の電子装置を適応して静電容量検出装置を作ると、ICカード、キャッシュカード、クレジットカード、身分証明書などの各種カード媒体の他に、電子商取引の本人確認認証装置、入退室管理装置、コンピュータ端末装置の認証装置などに好適である。
本発明の電子装置によれば、コンパレータに入力される参照電位を出力するD/Aコンバータに対して、その分解能に合わせた本数の入力端子を必要とせず、その前段に配置されたシフトレジスタへのデータ信号の入力端子があれば良く端子数を大幅に減らすことが可能となる。接続端子数が少なくなれば、配線時の歩留まりや検査効率の向上が可能となる。また接続端子数が少なくなることから、配線や実装に制約の少ない、自由な設計が可能となる。
以下、各図を参照して本発明の好適な実施形態について説明する。実施形態として、本発明の電子装置を被験物表面との間に形成される静電容量に相当する電気信号を出力することにより、被験物表面の凹凸情報を読み取る静電容量検出装置に適応した。
図1は静電容量検出素子を含む静電容量検出回路151を行列状に配列した静電容量検出装置である静電容量式指紋センサ101のブロック図である。
静電容量式指紋センサ101はクロック信号生成手段としてのAND143、シリアルパラレル変換手段としてのシフトレジスタ142、デジタルアナログ変換手段としてのD/Aコンバータ141、比較手段としてのコンパレータ140を含む電子装置である。AND143はクロック信号を生成する源となる二つのデジタル信号入力と、クロック信号が出力されるクロック信号出力とを含み、一方のデジタル信号入力にはデータドライバ120に入力されるクロック信号CLKXが入力され、他方のデジタル信号入力にはデータドライバ120に入力されるクロック信号CLKXBが入力され、クロック信号出力はシフトレジスタ142のクロック信号入力に接続される。シフトレジスタ142はクロック信号が入力されるクロック信号入力と、シリアル信号が入力されるシリアル信号入力と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力とを含み、クロック信号入力はAND143のクロック信号出力に接続され、シリアル信号入力はシリアル化された参照電位に相当するデジタル信号が入力される外部入力端子DVRに接続され、パラレル信号出力はD/Aコンバータ141に接続される。D/Aコンバータ141はパラレル信号が入力されるパラレル信号入力と、パラレル信号に相当する電位を出力する電位出力とを含み、パラレル信号入力はシフトレジスタ142のパラレル信号出力と接続され、電位出力はコンパレータ140の一方のアナログ信号入力に接続される。コンパレータ140は少なくとも二つのアナログ信号入力と、デジタル信号出力とを含み、デジタル信号出力は検出された信号電位に応じたデジタル信号が出力される外部出力端子DATA端子に接続され、一方の入力にD/Aコンバータ141から出力される電位が、比較の際の基準となる参照電位として入力され、他方の入力に信号電位が入力され、入力された二つの電位に対応したデジタル信号をデジタル信号出力から出力する。
静電容量式指紋センサ101はM本の走査線132とN本のデータ線133、及び走査線とデータ線との各交点に設けられた機能素子としての静電容量検出素子を含む静電容量検出回路151がM行N列の行列状に配置されたアクティブマトリクス部130と、M本の走査線132から特定の走査線を選択する走査線選択手段としての走査ドライバ120と、N本のデータ線から特定のデータ線を選択するデータ線選択手段としてのデータドライバ110とを含む。走査ドライバ120は走査シフトレジスタ121を含み、データドライバ110はデータシフトレジスタ111を含む。
上記の構成において、M本の走査線132が1本毎に選択されると、ある時点においてアクティブになっている走査線132上に並ぶN本のデータ線133がアナログスイッチ113により順次選択されてコンパレータ140に接続するように点順次駆動される。
コンパレータ140の一方のアナログ信号入力には静電容量検出素子を含む静電容量検出回路151から出力される信号電位が入力される。
図2は静電容量式指紋センサに用いられるデータドライバ110の回路図であり、図3は走査ドライバ120の回路図である。
図2のデータドライバに備えられたデータシフトレジスタ111は前段からのデータの受け入れを制御するクロックドインバータ214と、クロックドインバータ214の出力を反転するインバータ215と、インバータ215の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ216との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ111にはクロック信号CLKX及びCLKXBが入力されており、その動作時にはCLKXとCLKXBに対して互いに位相が反転したクロック信号が入力される。データシフトレジスタ111の奇数段においては、クロックドインバータ214にはCLKX、クロックドインバータ216にはCLKXBが入力される。偶数段においては、クロックドインバータ214にはCLKXB、クロックドインバータ216にはCLKXが入力される。従って、データシフトレジスタ111の偶数段と奇数段の動作タイミングは互いに逆相となる。
データシフトレジスタ111の奇数段(2n−1段:nは自然数)ではクロックドインバータ214はクロック信号CLKXの立ち上がりに、クロックドインバータ216はクロック反転信号CLKXBの立ち上がりに同期してアクティブになるようになっている。一方、偶数段(2n段:nは自然数)ではクロックドインバータ214はクロック反転信号CLKXBの立ち上がりに、クロックドインバータ216はクロック信号CLKXの立ち上がりに同期してアクティブになるようになっている。尚、クロック信号CLKXとクロック反転信号CLKXBは相補信号であるので、データシフトレジスタ111の奇数段と偶数段とで動作タイミングがCLKXの半周期分ずれるようになっている。
まず、クロック信号CLKXの立ち上がり時におけるデータシフトレジスタ111の動作について説明する。
データシフトレジスタ111の奇数段(2n−1:nは自然数)ではクロック信号CLKXの立ち上がりに同期してクロックドインバータ214がアクティブとなる。この時クロックドインバータ214の出力部(N2)には、クロックドインバータ214の入力部(N1)の信号が反転されて出力される。クロックドインバータ214の出力信号はインバータ215によって再び反転される。従って、インバータ215の出力部(N3)にはN1と同じレベルの信号が出力される。インバータ215の出力信号が、後段、即ち偶数段の入力信号となる。またこの時、インバータ215の出力を反転入力するためのクロックドインバータ216は非アクティブとなっている。
一方データシフトレジスタ111の偶数段(2n段:nは自然数)では、クロック信号CLKXの立ち上がりに同期してクロックドインバータ214が非アクティブとなり、クロックドインバータ214の入力部(N3)と同出力部(N4)の信号伝送経路が遮断される。これにより、前段の奇数段からの入力が遮断された状態となる。またこの時、クロックドインバータ216はアクティブとなる。従って、クロックドインバータ216の出力部(N4)には、インバータ215の出力信号(N5)が反転されて出力される。クロックドインバータ216の出力信号はインバータ215によって反転される。これにより、インバータ215とクロックドインバータ216によってラッチ回路が構成され、インバータ215の入力部(N4)と同出力部(N5)において、安定な2状態が保持される。このときラッチ回路の入力部(N4)と同出力部(N5)には、クロックドインバータ214が非アクティブになる直前、即ちクロック信号CLKXが立ち上がる直前のレベルが保持される。
次にクロック信号CLKXの立ち下がり時におけるデータシフトレジスタ111の動作について説明する。
シフトレジスタの奇数段(2n−1段:nは自然数)では、クロック反転信号CLKXBの立ち上がり、即ちクロック信号CLKXの立ち下がりに同期してクロックドインバータ214が非アクティブとなり、クロックドインバータ214の入力部(N1)同出力部(N2)の信号伝送経路が遮断される。これにより、前段の偶数段からの入力が遮断された状態となる。またこの時、クロックドインバータ216はアクティブとなる。従って、クロックドインバータ216の出力部(N2)には、インバータ215の出力信号(N3)が反転されて出力される。クロックドインバータ216の出力信号はインバータ215によって再び反転される。これにより、インバータ215とクロックドインバータ216によってラッチ回路が構成され、インバータ215の入力部(N2)と同出力部(N3)には、クロックドインバータ214が非アクティブになる直前、即ちクロック信号CLKXが立ち下がる直前のレベルが保持される。
一方データシフトレジスタ111の偶数段(2n段;nは自然数)ではクロック反転信号CLKBの立ち上がり、即ちクロック信号CLKXの立ち下がりに同期してクロックドインバータ214がアクティブとなる。この時、クロックドインバータ214の出力部(N4)には、クロックドインバータ214の入力部(N3)の信号が反転されて出力される。このクロックドインバータ214の出力信号はインバータ215によって再び反転される。従って、インバータ215の出力部(N5)にはN3と同レベルの信号が出力される。この時、クロックドインバータ214の入力部(N3)の信号は、前段の奇数段(2n−1段;nは自然数)においてラッチされて安定な電位となっているため、クロック反転信号CLKXBの立ち上がりのタイミングでデータシフトレジスタ111の奇数段の出力部(N3)の情報が、偶数段の出力部(N5)に転送される。このときインバータ215の出力を反転入力するためのクロックドインバータ216は非アクティブとなっている為、ラッチ動作を行わない。インバータ215の出力部(N5=N1)の信号は、後段、即ち奇数段(2n+1段;nは自然数)の入力信号となって、次のクロック信号CLKXの立ち上がりのタイミングで後段にシフトすることとなる。
このように、データシフトレジスタ111の偶数段と奇数段とで信号を取り込むタイミングとラッチするタイミングがクロック信号CLKXの半周期分ずれているため、クロック信号CLKXの半周期ごとに、データシフトレジスタ111の初段に入力されたスタートパルス信号SPXが順次次段のシフトレジスタにシフトする。即ち、最初の半クロック(クロック信号CLKX立ち上がりのタイミング)で、奇数段(2n−1段)が信号をラッチし、同じタイミングで後段の偶数段(2n段)のクロックドインバータ14が前段の奇数段(2n−1段)でラッチされて安定となった信号を伝送する。次の半クロック(クロック信号CLKX立ち下がり)で、偶数段(2n段)は前の半クロックの間に取り込んだ信号をラッチし、同じタイミングで後段の奇数段(2n+1段)はこの信号を伝送する。このような動作を繰り返すことにより、データシフトレジスタ111の各段で信号が順次転送される。
図3の走査ドライバに備えられた走査シフトレジスタ121は前段からのデータの受け入れを制御するクロックドインバータ324と、クロックドインバータ324の出力を反転するインバータ325と、インバータ325の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ326との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。走査シフトレジスタ121にはCLKY及びクロック反転信号CLKYBが入力される。走査シフトレジスタ121の奇数段においては、クロックドインバータ324にはCLKY、クロックドインバータ326にはCLKYBが入力される。偶数段においては、クロックドインバータ324にはCLKYB、クロックドインバータ326にはCLKYが入力される。
走査シフトレジスタ121の動作は上述のデータシフトレジスタ111の動作と同様である。
図4は被験者の指紋の凹凸情報を電気信号に変換する静電容量検出回路151の回路構成図である。同検出回路151は、同検出回路151を選択するための選択トランジスタ435と、被験者の指先とセンサ電極との間に形成される検出容量Cdと、検出容量Cdの微小な容量変化を基に指紋の凹凸情報を担う検出信号を出力する静電容量検出素子436と、検出信号を増幅する信号増幅トランジスタ437、選択トランジスタ435の開閉制御を行うための信号を伝達する走査線432と、検出信号を伝達するためのデータ線433と、検出信号の出力経路を構成する低電位電源線VSSと、容量値一定の基準容量Csと、リセットトランジスタ438を備えて構成されている。検出容量Cdは被験者の指紋の凹凸とセンサ電極(図5参照)との間の距離に応じて定まる。静電容量検出素子436としては、検出容量Cdに対応した検出信号を出力する素子であれば特に限定されるものではない。また信号増幅素子として、本実施形態においては、ゲート端子(電流制御端子)、ソース端子(電流出力端子)、及びドレイン端子(電流入力端子)から成る三端子トランジスタを例示するが、これに限られるものではない。
上述の構成において、走査線432上に論理レベルHの信号が出力され、選択トランジスタ435が開状態になると、データ線433には信号増幅トランジスタ437のゲート電位で定まる検出電流が流れる。この検出電流は検出容量Cdに対応する検出信号として処理される。検出信号には指紋の凹凸情報が含まれている。信号増幅トランジスタ437のゲート電位は、
で表される。即ち、信号増幅トランジスタ437自体の寄生容量Ctと、基準容量Csと、検出容量Cdとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Cdは寄生容量Ct、基準容量Csに対して十分に大きくなり、信号増幅トランジスタ437のゲート電位はグランド電位に近づく。この結果、信号増幅トランジスタ437は略オフ状態となり、信号増幅トランジスタ437のソース/ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Cdは寄生容量Ct、基準容量Csに対して十分に小さくなり、信号増幅トランジスタ437のゲート電位は走査線432の電位に近づく。走査線432がアクティブとなっている状態では、走査線432の電位は高電位VDDである。この結果、信号増幅トランジスタ437は略オン状態となり、信号増幅トランジスタ437のソース/ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号増幅トランジスタ437のソース端子は低電位電源線VSSに接続しているため、信号増幅トランジスタ437を流れる検出電流の向きはデータ線433から低電位電源線VSSへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路151へ流れ込むように出力される。
で表される。即ち、信号増幅トランジスタ437自体の寄生容量Ctと、基準容量Csと、検出容量Cdとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Cdは寄生容量Ct、基準容量Csに対して十分に大きくなり、信号増幅トランジスタ437のゲート電位はグランド電位に近づく。この結果、信号増幅トランジスタ437は略オフ状態となり、信号増幅トランジスタ437のソース/ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Cdは寄生容量Ct、基準容量Csに対して十分に小さくなり、信号増幅トランジスタ437のゲート電位は走査線432の電位に近づく。走査線432がアクティブとなっている状態では、走査線432の電位は高電位VDDである。この結果、信号増幅トランジスタ437は略オン状態となり、信号増幅トランジスタ437のソース/ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号増幅トランジスタ437のソース端子は低電位電源線VSSに接続しているため、信号増幅トランジスタ437を流れる検出電流の向きはデータ線433から低電位電源線VSSへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路151へ流れ込むように出力される。
尚、信号増幅トランジスタ437のソース端子を高電位電源線VDDに接続することにより、静電容量検出回路151からデータ線433に流れ出す向きに電流が流れるようにしてもよい。
リセットトランジスタ438は、前段の静電容量検出回路431が選択されている段階(プレセンシング期間)で、開状態となるように開閉制御される。リセットトランジスタ438を開状態とすることによって、信号増幅トランジスタ437のゲート端子はVSSと導通し、当該ゲート端子に注入された電荷を排出することができる。静電容量式指紋センサの製造工程においては、信号増幅トランジスタ437のゲート端子に意図しない電荷などが注入されて指紋情報の検出に悪影響を及ぼす可能性を有していたが、上記の構成により、指紋情報の検出の前段階で信号増幅トランジスタ437のゲート電位をリセットできるためより安定した動作を行うことができる。
尚、信号増幅トランジスタ437が開状態となって、データ線433に検出信号が出力されている段階(センシング期間)では、検出容量Cdを正確に読み取るために、リセットトランジスタ438は閉状態となるように制御される。
図5はセンサ電極を中心とする静電容量検出回路151の断面構造図である。同図に示すように、静電容量検出回路151には、指紋の凹凸情報を担う検出信号を出力する静電容量検出素子436と、被験者の指先Fとの間に静電容量436を形成するためのセンサ電極(検出電極)571とが形成されている。信号増幅トランジスタ437は、ゲート電極570、ゲート絶縁膜568、多結晶シリコン層563、ソース/ドレイン電極569を含んで構成されるMOSトランジスタである。静電容量436は指紋の凹凸パターンに応じてその容量値が変化する可変容量である。指先Fの電位は参照電位に設定されている。センサ電極571はゲート電極570に接続しており、指紋の凹凸による検出容量Cdの変化を信号増幅トランジスタ437に伝達し、チャネルを流れるドレイン電流の増幅作用によって静電容量変化をセンシングできるように構成されている。
同図に示す静電容量検出回路151を製造するには、絶縁性基板561上に酸化シリコンなどの下地絶縁膜562を積層し、その上にアモルファスシリコンを成膜して結晶化させ、多結晶シリコン層563を形成する。次いで、多結晶シリコン層563上にゲート絶縁膜568とゲート電極570を形成し、自己整合的に多結晶シリコン層563に不純物を注入・拡散し、ソース/ドレイン領域を形成する。次いで、第1層間絶縁膜564を形成した後、コンタクトホールを開口してソース/ドレイン電極569を形成する。さらに、第2層間絶縁膜565、566を積層してコンタクトホールを開口し、センサ電極571を形成する。最後に、表面全体をパッシベーション膜567で被覆する。ここで、第2層間絶縁膜565、566が二層構造となっているのは、下層の第2層間絶縁膜565で平坦性を確保し、上層の第2層間絶縁膜566で所望の膜厚を得るためであるが、単層構造としてもよい。
尚、絶縁性基板561上にトランジスタ等の半導体素子を形成するには、上述の製法に限らず、例えば、特開平11−312811号公報やS.Utsunomiya et. al. Society for Information Display p. 916(2000)に開示された剥離転写技術を適用することで、トランジスタ等の半導体素子を絶縁性基板561上に形成してもよい。剥離転写技術を適用すれば、絶縁性基板561として、プラスチック基板やガラス基板などの適度な強度を有する安価な基板を採用できるため、静電容量式指紋センサ101の機械的強度を高めることができる。
図6は静電容量検出回路151の検出信号を参照電位と比較するコンパレータ140の回路構成図である。コンパレータ140は、前段のカレントミラー回路641と、後段のカレントミラー回路642を備えて構成されている。前段のカレントミラー回路641では、ゲート電位が参照電位VRに保持されたMOSトランジスタ641aを流れる一定の参照電流Irefと、静電容量検出回路151を流れる検出電流Idatとを比較し、後段のカレントミラー回路642では、参照電流Irefと検出電流Idatとの差分を増幅した信号OUTを出力する。参照電流Irefは検出電流Idatの最大値と最小値のほぼ中間となるように予め設定されている。予め定められた所定の閾値と信号OUTの信号レベルを比較することによって、2値データから成る指紋情報を得ることが可能となる。
尚、同図において、CLKX信号はデータシフトレジスタ111に入力するパルス信号と同一であり、アナログスイッチ112の切換タイミングに同期している。
ここで図8を用いて走査ドライバ120、データドライバ110及び静電容量検出回路151を含むアクティブマトリクス部130の動作の説明をする。CLKY及びCLKYBが走査ドライバ120に入力された状態で、SPYをアクティブにするとYSEL1、YSEL2、…、YSELmがCLKY及びCLKYBの半周期毎にアクティブになり、走査線132が順次選択される。またCLKX及びCLKXBがデータドライバ110に入力された状態で、SPXをアクティブにするとXSEL1、XSEL2、…、XSELnがCLKX及びCLKXBの半周期毎にアクティブになり、データ線133が順次選択される。この時SPXを入力するタイミングを走査線が選択されるのと同期させることにより、1本の走査線が選択されている間にデータ線133全ての選択を完了させる。XSEL1、XSEL2、…、XSELnが順次アクティブになりデータ線133が選択されることにより、選択されたデータ線に配置されたアナログスイッチ113が順次同通し、静電容量検出回路151からの検出電流ID1、ID2、…、IDnが読み出されコンパレータ140へと流れ込む。コンパレータ140では検出電流ID1、ID2、…、IDnと参照電位VRにより流れる参照電流Irefとを比較し、2値データをDATA端子より出力する。
以上が走査ドライバ120、データドライバ110、コンパレータ140及び静電容量検出回路151を含むアクティブマトリクス部130の動作の説明である。
図7aは先述のコンパレータ140に対して参照電位VRを出力するD/Aコンバータ141、D/Aコンバータ141に対して参照電位VRに対応するパラレルのデジタル信号を出力するシフトレジスタ142及びシフトレジスタ142に対してクロック信号を出力するAND143である。ただし、本実施形態ではクロック信号生成手段としてANDを用いたが、その形態についてはこれに限られるものではなく、例えばNORであっても良い。又、図7bは図7aに示されたシフトレジスタ142に含まれるフリップフロップ回路725の一実施形態を示したものであり、インバーター750、2入力NOR760〜764、3入力NOR770で構成される。ただし、その形態についてはこれに限られるものではない。AND143にはデータドライバ110に入力されるクロック信号CLKX及びクロック反転信号CLKXBが入力され、クロック信号CLKSを出力する。ただし、本実施形態ではAND143へCLKX及びCLKXBを入力したが、入力信号についてはこれに限られるものではなく、例えばCLKY及びCLKYBであっても良い。シフトレジスタ142にはクロック信号CLKS及びデータ信号DVRが入力される。シフトレジスタ142は前段からのデータをクロック信号CLKSの立ち上がりに同期して記憶し、記憶したデータを後段のフリップフロップ回路及びD/Aコンバータへ出力するフリップフロップ回路725を、複数段にわたって接続することで構成されている。フリップフロップ回路725において、dはデータ入力、qはデータ出力及びckはクロック信号入力である。同図に示すように各段のフリップフロップ回路725の出力q[1]〜q[n]がD/Aコンバータ141に対するデジタルデータの出力となるため、フリップフロップ回路725の段数はD/Aコンバータの分解能に相当するビット数と同数となる。例えばD/Aコンバータの分解能が8ビットであれば、n=8であり、フリップフロップ回路725の段数は8となる。D/Aコンバータ141はnビットのデジタルデータ(q[n]q[n−1]…q[1])2、高電位Vref及び低電位GNDが入力される。高電位Vrefは他のロジック回路の高電位VDDと共通としても良い。D/Aコンバータはn個のスイッチ740と、n個の抵抗R1、R2、…、Rn、オペアンプ730及び帰還抵抗Rf732を含む反転増幅回路731で構成されており、抵抗R1、R2、…、Rnはそれらの比が1/21:1/22:…:1/2nとなるように設定される。ある抵抗Rkに接続されたスイッチがVref側に接続されたときにスイッチを流れる電流ikは
となるので、デジタルデータ(q[n]q[n−1]…q[1])2に対応する帰還抵抗Rf732を流れる電流値Iは
となる。この電流Iが反転増幅回路731の帰還抵抗Rf732を流れるから、D/Aコンバータ141の出力VRは
となり、デジタルデータ(q[n]q[n−1]…q[1])2に対応したアナログ値の電位VRが出力される。本実施形態においては、図8に示すD/Aコンバータを例示するが、その形態についてはこれに限られるものではなく、例えば容量分割型のD/Aコンバータを用いても良い。
となるので、デジタルデータ(q[n]q[n−1]…q[1])2に対応する帰還抵抗Rf732を流れる電流値Iは
となる。この電流Iが反転増幅回路731の帰還抵抗Rf732を流れるから、D/Aコンバータ141の出力VRは
となり、デジタルデータ(q[n]q[n−1]…q[1])2に対応したアナログ値の電位VRが出力される。本実施形態においては、図8に示すD/Aコンバータを例示するが、その形態についてはこれに限られるものではなく、例えば容量分割型のD/Aコンバータを用いても良い。
ここで図9を用いてAND143、D/Aコンバータ141及びシフトレジスタ142の動作を説明する。同図では8ビットの分解能を持つD/Aコンバータ141に対して、8ビットのシリアルデータ(10110100)2を入力する事例を説明している。まずSPXにローレベルを入力した状態で、SPXに入力したローレベルが、データドライバ110に含まれるデータシフトレジスタ111の{2n+1}段目まで伝播するまでCLKXとCLKXBに位相が反転したクロック信号を入力する(ステップ1)。これは後にCLKX及びCLKXBに位相が揃ったクロック信号を入力する際に、データシフトレジスタ111が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ111の1段目について、電源投入時にN3がハイレベルであった場合、SPXにローレベルを入力し、CLKX及びCLKXBに位相が揃ったクロック信号を入力すると、CLKX及びCLKXBが立ち上がった時にN2はN1とN2の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でN2とN3の間に配置されたクロックドインバータによってローレベルに制御されるため、N2において高電位電源線VDDと低電位電源線VSSとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ1を経ることで、N3はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時AND143の入力CLKXとCLKXBに入力されるクロック信号は位相が反転しており、AND143の出力CLKSはローレベルに制御されているため、シフトレジスタ142は動作せずシフトレジスタ142のパラレル信号出力q[1]〜q[8]は不確定である。次にシフトレジスタ142のパラレル信号出力q[1]〜q[8]を確定するために、CLKXとCLKXBに位相が揃ったクロック信号を入力し、DVRにデータ信号を入力する(ステップ2)。CLKXとCLKXBの位相が揃うと、AND143の出力CLKSにはCLKX及びCLKXBと同じ波形の信号が出力されるため、CLKX及びCLKXBの少なくとも一方の信号の立ち上がりに合わせてシリアルデータ(10110100)2をDVRに入力する。シフトレレジスタ142はCLKSの立ち上がり毎にDVRに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ142の最後段までシフトされた時に、CLKXとCLKXBの位相を反転させてCLKSを停止させると、シフトレジスタ142の各段の出力q[1]、q[2]、…、q[8]には先述のシリアルデータがパラレルに出力されている。D/Aコンバータ141は入力された(q[8]q[7]…q[1])2のデータに相当するアナログ値の参照電位VRを出力する。ただし、本実施形態ではステップ2においてCLKX及びCLKXBに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばCLKX及びCLKXBのいずれか一方をハイレベルに固定してもCLKSには上述したのと同じ波形が得られる。次に以上述べた参照電位VRの設定が完了した後に図8で説明したごとく、走査ドライバ120、データドライバ110を動作させ静電容量の検出を行う(ステップ3)。図8で説明したごとく、この時CLKXとCLKXBには位相が反転したクロック信号が入力されており、AND143の出力CLKSはローレベルに制御されているため、シフトレジスタ142は動作せずシフトレジスタ142のパラレル信号出力q[1]〜q[8]はステップ2で設定した値が保持される。以上がD/Aコンバータ141及びシフトレジスタ142の動作の説明である。
次に、静電容量式指紋センサ101の応用例について説明する。
図10はスマートカード1081のブロック図を示しており、上述した静電容量式指紋センサ101と、CPUやメモリ素子などを実装したICチップ1082と、液晶ディスプレイなどの表示装置1083を備えて構成されている。ICチップ1082にはバイオメトリクス情報として、カード所有者の指紋情報が登録されている。
図11はこのスマートカード1081の認証手順を示している。カード使用者が指先を指紋センサ1に接触させることによって、スマートカード1081に指紋情報が入力されると(ステップS1)、この指紋情報は予め登録された指紋情報と照合される(ステップS2)。ここで、指紋が一致すると(ステップS2;YES)、暗証番号が発行される(ステップS3)。次いで、カード所有者によって暗証番号が入力される(ステップS4)。ステップS3で発行された暗証番号と、ステップS4で入力された暗証番号が一致しているか否かがチェックされ(ステップS5)、一致している場合には(ステップS5;YES)、カードの使用が許可される(ステップS6)。
このように、暗証番号に加えて指紋情報によって本人の認証を行うことによって、セキュリティの高いスマートカードを提供できる。バイオメトリクス認証機能を実装したスマートカードはキャッシュカード、クレジットカード、身分証明書などに利用できる。本実施形態の指紋センサは、本人認証を行うためのあらゆるバイオメトリクス認証装置に応用できる。例えば、室内への入退室管理を行うセキュリティシステムとして、本実施形態の指紋センサをドアに取り付けておき、当該指紋センサに入力された入室者の指紋情報と予め登録された指紋情報を照合し、両者が一致する場合には入室を許可する一方で、両者が一致しない場合には入室を不許可とし、必要に応じて警備会社等に通報するシステムにも応用できる。また、インターネットなどのオープンネットワークを通じた電子商取引においても、本人確認のためのバイオメトリクス認証装置として本実施形態の指紋センサは有効に応用できる。さらに、コンピュータ端末装置のユーザ認証装置や、複写機の複写機使用者の管理装置などにも広く応用できる。
尚、上記の説明においては、本発明の静電容量検出装置の実施形態として、指紋センサを例示したが、本発明はこれに限られるものではなく、あらゆる被験物の微小凹凸パターンを静電容量変化として読み取る装置に応用できる。例えば、動物の鼻紋の認識などにも応用できる。
101…静電容量式指紋センサ 110…データドライバ 111…データシフトレジスタ 112…データバッファ 113…アナログスイッチ 120…走査ドライバ 121…走査シフトレジスタ 122…走査バッファ 132…走査線 133…データ線 151…静電容量検出回路 140…コンパレータ 141…D/Aコンバータ 142シフトレジスタ 134…低電位電源線 130…アクティブマトリクス部 Cs…基準容量 Cd…検出容量 Ct…37のゲート容量 VSS…低電位電源線 VDD…高電位電源線。
Claims (12)
- クロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、該シリアルパラレル変換手段は該クロック信号が入力されるクロック信号入力手段と、シリアル信号が入力されるシリアル信号入力手段と、該シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、該デジタルアナログ変換手段は該パラレル信号が入力されるパラレル信号入力手段と、該パラレル信号に相当する電位を出力する電位出力手段とを含み、該比較手段は少なくとも二つのアナログ信号入力手段と、デジタル信号出力手段とを含み、一方のアナログ信号入力手段に該デジタルアナログ変換手段から出力される電位が入力され、他方のアナログ信号入力手段に信号電位が入力され、入力された二つの電位に対応したデジタル信号を該デジタル信号出力手段から出力することを特徴とする電子装置。
- 前記クロック信号生成手段はクロック信号を生成する論理回路を含み、前記二つのデジタル信号入力手段は該論理回路への入力であり、前記クロック信号出力手段は該論理回路の出力であることを特徴とする請求項1記載の電子装置。
- 前記シリアルパラレル変換手段はシフトレジスタを含み、前記クロック信号入力手段は該シフトレジスタへのクロック信号入力であり、前記シリアル信号入力手段は該シフトレジスタへのデータ信号入力であり、前記パラレル信号出力手段は該シフトレジスタの出力であることを特徴とする請求項1及び2記載の電子装置。
- 前記デジタルアナログ変換手段はD/Aコンバータを含み、前記パラレル信号入力手段は該D/Aコンバータへのデジタル信号入力であり、前記電位出力手段は該D/Aコンバータのアナログ信号出力であることを特徴とする請求項1乃至3記載の電子装置。
- 前記比較手段はコンパレータを含み、前記アナログ信号入力手段は該コンパレータへの入力であり、前記デジタル信号出力手段は該コンパレータのデジタル信号出力であることを特徴とする請求項1乃至4記載の電子装置。
- M本の走査線とN本のデータ線、及び該走査線と該データ線との各交点に設けられた機能素子がM行N列の行列状に配置され、該M本の走査線から特定の走査線を選択する走査線選択手段と、該N本のデータ線から特定のデータ線を選択するデータ線選択手段とを含むことを特徴とする請求項1乃至5記載の電子装置。
- 前記走査線選択手段はシフトレジスタを含むことを特徴とする請求項6記載の電子装置。
- 前記データ線選択手段はシフトレジスタを含むことを特徴とする請求項6及び7記載の電子装置。
- 前記機能素子から出力される信号電位が前記比較手段に入力されることを特徴とする請求項6乃至8記載の電子装置。
- 前記機能素子は静電容量検出機能を有することを特徴とする請求項6乃至9記載の電子装置。
- 前記機能素子はMIS型薄膜半導体で構成されることを特徴とする請求項6乃至10記載の電子装置。
- 請求項1乃至11のうち何れか1項に記載の電子装置を含むことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004131330A JP2005317627A (ja) | 2004-04-27 | 2004-04-27 | 電子装置及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004131330A JP2005317627A (ja) | 2004-04-27 | 2004-04-27 | 電子装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005317627A true JP2005317627A (ja) | 2005-11-10 |
Family
ID=35444757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004131330A Withdrawn JP2005317627A (ja) | 2004-04-27 | 2004-04-27 | 電子装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005317627A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006081570A (ja) * | 2004-09-14 | 2006-03-30 | Seiko Epson Corp | 電子装置の駆動方法 |
JP2022105152A (ja) * | 2016-04-08 | 2022-07-12 | 三星ディスプレイ株式會社 | 使用者認証装置及び使用者認証方法 |
-
2004
- 2004-04-27 JP JP2004131330A patent/JP2005317627A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006081570A (ja) * | 2004-09-14 | 2006-03-30 | Seiko Epson Corp | 電子装置の駆動方法 |
JP4556577B2 (ja) * | 2004-09-14 | 2010-10-06 | セイコーエプソン株式会社 | 電子装置の駆動方法 |
JP2022105152A (ja) * | 2016-04-08 | 2022-07-12 | 三星ディスプレイ株式會社 | 使用者認証装置及び使用者認証方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3775601B2 (ja) | 静電容量検出装置及びその駆動方法、指紋センサ並びにバイオメトリクス認証装置 | |
JP6651522B2 (ja) | 感知素子の復調回路構成を備える容量性指紋感知装置 | |
CN100417913C (zh) | 静电电容检测装置及其检测条件的检索方法及指纹传感器 | |
JP3741282B2 (ja) | 入力装置、電子機器及び入力装置の駆動方法 | |
JP4396814B2 (ja) | 静電容量検出装置及び電子機器 | |
WO2020107435A1 (zh) | 扫描电路、驱动电路、触控显示面板、接收切换电路及驱动方法 | |
US7126349B2 (en) | Capacitance detection apparatus, driving method for the same, fingerprint sensor, and biometric authentication apparatus | |
GB2388458A (en) | Capacitive fingerprint sensor | |
US10679034B2 (en) | Short latency fingerprint sensing | |
TW202040419A (zh) | 配備有改進的列定址裝置的指紋採集系統 | |
TW201738713A (zh) | 觸控裝置與其感測方法 | |
JP4556577B2 (ja) | 電子装置の駆動方法 | |
JP2005317627A (ja) | 電子装置及び電子機器 | |
JP2005207816A (ja) | 電子装置及び電子機器 | |
JP4341371B2 (ja) | マトリックス装置及びその駆動方法、並びに電子機器 | |
JP2005049194A (ja) | 静電容量検出装置及び電子機器 | |
JP4168945B2 (ja) | 画像読取装置及びその駆動制御方法 | |
TWI334996B (en) | Capacitive fingerprint sensor and the panel thereof | |
KR20220001244A (ko) | 전기용량 화소 센서 회로 | |
CN113963380A (zh) | 指纹检测电路、指纹识别模组和电子装置 | |
JP2005049195A (ja) | 入力装置、電子機器及び入力装置の駆動方法 | |
JP2000005151A (ja) | 読取装置 | |
JP2005234964A (ja) | 指紋センサ、バイオメトリクス認証装置、指紋検出条件の探索方法、及び指紋検出方法 | |
Ojha et al. | A relative comparative based datapath for increasing resolution in a capacitive fingerprint sensor chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |