JP2005316133A - Display device and its driving circuit - Google Patents

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Taichiro Tamida
太一郎 民田
Shigeki Harada
茂樹 原田
Akihiko Iwata
明彦 岩田
Noritaka Itani
典孝 為谷
Teruaki Nagahara
輝明 長原
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device with which the variations of impedances arising between individual current routes can be suppressed in driving the display device with fewer switching elements and desired images can be obtained by making display characteristics uniform. <P>SOLUTION: The display device comprises a front substrate 1f and back substrate 1b constituting a panel 2, a plurality of X electrodes 3 extended in a longitudinal direction (horizontal side direction) of the front substrate 1f, a plurality of Y electrodes 4 arranged alternately with the X electrodes 3, and at least one switching element 6x connected to the plurality of the X electrodes 3 to supply an electric current to the X electrodes 3, and at least one switching element 6y connected to the plurality of the Y electrodes 4 to supply the electric current to the Y electrodes 4. The position of the switching element 6x in the direction (vertical side direction) of the front substrate 1f is different from the position of the switching element 6y in the short side direction. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、表示装置及びその駆動回路に係る発明であって、特に、より少ないスイッチング素子で駆動する表示装置及びその駆動回路に関するものである。   The present invention relates to a display device and a drive circuit therefor, and particularly to a display device driven by fewer switching elements and a drive circuit therefor.

近年、大画面の薄型ディスプレイとしてプラズマディスプレイパネル装置(以下、PDPともいう)が、業務用に限らず、民生用としても広く普及を始めている。PDPをより普及させるためには、更なる開発が必要である。その開発の大きなターゲットの1つに、回路の低価格化と小容量化がある。   In recent years, plasma display panel devices (hereinafter also referred to as PDPs) as large-sized thin displays have been widely used not only for business purposes but also for consumer use. Further development is necessary to make PDP more popular. One of the major targets of the development is circuit cost reduction and capacity reduction.

PDPは、ガラス基板を表裏2枚接合し、その間に放電ガスを封入した構造である。放電ガスを封入したガラス基板は、パネルと呼ばれている。このパネルの背面には、パワー素子を含む駆動回路が実装されている。そして、このパワー素子によりパネルに電流を流すことで、パネルを点灯させ所望の画像を表示している。   The PDP has a structure in which two glass substrates are bonded to each other and a discharge gas is sealed between them. The glass substrate in which the discharge gas is sealed is called a panel. A drive circuit including a power element is mounted on the back surface of the panel. A current is passed through the panel by the power element, so that the panel is turned on and a desired image is displayed.

PDPは、パネル以外に、最大で300V以上の高電圧を印加し、瞬間で200Aの電流を流すことができる駆動回路が大きな割合を占めている。また、この駆動回路が、実際コストとしてもパネルと同等程度の比重を占めている。   In addition to the panel, the PDP has a large proportion of drive circuits that can apply a high voltage of 300 V or more at a maximum and flow a current of 200 A instantaneously. Further, this drive circuit occupies a specific gravity equivalent to that of the panel in terms of actual cost.

PDPに実装される駆動回路は、多くの回路部分から構成されているが、中でも最も電流容量が必要となるのは、維持回路と呼ばれる部分である。また、回収回路と呼ばれる部分も大きな電流容量を必要とする。   The drive circuit mounted on the PDP is composed of many circuit parts, but the part that requires the most current capacity is the part called the sustain circuit. In addition, a portion called a recovery circuit also requires a large current capacity.

PDPのパネルには、X電極及びY電極が平行に設けられており、これらの電極に維持回路から電流を印加することで、電極間に放電が生じる。面放電型のAC型PDPでは、電極が誘電体で覆われているため、X電極とY電極との間は容量性負荷となる。そのため、維持回路は、駆動に必要な電圧まで引き上げるための上アームのスイッチング素子、及び電位をゼロにするための下アームのスイッチング素子が接続され、左右合計2対のハーフブリッジが構成されることになる。実際のPDPでは、表示動作のために複数の電圧や複雑な波形を印加できるように、様々なスイッチング素子や回路がさらに実装されている。   The PDP panel is provided with an X electrode and a Y electrode in parallel, and when a current is applied to these electrodes from the sustain circuit, a discharge is generated between the electrodes. In the surface discharge AC type PDP, since the electrode is covered with a dielectric, a capacitive load is formed between the X electrode and the Y electrode. Therefore, the sustain circuit is connected to the switching element of the upper arm for raising the voltage necessary for driving and the switching element of the lower arm for reducing the potential to zero, and a total of two pairs of left and right half bridges are configured. become. In an actual PDP, various switching elements and circuits are further mounted so that a plurality of voltages and complex waveforms can be applied for display operation.

PDPを駆動する場合、容量性負荷への充放電が生じ、この時に非常に大きな電流が流れ、維持回路のスイッチング素子の損失を非常に大きくする。これを避け、容量性負荷に蓄えられた電荷を有効に利用するために、回収回路が設けられる。回収回路は、容量性負荷に蓄えられた電荷を一時的に回収回路内のコンデンサに移行することで、電力を有効に利用し、維持回路のスイッチング素子に流れる電流を小さくして、損失を大幅に低減させている。   When driving the PDP, charging / discharging of the capacitive load occurs, and at this time, a very large current flows, which greatly increases the loss of the switching element of the sustain circuit. In order to avoid this and to effectively use the charge stored in the capacitive load, a recovery circuit is provided. The recovery circuit temporarily transfers the charge stored in the capacitive load to the capacitor in the recovery circuit, effectively using power, reducing the current flowing through the switching element of the sustain circuit, and greatly reducing loss. Has been reduced.

維持回路及び回収回路には、複数のスイッチング素子が設けられている。これらのスイッチング素子には、通常、電界効果トランジスタ(以下、FETともいう)が用いられている。これは、PDPが100kHz以上の周波数で、100ns程度の電圧立ち上がり速度等で駆動するため、高速のスイッチングが可能なFETをスイッチング素子として採用する必要があった。しかし、PDPの駆動には大電流が必要であるため、1個のFETの電流容量ではPDP全体を駆動するには不足である。また、FETの損失を現実的な値にまで抑えるために、通常、複数のFETを並列に設けている。   The maintenance circuit and the recovery circuit are provided with a plurality of switching elements. For these switching elements, field effect transistors (hereinafter also referred to as FETs) are usually used. This is because the PDP is driven at a frequency of 100 kHz or more and with a voltage rise speed of about 100 ns, etc., so that an FET capable of high-speed switching has to be employed as a switching element. However, since a large current is required to drive the PDP, the current capacity of one FET is insufficient to drive the entire PDP. In order to suppress the loss of the FET to a realistic value, a plurality of FETs are usually provided in parallel.

PDPの駆動に用いられるスイッチング素子としては、FETが高速スイッチングの点で非常に有利な特長を持っている。しかし、上述したようにPDPの駆動には非常に大きくの電流を必要とするため、FETでは十分な電流容量及びON抵抗を得られず、PDPの駆動回路には複数のFETを並列にする必要があった。複数のFETが必要であるということは、回路実装の点で不利である。例えば、FET自身のコストや実装する作業のコストが高くなることや、回路基板の面積が大きくなることがある。そこで、FET以外のスイッチング素子を用いて、より少ないスイッチング素子数でPDPを駆動しようとする試みがなされている。   As a switching element used for driving a PDP, an FET has a very advantageous feature in terms of high-speed switching. However, since a very large current is required for driving the PDP as described above, a sufficient current capacity and ON resistance cannot be obtained with the FET, and a plurality of FETs must be arranged in parallel in the PDP drive circuit. was there. The need for multiple FETs is disadvantageous in terms of circuit implementation. For example, the cost of the FET itself and the cost of mounting work may increase, and the area of the circuit board may increase. Therefore, attempts have been made to drive the PDP with a smaller number of switching elements using switching elements other than FETs.

例えば、特許文献1では、PDPの駆動回路として絶縁ゲートバイポーラトランジスタ(以下、IGBTともいう)を用いることが提案されている。IGBTは、FETと比較して、電流容量が大きく、ON電圧(ON抵抗)が低い点、素子温度が高くなってもON電圧の変化が少ない点など有利な特徴を有している。しかし、スイッチング速度が遅いという欠点があったため、PDPの駆動回路には採用されなかった。   For example, Patent Document 1 proposes to use an insulated gate bipolar transistor (hereinafter also referred to as IGBT) as a PDP drive circuit. The IGBT has advantageous features such as a large current capacity, a low ON voltage (ON resistance), and a small change in the ON voltage even when the element temperature is high, as compared with the FET. However, it has not been adopted in the PDP drive circuit due to the disadvantage of slow switching speed.

具体的には、従来のIGBTは、商用周波数から高くてもkHz以下の周波数で用いられることが普通であり、100kHz以上のスイッチングを行い、且つ鋭い電圧立ち上がりが要求されるPDPの駆動回路には不向きであった。しかし、近年IGBTの開発が進み、高速スイッチングが可能なIGBTが得られるようになった。そこで、高速スイッチングが可能なIGBTをPDPの駆動回路に採用できれば、多数のFETを並列で用いていたスイッチング部分を1個のIGBTで代用することができる。1個のIGBTで、PDPを駆動できれば、大幅にスイッチング素子の数を減らせ、回路基板の面積を縮小でき、実装作業が容易化し、コストを削減することができる。なお、X電極とY電極は、それぞれ維持回路と回収回路にスイッチング素子が必要であり、それぞれの上下アームのスイッチング素子に1個のIGBTを用いると、PDP全体としては8個のIGBTが必要となる。   Specifically, a conventional IGBT is usually used at a frequency of not more than kHz from a commercial frequency, and is used for a PDP drive circuit that performs switching of 100 kHz or more and requires a sharp voltage rise. It was unsuitable. However, with the recent development of IGBTs, IGBTs capable of high-speed switching have been obtained. Thus, if an IGBT capable of high-speed switching can be employed in a PDP drive circuit, a switching portion in which a large number of FETs are used in parallel can be substituted with one IGBT. If the PDP can be driven by one IGBT, the number of switching elements can be greatly reduced, the area of the circuit board can be reduced, the mounting work can be facilitated, and the cost can be reduced. Note that the X electrode and the Y electrode require switching elements for the sustain circuit and the recovery circuit, respectively, and if one IGBT is used for each upper and lower arm switching element, the PDP as a whole requires eight IGBTs. Become.

特開2000−330514号公報JP 2000-330514 A

パネルには、X電極とY電極が平行に複数形成されている。このX電極とY電極は、パネルのほぼ一辺を占め非常に距離が長く、複数形成されるため幅は狭い。そのため、X電極とY電極のインダクタンスは大きくなる。しかし、パネルを固定するために設けられる金属の背板に復路の電流が流れるので、パネルトータルのインダクタンスは小さくなる。従って、PDPに設けられている個々の電流経路におけるインダクタンスは、駆動回路のスイッチング素子からX電極又はY電極に至るまでの配線のインダクタンスによって決まることになる。   A plurality of X electrodes and Y electrodes are formed in parallel on the panel. The X electrode and the Y electrode occupy almost one side of the panel, have a very long distance, and a plurality of X electrodes and Y electrodes are formed, so the width is narrow. For this reason, the inductances of the X electrode and the Y electrode are increased. However, since the return current flows through the metal back plate provided to fix the panel, the total inductance of the panel is reduced. Therefore, the inductance in each current path provided in the PDP is determined by the inductance of the wiring from the switching element of the drive circuit to the X electrode or the Y electrode.

また、PDPに設けられているX電極とY電極は全てほぼ同じ形状であり、個々の電流経路によってインダクタンスが異なることはない。しかし、個々の電流経路において、駆動回路のスイッチング素子からX電極又はY電極に至るまでの配線は、スイッチング素子の位置により長さが異なるため、個々の配線によってインダクタンスが異なることになる。   Further, the X electrode and the Y electrode provided in the PDP have almost the same shape, and the inductance does not differ depending on the individual current paths. However, in each current path, the length of the wiring from the switching element of the drive circuit to the X electrode or the Y electrode varies depending on the position of the switching element, so that the inductance varies depending on the individual wiring.

駆動回路のスイッチング素子にFETを採用し多数を並列にした場合、1つのFETに接続されるX電極又はY電極の数は少なくなり、FETを設けた近傍のX電極又はY電極のみと接続されるため、FETからX電極又はY電極までの個々の配線距離にはあまり差は生じなかった。   When FETs are used as switching elements in the drive circuit and many are connected in parallel, the number of X or Y electrodes connected to one FET is reduced, and only the adjacent X or Y electrodes provided with the FET are connected. Therefore, there was not much difference in individual wiring distance from the FET to the X electrode or the Y electrode.

しかし、特許文献1で示したように複数のスイッチング素子を1個のIGBTに置き換えた場合、パネルの全てのX電極又はY電極とIGBTとを接続しなければならないため、IGBT近傍のX電極又はY電極に至るまでの配線と、最も離れた位置にあるX電極又はY電極に至るまでの配線とでは、長さが大きく変わることになる。配線の長さが個々の電流経路で異なることは、電流経路のインダクタンスをばらつかせることになる。   However, when a plurality of switching elements are replaced with one IGBT as shown in Patent Document 1, all the X electrodes or Y electrodes of the panel and the IGBT must be connected. The length varies greatly between the wiring leading to the Y electrode and the wiring leading to the X electrode or Y electrode at the most distant position. When the length of the wiring is different in each current path, the inductance of the current path varies.

例えば、IGBTをパネルの一辺の中央部に設けた場合、パネルの中央を通る電流経路はインダクタンスが小さいが、上端(あるいは下端)を通る電流経路のインダクタンスは非常に大きくなる。この結果、パネルを点灯した場合、パネルの上端部又は下端部とパネルの中央部では放電の特性が大きく変化し、上端部又は下端部と中央部とで輝度が異なることになる。また、パネルの上端部又は下端部とパネルの中央部とで放電の特性が大きく異なると、パネル全域を安定に点灯させる電圧条件が得られなくなる等の影響が考えられる。   For example, when the IGBT is provided at the center of one side of the panel, the current path passing through the center of the panel has a small inductance, but the inductance of the current path passing through the upper end (or the lower end) is very large. As a result, when the panel is turned on, the discharge characteristics greatly change between the upper end or lower end of the panel and the central portion of the panel, and the luminance differs between the upper end or lower end and the central portion. In addition, if the discharge characteristics are greatly different between the upper end or lower end of the panel and the center of the panel, there may be an influence such as failure to obtain a voltage condition for stably lighting the entire panel.

このような電流経路のインダクタンスのばらつきは、スイッチング素子に複数のFETを採用する場合に比べて、スイッチング素子に1個のIGBTを採用する場合の方が大きくなる。これは、スイッチング素子に複数のFETを用いる場合、FETからX電極又はY電極に至るまでの配線のばらつきを抑えるようにFETを分散して配置することができるが、スイッチング素子に1個のIGBTを用いる場合、全てのX電極又はY電極は1個のIGBTに集中するためである。   Such variation in the inductance of the current path is greater when one IGBT is used as the switching element than when a plurality of FETs are used as the switching element. This is because, when a plurality of FETs are used for the switching element, the FETs can be distributed and arranged so as to suppress variations in wiring from the FET to the X electrode or the Y electrode. This is because all X electrodes or Y electrodes are concentrated on one IGBT.

そこで、本発明は、より少ないスイッチング素子で表示装置を駆動する場合、個々の電流経路間に生じるインピーダンスのばらつきを抑え、表示特性を均一化して所望の画像を得ることができる表示装置を提供することを目的としている。   Therefore, the present invention provides a display device capable of obtaining a desired image by suppressing variation in impedance generated between individual current paths and uniformizing display characteristics when the display device is driven with fewer switching elements. The purpose is that.

本発明に係る解決手段は、パネルを構成する基板と、基板上において、基板の横辺方向に延設される複数の第1の電極と、基板上において、横辺方向に延設され、第1の電極と交互に配置される複数の第2の電極と、複数の第1の電極と接続され、第1の電極に電流を供給する少なくとも1つの第1のスイッチング素子と、複数の第2の電極と接続され、第2の電極に電流を供給する少なくとも1つの第2のスイッチング素子とを備え、基板の縦辺方向における第1のスイッチング素子の位置は、縦辺方向における第2のスイッチング素子の位置と異なる。   The solving means according to the present invention includes a substrate constituting the panel, a plurality of first electrodes extending in the lateral direction of the substrate on the substrate, and extending in the lateral direction on the substrate. A plurality of second electrodes arranged alternately with one electrode, at least one first switching element connected to the plurality of first electrodes and supplying a current to the first electrode, and a plurality of second electrodes And at least one second switching element that supplies a current to the second electrode, and the position of the first switching element in the longitudinal direction of the substrate is the second switching element in the longitudinal direction. It is different from the position of the element.

本発明に記載の表示装置は、パネルを構成する基板と、基板上において、基板の横辺方向に延設される複数の第1の電極と、基板上において、横辺方向に延設され、第1の電極と交互に配置される複数の第2の電極と、複数の第1の電極と接続され、第1の電極に電流を供給する少なくとも1つの第1のスイッチング素子と、複数の第2の電極と接続され、第2の電極に電流を供給する少なくとも1つの第2のスイッチング素子とを備え、基板の縦辺方向における第1のスイッチング素子の位置は、縦辺方向における第2のスイッチング素子の位置と異なるので、個々の電流経路間に生じるインピーダンスのばらつきを抑え、表示特性を均一化して所望の画像を得ることができる効果がある。   The display device according to the present invention includes a substrate constituting the panel, a plurality of first electrodes extending in the lateral direction of the substrate on the substrate, and extending in the lateral direction on the substrate. A plurality of second electrodes arranged alternately with the first electrode, at least one first switching element connected to the plurality of first electrodes and supplying a current to the first electrode, and a plurality of second electrodes At least one second switching element that is connected to the second electrode and supplies a current to the second electrode, and the position of the first switching element in the longitudinal direction of the substrate is the second position in the longitudinal direction. Since the position is different from the position of the switching element, there is an effect that it is possible to obtain a desired image by suppressing variation in impedance generated between individual current paths and uniformizing display characteristics.

(実施の形態1)
図1は、本実施の形態に係る表示装置を示す模式図である。本実施の形態では、表示装置は、AC型のPDP(以下、単にPDPという)として以下説明する。図1に示すPDPは、前面基板1f及び背面基板1bと呼ばれる2枚のガラス板を貼り合わせてパネル2を構成している。この前面基板1f上には、維持電極と呼ばれるX電極3とY電極4とが形成されている。X電極3は、パネル2の長手方向(横辺方向)に複数延設されており、それぞれのX電極3は互いに平行となるように配置されている。また、Y電極4も、パネル2の長手方向(横辺方向)に平行に複数延設されており、X電極3と交互に配置されている。
(Embodiment 1)
FIG. 1 is a schematic diagram showing a display device according to the present embodiment. In this embodiment, the display device will be described below as an AC type PDP (hereinafter simply referred to as a PDP). The PDP shown in FIG. 1 forms a panel 2 by bonding two glass plates called a front substrate 1f and a back substrate 1b. An X electrode 3 and a Y electrode 4 called sustain electrodes are formed on the front substrate 1f. A plurality of X electrodes 3 are extended in the longitudinal direction (lateral side direction) of the panel 2, and the X electrodes 3 are arranged so as to be parallel to each other. A plurality of Y electrodes 4 are also extended in parallel with the longitudinal direction (lateral direction) of the panel 2 and are alternately arranged with the X electrodes 3.

PDPは、X電極3及びY電極4に所定の電圧を印加することにより、X電極3とY電極4との間で放電を生じさせ、画素を発光させて画像を表示している。これらのX電極3及びY電極4は、図1のようにパネル2の長手方向から引き出され、駆動回路と接続されている。X電極3は図1の左側から引き出され、Y電極4は図1の右側から引き出されている。なお、PDPには背面基板1b上に書き込み用の電極などが形成されているが、図1では省略している。   The PDP generates a discharge between the X electrode 3 and the Y electrode 4 by applying a predetermined voltage to the X electrode 3 and the Y electrode 4, and emits pixels to display an image. These X electrode 3 and Y electrode 4 are pulled out from the longitudinal direction of the panel 2 as shown in FIG. 1 and connected to a drive circuit. The X electrode 3 is drawn from the left side of FIG. 1, and the Y electrode 4 is drawn from the right side of FIG. In the PDP, a writing electrode or the like is formed on the back substrate 1b, but is omitted in FIG.

図2は、本実施の形態に係る駆動回路を示す回路図である。PDPは、X電極3及びY電極4上に誘電体を形成して覆っている。そのため、X電極3とY電極4との間は、容量性負荷を有することになる。図2では、この容量性負荷を模式的に容量5として示している。パネル2を駆動させるためには、容量5の両端のX電極3及びY電極4に必要な電圧を印加する必要がある。なお、図2に示す回路では、左側がX電極3側、右側がY電極4側を表している。   FIG. 2 is a circuit diagram showing a drive circuit according to the present embodiment. The PDP covers the X electrode 3 and the Y electrode 4 by forming a dielectric. Therefore, there is a capacitive load between the X electrode 3 and the Y electrode 4. In FIG. 2, this capacitive load is schematically shown as a capacitor 5. In order to drive the panel 2, it is necessary to apply a necessary voltage to the X electrode 3 and the Y electrode 4 at both ends of the capacitor 5. In the circuit shown in FIG. 2, the left side represents the X electrode 3 side, and the right side represents the Y electrode 4 side.

容量5のX電極3側には、駆動に必要な電圧Vsまで引き上げるための上アームのスイッチング素子6xと、電位をゼロにするための下アームのスイッチング素子7xとが接続され、ハーフブリッジを構成している。この部分は、駆動回路の一部を構成するX電極3側の維持回路と呼ばれている。   On the X electrode 3 side of the capacitor 5, an upper arm switching element 6 x for raising the voltage Vs necessary for driving and a lower arm switching element 7 x for reducing the potential to zero are connected to form a half bridge. doing. This portion is called a sustain circuit on the X electrode 3 side that constitutes a part of the drive circuit.

容量5のY電極4側には、駆動に必要な電圧Vsまで引き上げるための上アームのスイッチング素子6yと、電位をゼロにするための下アームのスイッチング素子7yとが接続され、ハーフブリッジを構成している。この部分は、駆動回路の一部を構成するY電極4側の維持回路と呼ばれている。   On the Y electrode 4 side of the capacitor 5, a switching element 6y of the upper arm for raising the voltage Vs necessary for driving and a switching element 7y of the lower arm for reducing the potential to zero are connected to form a half bridge. doing. This portion is called a sustain circuit on the Y electrode 4 side that constitutes a part of the drive circuit.

図2では、スイッチング素子6x,6yは、一方が電位Vsに接続し、他方が容量5に接続している。また、スイッチング素子7x,7yは、一方が電位ゼロに接続し、他方が容量5に接続している。なお、実際のPDPに設けられている維持回路では、表示動作のために複数の電圧や複雑な波形を印加できるように、さらにいろいろなスイッチング素子や回路が実装されている。   In FIG. 2, one of the switching elements 6 x and 6 y is connected to the potential Vs, and the other is connected to the capacitor 5. Further, one of the switching elements 7 x and 7 y is connected to the potential zero, and the other is connected to the capacitor 5. In the sustain circuit provided in the actual PDP, various switching elements and circuits are further mounted so that a plurality of voltages and complicated waveforms can be applied for the display operation.

上記で説明したように、PDPのパネル2は容量性負荷であり、これをインバータ駆動する場合、容量5への充放電を行う際に非常に大きな電流が流れ、維持回路のスイッチング素子6x,6y,7x,7yの損失が非常に大きくなる。そこで、パネル2の容量5に蓄えられた電荷を有効に利用するために、回収回路と呼ばれる回路が設けられている。この回収回路も、X電極3側とY電極4側とに設けられている。X電極3側の回収回路は、共振リアクトル8x、上アームのスイッチング素子9x、下アームのスイッチング素子10x及びコンデンサ11xにより構成されている。Y電極4側の回収回路は、共振リアクトル8y、上アームのスイッチング素子9y、下アームのスイッチング素子10y及びコンデンサ11yにより構成されている。   As described above, the panel 2 of the PDP is a capacitive load, and when this is driven by an inverter, a very large current flows when charging / discharging the capacitor 5 and the switching elements 6x, 6y of the sustain circuit are flown. , 7x, 7y loss becomes very large. Therefore, in order to effectively use the electric charge stored in the capacitor 5 of the panel 2, a circuit called a recovery circuit is provided. This recovery circuit is also provided on the X electrode 3 side and the Y electrode 4 side. The recovery circuit on the X electrode 3 side includes a resonant reactor 8x, an upper arm switching element 9x, a lower arm switching element 10x, and a capacitor 11x. The recovery circuit on the Y electrode 4 side includes a resonant reactor 8y, an upper arm switching element 9y, a lower arm switching element 10y, and a capacitor 11y.

図2に示すように、スイッチング素子9x,10x,9y,10yは、一方が共振リアクトル8x,8yを介してそれぞれの維持回路と接続され、他方がコンデンサ11x,11yとそれぞれ接続されている。これらの回収回路により、パネル2の容量5に蓄えられた電荷を一時的にコンデンサ11x,11yに移行することができる。これにより駆動回路は、電力を有効に利用し、維持回路のスイッチング素子6x,6y,7x,7yに流れる電流を小さくして、損失を大幅に低減することができる。   As shown in FIG. 2, one of switching elements 9x, 10x, 9y, and 10y is connected to each sustain circuit via resonant reactors 8x and 8y, and the other is connected to capacitors 11x and 11y, respectively. With these recovery circuits, the charge stored in the capacitor 5 of the panel 2 can be temporarily transferred to the capacitors 11x and 11y. As a result, the drive circuit can effectively use power, reduce the current flowing through the switching elements 6x, 6y, 7x, and 7y of the sustain circuit, and greatly reduce the loss.

駆動回路に含まれる維持回路及び回収回路には、図2に示すように、X電極3に4個のスイッチング素子6x,7x,9x,10x、Y電極4に4個のスイッチング素子6y,7y,9y,10y(合計8箇所)が必要である。そして、これらのスイッチング素子6x,7x,9x,10x,6y,7y,9y,10yが、PDPの駆動回路の中で最も大きな電流容量を必要とする部分である。   As shown in FIG. 2, the sustain circuit and the recovery circuit included in the drive circuit include four switching elements 6x, 7x, 9x, 10x on the X electrode 3 and four switching elements 6y, 7y, 9y, 10y (8 places in total) are required. These switching elements 6x, 7x, 9x, 10x, 6y, 7y, 9y, and 10y are portions that require the largest current capacity in the PDP drive circuit.

本実施の形態では、維持回路及び回収回路に用いられるスイッチング素子6x,7x,9x,10x,6y,7y,9y,10yは、IGBTである。背景技術でも説明したように、電流容量が小さいFETを用いた場合、X電極3のスイッチング素子6xに例えば4個のFETを並列しなければ駆動に必要な電流容量を満足することができない。同様に、X電極3のスイッチング素子7x,9x,10x及びY電極4のスイッチング素子6y,7y,9y,10yにもそれぞれ例えば4個のFETを並列する必要がある。そのため、スイッチング素子6x,7x,9x,10x,6y,7y,9y,10yにFETを用いると、合計32個ものFETが必要であった。しかし、本実施の形態のように、スイッチング素子6x,7x,9x,10x,6y,7y,9y,10yにIGBTを用いることで、必要となる素子の数を大幅に減らすことができる。   In the present embodiment, the switching elements 6x, 7x, 9x, 10x, 6y, 7y, 9y, and 10y used in the maintenance circuit and the recovery circuit are IGBTs. As described in the background art, when an FET having a small current capacity is used, the current capacity necessary for driving cannot be satisfied unless, for example, four FETs are arranged in parallel with the switching element 6x of the X electrode 3. Similarly, for example, four FETs must be arranged in parallel with the switching elements 7x, 9x, 10x of the X electrode 3 and the switching elements 6y, 7y, 9y, 10y of the Y electrode 4, respectively. Therefore, when FETs are used for the switching elements 6x, 7x, 9x, 10x, 6y, 7y, 9y, and 10y, a total of 32 FETs are required. However, by using IGBTs for the switching elements 6x, 7x, 9x, 10x, 6y, 7y, 9y, and 10y as in the present embodiment, the number of necessary elements can be greatly reduced.

次に、本実施の形態に係るPDPの駆動回路に含まれるスイッチング素子が設けられる位置について、以下に説明する。以下の説明では、駆動回路に含まれる維持回路の上アームのスイッチング素子(図2で示したスイッチング素子6x,6y)について説明する。なお、他のスイッチング素子(図2で示したスイッチング素子7x,7y,9x,9y,10x,10y)についても同様に以下の説明を適用することができる。   Next, the positions where the switching elements included in the driving circuit of the PDP according to the present embodiment are provided will be described below. In the following description, the switching elements (the switching elements 6x and 6y shown in FIG. 2) of the upper arm of the sustain circuit included in the drive circuit will be described. In addition, the following description can be similarly applied to other switching elements (switching elements 7x, 7y, 9x, 9y, 10x, and 10y shown in FIG. 2).

図3に、本実施の形態に係るPDPの平面図を示す。図3に示すPDPでは、複数のX電極3と複数の配線12により接続されているスイッチング素子6xが、図面に示すパネル2の左上部(以下、単にパネル2の左上部ともいう)に設けられている。なお、スイッチング素子6xは、X電極3側の維持回路の上アームのスイッチング素子である。また、図3に示すPDPでは、複数のY電極4と複数の配線12により接続されているスイッチング素子6yが、図面に示すパネル2の右下部(以下、単にパネル2の右下部ともいう)に設けられている。なお、スイッチング素子6yは、Y電極4側の維持回路の上アームのスイッチング素子である。   FIG. 3 shows a plan view of the PDP according to the present embodiment. In the PDP shown in FIG. 3, a switching element 6x connected by a plurality of X electrodes 3 and a plurality of wirings 12 is provided in the upper left part of the panel 2 shown in the drawing (hereinafter also simply referred to as the upper left part of the panel 2). ing. The switching element 6x is a switching element of the upper arm of the sustain circuit on the X electrode 3 side. In the PDP shown in FIG. 3, a switching element 6y connected to a plurality of Y electrodes 4 and a plurality of wirings 12 is provided at the lower right portion of the panel 2 shown in the drawing (hereinafter also simply referred to as the lower right portion of the panel 2). Is provided. The switching element 6y is a switching element of the upper arm of the sustain circuit on the Y electrode 4 side.

より具体的に説明すれば、パネル2の短手方向(縦辺方向)におけるスイッチング素子6xの位置は、パネル2の短手方向(縦辺方向)におけるスイッチング素子6yの位置と異なっている。図3に示すPDPでは、さらに、パネル2の一方の横辺(上辺)からスイッチング素子6xまでの距離と、パネル2の一方の横辺と対向する他方の横辺(下辺)からスイッチング素子6yまでの距離とが等しくなるように位置が調整されている。なお、図3に示すPDPでは、スイッチング素子6xから左辺までの距離と、スイッチング素子6yから右辺までの距離も等しい。   More specifically, the position of the switching element 6x in the short direction (longitudinal direction) of the panel 2 is different from the position of the switching element 6y in the short direction (longitudinal direction) of the panel 2. In the PDP shown in FIG. 3, the distance from one lateral side (upper side) of the panel 2 to the switching element 6x and the other lateral side (lower side) opposite to the one lateral side of the panel 2 to the switching element 6y. The position is adjusted to be equal to the distance. In the PDP shown in FIG. 3, the distance from the switching element 6x to the left side is also equal to the distance from the switching element 6y to the right side.

次に、図3に示す本実施の形態に係るPDPに対して、一般的なPDPの平面図を図4に示す。図4に示すPDPでは、X電極3に接続されるスイッチング素子6xは、図面に示すパネル2の左中央部に設けられ、Y電極4に接続されるスイッチング素子6yは、図面に示すパネル2の右中央部に設けられている。つまり、一般的なPDPでは、パネル2の短手方向におけるスイッチング素子6xの位置と、パネル2の短手方向におけるスイッチング素子6yの位置が等しくなる。   Next, FIG. 4 shows a plan view of a general PDP with respect to the PDP according to the present embodiment shown in FIG. In the PDP shown in FIG. 4, the switching element 6x connected to the X electrode 3 is provided at the left center portion of the panel 2 shown in the drawing, and the switching element 6y connected to the Y electrode 4 is connected to the panel 2 shown in the drawing. It is provided in the right center. That is, in a general PDP, the position of the switching element 6x in the short direction of the panel 2 is equal to the position of the switching element 6y in the short direction of the panel 2.

次に、図3に示すPDPと図4に示すPDPについて個々の電流経路のインピーダンスについて比較をする。その前に、まず、PDPの電流経路について説明する。図5に、PDPの断面図を示す。図5に示すPDPでは、前面基板1fと背面基板1bとで構成されるパネル2が、背板13に固定支持されている。そして、背板13には図中の左側にX電極3と接続される駆動回路14、図中の右側にY電極4と接続される駆動回路15が設けられている。ここで、駆動回路14には、回路基板16とスイッチング素子6xとコンデンサ11xを含んでおり、駆動回路15には、回路基板16とスイッチング素子6yを含んでいる。なお、駆動回路15にコンデンサ11yを設けても良い。   Next, the impedance of each current path is compared between the PDP shown in FIG. 3 and the PDP shown in FIG. Before that, first, the current path of the PDP will be described. FIG. 5 shows a cross-sectional view of the PDP. In the PDP shown in FIG. 5, a panel 2 composed of a front substrate 1 f and a back substrate 1 b is fixedly supported on a back plate 13. The back plate 13 is provided with a drive circuit 14 connected to the X electrode 3 on the left side in the figure and a drive circuit 15 connected to the Y electrode 4 on the right side in the figure. Here, the drive circuit 14 includes a circuit board 16, a switching element 6x, and a capacitor 11x, and the drive circuit 15 includes a circuit board 16 and a switching element 6y. Note that the capacitor 11 y may be provided in the drive circuit 15.

そして、図5に示すPDPでは、スイッチング素子6xがX電極3に、スイッチング素子6yがY電極4に配線12を介してそれぞれ接続されている。回路基板16も背板13に接続されている。なお、図5では、スイッチング素子6x,6y以外のスイッチング素子については記載を省略している。以上のような構成により、PDPの電流経路は、図5の矢印が示すような駆動回路14(スイッチング素子6x)−X電極3−容量5−Y電極4−駆動回路15(スイッチング素子6y)−背板13−駆動回路14の経路となる。   In the PDP shown in FIG. 5, the switching element 6 x is connected to the X electrode 3, and the switching element 6 y is connected to the Y electrode 4 via the wiring 12. The circuit board 16 is also connected to the back plate 13. In FIG. 5, the description of switching elements other than the switching elements 6x and 6y is omitted. With the configuration described above, the current path of the PDP is such that the drive circuit 14 (switching element 6x) -X electrode 3-capacitance 5-Y electrode 4-drive circuit 15 (switching element 6y)- This is a path of the back plate 13 and the drive circuit 14.

背景技術でも説明したように、PDPの電流経路においてパネル2内部のX電極3−容量5−Y電極4の部分と背板13の部分との合計インダクタンスは小さく、またパネル2内部に位置する個々の経路部分のインダクタンスはほぼ均一であるため、これら経路部分が電流経路間のインダクタンスの差に影響を与えない。一方、駆動回路14(スイッチング素子6x)−X電極3や駆動回路15(スイッチング素子6y)−Y電極4を結ぶ配線12の部分は、スイッチング素子6x,6yとX電極3,Y電極4との位置関係により、個々の配線12の長さが異なる。そのため、この配線12の部分が電流経路間のインダクタンスの差に影響を与えることになる。   As described in the background art, the total inductance of the portion of the X electrode 3 -capacitance 5-Y electrode 4 inside the panel 2 and the portion of the back plate 13 in the current path of the PDP is small. Since the inductances of the path portions are substantially uniform, these path portions do not affect the difference in inductance between the current paths. On the other hand, the portion of the wiring 12 connecting the drive circuit 14 (switching element 6x) -X electrode 3 and the drive circuit 15 (switching element 6y) -Y electrode 4 is connected to the switching elements 6x, 6y and the X electrodes 3, Y electrodes 4. The length of each wiring 12 differs depending on the positional relationship. For this reason, the portion of the wiring 12 affects the difference in inductance between the current paths.

まず、図4に示す一般的なPDPの電流経路について見てみると、スイッチング素子6x,6yはパネル2中央部の左右に配置されている。そのため、スイッチング素子6x,6yからパネル2中央部のX電極3,Y電極4までの配線12は短くなる。よって、パネル2中央部に位置する電流経路は、インダクタンスが小さくなる(図4の矢印a)。   First, looking at the current path of the general PDP shown in FIG. 4, the switching elements 6 x and 6 y are arranged on the left and right of the center portion of the panel 2. Therefore, the wiring 12 from the switching elements 6x and 6y to the X electrode 3 and the Y electrode 4 at the center of the panel 2 is shortened. Therefore, the current path located at the center of the panel 2 has a small inductance (arrow a in FIG. 4).

一方、パネル2上部に位置する電流経路は、スイッチング素子6x,6yからパネル2上部のX電極3,Y電極4までの配線12が長くなるため、インダクタンスが大きくなる(図4の矢印b)。同様に、パネル2下部に位置する電流経路も、インダクタンスが大きくなる。つまり、図4に示す一般的なPDPでは、パネル2中央部の左右にスイッチング素子6を配置しているため、パネル2中央部から上部又は下部へ行くに従い電流経路のインダクタンスが大きくなる。以上の結果、個々の電流経路のインピーダンスが、パネル2内で大きくばらつくことになる。電流経路のインピーダンスがばらつくと、PDPの放電特性が面内で均一とならず、輝度ムラを生じさせ表示品位を低下させる。   On the other hand, the current path located at the upper part of the panel 2 has a larger inductance because the wiring 12 from the switching elements 6x and 6y to the X electrode 3 and the Y electrode 4 at the upper part of the panel 2 becomes longer (arrow b in FIG. 4). Similarly, the inductance of the current path located at the lower part of the panel 2 also increases. That is, in the general PDP shown in FIG. 4, since the switching elements 6 are arranged on the left and right of the center portion of the panel 2, the inductance of the current path increases from the center portion of the panel 2 to the upper portion or the lower portion. As a result, the impedances of the individual current paths vary greatly within the panel 2. If the impedance of the current path varies, the discharge characteristics of the PDP will not be uniform in the plane, resulting in uneven brightness and reduced display quality.

そこで、本実施の形態に係るPDPでは、スイッチング素子6x,6yの位置を変更することにより、電流経路のインピーダンスのばらつきを抑えている。図3に示すPDPでは、図4に示すPDPとは、スイッチング素子6x,6yの位置が異なっている。具体的には、図3に示すPDPでは、スイッチング素子6xは、パネル2の左上部に設けられ、スイッチング素子6yは、パネル2の右下部に設けられている。   Therefore, in the PDP according to the present embodiment, the variation in the impedance of the current path is suppressed by changing the positions of the switching elements 6x and 6y. The PDP shown in FIG. 3 is different from the PDP shown in FIG. 4 in the positions of the switching elements 6x and 6y. Specifically, in the PDP shown in FIG. 3, the switching element 6 x is provided in the upper left part of the panel 2, and the switching element 6 y is provided in the lower right part of the panel 2.

図3に示すような位置に、スイッチング素子6x,6yを設けることで、図中の中央部を通る電流経路は、スイッチング素子6xからX電極3までの配線12の長さが左辺の半分程度となり、スイッチング素子6yからY電極4までの配線12の長さも右辺の半分程度となる(図3に示す矢印c)。一方、図中の上辺部を通る電流経路は、スイッチング素子6xからX電極3までの配線12の長さが最短となるが、スイッチング素子6yからY電極4までの配線12の長さが右辺とほぼ同じ長さになる(図3に示す矢印d)。   By providing the switching elements 6x and 6y at positions as shown in FIG. 3, the length of the wiring 12 from the switching element 6x to the X electrode 3 is about half of the left side in the current path passing through the center in the figure. The length of the wiring 12 from the switching element 6y to the Y electrode 4 is also about half of the right side (arrow c shown in FIG. 3). On the other hand, in the current path passing through the upper side in the figure, the length of the wiring 12 from the switching element 6x to the X electrode 3 is the shortest, but the length of the wiring 12 from the switching element 6y to the Y electrode 4 is the right side. The lengths are almost the same (arrow d shown in FIG. 3).

そのため、図3に示すPDPでは、中央部を通る電流経路や上辺部を通る電流経路において、スイッチング素子6xからX電極3までの配線12と、スイッチング素子6yからY電極4までの配線12との合計の長さは、ほぼ左辺又は右辺の一辺の長さ同じ程度となる。他の電流経路についても同様の長さとなる。従って、個々の電流経路間においてインピーダンス差が小さくなり、電流経路のインピーダンスのばらつきが小さくなる。電流経路のインピーダンスのばらつきが小さくなると、PDPの放電特性が面内で均一となり、輝度ムラが生じることのない表示品位の高い画像を得ることができる。   Therefore, in the PDP shown in FIG. 3, the wiring 12 from the switching element 6 x to the X electrode 3 and the wiring 12 from the switching element 6 y to the Y electrode 4 in the current path passing through the center part and the current path passing through the upper side part. The total length is approximately the same as the length of one side of the left side or the right side. The other current paths have the same length. Therefore, the impedance difference between the individual current paths is reduced, and the variation in the impedance of the current paths is reduced. When the variation in the impedance of the current path is reduced, the discharge characteristics of the PDP become uniform in the plane, and an image with high display quality that does not cause luminance unevenness can be obtained.

図4に示すPDPでは、左側の配線12と右側の配線12の長さが常に同じであった。しかし、図3に示すPDPでは、左側の配線12が長くなると、右側の配線12が短くなり、逆に左側の配線12が短くなると、右側の配線12が長くなる。そのため、図3に示すPDPでは、左側の配線12と右側の配線12との合計が、個々の電流経路において均一になるように構成され、電流経路のインピーダンスのばらつきを緩和している。   In the PDP shown in FIG. 4, the lengths of the left wiring 12 and the right wiring 12 are always the same. However, in the PDP shown in FIG. 3, when the left wiring 12 becomes longer, the right wiring 12 becomes shorter, and conversely, when the left wiring 12 becomes shorter, the right wiring 12 becomes longer. For this reason, the PDP shown in FIG. 3 is configured such that the sum of the left wiring 12 and the right wiring 12 is uniform in each current path, thereby reducing variations in impedance of the current paths.

なお、電流経路のインピーダンスのばらつきを最小にするには、図中の上辺からスイッチング素子6xまでの距離と、下辺からスイッチング素子6yまでの距離をほぼ同じにし、その距離をできるだけ小さくすることが必要になる。つまり、図3に示すPDPのように、スイッチング素子6xとスイッチング素子6yとをパネル2の対角上に配置することで、インピーダンスのばらつきを最小にすることができる。   In order to minimize the variation in the impedance of the current path, it is necessary to make the distance from the upper side to the switching element 6x and the distance from the lower side to the switching element 6y in FIG. become. That is, by arranging the switching element 6x and the switching element 6y on the diagonal of the panel 2 as in the PDP shown in FIG. 3, the variation in impedance can be minimized.

なお、スイッチング素子6x,6yは、IGBTの半導体素子である。半導体素子といえど有限の大きさをもち、また回路基板16の配置、半導体素子周りの配線や実装形態、あるいはPDPの筐体の構造などの問題もあるため、必ずしもスイッチング素子6x,6yを上辺又は下辺に接するように配置することはできないので、パネル2上端又は下端の近くで、現実的な位置に配置することが望ましい。   The switching elements 6x and 6y are IGBT semiconductor elements. Even though it is a semiconductor element, it has a finite size, and there are problems such as the arrangement of the circuit board 16, the wiring around the semiconductor element, the mounting form, and the structure of the PDP casing. Since it cannot arrange | position so that a lower side may be touched, it is desirable to arrange | position in the realistic position near the panel 2 upper end or lower end.

上記で述べたように、パネル2の上辺又は下辺からスイッチング素子6x,6yまでの距離であるが、できる限り近くに配置することが望ましいが、上記以外の問題が生じる可能性が考えられる。その1つとして、例えば、X電極3に接続されるスイッチング素子6xは、パネル2の上辺までの距離は小さくなるが、逆にパネル2の下辺までの距離は大きくなる。そして、パネル2の下辺近傍では、配線12がX電極3と急角度で接続する必要があり、この接続部分のインダクタンスの影響を考慮する必要が生じる可能性が考えられる。   As described above, although it is the distance from the upper side or the lower side of the panel 2 to the switching elements 6x and 6y, it is desirable to arrange them as close as possible, but there is a possibility that problems other than the above may occur. As one of them, for example, the switching element 6x connected to the X electrode 3 has a small distance to the upper side of the panel 2, but conversely, a distance to the lower side of the panel 2 is increased. In the vicinity of the lower side of the panel 2, the wiring 12 needs to be connected to the X electrode 3 at a steep angle, and it may be necessary to consider the influence of the inductance of this connection portion.

そこで、電磁界解析によるインダクタンスの数値的な評価を行って、PDPのインダクタンスの分布を確認することが考えられる。具体的な例として、図4に示すPDPのような、スイッチング素子6x,6yを左右の辺の中央部に配置する場合と、図3に示すPDPのような、スイッチング素子6x,6yをパネル2の対角に配置する場合について、インダクタンスの分布がどのようになるかについて電磁界解析を行って計算する。図6(a)に、図4に示すPDPの場合を示し、図6(b)に、図3に示すPDPの場合を示す。なお、1本のX電極3と1本のY電極4との間に形成される負荷容量(容量5)を10nFとする。   Therefore, it is conceivable to perform a numerical evaluation of inductance by electromagnetic field analysis to confirm the distribution of inductance of the PDP. As a specific example, the switching elements 6x and 6y such as the PDP shown in FIG. 4 are arranged at the center of the left and right sides, and the switching elements 6x and 6y like the PDP shown in FIG. In the case of arranging them at the diagonals, an electromagnetic field analysis is performed to calculate how the inductance distribution will be. FIG. 6A shows the case of the PDP shown in FIG. 4, and FIG. 6B shows the case of the PDP shown in FIG. A load capacitance (capacitance 5) formed between one X electrode 3 and one Y electrode 4 is 10 nF.

図6(a)では、中央部の電流経路が最小のインダクタンスとなり、その値が40nHとなる。図6(a)では、左側に片側の電流経路のインダクタンス、中央に全体の電流経路のインダクタンスを示している。図6(a)では、上部(又は下部)電流経路が最大のインダクタンスとなり、その値が160nHとなる。図6(a)では、最小のインダクタンスと最大のインダクタンスとの差が120nHと非常に大きくなる。   In FIG. 6A, the current path in the center portion has the minimum inductance, and its value is 40 nH. In FIG. 6A, the inductance of the current path on one side is shown on the left side, and the inductance of the entire current path is shown on the center. In FIG. 6A, the upper (or lower) current path has the maximum inductance, and its value is 160 nH. In FIG. 6A, the difference between the minimum inductance and the maximum inductance is as large as 120 nH.

これに対して、図6(b)でも、中央部の電流経路が最小のインダクタンスとなり、その値が130nHとなる。なお、図6(b)でも、左側に片側の電流経路のインダクタンス、中央に全体の電流経路のインダクタンスを示している。図6(b)でも、上部(又は下部)電流経路が最大のインダクタンスとなり、その値が190nHとなる。図6(b)では、最小のインダクタンスと最大のインダクタンスとの差が60nHとなり、図6(a)の半分程度となる。そのため、スイッチング素子6x,6yをパネル2の対角に配置する場合には、インダクタンスのばらつきは小さくなり、パネル2内の放電特性が均一化し、輝度ムラを最小限に抑えることができる。   On the other hand, also in FIG. 6B, the current path in the center portion has the minimum inductance, and the value is 130 nH. 6B also shows the inductance of the current path on one side on the left side and the inductance of the entire current path on the center. Also in FIG. 6B, the upper (or lower) current path has the maximum inductance, and its value is 190 nH. In FIG. 6B, the difference between the minimum inductance and the maximum inductance is 60 nH, which is about half that of FIG. Therefore, when the switching elements 6x and 6y are arranged at the diagonal of the panel 2, the variation in inductance becomes small, the discharge characteristics in the panel 2 become uniform, and the luminance unevenness can be minimized.

上述において、インダクタンスのばらつきがPDPの表示品位に影響を与えると述べたが、まず、インダクタンスがどの程度、PDPの動作に影響を与えるのかについて以下に検討する。   In the above description, it has been described that the variation in inductance affects the display quality of the PDP. First, the extent to which the inductance affects the operation of the PDP will be examined below.

パネル2の大きさや電極部分での配線形状等により、電流経路のインダクタンスは異なることになる。そこで、電流経路のインダクタンスをパネル2の静電容量で規格化する。これにより、規格化された電流経路のインダクタンスは、パネル2の大きさや電極部分での配線形状等の影響を除去することができる。   The inductance of the current path varies depending on the size of the panel 2 and the wiring shape at the electrode portion. Therefore, the inductance of the current path is normalized by the capacitance of the panel 2. Thereby, the normalized inductance of the current path can eliminate the influence of the size of the panel 2 and the wiring shape at the electrode portion.

具体的には、X電極とY電極との間の静電容量は、電極面積あるいは電極の本数に比例する。従って、パネル2の静電容量は、パネル2の短手方向の大きさに比例することになる。一方、電流経路のインダクタンスは単純には、配線の幅に反比例する。従って、電流経路のインダクタンスとパネル2の静電容量との積算値は、配線の幅によらず一定となる。よって、この積算値、あるいはこの積算値を電極間の静電容量で割ったものを、電流経路のインダクタンスの規格化された指標として用いる。   Specifically, the capacitance between the X electrode and the Y electrode is proportional to the electrode area or the number of electrodes. Therefore, the capacitance of the panel 2 is proportional to the size of the panel 2 in the short direction. On the other hand, the inductance of the current path is simply inversely proportional to the width of the wiring. Therefore, the integrated value of the inductance of the current path and the capacitance of the panel 2 is constant regardless of the width of the wiring. Therefore, the integrated value or a value obtained by dividing the integrated value by the capacitance between the electrodes is used as a standardized index of the inductance of the current path.

図7は、パネル2の静電容量を100nFとし、電流経路のインダクタンスを変化させ、放電時の電圧降下がどの程度生じるのかを回路シミュレーションした結果である。PDPを全面点灯した場合(100%の表示面積を点灯した場合)と、PDPを部分的に点灯した場合(10%の表示面積を点灯した場合)について計算を行っている。なお、図7の横軸の下側は、規格化したインダクタンス値である、パネル2の静電容量100nFに対する電流経路のインダクタンス値を表し、単位を[nH×100nF]となる。一方、横軸の上側は、静電容量1nFに換算した電流経路のインダクタンス値を表し、単位を[μH×1nF]となる。なお、静電容量1nFに対する電流経路のインダクタンス値は、概ね、電極5本分に相当する静電容量に換算した値である。また、図7の縦軸は、放電時の電圧降下値を表し、単位は[V]である。   FIG. 7 shows the result of circuit simulation of how much the voltage drop during discharge occurs when the capacitance of the panel 2 is 100 nF and the inductance of the current path is changed. Calculation is performed for the case where the entire PDP is lit (when the display area of 100% is lit) and the case where the PDP is partially lit (when the display area of 10% is lit). The lower side of the horizontal axis in FIG. 7 represents the inductance value of the current path with respect to the capacitance of 100 nF of the panel 2, which is a normalized inductance value, and the unit is [nH × 100 nF]. On the other hand, the upper side of the horizontal axis represents the inductance value of the current path converted to a capacitance of 1 nF, and the unit is [μH × 1 nF]. Note that the inductance value of the current path with respect to the capacitance of 1 nF is generally a value converted into a capacitance corresponding to five electrodes. Moreover, the vertical axis | shaft of FIG. 7 represents the voltage drop value at the time of discharge, and a unit is [V].

図7を見ると、全面点灯した場合(黒丸表示)も、部分的に点灯した場合(白丸表示)も、電流経路のインダクタンスが2nH×100nF=2μH×1nFを越えたあたりから放電時の電圧降下が急激に大きくなり始める。5μH×1nF以上では、部分的に点灯した場合であっても20V以上の電圧降下を生じることになる。20V以上の電圧降下が放電時に起こると、PDPの表示上に問題が生じることになると考えられる。以上のことから、電流経路のインダクタンスは、5μH×1nF以下であることが望ましいと考えられる。   Referring to FIG. 7, the voltage drop at the time of discharge from when the inductance of the current path exceeds 2 nH × 100 nF = 2 μH × 1 nF, even when the entire surface is lit (black circle display) or partially lit (white circle display). Begins to grow rapidly. If it is 5 μH × 1 nF or more, a voltage drop of 20 V or more occurs even if it is partially lit. If a voltage drop of 20 V or more occurs at the time of discharge, it is considered that a problem occurs on the display of the PDP. From the above, it is considered that the inductance of the current path is desirably 5 μH × 1 nF or less.

上記の条件を一般化すると、パネル2の静電容量(非放電時)がCp[nF]である場合、個々の電流経路のインダクタンス[μH]を(5μH×1nF)/Cp[nF]以下にすることで、放電時の電圧降下によるPDPの表示上の問題を生じさせないようにすることができる。   Generalizing the above conditions, when the capacitance of panel 2 (when not discharged) is Cp [nF], the inductance [μH] of each current path is set to (5 μH × 1 nF) / Cp [nF] or less. By doing so, it is possible to prevent a problem in display of the PDP due to a voltage drop during discharge.

次に、電流経路間にどの程度のインダクタンス差が生じれば、パネル2内の放電特性が不均一化し、表示品位を低下させる程度の輝度ムラが生じるのかについて検討する。   Next, a study will be made as to how much inductance difference is generated between the current paths, causing non-uniform discharge characteristics in the panel 2 and luminance unevenness to the extent that the display quality is lowered.

図3に示したPDPでは、電流経路のインダクタンスは、経験的に1μH×1nF〜3μH×1nF程度であると考えられる。この場合に、個々の電流経路の間に1μH×1nF程度のインダクタンスのばらつきを生じると、図7からも分かるように放電時の電圧降下が個々の電流経路で大きく変化することになる。そのため、個々の電流経路の間で、放電特性が不均一化すると考えられる。以上のことから、個々の電流経路間におけるインダクタンスの差は、1μH×1nF以下であることが望ましいことが分かる。   In the PDP shown in FIG. 3, the inductance of the current path is empirically considered to be about 1 μH × 1 nF to 3 μH × 1 nF. In this case, if an inductance variation of about 1 μH × 1 nF occurs between the individual current paths, the voltage drop during discharge greatly changes in the individual current paths as can be seen from FIG. Therefore, it is considered that the discharge characteristics are non-uniform between the individual current paths. From the above, it can be seen that the difference in inductance between the individual current paths is preferably 1 μH × 1 nF or less.

上記の条件を一般化すると、パネル2の静電容量(非放電時)がCp[nF]である場合、電流経路間のインダクタンスの差[μH]を(1μH×1nF)/Cp[nF]以下にすることで、パネル2内の放電特性は均一化し、輝度ムラを最小限に抑えることができる。   Generalizing the above conditions, when the capacitance of panel 2 (when not discharged) is Cp [nF], the difference in inductance [μH] between current paths is (1 μH × 1 nF) / Cp [nF] or less. By doing so, the discharge characteristics in the panel 2 can be made uniform, and luminance unevenness can be minimized.

ちなみに、図6(a)で示したPDPでは、パネル2の静電容量が10nFであり、最小の電流経路のインダクタンスは40nH、最大の電流経路のインダクタンスは160nHである。よって、これらのインダクタンスの差は160nH×10nF(1.6μH×1nF)−40nH×10nF(0.4μH×1nF)=120nH×10nF(1.2μH×1nF)となる。つまり、図6(a)に示すPDPの場合、電流経路間のインダクタンスの差が1μH×1nFより大きく、パネル2内の放電特性が不均一化し、表示品位を低下させる程度の輝度ムラが生じる可能性があることが分かる。   Incidentally, in the PDP shown in FIG. 6A, the capacitance of the panel 2 is 10 nF, the inductance of the minimum current path is 40 nH, and the inductance of the maximum current path is 160 nH. Therefore, the difference between these inductances is 160 nH × 10 nF (1.6 μH × 1 nF) −40 nH × 10 nF (0.4 μH × 1 nF) = 120 nH × 10 nF (1.2 μH × 1 nF). That is, in the case of the PDP shown in FIG. 6A, the difference in inductance between the current paths is larger than 1 μH × 1 nF, the discharge characteristics in the panel 2 become non-uniform, and the brightness unevenness to the extent that the display quality is degraded may occur You can see that there is sex.

一方、図6(b)で示したPDPでは、パネル2の静電容量が10nFであり、最小の電流経路のインダクタンスは130nH、最大の電流経路のインダクタンスは190nHである。よって、これらのインダクタンスの差は190nH×10nF(1.9μH×1nF)−130nH×10nF(1.3μH×1nF)=60nH×10nF(0.6μH×1nF)となる。つまり、図6(b)に示すPDPの場合、電流経路間のインダクタンスの差が1μH×1nF以下となるため、パネル2内の放電特性は均一化し、輝度ムラを最小限に抑えることができる。なお、図6(b)に示すPDPは、最大の電流経路のインダクタンスが1.9μH×1nFであり、5μH×1nF以下となるため放電時の電圧降下によるPDPの表示上の問題は生じない。   On the other hand, in the PDP shown in FIG. 6B, the capacitance of the panel 2 is 10 nF, the inductance of the minimum current path is 130 nH, and the inductance of the maximum current path is 190 nH. Therefore, the difference between these inductances is 190 nH × 10 nF (1.9 μH × 1 nF) −130 nH × 10 nF (1.3 μH × 1 nF) = 60 nH × 10 nF (0.6 μH × 1 nF). That is, in the case of the PDP shown in FIG. 6B, since the difference in inductance between the current paths is 1 μH × 1 nF or less, the discharge characteristics in the panel 2 can be made uniform, and luminance unevenness can be minimized. Note that the PDP shown in FIG. 6B has a maximum current path inductance of 1.9 μH × 1 nF, which is 5 μH × 1 nF or less, so that there is no problem in display of the PDP due to a voltage drop during discharge.

上記では、電流経路のインダクタンスを低減させることについてのみに話を限定していたが、PDP全体の表示性能を考えた場合、インダクタンスを低くすることが必ずしも表示性能の向上に繋がらないことがある。例えば、PDPの発光効率は電流のピーク値に依存するため、ある程度の電流経路のインダクタンスを有するPDPの方が発光効率が高くなる場合がある。しかし、この場合であっても、輝度ムラを生じさせないためにも、電流経路のインダクタンスは画面全体で均一に大きくする必要がある。従って、本発明で述べた電流経路間でのインダクタンスの均一化手法は、上記の場合においても有効である。つまり、本発明の手法を用いて電流経路のインダクタンスを低減し、且つばらつきを低減し、改めて適当なインダクタンスを電流経路に付加すれば良い。   In the above description, the discussion has been limited only to reducing the inductance of the current path. However, considering the display performance of the entire PDP, lowering the inductance may not necessarily improve the display performance. For example, since the light emission efficiency of the PDP depends on the peak value of the current, the light emission efficiency may be higher in a PDP having a certain amount of current path inductance. However, even in this case, it is necessary to increase the inductance of the current path uniformly over the entire screen in order not to cause uneven brightness. Therefore, the method for equalizing the inductance between the current paths described in the present invention is also effective in the above case. In other words, the inductance of the current path is reduced by using the method of the present invention, variation is reduced, and an appropriate inductance is newly added to the current path.

なお、本実施の形態では、電流容量の大きい素子としてIGBTを用いているが、本発明はこれに限られず、電流容量が大きく(あるいはON電圧(ON抵抗)が小さく)、PDP等の表示装置の駆動に適した素子であれば良い。例えば、FETについても、チップを複数並列にしてモジュール化し、大電流を流せるようにしたFETモジュールなども同様に扱うことができる。また、各スイッチング素子がそれぞれ複数の素子(IGBT等)で構成される場合であっても、上記で説明した要件を個々の素子が満たせば、同様の効果を得ることができる。   In this embodiment, an IGBT is used as an element having a large current capacity. However, the present invention is not limited to this. The current capacity is large (or the ON voltage (ON resistance) is small), and a display device such as a PDP is used. Any element that is suitable for driving can be used. For example, an FET module in which a plurality of chips are modularized in parallel to allow a large current to flow can be handled in the same manner. Even if each switching element is composed of a plurality of elements (IGBT or the like), the same effect can be obtained if the individual elements satisfy the requirements described above.

以上のように、本実施の形態に記載の表示装置は、パネル2を構成する前面基板1f及び背面基板1bと、前面基板1f上において、前面基板1fの長手方向(横辺方向)に延設される複数のX電極3と、前面基板1f上において、長手方向(横辺方向)に延設され、X電極3と交互に配置される複数のY電極4と、複数のX電極3と接続され、X電極3に電流を供給する少なくとも1つのスイッチング素子6xと、複数のY電極4と接続され、Y電極4に電流を供給する少なくとも1つのスイッチング素子6yとを備え、前面基板1fの短手方向(縦辺方向)におけるスイッチング素子6xの位置が、短手方向(縦辺方向)におけるスイッチング素子6yの位置と異なり、さらに、上辺(一方の横辺)からスイッチング素子6xまでの距離が、下辺(他方の横辺)からスイッチング素子6yまでの距離と等しいので、表示特性が均一になるように駆動でき、表示品位の高い所望の画像を得ることができる。   As described above, the display device described in the present embodiment extends in the longitudinal direction (lateral direction) of the front substrate 1f on the front substrate 1f and the rear substrate 1b constituting the panel 2 and the front substrate 1f. A plurality of X electrodes 3, a plurality of Y electrodes 4 extending in the longitudinal direction (lateral direction) on the front substrate 1 f, and arranged alternately with the X electrodes 3, and connected to the plurality of X electrodes 3. The front substrate 1f is provided with at least one switching element 6x that supplies current to the X electrode 3 and at least one switching element 6y that is connected to the plurality of Y electrodes 4 and supplies current to the Y electrode 4. The position of the switching element 6x in the hand direction (longitudinal direction) is different from the position of the switching element 6y in the short direction (vertical direction), and the distance from the upper side (one horizontal side) to the switching element 6x. , Is equal from the lower side (the other horizontal side) and the distance to the switching element 6y, it can be driven so that the display characteristics become uniform, it is possible to obtain a high desired image display quality.

また、本実施の形態に係る表示装置では、表示装置がAC型のプラズマディスプレイであるので、パネル2内の放電特性が均一化し、輝度ムラを最小限に抑えることができる。   Further, in the display device according to the present embodiment, since the display device is an AC plasma display, the discharge characteristics in the panel 2 can be made uniform, and luminance unevenness can be minimized.

さらに、本実施の形態に係る表示装置では、スイッチング素子6x,6yは、IGBTであるので、十分な電流容量を確保でき、必要なスイッチング素子の数を減らすことができる。   Furthermore, in the display device according to the present embodiment, since the switching elements 6x and 6y are IGBTs, a sufficient current capacity can be secured and the number of necessary switching elements can be reduced.

(実施の形態2)
実施の形態1では、駆動回路14,15に含まれるスイッチング素子6x,6yについて説明したが、駆動回路14,15には、図2で説明したように他のスイッチング素子7x,7y,9x,9y,10x,10yを含んでいる。他のスイッチング素子7x,7y,9x,9y,10x,10yも、実施の形態1で説明した条件を満足するように配置される。しかし、物理的にスイッチング素子6x,6yと同じ位置には設けることができないため、スイッチング素子6x,6yの近傍に他のスイッチング素子7x,7y,9x,9y,10x,10yを設けることになる。そこで、本実施の形態では、スイッチング素子6x,6yとスイッチング素子7x,7y,9x,9y,10x,10yとの位置関係について説明する。
(Embodiment 2)
In the first embodiment, the switching elements 6x and 6y included in the drive circuits 14 and 15 have been described. However, the drive circuits 14 and 15 include other switching elements 7x, 7y, 9x, and 9y as described with reference to FIG. , 10x, 10y. Other switching elements 7x, 7y, 9x, 9y, 10x, and 10y are also arranged so as to satisfy the conditions described in the first embodiment. However, since it cannot be physically provided at the same position as the switching elements 6x and 6y, other switching elements 7x, 7y, 9x, 9y, 10x, and 10y are provided in the vicinity of the switching elements 6x and 6y. Therefore, in the present embodiment, the positional relationship between the switching elements 6x and 6y and the switching elements 7x, 7y, 9x, 9y, 10x, and 10y will be described.

図3に示すPDPでは、スイッチング素子6x,6yの位置を示したが、このスイッチング素子6x,6yは維持回路の上アームのスイッチング素子である。そのため、維持回路の下アームのスイッチング素子が、スイッチング素子6x,6yの近傍に設けられることになる。図8に、本実施の形態に係るPDPの平面図を示す。図8に示すPDPでは、パネル2の左上に、スイッチング素子6xとスイッチング素子7xとがパネル2の短手方向に並んで設けられている。また、パネル2の右下に、スイッチング素子6yとスイッチング素子7yとがパネル2の短手方向に並んで設けられている。なお、図8に示すPDPでは、スイッチング素子7xが、スイッチング素子6xより図中の上辺に近く,スイッチング素子7yが、スイッチング素子6yより図中の下辺に近くに設けられている。   In the PDP shown in FIG. 3, the positions of the switching elements 6x and 6y are shown. The switching elements 6x and 6y are switching elements of the upper arm of the sustain circuit. Therefore, the switching element of the lower arm of the sustain circuit is provided in the vicinity of the switching elements 6x and 6y. FIG. 8 shows a plan view of the PDP according to the present embodiment. In the PDP shown in FIG. 8, a switching element 6 x and a switching element 7 x are provided side by side in the short direction of the panel 2 at the upper left of the panel 2. Further, a switching element 6 y and a switching element 7 y are provided in the lower right side of the panel 2 side by side in the short direction of the panel 2. In the PDP shown in FIG. 8, the switching element 7x is provided closer to the upper side in the figure than the switching element 6x, and the switching element 7y is provided closer to the lower side in the figure than the switching element 6y.

そして、実施の形態1で示した条件である、パネル2の短手方向におけるスイッチング素子6xの位置が、パネル2の短手方向におけるスイッチング素子6yの位置と異なるように、スイッチング素子6x,6yの位置が調整されている。但し、パネル2の上辺からスイッチング素子6xまでの距離とパネル2の下辺からスイッチング素子6yまでの距離は同じになるように、スイッチング素子6x,6yの位置が調整されている。   The switching elements 6x and 6y, which are the conditions described in the first embodiment, are different from the positions of the switching elements 6y in the short direction of the panel 2 in the short direction. The position has been adjusted. However, the positions of the switching elements 6x and 6y are adjusted so that the distance from the upper side of the panel 2 to the switching element 6x is the same as the distance from the lower side of the panel 2 to the switching element 6y.

同様に、パネル2の短手方向におけるスイッチング素子7xの位置が、パネル2の短手方向におけるスイッチング素子7yの位置と異なるように、スイッチング素子7x,7yの位置も調整されている。但し、パネル2の上辺からスイッチング素子7xまでの距離とパネル2の下辺からスイッチング素子7yまでの距離が同じになるように、スイッチング素子7x,7yの位置も調整されている。   Similarly, the positions of the switching elements 7x and 7y are adjusted so that the position of the switching element 7x in the short direction of the panel 2 is different from the position of the switching element 7y in the short direction of the panel 2. However, the positions of the switching elements 7x and 7y are also adjusted so that the distance from the upper side of the panel 2 to the switching element 7x is the same as the distance from the lower side of the panel 2 to the switching element 7y.

スイッチング素子6xとスイッチング素子7xとの距離は、実装条件によりある程度離さなくてはならないが、できる限り近い距離に設けられる方が望ましい。スイッチング素子6yとスイッチング素子7yとの距離についても同様である。   The distance between the switching element 6x and the switching element 7x must be separated to some extent depending on the mounting conditions, but it is desirable that the distance be as close as possible. The same applies to the distance between the switching element 6y and the switching element 7y.

以上のように、図8に示すPDPのスイッチング素子6x,7xとスイッチング素子6y,7yとは、パネル2の中心に対して回転対称の位置に設けられることになる。これにより、パネル2の中央部に位置する電流経路のインダクタンスと、上部又は下部に位置する電流経路のインダクタンスとの差は小さくなり、電流経路間に生じるインダクタンスの差をパネル2の全体において小さく抑えることができる。   As described above, the switching elements 6 x and 7 x and the switching elements 6 y and 7 y of the PDP shown in FIG. 8 are provided at rotationally symmetric positions with respect to the center of the panel 2. As a result, the difference between the inductance of the current path located at the center of the panel 2 and the inductance of the current path located at the top or bottom is reduced, and the difference in inductance generated between the current paths is kept small throughout the panel 2. be able to.

図8では、スイッチング素子6xとスイッチング素子7xをパネル2の短手方向に沿って並べているが、スイッチング素子の配置はこれだけに限られない。例えば、図9に示すように、パネル2の左上に、スイッチング素子6xとスイッチング素子7xとをパネル2の長手方向に並べ、パネル2の右下に、スイッチング素子6yとスイッチング素子7yとをパネル2の長手方向に並べて設けても良い。   In FIG. 8, the switching element 6x and the switching element 7x are arranged along the short direction of the panel 2, but the arrangement of the switching elements is not limited to this. For example, as shown in FIG. 9, the switching element 6x and the switching element 7x are arranged in the longitudinal direction of the panel 2 on the upper left of the panel 2, and the switching element 6y and the switching element 7y are arranged on the lower right of the panel 2 in the panel 2. They may be provided side by side in the longitudinal direction.

なお、図9に示すPDPでは、スイッチング素子7xが、スイッチング素子6xより図中の左辺に近く,スイッチング素子7yが、スイッチング素子6yより図中の右辺に近くに設けられている。スイッチング素子6xとスイッチング素子7xとの距離、スイッチング素子6yとスイッチング素子7yとの距離は、できる限り近い距離にすることが望ましい。   In the PDP shown in FIG. 9, the switching element 7x is provided closer to the left side in the figure than the switching element 6x, and the switching element 7y is provided closer to the right side in the figure than the switching element 6y. The distance between the switching element 6x and the switching element 7x and the distance between the switching element 6y and the switching element 7y are preferably as close as possible.

図9に示すように、スイッチング素子6x,7x,6y,7yを配置しても、スイッチング素子6x,7xとスイッチング素子6y,7yとは、パネル2の中心に対して回転対称の位置に設けられることになり、図8で示したPDPと同様の効果が得られる。   As shown in FIG. 9, even if the switching elements 6x, 7x, 6y, 7y are arranged, the switching elements 6x, 7x and the switching elements 6y, 7y are provided at rotationally symmetric positions with respect to the center of the panel 2. Thus, the same effect as the PDP shown in FIG. 8 can be obtained.

次に、PDPの駆動回路には、図2で示したように維持回路だけではなく回収回路も含まれている。この回収回路のスイッチング素子9x,9y,10x,10yについても、従来はFETが複数個並列に設けられていた。維持回路と同様、例えばIGBTなどの電流容量の大きいスイッチング素子を用いることにより、回収回路の必要な性能を満足することができれば、回収回路についてもIGBTなどの電流容量の大きなスイッチング素子を用いることができる。複数のFETに代えてIGBTなどの電流容量の大きなスイッチング素子を1個用いることにより、回収回路に実装されるスイッチング素子の数を大幅に減らすことが可能となる。   Next, as shown in FIG. 2, the driving circuit of the PDP includes not only a maintenance circuit but also a recovery circuit. Conventionally, a plurality of FETs are provided in parallel for the switching elements 9x, 9y, 10x, and 10y of the recovery circuit. Similarly to the maintenance circuit, for example, if the required performance of the recovery circuit can be satisfied by using a switching element having a large current capacity such as an IGBT, a switching element having a large current capacity such as an IGBT may be used for the recovery circuit. it can. By using one switching element having a large current capacity such as IGBT instead of the plurality of FETs, the number of switching elements mounted on the recovery circuit can be greatly reduced.

維持回路については、表示に必要な電流をパネル2の維持電極に流す回路であるため、維持回路からパネル2までのインダクタンスのばらつきが表示特性に影響を与える。回収回路についても、維持回路と同様、表示に必要な電流をパネル2の維持電極に流す回路であるため、インダクタンスのばらつきにより表示特性に影響を与える。   Since the sustain circuit is a circuit for supplying a current necessary for display to the sustain electrode of the panel 2, variation in inductance from the sustain circuit to the panel 2 affects display characteristics. Similarly to the sustain circuit, the recovery circuit is a circuit that allows a current necessary for display to flow to the sustain electrode of the panel 2, and thus the display characteristics are affected by variations in inductance.

回収回路は、図2に示すようにリアクトル8、スイッチング素子9x,9y,10x,10y、コンデンサ11により構成される。パネル2からスイッチング素子9x,9y,10x,10y、コンデンサ11までの個々の電流経路間にインダクタンスのばらつきが生じれば、電源の損失を低減するために設けられた共振用のリアクトル8を含めた電流経路のインダクタンスについてもばらつきが生じることになる。電流経路のインダクタンスのばらつきは、回収回路の回収効率を変動させる。従って、回収回路のスイッチング素子9x,9y,10x,10yについても、上述した維持回路と同様の条件に基づいて配置を調整する必要がある。   As shown in FIG. 2, the recovery circuit includes a reactor 8, switching elements 9 x, 9 y, 10 x, 10 y and a capacitor 11. If there is a variation in inductance between the individual current paths from the panel 2 to the switching elements 9x, 9y, 10x, 10y and the capacitor 11, the resonance reactor 8 provided to reduce the power loss is included. Variations also occur in the inductance of the current path. Variation in the inductance of the current path fluctuates the recovery efficiency of the recovery circuit. Therefore, it is necessary to adjust the arrangement of the switching elements 9x, 9y, 10x, and 10y of the recovery circuit based on the same conditions as those of the maintenance circuit described above.

図10に示すPDPでは、パネル2の左上に、維持回路のスイッチング素子6x,7xと回収回路のスイッチング素子9x,10xが設けられている。スイッチング素子6xとスイッチング素子7x及びスイッチング素子9xとスイッチング素子10xは、パネル2の短手方向に並んで設けられている。なお、スイッチング素子7x及びスイッチング素子10xは、スイッチング素子6x及びスイッチング素子9xに比べて図中の上辺に近い位置に配置されている。そして、スイッチング素子9xはスイッチング素子6xと,スイッチング素子10xはスイッチング素子7xとそれぞれパネル2の長手方向に並ぶように設けられている。   In the PDP shown in FIG. 10, switching elements 6x and 7x of the sustain circuit and switching elements 9x and 10x of the recovery circuit are provided on the upper left of the panel 2. The switching element 6 x and the switching element 7 x and the switching element 9 x and the switching element 10 x are provided side by side in the short direction of the panel 2. The switching element 7x and the switching element 10x are arranged at a position closer to the upper side in the drawing than the switching element 6x and the switching element 9x. The switching element 9x and the switching element 10x are arranged in the longitudinal direction of the panel 2 and 6x, respectively.

一方、パネル2の右下に、維持回路のスイッチング素子6y,7yと回収回路のスイッチング素子9y,10yが設けられている。スイッチング素子6yとスイッチング素子7y及びスイッチング素子9yとスイッチング素子10yは、パネル2の短手方向に並んで設けられている。なお、スイッチング素子7y及びスイッチング素子10yは、スイッチング素子6y及びスイッチング素子9yに比べて図中の上辺に近い位置に配置されている。そして、スイッチング素子9yはスイッチング素子6yと,スイッチング素子10yはスイッチング素子7yとそれぞれパネル2の長手方向に並ぶように設けられている。   On the other hand, switching elements 6y and 7y of the sustain circuit and switching elements 9y and 10y of the recovery circuit are provided in the lower right of the panel 2. The switching element 6 y and the switching element 7 y and the switching element 9 y and the switching element 10 y are provided side by side in the short direction of the panel 2. In addition, the switching element 7y and the switching element 10y are arrange | positioned in the position near the upper side in a figure compared with the switching element 6y and the switching element 9y. The switching element 9y and the switching element 10y are arranged in the longitudinal direction of the panel 2 and 6y, respectively.

以上のように配置されたスイッチング素子6x,7x,9x,10x,6y,7y,9y,10yは、それぞれ実施の形態1で示した条件を満たしている。具体的には、パネル2の短手方向におけるスイッチング素子6x,9xの位置が、パネル2の短手方向におけるスイッチング素子6y,9yの位置と異なるように、スイッチング素子6x,6y,9x,9yの位置が調整されている。但し、パネル2の上辺からスイッチング素子6x,9xまでの距離とパネル2の下辺からスイッチング素子6y,9yまでの距離は同じになるように、スイッチング素子6x,6y,9x,9yの位置が調整されている。   The switching elements 6x, 7x, 9x, 10x, 6y, 7y, 9y, and 10y arranged as described above satisfy the conditions described in the first embodiment. Specifically, the positions of the switching elements 6x, 6y, 9x, 9y so that the positions of the switching elements 6x, 9x in the short direction of the panel 2 are different from the positions of the switching elements 6y, 9y in the short direction of the panel 2. The position has been adjusted. However, the positions of the switching elements 6x, 6y, 9x, 9y are adjusted so that the distance from the upper side of the panel 2 to the switching elements 6x, 9x is the same as the distance from the lower side of the panel 2 to the switching elements 6y, 9y. ing.

さらに、パネル2の短手方向におけるスイッチング素子7x,10xの位置が、パネル2の短手方向におけるスイッチング素子7y,10yの位置と異なるように、スイッチング素子7x,7y,10x,10yの位置も調整されている。但し、パネル2の上辺からスイッチング素子7x,10xまでの距離とパネル2の下辺からスイッチング素子7y,10yまでの距離は同じになるように、スイッチング素子7x,7y,10x,10yの位置も調整されている。   Further, the positions of the switching elements 7x, 7y, 10x, 10y are adjusted so that the positions of the switching elements 7x, 10x in the short direction of the panel 2 are different from the positions of the switching elements 7y, 10y in the short direction of the panel 2. Has been. However, the positions of the switching elements 7x, 7y, 10x and 10y are also adjusted so that the distance from the upper side of the panel 2 to the switching elements 7x and 10x is the same as the distance from the lower side of the panel 2 to the switching elements 7y and 10y. ing.

なお、スイッチング素子6x,7x,9x,10xの間の距離は、それぞれ実装条件によりある程度離さなくてはならないが、できる限り近い距離に設けられる方が望ましい。スイッチング素子6y,7y,9y,10yの間の距離についても同様である。   The distances between the switching elements 6x, 7x, 9x, and 10x must be separated to some extent depending on the mounting conditions, but it is desirable that the distances be as close as possible. The same applies to the distance between the switching elements 6y, 7y, 9y, 10y.

図10に示すように、スイッチング素子6x,7x,9x,10xとスイッチング素子6y,7y,9y,10yとは、パネル2の中心に対して回転対称の位置に設けられることになる。これにより、パネル2の中央部に位置する電流経路のインダクタンスと、上部又は下部に位置する電流経路のインダクタンスとの差は小さくなり、電流経路間に生じるインダクタンスの差をパネル2の全体において抑えることができる。   As shown in FIG. 10, the switching elements 6 x, 7 x, 9 x, and 10 x and the switching elements 6 y, 7 y, 9 y, and 10 y are provided at rotationally symmetric positions with respect to the center of the panel 2. As a result, the difference between the inductance of the current path located at the center of the panel 2 and the inductance of the current path located at the top or bottom is reduced, and the difference in inductance generated between the current paths is suppressed in the entire panel 2. Can do.

なお、スイッチング素子6x,7x,9x,10x及びスイッチング素子6y,7y,9y,10yの並び方は、図10に示されている場合に限られず、スイッチング素子6x,7x,9x,10xとスイッチング素子6y,7y,9y,10yとが、パネル2の中心に対して回転対称の位置に設けられていれば、どのような並びからでも良い。   The arrangement of the switching elements 6x, 7x, 9x, 10x and the switching elements 6y, 7y, 9y, 10y is not limited to the case shown in FIG. 10, and the switching elements 6x, 7x, 9x, 10x and the switching element 6y are arranged. , 7y, 9y, 10y may be arranged in any order as long as they are provided at rotationally symmetric positions with respect to the center of the panel 2.

以上のように本実施の形態に係る表示装置は、スイッチング素子6x,7x,9x,10xとスイッチング素子6y,7y,9y,10yが、前面基板1fと背面基板1bを貼り合わせたパネル2の中心に対して回転対称の位置に配置されているので、個々の電流経路間に生じるインピーダンスの差を抑えることができる。   As described above, in the display device according to the present embodiment, the switching elements 6x, 7x, 9x, 10x and the switching elements 6y, 7y, 9y, 10y are the center of the panel 2 in which the front substrate 1f and the rear substrate 1b are bonded together. Therefore, the impedance difference generated between the individual current paths can be suppressed.

(変形例)
次に、本実施の形態に係るPDPの変形例を示す。本変形例に係るPDPの駆動回路では、IGBTなどのスイッチング素子とドライバICなどを複数組み合わされて、1つのモジュール17に集積されている。このモジュール17には、IPM(Intelligent Power Module)と呼ばれる素子が使用される場合がある。このIPMを駆動回路に用いれば、実装する素子点数を削減することができるとともに、駆動回路の回路基板の面積を小さくすることができ、且つ実装コストを削減することができる。
(Modification)
Next, a modification of the PDP according to the present embodiment is shown. In the PDP drive circuit according to this modification, a plurality of switching elements such as IGBTs and driver ICs are combined and integrated in one module 17. In this module 17, an element called IPM (Intelligent Power Module) may be used. If this IPM is used for the drive circuit, the number of elements to be mounted can be reduced, the area of the circuit board of the drive circuit can be reduced, and the mounting cost can be reduced.

図11に、IPMのモジュール17x、17yを用いたPDPの平面図を示す。図11に示すPDPでは、スイッチング素子6x,7x,9x,10xの代わりにモジュール17x、スイッチング素子6y,7y,9y,10yの代わりにモジュール17yがそれぞれ設けられている。このように、スイッチング素子6x,7x,9x,10xやスイッチング素子6y,7y,9y,10yをモジュール17x、17yに集積することにより、スイッチング素子間の距離を大幅に近づけることができる。さらに、スイッチング素子間の距離を近づけたことでインダクタンスの影響を最小限に抑えることができ、且つスイッチング素子をモジュール化したことで素子点数の削減、回路基板の面積の縮小、実装コストの削減を実現することができる。   FIG. 11 shows a plan view of a PDP using IPM modules 17x and 17y. In the PDP shown in FIG. 11, a module 17x is provided instead of the switching elements 6x, 7x, 9x, and 10x, and a module 17y is provided instead of the switching elements 6y, 7y, 9y, and 10y. Thus, by integrating the switching elements 6x, 7x, 9x, and 10x and the switching elements 6y, 7y, 9y, and 10y in the modules 17x and 17y, the distance between the switching elements can be greatly reduced. Furthermore, the effect of inductance can be minimized by reducing the distance between the switching elements, and the number of elements can be reduced, the circuit board area can be reduced, and the mounting cost can be reduced by modularizing the switching elements. Can be realized.

なお、図11では、4つのスイッチング素子を1つのモジュールにしたが、これに限られず、2つのスイッチング素子を1つのモジュールにするなど、他のモジュール化の方法を用いても良い。   In FIG. 11, four switching elements are formed as one module. However, the present invention is not limited to this, and other modularization methods may be used, such as two switching elements as one module.

以上のように本変形例に記載の表示装置は、複数のスイッチング素子6x、7x、9x、10xと複数のスイッチング素子6y,7y,9y,10yを、それぞれ少なくとも1つのモジュール17x,17yにしたので、スイッチング素子6x、7x、9x、10x間やスイッチング素子6y、7y、9y、10y間の距離を大幅に近づけることでインダクタンスの影響を最小限に抑えることができ、且つ素子点数の削減、回路基板の面積の縮小、実装コストの削減を実現することができる。   As described above, in the display device described in this modification, the plurality of switching elements 6x, 7x, 9x, and 10x and the plurality of switching elements 6y, 7y, 9y, and 10y are at least one module 17x and 17y, respectively. The effect of inductance can be minimized by greatly reducing the distance between the switching elements 6x, 7x, 9x and 10x and between the switching elements 6y, 7y, 9y and 10y, and the number of elements can be reduced. The area can be reduced and the mounting cost can be reduced.

(実施の形態3)
図12(a)に、FETをスイッチング素子に用いたPDPの断面図、図12(b)に、FETをスイッチング素子に用いたPDPの斜視図をそれぞれ示す。図12(a)では、前面基板1fと背面基板1bとを貼り合わせたパネル2が背板13に固定支持されている。パネル2を支持する面の反対側に位置する背板13の面に、駆動回路が配置されている。
(Embodiment 3)
FIG. 12A shows a cross-sectional view of a PDP using an FET as a switching element, and FIG. 12B shows a perspective view of a PDP using an FET as a switching element. In FIG. 12A, the panel 2 in which the front substrate 1 f and the rear substrate 1 b are bonded together is fixedly supported on the back plate 13. A drive circuit is disposed on the surface of the back plate 13 located on the opposite side of the surface that supports the panel 2.

背景の技術等で説明したようにFETを維持回路及び回収回路に用いる場合、X電極及びY電極のそれぞれには、複数の維持回路及び回収回路が接続されることになる。図12(b)では、X電極及びY電極のそれぞれに、4つの維持回路及び回収回路回路が設けられている。1つの維持回路及び回収回路回路には、上下アームの維持回路用FET18と上下アームの回収回路用FET19が設けられている。なお、それぞれの回路用FET18と回収回路用FET19は、回路基板16上に実装されている。   When the FET is used for the sustain circuit and the recovery circuit as described in the background art, a plurality of sustain circuits and recovery circuits are connected to the X electrode and the Y electrode, respectively. In FIG. 12B, four sustain circuits and recovery circuit circuits are provided for each of the X electrode and the Y electrode. One maintenance circuit and recovery circuit circuit are provided with a maintenance circuit FET 18 for the upper and lower arms and a recovery circuit FET 19 for the upper and lower arms. Each circuit FET 18 and recovery circuit FET 19 are mounted on the circuit board 16.

図12(b)に示すPDPでは、維持回路用FET18が16個、回収回路用FET19が16個の計32個必要となる。なお、図12(b)では、駆動回路を模式的に示しているため、パネル2の大きさに対する駆動回路の大きさの比率が実際のPDPとは異なる。また、実際に配置される駆動回路の位置とは異なる位置に配置されている。   In the PDP shown in FIG. 12 (b), 16 sustain circuit FETs 18 and 16 recovery circuit FETs 19 are required, 32 in total. In FIG. 12B, since the drive circuit is schematically shown, the ratio of the size of the drive circuit to the size of the panel 2 is different from the actual PDP. Further, it is arranged at a position different from the position of the drive circuit actually arranged.

PDPの背板13は、パネル2を固定する役割や電流のリターンの経路を設け電流経路のインダクタンスを非常に小さくする役割を担っている。さらに、PDPの背板13は、パネル2の発熱を吸収し放熱するというパネル2の放熱板の役割も果たしている。一般的に、PDPの駆動に投入される電力の半分以上は、パネル2からの熱として放出される。そして、パネル2から放出される熱の大部分が背板13に流れるため、PDPの駆動時、背板13は、60℃〜70℃程度まで加熱されことになる。   The back plate 13 of the PDP has a role of fixing the panel 2 and a role of providing a current return path and extremely reducing the inductance of the current path. Further, the back plate 13 of the PDP also serves as a heat radiating plate of the panel 2 that absorbs heat generated by the panel 2 and dissipates heat. Generally, more than half of the electric power input to drive the PDP is released as heat from the panel 2. Since most of the heat released from the panel 2 flows to the back plate 13, the back plate 13 is heated to about 60 ° C. to 70 ° C. when the PDP is driven.

一方、PDPの駆動時、維持回路用FET18及び回収回路用FET19も、自身の発熱等により高温状態となると考えられる。しかし、この維持回路用FET18及び回収回路用FET19は、高温になるとON抵抗(ON電圧)が大きくなるという特性を有しているため、所望のON抵抗(ON電圧)が得られる程度に冷却する必要がある。そこで、PDPに実装される維持回路用FET18及び回収回路用FET19には、放熱機構が必須となり、各素子には空冷の放熱フィン20が取り付けられている。   On the other hand, when the PDP is driven, the sustain circuit FET 18 and the recovery circuit FET 19 are also considered to be in a high temperature state due to their own heat generation. However, since the sustain circuit FET 18 and the recovery circuit FET 19 have a characteristic that the ON resistance (ON voltage) increases when the temperature becomes high, the sustain circuit FET 18 and the recovery circuit FET 19 are cooled to obtain a desired ON resistance (ON voltage). There is a need. Therefore, a heat dissipation mechanism is essential for the sustain circuit FET 18 and the recovery circuit FET 19 mounted on the PDP, and air-cooling heat dissipation fins 20 are attached to each element.

この放熱フィン20は、維持回路用FET18及び回収回路用FET19を冷却するのに十分な放熱能力を必要とされるので、ある程度の大きさが必要となる。従って、維持回路用FET18、回収回路用FET19及び放熱フィン20を実装する回路基板16の大きさもおのずと大きくなる。なお、図12(a)では、上下アームの維持回路用FET18と上下アームの回収回路用FET19を含む1つのグループ対して1つの放熱フィン20が設けられている。   The radiating fins 20 are required to have a certain size because the radiating fins 20 are required to have a sufficient radiating capability to cool the sustain circuit FET 18 and the recovery circuit FET 19. Therefore, the size of the circuit board 16 on which the sustain circuit FET 18, the recovery circuit FET 19 and the heat radiation fin 20 are mounted is naturally increased. In FIG. 12A, one radiating fin 20 is provided for one group including the upper-arm maintenance circuit FET 18 and the upper-arm recovery circuit FET 19.

これに対し、図13(a)に、本実施の形態に係るPDPの断面図、図13(b)に、本実施の形態に係るPDPの斜視図をそれぞれ示す。図13(a)に示す駆動回路では、4つの上アームの維持回路用FET18が1つの維持回路用IGBT21に、4つの下アームの維持回路用FET18が1つの維持回路用IGBT21にそれぞれ置き換えられている。また、4つの上アームの回収回路用FET19が1つの回収回路用IGBT22に、4つの下アームの回収回路用FET19が1つの回収回路用IGBT22にそれぞれ置き換えられている。   On the other hand, FIG. 13A shows a cross-sectional view of the PDP according to the present embodiment, and FIG. 13B shows a perspective view of the PDP according to the present embodiment. In the drive circuit shown in FIG. 13A, the four upper arm sustain circuit FETs 18 are replaced with one sustain circuit IGBT 21, and the four lower arm sustain circuit FETs 18 are replaced with one sustain circuit IGBT 21. Yes. Further, the four recovery circuit FETs 19 in the upper arm are replaced with one recovery circuit IGBT 22, and the four recovery circuit FETs 19 in the lower arm are replaced with one recovery circuit IGBT 22.

さらに、置き換えられた2つの維持回路用IGBT21と2つの回収回路用IGBT22が1つのモジュール23を構成している。図13(a)では、断面図の関係上、維持回路用IGBT21及び回収回路用IGBT22はそれぞれ1個ずつ図示されているが、紙面に対して垂直な方向に、別の維持回路用IGBT21及び回収回路用IGBT22がそれぞれ1個ずつ設けられている。   Further, the two replaced maintenance circuit IGBTs 21 and the two recovery circuit IGBTs 22 constitute one module 23. In FIG. 13A, one sustain circuit IGBT 21 and one recovery circuit IGBT 22 are shown in the figure because of the cross-sectional view, but another sustain circuit IGBT 21 and recovery circuit are arranged in a direction perpendicular to the paper surface. One circuit IGBT 22 is provided for each circuit.

図13(b)では、回路基板16にモジュール23が実装された駆動回路が、背板13上に2個設けられており、X電極及びY電極にそれぞれ接続される。なお、図13(b)では、駆動回路を模式的に示しているためパネル2の大きさに対する駆動回路の大きさの比が、実際のPDPとは異なる。   In FIG. 13B, two drive circuits each having the module 23 mounted on the circuit board 16 are provided on the back plate 13 and connected to the X electrode and the Y electrode, respectively. In FIG. 13B, since the drive circuit is schematically shown, the ratio of the size of the drive circuit to the size of the panel 2 is different from that of an actual PDP.

本実施の形態に係る駆動回路では、モジュール23にFETではなくIGBTが用いられているため、モジュール23の動作温度を非常に高くすることができる。これは、FETが温度上昇に従って素子のON抵抗(ON電圧)が高くなるという特性を有するのに対して、IGBTは、温度が高くなっても素子のON電圧(ON抵抗)があまり変化しないという特性を有しているからである。素子のON電圧(ON抵抗)が大きくなるとパネル2の表示特性にも影響を与えてしまう。このため、IGBTを駆動回路に用いれば、素子が破壊しない程度の温度であればPDPに駆動温度を上げることができる。従って、本実施の形態に係る駆動回路では、モジュール23の設計温度をかなり高い温度まで上げることができる。   In the drive circuit according to the present embodiment, since the IGBT is used for the module 23 instead of the FET, the operating temperature of the module 23 can be extremely increased. This has the characteristic that the ON resistance (ON voltage) of the element increases as the temperature rises, whereas the IGBT does not change much the ON voltage (ON resistance) of the element even when the temperature increases. This is because it has characteristics. When the ON voltage (ON resistance) of the element increases, the display characteristics of the panel 2 are also affected. For this reason, if the IGBT is used in the drive circuit, the drive temperature can be increased to the PDP as long as the temperature does not destroy the element. Therefore, in the drive circuit according to the present embodiment, the design temperature of the module 23 can be raised to a considerably high temperature.

また、FETの場合、冷却する必要性から放熱フィン20が必要であったが、IGBTの場合、高い温度で動作しても表示特性に影響が出にくいため、冷却の必要性が低く大型の放熱フィンで放熱する必要がない。そこで、本実施の形態に係る駆動回路では、回路基板16に実装するモジュール23を背板13と接触させ、背板13により放熱を行う構成としている。なお、背板13は、金属の一枚板である。   Further, in the case of FET, the heat radiation fin 20 is necessary because of the necessity of cooling. However, in the case of IGBT, the display characteristics are hardly affected even when operated at a high temperature. There is no need to dissipate heat with fins. Therefore, in the drive circuit according to the present embodiment, the module 23 mounted on the circuit board 16 is brought into contact with the back plate 13 and heat is radiated by the back plate 13. The back plate 13 is a single metal plate.

上述のようにPDPの背板13は、動作時60℃〜70℃程度の温度になっている。また、PDPのパネル2が放出する熱量に対して、駆動回路のモジュール23(IGBT)が放熱する熱量は十分に小さいと考えられる。そのため、モジュール23からの熱を背板13に放熱しても背板13の温度はほとんど変化しないと考えられる。これによってモジュール23は、70℃程度の一定温度に保たれ、モジュール23内のIGBTの部分でも100℃前後に保たれる。IGBTを100℃前後で駆動しても、PDPの表示特性に影響を与えることはなく、破損することもない。   As described above, the back plate 13 of the PDP is at a temperature of about 60 ° C. to 70 ° C. during operation. Further, it is considered that the amount of heat radiated by the module 23 (IGBT) of the drive circuit is sufficiently small with respect to the amount of heat released by the panel 2 of the PDP. Therefore, it is considered that the temperature of the back plate 13 hardly changes even if the heat from the module 23 is radiated to the back plate 13. As a result, the module 23 is maintained at a constant temperature of about 70 ° C., and the IGBT portion in the module 23 is also maintained at around 100 ° C. Even if the IGBT is driven at around 100 ° C., the display characteristics of the PDP are not affected and the IGBT is not damaged.

図13(a)では、モジュール23が回路基板に実装されている面と反対側の面で、背板13と接触し接合している。この接合部分は、熱伝達を良する必要があるため、例えば熱伝達グリスを用いるなどの工夫が必要になる場合がある。図13(a)に示す駆動回路では、放熱フィン20が不要となる。なお、モジュール23と背板13とは必ずしも接合する必要はなく、モジュール23から背板13へ熱伝導が生じれば良い。また、本発明では、維持回路用IGBT21及び回収回路用IGBT22をモジュール23のように集積せずに、個々背板13と接触し接合する構成でも良い。   In FIG. 13A, the module 23 is in contact with and joined to the back plate 13 on the surface opposite to the surface mounted on the circuit board. Since this joined portion needs to improve heat transfer, it may be necessary to devise, for example, using heat transfer grease. In the drive circuit shown in FIG. 13A, the radiation fin 20 is not necessary. The module 23 and the back plate 13 do not necessarily have to be joined, and it is sufficient that heat conduction occurs from the module 23 to the back plate 13. In the present invention, the sustain circuit IGBT 21 and the recovery circuit IGBT 22 may be in contact with and joined to the individual back plate 13 without being integrated like the module 23.

以上のように、本実施の形態に係る駆動回路では、パネル2に電流を供給する維持回路用IGBT21及び回収回路用IGBT22と、維持回路用IGBT21及び回収回路用IGBT22を実装する回路基板16とを備え、維持回路用IGBT21及び回収回路用IGBT22は、回路基板16に実装される面と反対側の面を、パネル2を支持する背板13に接触しているので、放熱フィン20が不要となり、部品のコスト、実装コストや回路基板16の面積などが大幅に削減することができる。さらに、本実施の形態に係る駆動回路では、放熱フィン20が不要となったことで、駆動回路の高さ方向を大幅に小さくすることができ、従来の駆動回路では実現できなかった薄型のPDP装置が可能となる。   As described above, in the drive circuit according to the present embodiment, the sustain circuit IGBT 21 and the recovery circuit IGBT 22 that supply current to the panel 2, and the circuit board 16 on which the sustain circuit IGBT 21 and the recovery circuit IGBT 22 are mounted. Provided, the sustain circuit IGBT 21 and the recovery circuit IGBT 22 are in contact with the back plate 13 supporting the panel 2 on the surface opposite to the surface mounted on the circuit board 16, so that the radiation fins 20 are not required. The cost of components, the mounting cost, the area of the circuit board 16 and the like can be greatly reduced. Furthermore, in the drive circuit according to the present embodiment, since the heat dissipating fins 20 are not necessary, the height direction of the drive circuit can be significantly reduced, and a thin PDP that cannot be realized by a conventional drive circuit. The device becomes possible.

また、本実施の形態に係る駆動回路では、複数のIGBTを1つのモジュール23に集積することにより、大幅に素子を削減することが可能となり、素子のコスト、実装コストや回路基板16の面積などが大幅に削減することができる。   Further, in the drive circuit according to the present embodiment, by integrating a plurality of IGBTs in one module 23, it is possible to greatly reduce the number of elements, and the cost of the elements, the mounting cost, the area of the circuit board 16, etc. Can be greatly reduced.

なお、本実施の形態に係る駆動回路では、スイッチング素子にIGBTを用いているが、本発明はこれに限られず、FETと比較して、高温でも低損失な動作が可能な素子であれば適用可能である。例えば、IGBTに代えてSiCデバイスなどを用いることが可能であると考えられる。   In the drive circuit according to the present embodiment, an IGBT is used as a switching element. However, the present invention is not limited to this, and any element can be used as long as it can operate at a low loss even at a high temperature as compared with an FET. Is possible. For example, it is considered that a SiC device or the like can be used instead of the IGBT.

(実施の形態4)
図14に、本実施の形態に係るPDPの斜視図を示す。図14は、PDPの裏面(表示面の反対側の面)の斜視図である。図14に示すPDPでは、前面基板1fと背面基板1bとを貼り合わせたパネル2と、パネル2の裏面を固定し支持する背板13と、背板13上に配置される駆動回路14,15により構成されている。駆動回路14は、X電極に接続され、駆動回路15は、Y電極に接続されている。
(Embodiment 4)
FIG. 14 is a perspective view of the PDP according to the present embodiment. FIG. 14 is a perspective view of the back surface (surface opposite to the display surface) of the PDP. In the PDP shown in FIG. 14, the panel 2 in which the front substrate 1 f and the rear substrate 1 b are bonded together, the back plate 13 that fixes and supports the back surface of the panel 2, and the drive circuits 14 and 15 disposed on the back plate 13. It is comprised by. The drive circuit 14 is connected to the X electrode, and the drive circuit 15 is connected to the Y electrode.

この駆動回路14,15は、回路基板16にモジュール23が実装されている。そして、モジュール23は、回路基板16に実装されている面と反対側の面で背板13と接触し接合している。なお、モジュール23は、実施の形態3で説明したように、複数の維持回路用IGBT21や回収回路用IGBT22を含んでいる。   In the drive circuits 14 and 15, a module 23 is mounted on a circuit board 16. The module 23 is in contact with and joined to the back plate 13 on the surface opposite to the surface mounted on the circuit board 16. The module 23 includes a plurality of sustain circuit IGBTs 21 and recovery circuit IGBTs 22 as described in the third embodiment.

また、本実施の形態に係るPDPでは、駆動回路14,15がパネル2の長手方向の両端にそれぞれ設けられている。駆動回路14は、X電極を駆動し、駆動回路15はY電極を駆動している。そして、パネル2の短手方向における駆動回路14に実装されるモジュール23の位置は、パネル2の短手方向における駆動回路15に実装されるモジュール23の位置と異なっている。つまり、図14に示すPDPでは、駆動回路14に実装されるモジュール23部分と、駆動回路15に実装されるモジュール23部分とがパネル2の対角に位置するように実装されている。   In the PDP according to the present embodiment, the drive circuits 14 and 15 are provided at both ends of the panel 2 in the longitudinal direction. The drive circuit 14 drives the X electrode, and the drive circuit 15 drives the Y electrode. The position of the module 23 mounted on the drive circuit 14 in the short direction of the panel 2 is different from the position of the module 23 mounted on the drive circuit 15 in the short direction of the panel 2. That is, in the PDP shown in FIG. 14, the module 23 portion mounted on the drive circuit 14 and the module 23 portion mounted on the drive circuit 15 are mounted so as to be located on the diagonal of the panel 2.

本実施の形態に係るPDPは、実施の形態1や実施の形態2で述べたPDPの構成に、実施の形態3で述べた駆動回路の構成を組み合わせた関係である。なお、図14では、パネル2、背板13、モジュール23及び回路基板16のみを示したが、実際のPDP装置では、回路基板16上に他の駆動回路用の素子やコンデンサ、その他の書き込み用などの回路基板、映像信号処理用の回路基板、電源回路などが設けられている。   The PDP according to the present embodiment has a relationship in which the configuration of the driving circuit described in the third embodiment is combined with the configuration of the PDP described in the first and second embodiments. In FIG. 14, only the panel 2, the back plate 13, the module 23, and the circuit board 16 are shown. However, in an actual PDP device, other elements and capacitors for driving circuits and other writing circuits are provided on the circuit board 16. Circuit boards for image signal processing, circuit boards for processing video signals, power supply circuits, and the like.

以上のように、本実施の形態に係る表示装置は、パネル2を支持する背板13をさらに備え、維持回路用IGBT21や回収回路用IGBT22を含むモジュール23は、回路基板16に実装されている面と反対側の面(一方の面)を背板13に接触させているので、表示特性を均一にするように駆動でき、所望の画像を得ることができるとともに、放熱フィン20が不要となるので、更なる薄型の表示装置を提供することができる。   As described above, the display device according to the present embodiment further includes the back plate 13 that supports the panel 2, and the module 23 including the sustain circuit IGBT 21 and the recovery circuit IGBT 22 is mounted on the circuit board 16. Since the surface opposite to the surface (one surface) is in contact with the back plate 13, it can be driven to make the display characteristics uniform, a desired image can be obtained, and the radiation fin 20 is not required. Therefore, a further thin display device can be provided.

なお、本発明では、維持回路用IGBT21及び回収回路用IGBT22をモジュール23のように集積せずに、個々背板13と接触し接合する構成でも良い。   In the present invention, the sustain circuit IGBT 21 and the recovery circuit IGBT 22 may be in contact with and joined to the individual back plate 13 without being integrated like the module 23.

(実施の形態5)
PDPの発光はガスの放電を利用しており、放電特性はガス温度に依存する。従って、PDPの表示特性はパネル2の温度にも依存することになる。図14に示すPDPのようにモジュール23を実装した場合、パネル2の対角の位置に発熱源となるモジュール23が背板13を介して存在することになる。このため、背板13の温度分布には不均一な部分が発生する可能性がある。背板13の温度分布が不均一になると、背板13に支持されているパネル2の温度分布も不均一となり、PDPの表示特性に少なからぬ影響を与えると考えられる。
(Embodiment 5)
The light emission of PDP uses gas discharge, and the discharge characteristics depend on the gas temperature. Accordingly, the display characteristics of the PDP also depend on the temperature of the panel 2. When the module 23 is mounted as in the PDP shown in FIG. 14, the module 23 serving as a heat source exists at a diagonal position of the panel 2 through the back plate 13. For this reason, a non-uniform portion may occur in the temperature distribution of the back plate 13. If the temperature distribution of the back plate 13 becomes non-uniform, the temperature distribution of the panel 2 supported by the back plate 13 also becomes non-uniform, which is considered to have a considerable influence on the display characteristics of the PDP.

そこで、上記の影響を避けるために、背板13の構造を、単にパネル2の支持することのみの面から設計するのではなく、均一な温度分布となるように設計する必要がある。つまり、図14に示すPDPのように局所的に存在する発熱源(モジュール23)からの熱の流入が存在する場合、しかるべき熱構造設計を行いパネル2の温度分布をできるだけ均一に保つことができる手段を背板13に備える必要がある。このパネル2の温度分布を均一化させる手段として、具体的には、モジュール23と接触している部分の背板13とパネル2との間に熱伝導率が他の部分に比較して悪くなるように、モジュール23と接触している部分の背板13に断熱材24等を設ける手段が考えられる(図15(a))。または、モジュール23と接触している部分から流入する熱を周囲に逃がしやすくするために、モジュール23と接触している部分の背板13を厚くした部分25を設ける手段が考えられる(図15(b))。または、背板13面内の熱伝達を制御して、パネル2の温度分布を均一化するために背板13に故意にスリット26などを入れる手段が考えられる(図15(c))。   Therefore, in order to avoid the above influence, it is necessary to design the structure of the back plate 13 so as to have a uniform temperature distribution, not simply from the aspect of supporting the panel 2 alone. That is, when there is an inflow of heat from a heat source (module 23) that exists locally as in the PDP shown in FIG. 14, an appropriate thermal structure design is performed to keep the temperature distribution of the panel 2 as uniform as possible. It is necessary to provide the back plate 13 with possible means. As a means for making the temperature distribution of the panel 2 uniform, specifically, the thermal conductivity between the back plate 13 of the part in contact with the module 23 and the panel 2 is worse than that of the other part. In this way, a means for providing a heat insulating material 24 or the like on the back plate 13 in a portion in contact with the module 23 is conceivable (FIG. 15A). Alternatively, in order to easily release the heat flowing in from the portion in contact with the module 23 to the surroundings, a means for providing a portion 25 in which the back plate 13 of the portion in contact with the module 23 is thickened can be considered (FIG. 15 ( b)). Alternatively, a means for intentionally inserting a slit 26 or the like in the back plate 13 in order to make the temperature distribution of the panel 2 uniform by controlling the heat transfer in the surface of the back plate 13 can be considered (FIG. 15C).

以上のように、本実施の形態に係る表示装置では、背板13が、パネル2の温度分布を均一に保つための手段を備えているので、表示特性を均一にすることができ、表示品位の高い画像を得ることができる。   As described above, in the display device according to the present embodiment, the back plate 13 includes means for keeping the temperature distribution of the panel 2 uniform, so that the display characteristics can be made uniform and display quality can be improved. High image quality can be obtained.

(実施の形態6)
図14に示すPDPのようにモジュール23を実装した場合、パネル2の対角の位置に発熱源となるモジュール23が背板13を介して存在することで、パネル2の温度分布が不均一になる。パネル2の温度分布が不均一になれば、PDPの表示特性に少なからぬ影響を与えると考えられる。そこで、実施の形態5では、しかるべき熱構造設計を行い温度分布をできるだけ均一に保つことができる手段を背板13に備えることとした。
(Embodiment 6)
When the module 23 is mounted as in the PDP shown in FIG. 14, the temperature distribution of the panel 2 is non-uniform because the module 23 serving as a heat source exists at the diagonal position of the panel 2 through the back plate 13. Become. If the temperature distribution of the panel 2 becomes non-uniform, it is considered that the display characteristics of the PDP are considerably affected. Therefore, in the fifth embodiment, the back plate 13 is provided with means capable of designing an appropriate thermal structure and keeping the temperature distribution as uniform as possible.

しかし、背板13に上記の手段を設けても表示特性に差が現れない程度にパネル2の温度分布を均一化できない場合も考えられる。この場合に、本実施の形態に係るPDPでは、駆動あるいは映像信号に補正をかけ、表示特性に差が現れないように駆動することが考えられる。   However, there may be a case where the temperature distribution of the panel 2 cannot be made uniform to the extent that no difference in display characteristics appears even if the above-described means is provided on the back plate 13. In this case, in the PDP according to the present embodiment, it is conceivable to drive or correct the video signal so that no difference appears in the display characteristics.

通常、パネル2の温度分布は、駆動中はきわめて一定である。そのため、パネル2の温度分布及びパネル2の温度分布に伴うPDPの輝度変化が既知であれば、輝度変化する部分の駆動あるいは映像信号を補正することが可能となる。駆動あるいは映像信号の補正は、駆動回路内に補正制御部を設けることで行うことができる。この補正制御部では、既知の温度分布に基づいて、表示前の駆動あるいは映像信号を補正することで、パネル2の温度分布による表示特性への影響をソフトウェア的にキャンセルして、表示品位の高い画像を得ることができる。   Usually, the temperature distribution of the panel 2 is very constant during driving. For this reason, if the temperature distribution of the panel 2 and the luminance change of the PDP accompanying the temperature distribution of the panel 2 are known, it is possible to drive the portion where the luminance changes or to correct the video signal. Driving or video signal correction can be performed by providing a correction controller in the driving circuit. In this correction control unit, the influence on the display characteristics due to the temperature distribution of the panel 2 is canceled by software by correcting the drive or video signal before display based on the known temperature distribution, and the display quality is high. An image can be obtained.

なお、パネル2の温度分布は、パネル2自体の温度にも依存すると考えられるので、パネル2自体の温度をモニタしながら、この温度に基づいて最適な補正を行うことも考えられる。例えば、駆動開始直後のパネル2自体の温度は低いので、この温度を考慮してパネル2の温度分布による表示特性への影響をキャンセルする駆動あるいは映像信号に補正する。この補正により、表示を最適に維持することができる。また、本実施の形態で説明した駆動あるいは映像信号の補正のみで、表示品位の高い画像を得ることができるのであれば、実施の形態5で説明した、背板13にパネル2の温度分布を均一化させる手段を設ける必要はない。   Since the temperature distribution of the panel 2 is considered to depend on the temperature of the panel 2 itself, it is also possible to perform optimum correction based on this temperature while monitoring the temperature of the panel 2 itself. For example, since the temperature of the panel 2 itself immediately after the start of driving is low, this temperature is taken into consideration and the driving or video signal is corrected to cancel the influence on the display characteristics due to the temperature distribution of the panel 2. By this correction, the display can be maintained optimally. In addition, if an image with high display quality can be obtained only by driving or correcting video signals described in the present embodiment, the temperature distribution of the panel 2 on the back plate 13 described in the fifth embodiment is displayed. There is no need to provide a uniform means.

以上のように本実施の形態に係る表示装置は、パネル2の温度分布に基づき、維持回路用IGBT21や回収回路用IGBT22に供給する電流を補正する補正制御部をさらに備えるので、パネル2の温度分布による影響をキャンセルし、表示品位の高い画像を得ることができる。   As described above, the display device according to the present embodiment further includes the correction control unit that corrects the current supplied to the sustaining circuit IGBT 21 and the recovery circuit IGBT 22 based on the temperature distribution of the panel 2. The influence of the distribution can be canceled and an image with high display quality can be obtained.

なお、実施の形態1から実施の形態6までの記載では、表示装置としてPDPを例として説明したが、本発明はPDPに限定されるものではない。PDP以外にも、ある程度大きな面積(あるいは体積)に素子が分布しており、これらをできるだけ均一に駆動する必要があるような装置であれば本発明が適用できると考えられる。特に、各素子が比較的大きなパルス電流で駆動される場合で、素子が容量性負荷であれば、駆動回路としてハーフブリッジ回路と電力回収回路を組み合わせた図2のような回路構成を用いることができ、本発明の内容を適用することができる。このような装置として、無機ELパネルなどが考えられる。   In the description from the first embodiment to the sixth embodiment, the PDP is described as an example of the display device. However, the present invention is not limited to the PDP. In addition to the PDP, it is considered that the present invention can be applied to any device in which elements are distributed over a relatively large area (or volume) and it is necessary to drive them as uniformly as possible. In particular, when each element is driven with a relatively large pulse current and the element is a capacitive load, it is possible to use a circuit configuration as shown in FIG. 2 that combines a half-bridge circuit and a power recovery circuit as a drive circuit. The contents of the present invention can be applied. As such an apparatus, an inorganic EL panel or the like can be considered.

本発明の実施の形態1に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 1 of this invention. 本発明の実施の形態1に係る表示装置の回路図である。1 is a circuit diagram of a display device according to Embodiment 1 of the present invention. 本発明の実施の形態1に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 1 of this invention. 一般的な表示装置の平面図である。It is a top view of a general display apparatus. 本発明の実施の形態1に係る表示装置の断面図である。It is sectional drawing of the display apparatus which concerns on Embodiment 1 of this invention. 本発明の実施の形態1に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 1 of this invention. 電流経路のインダクタンスと放電時の電圧降下との関係を示した図である。It is the figure which showed the relationship between the inductance of a current path, and the voltage drop at the time of discharge. 本発明の実施の形態2に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 2 of this invention. 本発明の実施の形態2に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 2 of this invention. 本発明の実施の形態2に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 2 of this invention. 本発明の実施の形態2に係る表示装置の平面図である。It is a top view of the display apparatus which concerns on Embodiment 2 of this invention. 一般的な表示装置の断面図及び斜視図である。It is sectional drawing and a perspective view of a general display apparatus. 本発明の実施の形態3に係る表示装置の断面図及び斜視図である。It is sectional drawing and the perspective view of the display apparatus which concern on Embodiment 3 of this invention. 本発明の実施の形態4に係る表示装置の斜視図である。It is a perspective view of the display apparatus which concerns on Embodiment 4 of this invention. 本発明の実施の形態5に係る表示装置の一部の断面図である。It is a partial cross section figure of the display apparatus which concerns on Embodiment 5 of this invention.

符号の説明Explanation of symbols

1f 前面基板、1b 背面基板、2 パネル、3 X電極、4 Y電極、5 容量、6x,6y,7x,7y,9x,9y,10x,10y スイッチング素子、8x,8y リアクトル、11x,11y コンデンサ、12 配線、13 背板、14,15 駆動回路、16 回路基板、17,23 モジュール、18 維持回路用FET、19 回収回路用FET、20 放熱フィン、21 維持回路用IGBT、22 回収回路用IGBT、24 断熱材、25 厚くした部分、26 スリット。
1f Front substrate, 1b Rear substrate, 2 panel, 3 X electrode, 4 Y electrode, 5 capacitance, 6x, 6y, 7x, 7y, 9x, 9y, 10x, 10y switching element, 8x, 8y reactor, 11x, 11y capacitor, 12 Wiring, 13 Back plate, 14, 15 Drive circuit, 16 Circuit board, 17, 23 Module, 18 Maintenance circuit FET, 19 Recovery circuit FET, 20 Radiation fin, 21 Maintenance circuit IGBT, 22 Recovery circuit IGBT, 24 insulation, 25 thickened parts, 26 slits.

Claims (13)

パネルを構成する基板と、
前記基板上において、前記基板の横辺方向に延設される複数の第1の電極と、
前記基板上において、前記横辺方向に延設され、前記第1の電極と交互に配置される複数の第2の電極と、
複数の前記第1の電極と接続され、前記第1の電極に電流を供給する少なくとも1つの第1のスイッチング素子と、
複数の前記第2の電極と接続され、前記第2の電極に電流を供給する少なくとも1つの第2のスイッチング素子とを備え、
前記基板の縦辺方向における前記第1のスイッチング素子の位置は、前記縦辺方向における前記第2のスイッチング素子の位置と異なることを特徴とする、表示装置。
A substrate constituting the panel;
On the substrate, a plurality of first electrodes extending in the lateral direction of the substrate;
A plurality of second electrodes extending in the lateral direction on the substrate and arranged alternately with the first electrodes;
At least one first switching element connected to a plurality of the first electrodes and supplying a current to the first electrodes;
Comprising at least one second switching element connected to a plurality of the second electrodes and supplying a current to the second electrodes;
The position of the said 1st switching element in the vertical side direction of the said board | substrate differs from the position of the said 2nd switching element in the said vertical side direction, The display apparatus characterized by the above-mentioned.
請求項1に記載の表示装置であって、
前記基板の第1の横辺から前記第1のスイッチング素子までの距離は、前記第1の横辺と対向する前記基板の第2の横辺から前記第2のスイッチング素子までの距離と等しいことを特徴とする、表示装置。
The display device according to claim 1,
The distance from the first lateral side of the substrate to the first switching element is equal to the distance from the second lateral side of the substrate facing the first lateral side to the second switching element. A display device.
請求項1に記載の表示装置であって、
前記第1のスイッチング素子と前記第2のスイッチング素子は、前記基板の中心に対して回転対称の位置に配置されることを特徴とする表示装置。
The display device according to claim 1,
The display device, wherein the first switching element and the second switching element are disposed at rotationally symmetric positions with respect to a center of the substrate.
請求項1乃至請求項3のいずれかに記載の表示装置であって、
複数の前記第1のスイッチング素子と複数の前記第2のスイッチング素子を、それぞれ少なくとも1つのモジュールに集積したことを特徴とする表示装置。
A display device according to any one of claims 1 to 3,
A display device, wherein a plurality of the first switching elements and a plurality of the second switching elements are each integrated in at least one module.
請求項1乃至請求項4のいずれかに記載の表示装置であって、
前記表示装置はAC型のプラズマディスプレイであることを特徴とする表示装置。
A display device according to any one of claims 1 to 4,
The display device is an AC type plasma display.
請求項1乃至請求項5のいずれかに記載の表示装置であって、
前記第1及び第2のスイッチング素子は、IGBTであることを特徴とする表示装置。
A display device according to any one of claims 1 to 5,
The display device, wherein the first and second switching elements are IGBTs.
請求項5に記載の表示装置であって、
前記第1の電極と前記第2の電極との間の静電容量をCp[nF]とすると、
前記第1及び第2の電極と前記第1及び第2のスイッチング素子とを経由する電流経路において、個々のインダクタンスの差が(1μH×1nF)/Cp以下であることを特徴とする表示装置。
The display device according to claim 5,
When the capacitance between the first electrode and the second electrode is Cp [nF],
In the current path passing through the first and second electrodes and the first and second switching elements, a difference in individual inductance is (1 μH × 1 nF) / Cp or less.
請求項5又は請求項7に記載の表示装置であって、
前記第1の電極と前記第2の電極との間の静電容量をCp[nF]とすると、
前記第1及び第2の電極と前記第1及び第2のスイッチング素子とを経由する電流経路において、個々のインダクタンスが(5μH×1nF)/Cp以下であることを特徴とする表示装置。
The display device according to claim 5 or 7,
When the capacitance between the first electrode and the second electrode is Cp [nF],
A display device, wherein an individual inductance is equal to or less than (5 μH × 1 nF) / Cp in a current path passing through the first and second electrodes and the first and second switching elements.
請求項1乃至請求項8のいずれかに記載の表示装置であって、
前記パネルを支持する背板をさらに備え、
前記第1及び第2のスイッチング素子は、一方の面を前記背板に接触させていることを特徴とする表示装置。
A display device according to any one of claims 1 to 8,
A back plate for supporting the panel;
One of the first and second switching elements is in contact with the back plate.
請求項9に記載の表示装置であって、
前記背板は、前記基板の温度分布を均一に保つための手段を備えていることを特徴とする表示装置。
The display device according to claim 9,
The display device according to claim 1, wherein the back plate includes means for keeping the temperature distribution of the substrate uniform.
請求項9又は請求項10に記載の表示装置であって、
前記基板の温度分布に基づき、前記第1又は第2の電極に供給する電流を補正する補正制御部をさらに備えることを特徴とする表示装置。
The display device according to claim 9 or 10, wherein
The display device further comprising a correction control unit that corrects a current supplied to the first or second electrode based on a temperature distribution of the substrate.
表示装置のパネルを駆動する駆動回路であって、
前記パネルに電流を供給する少なくとも1つの素子と、
前記素子を実装する回路基板とを備え、
前記素子は、前記回路基板に実装される面と反対側の面を、前記パネルを支持する背板に接触させていることを特徴とする駆動回路。
A drive circuit for driving a panel of a display device,
At least one element for supplying current to the panel;
A circuit board on which the element is mounted,
The drive circuit according to claim 1, wherein a surface of the element opposite to a surface mounted on the circuit board is in contact with a back plate supporting the panel.
請求項12に記載の駆動回路であって、
複数の前記素子を少なくとも1つのモジュールに集積していることを特徴とする駆動回路。
The drive circuit according to claim 12, comprising:
A drive circuit comprising a plurality of the elements integrated in at least one module.
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