JP2005309762A - スレッド切替制御装置。 - Google Patents
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Abstract
【解決手段】 デコードされた命令に対応してエントリが作成され、命令実行完了時にそのエントリが消去されるユニット3と、ユニット3内で消去されていないエントリの数としての未完了命令数を報告する手段5と、キャッシュミス発生後に手段5から未完了命令数が0である報告を受けた時にスレッド切替要求信号を出力する手段4とを備える。
【選択図】図1
Description
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッド切替要求信号を出力するスレッド切替要求手段を備えることを特徴とするスレッド切替制御装置。
前記スレッド切替制御装置が、該作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド切替要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド切替要求手段が、前記キャッシュミスの発生後に該未完了命令数が0であることを示す報告を受けた時にスレッド切替要求信号を出力することを特徴とする付記1記載のスレッド切替制御装置。
前記スレッド切替制御装置が、前記命令完了管理ユニットに作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド切替要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
前記スレッド切替要求手段が、前記キャッシュミスの発生後に該未完了命令数報告手段から未完了命令数が1であることを示す報告を受け、かつ前記分岐リザベーションステーションから先頭エントリに有効データが格納されていることを示す信号を受け取った時にスレッド切替要求信号を出力することを特徴とする付記1記載のスレッド切替制御装置。
前記スレッド切替要求手段が、前記キャッシュミスの発生後に前記分岐リザベーションステーションから前記エントリの内で先頭エントリのデータが有効であり、先頭から2番目のエントリのデータが無効であり、かつ該先頭エントリに対応するディレイスロットスタックのデータが無効であることを示す信号を受け、前記複数のインストラクション・ワード・レジスタの内で実行順序が最も早い命令が格納されるべきインストラクション・ワード・レジスタから出力すべきデータが無効であることを示す信号を受け、さらに命令バッファから該インストラクション・ワード・レジスタに供給すべきデータが無効であることを示す信号を受け取った時にスレッド切替要求信号を出力することを特徴とする付記1記載のスレッド切替制御装置。
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッドの実行優先順位変更要求信号を出力するスレッド優先順位変更要求手段を備えることを特徴とするスレッド切替制御装置。
前記スレッド切替制御装置が、該作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド優先順位変更要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して該未完了命令数が0であることを示す報告を受けた時にスレッド優先順位変更要求信号を出力することを特徴とする付記6記載のスレッド切替制御装置。
前記スレッド切替制御装置が、前記命令完了管理ユニットに作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド優先順位変更要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して該未完了命令数報告手段から未完了命令数が1であることを示す報告を受け、かつ前記分岐リザベーションステーションから先頭エントリに有効データが格納されていることを示す信号を受け取った時にスレッド優先順位変更要求信号を出力することを特徴とする付記6記載のスレッド切替制御装置。
前記スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して前記分岐リザベーションステーションから前記エントリの内で先頭エントリのデータが有効であり、先頭から2番目のエントリのデータが無効であり、かつ該先頭エントリに対応するディレイスロットスタックのデータが無効であることを示す信号を受け、前記複数のインストラクション・ワード・レジスタの内で実行順序が最も早い命令が格納されるべきインストラクション・ワード・レジスタから出力すべきデータが無効であることを示す信号を受け、さらに命令バッファから該インストラクション・ワード・レジスタに供給すべきデータが無効であることを示す信号を受け取った時にスレッド優先順位変更要求信号を出力することを特徴とする付記6記載のスレッド切替制御装置。
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッド切替要求信号を出力することを特徴とするスレッド切替方法。
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッド優先順位変更要求信号を出力することを特徴とするスレッド優先順位変更方法。
2 スレッド切替制御装置
3 命令完了管理ユニット
4 スレッド切替要求手段
5 未完了命令数報告手段
10 命令フェッチ制御ユニット
11 キャッシュ制御ユニット
12 命令キャッシュ
13 命令バッファ
14 デコーダ
15 命令完了管理ユニット
16 分岐リザベーションステーション
17 その他のリザベーションステーション
18 演算ユニット
19 キャッシュ制御ユニット
20 オペランドキャッシュ
21 CSE使用個数カウンタ
22 比較回路
23 メモリ
24 切替要求信号生成回路
25、26、27 ANDゲート
30 インストラクション・ワード・レジスタ(IWR0)
35 レジスタ
36 カウンタ
37 切替要求抑止回路
Claims (10)
- マルチスレッド方式を用いる情報処理装置において、
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッド切替要求信号を出力するスレッド切替要求手段を備えることを特徴とするスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットをさらに備え、
前記スレッド切替制御装置が、該作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド切替要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド切替要求手段が、前記キャッシュミスの発生後に該未完了命令数が0であることを示す報告を受けた時にスレッド切替要求信号を出力することを特徴とする請求項1記載のスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットと、分岐命令のデコード時に分岐命令のデコード順に、該分岐命令の実行に関するデータが格納されるエントリが先頭から順次作成され、該分岐命令の実行完了時に該エントリが消去されるとともに、未完了の分岐命令に対応するエントリの格納内容が先頭方向に順次移動される分岐リザベーションステーションとをさらに備え、
前記スレッド切替制御装置が、前記命令完了管理ユニットに作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド切替要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
前記スレッド切替要求手段が、前記キャッシュミスの発生後に該未完了命令数報告手段から未完了命令数が1であることを示す報告を受け、かつ前記分岐リザベーションステーションから先頭エントリに有効データが格納されていることを示す信号を受け取った時にスレッド切替要求信号を出力することを特徴とする請求項1記載のスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットと、分岐命令のデコード時に分岐命令のデコード順に、該分岐命令の実行に関するデータが格納されるエントリが先頭から順次作成され、該分岐命令の実行完了時に該エントリが消去されるとともに、未完了の分岐命令に対応するエントリの格納内容が先頭方向に順次移動される分岐リザベーションステーションであって、前記分岐命令に対応する遅延命令が該分岐命令の直後に存在する時、該遅延命令を該分岐命令の実行に関するデータが格納されたエントリに対応して格納するディレイスロットスタックを有する分岐リザベーションステーションと、フェッチされた1つ以上の命令を一時的に格納する命令バッファから同時に複数の命令が供給される時に該複数の命令を1つずつ格納し、格納データが有効であることを示すバリッド信号を出力する複数のインストラクション・ワード・レジスタとをさらに備え、
前記スレッド切替要求手段が、前記キャッシュミスの発生後に前記分岐リザベーションステーションから前記エントリの内で先頭エントリのデータが有効であり、先頭から2番目のエントリのデータが無効であり、かつ該先頭エントリに対応するディレイスロットスタックのデータが無効であることを示す信号を受け、前記複数のインストラクション・ワード・レジスタの内で実行順序が最も早い命令が格納されるべきインストラクション・ワード・レジスタから出力すべきデータが無効であることを示す信号を受け、さらに命令バッファから該インストラクション・ワード・レジスタに供給すべきデータが無効であることを示す信号を受け取った時にスレッド切替要求信号を出力することを特徴とする請求項1記載のスレッド切替制御装置。 - 前記キャッシュミスの発生時に起動され、あらかじめ定められた時間内に前記スレッド切替要求手段が前記スレッド切替要求信号を出力しない時、その後の該スレッド切替要求信号の出力を停止させるスレッド切替要求抑止手段をさらに備えることを特徴とする請求項1記載のスレッド切替制御装置。
- マルチスレッド方式を用いる情報処理装置において、
命令フェッチ時にフェッチすべき命令がキャッシュに格納されていないキャッシュミスの発生後にスレッドの実行優先順位変更要求信号を出力するスレッド優先順位変更要求手段を備えることを特徴とするスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットをさらに備え、
前記スレッド切替制御装置が、該作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド優先順位変更要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して該未完了命令数が0であることを示す報告を受けた時にスレッド優先順位変更要求信号を出力することを特徴とする請求項6記載のスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットと、分岐命令のデコード時に分岐命令のデコード順に、該分岐命令の実行に関するデータが格納されるエントリが先頭から順次作成され、該分岐命令の実行完了時に該エントリが消去されるとともに、未完了の分岐命令に対応するエントリの格納内容が先頭方向に順次移動される分岐リザベーションステーションとをさらに備え、
前記スレッド切替制御装置が、前記命令完了管理ユニットに作成されたエントリの内で消去されていないエントリの数に対応して実行が未完了である命令の数を前記スレッド優先順位変更要求手段に報告する未完了命令数報告手段をさらに備えるとともに、
該スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して該未完了命令数報告手段から未完了命令数が1であることを示す報告を受け、かつ前記分岐リザベーションステーションから先頭エントリに有効データが格納されていることを示す信号を受け取った時にスレッド優先順位変更要求信号を出力することを特徴とする請求項6記載のスレッド切替制御装置。 - 前記情報処理装置が、すでにデコードされた命令に1対1に対応して該命令の実行に関係するデータが格納されるエントリが作成されて、該命令の実行完了時に該エントリが消去される命令完了管理ユニットと、分岐命令のデコード時に分岐命令のデコード順に、該分岐命令の実行に関するデータが格納されるエントリが先頭から順次作成され、該分岐命令の実行完了時に該エントリが消去されるとともに、未完了の分岐命令に対応するエントリの格納内容が先頭方向に順次移動される分岐リザベーションステーションであって、前記分岐命令に対応する遅延命令が該分岐命令の直後に存在する時、該遅延命令を該分岐命令の実行に関するデータが格納されたエントリに対応して格納するディレイスロットスタックを有する分岐リザベーションステーションと、フェッチされた1つ以上の命令を一時的に格納する命令バッファから同時に複数の命令が供給される時に該複数の命令を1つずつ格納し、格納データが有効であることを示すバリッド信号を出力する複数のインストラクション・ワード・レジスタとをさらに備え、
前記スレッド優先順位変更要求手段が、前記キャッシュミスの発生後に該キャッシュミスの発生したスレッドに対応して前記分岐リザベーションステーションから前記エントリの内で先頭エントリのデータが有効であり、先頭から2番目のエントリのデータが無効であり、かつ該先頭エントリに対応するディレイスロットスタックのデータが無効であることを示す信号を受け、前記複数のインストラクション・ワード・レジスタの内で実行順序が最も早い命令が格納されるべきインストラクション・ワード・レジスタから出力すべきデータが無効であることを示す信号を受け、さらに命令バッファから該インストラクション・ワード・レジスタに供給すべきデータが無効であることを示す信号を受け取った時にスレッド優先順位変更要求信号を出力することを特徴とする請求項6記載のスレッド切替制御装置。 - 前記キャッシュミスの発生時に起動され、あらかじめ定められた時間内に前記スレッド優先順位変更要求手段が前記スレッド優先順位変更要求信号を出力しない時、その後の該スレッド優先順位変更要求信号の出力を停止させるスレッド優先順位変更要求抑止手段をさらに備えることを特徴とする請求項6記載のスレッド切替制御装置。
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