JP2005303235A

JP2005303235A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2005303235A
Application number: JP2004121320A
Authority: JP
Inventors: Masahiro Hiyouma; 政浩兵間; Kazutaka Mori; 和孝森; Tamotsu Miyake; 保三宅; Masaru Ishikawa; 大石川; Morio Nakamura; 守男中村
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2004-04-16
Filing date: 2004-04-16
Publication date: 2005-10-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique capable of suppressing the flat-band-voltage shift of a MISFET caused by the interface levels formed at the interface between the gate electrode and a silicon-nitride film, and a technique capable of reducing the dispersion of the flat-band voltage of the MISFET. <P>SOLUTION: A silicon oxide film 8 is formed on a silicon nitride film 7, and a gate electrode 10a is directly formed on the silicon oxide film 8. Namely, the silicon nitride film 7 is not in direct contact to the gate electrode 10a by forming the silicon oxide film 8 at the uppermost layer of the gate insulating film 9. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置およびその製造技術に関し、特に、ｐ型不純物を導入したポリシリコン膜をゲート電極に使用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびその製造技術に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a MISFET (Metal Insulator Semiconductor Field Effect Transistor) using a polysilicon film doped with a p-type impurity as a gate electrode and a technique effective when applied to the manufacturing technique. Is.

従来、ポリシリコン膜をゲート電極に使用したＣＭＩＳＦＥＴ（Complementary MISFET）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方とも、ｎ型不純物を導入したポリシリコン膜をゲート電極として使用していた。ところが、ｎ型不純物を導入したポリシリコン膜を両方のゲート電極に使用すると、ｎチャネル型ＭＩＳＦＥＴでは、しきい値電圧を低くすることができるが、ｐチャネル型ＭＩＳＦＥＴでは、しきい値電圧が高くなっていた。 Conventionally, in a CMISFET (Complementary MISFET) using a polysilicon film as a gate electrode, both an n-channel MISFET and a p-channel MISFET use a polysilicon film doped with an n-type impurity as a gate electrode. However, if a polysilicon film into which an n-type impurity is introduced is used for both gate electrodes, the threshold voltage can be lowered in the n-channel MISFET, but the threshold voltage is higher in the p-channel MISFET. It was.

このため、ｎチャネル型ＭＩＳＦＥＴではｎ型不純物を導入したポリシリコン膜を使用する一方、ｐチャネル型ＭＩＳＦＥＴではボロンなどのｐ型不純物を導入したポリシリコン膜を使用する、いわゆるデュアルゲート化が行われている（例えば、特許文献１参照）。このデュアルゲート化を行うことにより、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方で、しきい値電圧を低減することができる。
特開平０５−１１０００４号公報（第２頁、第３頁、図４） For this reason, the n-channel MISFET uses a polysilicon film into which an n-type impurity is introduced, while the p-channel MISFET uses a polysilicon film into which a p-type impurity such as boron is introduced, so-called dual gate formation is performed. (For example, refer to Patent Document 1). By performing this dual gate, the threshold voltage can be reduced in both the n-channel MISFET and the p-channel MISFET.
Japanese Patent Laid-Open No. 05-110004 (2nd page, 3rd page, FIG. 4)

上述したデュアルゲート化により、ｐチャネル型ＭＩＳＦＥＴにおいては、ボロンなどのｐ型不純物を導入したポリシリコン膜をゲート電極に使用している。しかし、ボロンを導入したポリシリコン膜をゲート電極に使用した場合、このゲート電極中にあるボロンがゲート絶縁膜やｎ型ウェル内に拡散する、いわゆるボロンの突き抜けが生じる。 Due to the dual gate formation described above, in the p-channel type MISFET, a polysilicon film into which a p-type impurity such as boron is introduced is used for the gate electrode. However, when a polysilicon film into which boron is introduced is used for the gate electrode, so-called boron penetration occurs in which boron in the gate electrode diffuses into the gate insulating film or the n-type well.

ボロンの突き抜けが生じると、チャネル領域の不純物濃度などに変化が生じるため、しきい値電圧の変動などが生じ、ｐチャネル型ＭＩＳＦＥＴの電気的特性が劣化してしまう問題点がある。 When boron penetrates, a change occurs in the impurity concentration of the channel region, resulting in a variation in threshold voltage and the like, and there is a problem that the electrical characteristics of the p-channel type MISFET deteriorate.

ここで、ボロンの突き抜けに起因したｐチャネル型ＭＩＳＦＥＴの電気的特性の劣化を防止するため、酸化シリコン膜よりなるゲート絶縁膜中に窒化シリコン膜を形成する技術がある。すなわち、窒化シリコン膜はボロンの突き抜けを抑制する機能を有するため、酸化シリコン膜上に窒化シリコン膜を形成することが行われている。このように、酸化シリコン膜とゲート電極との間に窒化シリコン膜を形成することにより、ゲート電極中にあるボロンが酸化シリコン膜やｎ型ウェルに突き抜けることを抑制することができる。 Here, there is a technique of forming a silicon nitride film in a gate insulating film made of a silicon oxide film in order to prevent deterioration of electrical characteristics of the p-channel MISFET due to boron penetration. That is, since the silicon nitride film has a function of suppressing boron penetration, a silicon nitride film is formed over the silicon oxide film. In this manner, by forming the silicon nitride film between the silicon oxide film and the gate electrode, boron in the gate electrode can be prevented from penetrating into the silicon oxide film or the n-type well.

しかし、ボロンの突き抜け防止のために形成された窒化シリコン膜は、直接ゲート電極に接することになるが、このとき、ゲート電極（ポリシリコン膜）と窒化シリコン膜との界面に形成される界面準位の密度が大きくなるという問題点がある。すなわち、ゲート電極と酸化シリコン膜が直接接している場合には、その界面に形成される界面準位は極めて少ないが、ゲート電極と窒化シリコン膜が直接接している場合には、その界面に形成される界面準位は極めて大きくなる。 However, the silicon nitride film formed to prevent boron penetration is in direct contact with the gate electrode. At this time, an interface state formed at the interface between the gate electrode (polysilicon film) and the silicon nitride film is used. There is a problem that the density of the position becomes large. That is, when the gate electrode and the silicon oxide film are in direct contact, the interface state formed at the interface is extremely small, but when the gate electrode and the silicon nitride film are in direct contact, the interface state is formed at the interface. The interface state to be generated becomes extremely large.

ゲート電極と窒化シリコン膜の界面に形成される界面準位は、ドナータイプの準位である。ドナータイプの準位は空いている場合、正電荷を帯びる。ここで、ドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギー準位を有する。したがって、フェルミ準位が伝導帯近傍にあるｎ型ポリシリコン膜をゲート電極に使用したｎチャネル型ＭＩＳＦＥＴでは、フェルミ準位より低いレベルにドナータイプの界面準位があり、このドナータイプの界面準位は電子で埋まっている。このため、電子で埋められた界面準位は、フラットバンド状態で電荷を帯びず中性となり、フラットバンド電圧のシフトなどは生じにくい。 The interface level formed at the interface between the gate electrode and the silicon nitride film is a donor type level. When the donor type level is vacant, it has a positive charge. Here, the donor-type interface state has an energy level between the valence band and the conduction band of silicon. Therefore, an n-channel MISFET using an n-type polysilicon film having a Fermi level in the vicinity of the conduction band as a gate electrode has a donor-type interface level at a level lower than the Fermi level. The place is filled with electrons. Therefore, the interface state filled with electrons is neutral without being charged in a flat band state, and a flat band voltage shift or the like is unlikely to occur.

これに対し、フェルミ準位が価電子帯近傍にあるｐ型ポリシリコン膜をゲート電極に使用したｐチャネル型ＭＩＳＦＥＴでは、フェルミ準位より高いレベルにドナータイプの界面準位があるため、ドナータイプの界面準位は空いている。したがって、ｐチャネル型ＭＩＳＦＥＴにおいて、フラットバンド状態でドナータイプの界面準位は正電荷を帯びているため、ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧が負側にシフトしてしまう問題点がある。 In contrast, a p-channel MISFET using a p-type polysilicon film having a Fermi level in the vicinity of the valence band as a gate electrode has a donor type interface level at a level higher than the Fermi level. The interface state of is vacant. Therefore, in the p-channel type MISFET, since the donor-type interface state is positively charged in the flat band state, there is a problem that the flat band voltage of the p-channel type MISFET shifts to the negative side.

また、ゲート電極と窒化シリコン膜との間の界面に形成される界面準位は、各ｐチャネル型ＭＩＳＦＥＴにおいて均一ではなく、ばらつきが生じる。このため、正電荷を帯びている界面準位に起因するフラットバンド電圧のシフト量にもばらつきが生じる。したがって、各ｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧にばらつきが生じる問題点がある。 In addition, the interface state formed at the interface between the gate electrode and the silicon nitride film is not uniform and varies in each p-channel MISFET. For this reason, the amount of shift of the flat band voltage due to the interface state having a positive charge also varies. Therefore, there is a problem that the flat band voltage of each p-channel type MISFET varies.

本発明の目的は、ゲート電極と窒化シリコン膜との界面に形成される界面準位に起因して、ＭＩＳＦＥＴのフラットバンド電圧がシフトしてしまうことを抑制できる技術を提供することにある。 An object of the present invention is to provide a technique capable of suppressing a shift of a flat band voltage of a MISFET due to an interface state formed at an interface between a gate electrode and a silicon nitride film.

また、本発明の他の目的は、ＭＩＳＦＥＴのフラットバンド電圧のばらつきを低減できる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing variations in flat band voltages of MISFETs.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴとを備え、前記ゲート絶縁膜は、（ｂ１）酸窒化シリコン膜と、（ｂ２）前記酸窒化シリコン膜上に形成された第１の酸化シリコン膜と、（ｂ３）前記第１の酸化シリコン膜上に形成された窒化シリコン膜と、（ｂ４）前記窒化シリコン膜上に形成された第２の酸化シリコン膜とを有するものである。 A semiconductor device according to the present invention includes: (a) a semiconductor substrate; (b) a gate insulating film formed on the semiconductor substrate; and (c) a MISFET having a gate electrode formed on the gate insulating film. The gate insulating film includes: (b1) a silicon oxynitride film; (b2) a first silicon oxide film formed on the silicon oxynitride film; and (b3) on the first silicon oxide film. A silicon nitride film formed; and (b4) a second silicon oxide film formed on the silicon nitride film.

また、本発明による半導体装置の製造方法は、（ａ）半導体基板を用意する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程とを備え、前記（ｂ）工程は、（ｂ１）前記半導体基板上に第１の酸化シリコン膜を形成する工程と、（ｂ２）前記半導体基板と前記第１の酸化シリコン膜との間に酸窒化シリコン膜を形成する工程と、（ｂ３）前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、（ｂ４）前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程とを有するものである。 According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: (a) a step of preparing a semiconductor substrate; (b) a step of forming a gate insulating film on the semiconductor substrate; and (c) a gate on the gate insulating film. Forming an electrode, wherein the step (b) includes (b1) forming a first silicon oxide film on the semiconductor substrate, and (b2) the semiconductor substrate and the first silicon oxide film. Forming a silicon oxynitride film between the first silicon oxide film, (b3) forming a silicon nitride film on the first silicon oxide film, and (b4) a second silicon oxide film on the silicon nitride film. Forming the step.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

ゲート電極とゲート絶縁膜との界面に形成される界面準位の密度を低減することができるので、ＭＩＳＦＥＴにおけるフラットバンド電圧のシフトを抑制することができる。 Since the density of interface states formed at the interface between the gate electrode and the gate insulating film can be reduced, the shift of the flat band voltage in the MISFET can be suppressed.

また、ＭＩＳＦＥＴにおけるフラットバンド電圧のばらつきを低減することができる。 In addition, variations in flat band voltage in the MISFET can be reduced.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

図１は、本実施の形態におけるＭＩＳＦＥＴ（半導体装置）を示した断面図である。図１において、半導体基板１の素子形成面（主面）には素子分離領域２が形成されており、この素子分離領域２で分離された活性領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域にはｎ型ウェル３が形成されている。一方、活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ形成領域にはｐ型ウェル４が形成されている。 FIG. 1 is a cross-sectional view showing a MISFET (semiconductor device) in the present embodiment. In FIG. 1, an element isolation region 2 is formed on an element formation surface (main surface) of a semiconductor substrate 1. Of the active regions isolated by the element isolation region 2, n is formed in a p-channel type MISFET formation region. A mold well 3 is formed. On the other hand, a p-type well 4 is formed in the n-channel MISFET formation region in the active region.

そして、ｎ型ウェル３上には、ｐチャネル型ＭＩＳＦＥＴＱ₁が形成され、ｐ型ウェル４上にはｎチャネル型ＭＩＳＦＥＴＱ₂が形成されている。まず、ｐチャネル型ＭＩＳＦＥＴＱ₁の構成について説明する。 A p-channel MISFET Q ₁ is formed on the n-type well 3, and an n-channel MISFET Q ₂ is formed on the p-type well 4. First, the configuration of the p-channel type MISFET Q ₁ will be described.

ｐチャネル型ＭＩＳＦＥＴＱ₁において、ｎ型ウェル３上には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上には、ゲート電極１０ａが形成されている。そして、ゲート絶縁膜９およびゲート電極１０ａの側壁には、サイドウォール１６が形成されており、このサイドウォール１６の下側のｎ型ウェル３内には、半導体領域である低濃度ｐ型不純物拡散領域１２、１３が形成されている。 In the p-channel type MISFET Q ₁ , a gate insulating film 9 is formed on the n-type well 3, and a gate electrode 10 a is formed on the gate insulating film 9. Sidewalls 16 are formed on the side walls of the gate insulating film 9 and the gate electrode 10a, and lightly doped p-type impurity diffusion, which is a semiconductor region, is formed in the n-type well 3 below the sidewalls 16. Regions 12 and 13 are formed.

低濃度ｐ型不純物拡散領域１２、１３の外側には、半導体領域である高濃度ｐ型不純物拡散領域１７、１８が形成されており、この高濃度ｐ型不純物拡散領域１７、１８の表面領域にはコバルトシリサイド膜２１が形成されている。 High-concentration p-type impurity diffusion regions 17 and 18 which are semiconductor regions are formed outside the low-concentration p-type impurity diffusion regions 12 and 13, and the surface regions of the high-concentration p-type impurity diffusion regions 17 and 18 are formed. A cobalt silicide film 21 is formed.

次に、ｎチャネル型ＭＩＳＦＥＴＱ₂の構成について説明する。ｎチャネル型ＭＩＳＦＥＴＱ₂の構成は、前述したｐチャネル型ＭＩＳＦＥＴＱ₁の構成とほぼ同様である。すなわち、ｐ型ウェル４上にゲート絶縁膜９が形成されており、このゲート絶縁膜９上にゲート電極１０ｂが形成されている。そして、ゲート絶縁膜９およびゲート電極１０ｂの側壁にサイドウォール１６が形成されており、このサイドウォール１６の下側のｐ型ウェル４内には、低濃度ｎ型不純物拡散領域１４、１５が形成されている。 Next, the configuration of the n-channel type MISFET Q ₂ will be described. The configuration of the n-channel type MISFET Q ₂ is almost the same as the configuration of the p-channel type MISFET Q ₁ described above. That is, the gate insulating film 9 is formed on the p-type well 4, and the gate electrode 10 b is formed on the gate insulating film 9. Side walls 16 are formed on the side walls of the gate insulating film 9 and the gate electrode 10b, and lightly doped n-type impurity diffusion regions 14 and 15 are formed in the p-type well 4 below the side walls 16. Has been.

低濃度ｎ型不純物拡散領域１４、１５の外側には、高濃度ｎ型不純物拡散領域１９、２０が形成されており、この高濃度ｎ型不純物拡散領域１９、２０の表面領域にはコバルトシリサイド膜２１が形成されている。 High-concentration n-type impurity diffusion regions 19 and 20 are formed outside the low-concentration n-type impurity diffusion regions 14 and 15, and a cobalt silicide film is formed on the surface region of the high-concentration n-type impurity diffusion regions 19 and 20. 21 is formed.

以上のように構成されたｐチャネル型ＭＩＳＦＥＴＱ₁とｎチャネル型ＭＩＳＦＥＴＱ₂において、ｐチャネル型ＭＩＳＦＥＴＱ₁のゲート電極１０ａは、ポリシリコン膜１０とコバルトシリサイド膜２１より形成されている。そして、ポリシリコン膜１０内には、ボロンなどのｐ型不純物が導入されている。このようにゲート電極１０ａの材料としてボロンを導入したポリシリコン膜１０を使用することにより、ｐチャネル型ＭＩＳＦＥＴＱ₁のしきい値電圧を低減することができる。なお、コバルトシリサイド膜２１は、ゲート電極１０ａの低抵抗化のために形成されている。 In the p-channel type MISFET Q ₁ and the n-channel type MISFET Q ₂ configured as described above, the gate electrode 10 a of the p-channel type MISFET Q ₁ is formed of the polysilicon film 10 and the cobalt silicide film 21. A p-type impurity such as boron is introduced into the polysilicon film 10. By using this manner of the polysilicon film 10 by introducing boron as the material of the gate electrode 10a, it is possible to reduce the threshold voltage of the p-channel type MISFET Q _1. The cobalt silicide film 21 is formed to reduce the resistance of the gate electrode 10a.

一方、ｎチャネル型ＭＩＳＦＥＴＱ₂のゲート電極１０ｂも、ポリシリコン膜１０とコバルトシリサイド膜２１より形成されているが、ポリシリコン膜１０内には、リンなどのｎ型不純物が導入されている点でゲート電極１０ａとは異なる。このように、ｎチャネル型ＭＩＳＦＥＴＱ₂のゲート電極１０ｂの材料として、リンを導入したポリシリコン膜１０を使用することにより、ｎチャネル型ＭＩＳＦＥＴＱ₂のしきい値電圧を低減することができる。 On the other hand, the gate electrode 10b of the n-channel type MISFET Q ₂ is also formed of the polysilicon film 10 and the cobalt silicide film 21, but the polysilicon film 10, in that the n-type impurity such as phosphorus is introduced Different from the gate electrode 10a. Thus, as a material of the gate electrode 10b of the n-channel type MISFET Q _2, by using the polysilicon film 10 by introducing phosphorous, it is possible to reduce the threshold voltage of the n-channel type MISFET Q _2.

本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱ₁のゲート電極１０ａにボロン（ｐ型不純物）を導入したポリシリコン膜１０を使用する一方、ｎチャネル型ＭＩＳＦＥＴＱ₂のゲート電極１０ｂにリン（ｎ型不純物）を導入したポリシリコン膜１０を使用することにより、デュアルゲート化を図っているため、両方のＭＩＳＦＥＴでしきい値電圧を低減することができる。 In the present embodiment, while using the polysilicon film 10 by introducing boron (p-type impurity) in the gate electrode 10a of the p-channel type MISFET Q _1, phosphorus (n-type impurity) in the gate electrode 10b of the n-channel type MISFET Q ₂ Since the dual gate is achieved by using the polysilicon film 10 in which is introduced, the threshold voltage can be reduced in both MISFETs.

次に、ｐチャネル型ＭＩＳＦＥＴＱ₁およびｎチャネル型ＭＩＳＦＥＴＱ₂のゲート絶縁膜９は４層の積層膜から形成されている。すなわち、ｎ型ウェル３上またはｐ型ウェル４上に酸窒化シリコン膜６が形成されており、この酸窒化シリコン膜６上に酸化シリコン膜（第１の酸化シリコン膜）５が形成されている。そして、酸化シリコン膜５上に窒化シリコン膜７が形成されており、この窒化シリコン膜７上に本発明の特徴の一つである酸化シリコン膜８が形成されている。 Next, the gate insulating film 9 of the p-channel type MISFET Q ₁ and the n-channel type MISFET Q ₂ is formed of a laminated film of four layers. That is, a silicon oxynitride film 6 is formed on the n-type well 3 or the p-type well 4, and a silicon oxide film (first silicon oxide film) 5 is formed on the silicon oxynitride film 6. . A silicon nitride film 7 is formed on the silicon oxide film 5, and a silicon oxide film 8 that is one of the features of the present invention is formed on the silicon nitride film 7.

これらの積層膜のうち酸窒化シリコン膜６は、ホットキャリア耐性の向上のために形成されている。つまり、ｐチャネル型ＭＩＳＦＥＴＱ₁やｎチャネル型ＭＩＳＦＥＴＱ₂の動作時にはドレイン領域に高い電圧が印加される。このとき、チャネル領域のうちドレイン領域に近い領域には、高電界が発生する。このため、チャネルを流れるキャリアは、この高電界により加速され、エネルギーの高いホットキャリアになる。ホットキャリアはエネルギーが高いため、エネルギー障壁を越えて酸化シリコン膜よりなるゲート絶縁膜に侵入する。すると、ホットキャリアは電荷を有するため、しきい値電圧などの変動を引き起こし特性の劣化を招く。このようなホットキャリアによるゲート絶縁膜への侵入を抑制するために、酸窒化シリコン膜６が形成されている。 Of these laminated films, the silicon oxynitride film 6 is formed to improve hot carrier resistance. That is, a high voltage is applied to the drain region during the operation of the p-channel MISFET Q ₁ and the n-channel MISFET Q ₂ . At this time, a high electric field is generated in a region near the drain region in the channel region. For this reason, carriers flowing through the channel are accelerated by the high electric field and become hot carriers having high energy. Since hot carriers have high energy, they penetrate the energy barrier and enter the gate insulating film made of a silicon oxide film. Then, since hot carriers have electric charges, fluctuations in threshold voltage and the like are caused and characteristics are deteriorated. In order to suppress such penetration of hot carriers into the gate insulating film, a silicon oxynitride film 6 is formed.

次に、積層膜のうち窒化シリコン膜７は、ボロンの突き抜けを防止するために形成されている。ｐチャネル型ＭＩＳＦＥＴＱ₁では、ゲート電極１０ａの材料としてボロンを導入したポリシリコン膜１０が使用されているが、ゲート電極１０ａに導入されたボロンは、拡散しやすく、ゲート電極１０ａからゲート絶縁膜９さらにはチャネルが形成されるｎ型ウェル３内に拡散する。このようにｎ型ウェル３内にボロンが拡散すると、チャネル領域の不純物濃度が変動するため、しきい値電圧の変動などを引き起こす。したがって、ボロンの突き抜けを防止する機能を有する窒化シリコン膜をゲート絶縁膜９の中に形成することにより、しきい値電圧の変動などを抑制している。 Next, the silicon nitride film 7 of the laminated film is formed to prevent boron from penetrating. In the p-channel type MISFET Q ₁ , the polysilicon film 10 into which boron is introduced is used as the material of the gate electrode 10 a, but boron introduced into the gate electrode 10 a is easily diffused, and the gate electrode 10 a to the gate insulating film 9. Further, it diffuses into the n-type well 3 where the channel is formed. When boron is diffused into the n-type well 3 in this way, the impurity concentration in the channel region varies, causing a variation in threshold voltage. Therefore, by forming a silicon nitride film having a function of preventing boron penetration in the gate insulating film 9, fluctuations in threshold voltage and the like are suppressed.

このようにゲート電極１０ａに導入されたボロンの突き抜けを防止するために窒化シリコン膜７をゲート絶縁膜９に形成することは必要であるが、この窒化シリコン膜７をゲート絶縁膜９の最上層に形成すると以下に示す不都合が生じる。 In order to prevent the boron introduced into the gate electrode 10 a from penetrating in this way, it is necessary to form the silicon nitride film 7 on the gate insulating film 9, but this silicon nitride film 7 is used as the uppermost layer of the gate insulating film 9. The following inconveniences occur when formed into a film.

窒化シリコン膜７をゲート絶縁膜９の最上層に形成した場合、ｐチャネル型ＭＩＳＦＥＴＱ₁において、窒化シリコン膜７とゲート電極１０ａ（ポリシリコン膜１０）が直接、接することになる。窒化シリコン膜７とゲート電極１０ａが接すると、窒化シリコン膜７とゲート電極１０ａとの界面に形成される界面準位の密度が大きくなる。 If the silicon nitride film 7 is formed on the uppermost layer of the gate insulating film 9, the p-channel type MISFET Q _1, a silicon nitride film 7 and the gate electrode 10a (poly-silicon film 10) is directly come into contact. When the silicon nitride film 7 and the gate electrode 10a are in contact with each other, the density of interface states formed at the interface between the silicon nitride film 7 and the gate electrode 10a increases.

この界面準位は、ドナータイプの準位であるが、ドナータイプの準位は空いている場合、正電荷を帯びる。ここで、ドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギー準位を有する。したがって、シリコンの価電子帯近傍にフェルミ準位を有するｐ型ポリシリコン膜をゲート電極１０ａに使用しているｐチャネル型ＭＩＳＦＥＴＱ₁では、フラットバンド状態においてドナータイプの界面準位は電子で埋まっておらず空いている。このため、ｐチャネル型ＭＩＳＦＥＴＱ₁のゲート絶縁膜９とゲート電極１０ａの界面は正電荷を帯びており、フラットバンド電圧が負方向にシフトしてしまう。 This interface level is a donor-type level, but when the donor-type level is vacant, it has a positive charge. Here, the donor-type interface state has an energy level between the valence band and the conduction band of silicon. Therefore, in the p-channel type MISFET Q ₁ using the p-type polysilicon film having the Fermi level near the valence band of silicon as the gate electrode 10a, the donor-type interface level is filled with electrons in the flat band state. It's empty. Therefore, the interface of the gate insulating film 9 and the gate electrode 10a of the p-channel type MISFET Q ₁ is positively charged, the flat band voltage shifts in the negative direction.

また、窒化シリコン膜７とゲート電極１０ａとの界面に形成される界面準位の密度は、各ＭＩＳＦＥＴで異なる。このため、各ＭＩＳＦＥＴでフラットバンド電圧のシフト量にばらつきが生じる結果、各ＭＩＳＦＥＴのフラットバンド電圧がばらつき、良好な電気的特性を得ることが困難となる。 Further, the density of interface states formed at the interface between the silicon nitride film 7 and the gate electrode 10a is different for each MISFET. For this reason, as a result of variation in the amount of shift of the flat band voltage in each MISFET, the flat band voltage of each MISFET varies, making it difficult to obtain good electrical characteristics.

そこで、本実施の形態では、ボロンの突き抜けを防止するために形成された窒化シリコン膜７とゲート電極１０ａが直接接しないようにするため、窒化シリコン膜７上に酸化シリコン膜（第２の酸化シリコン膜）８を形成している。つまり、ゲート絶縁膜９の最上層に窒化シリコン膜７ではなく酸化シリコン膜８を形成している。 Therefore, in this embodiment, a silicon oxide film (second oxide film) is formed on the silicon nitride film 7 so that the silicon nitride film 7 formed to prevent boron penetration and the gate electrode 10a are not in direct contact with each other. (Silicon film) 8 is formed. That is, not the silicon nitride film 7 but the silicon oxide film 8 is formed on the uppermost layer of the gate insulating film 9.

このようにゲート絶縁膜９とゲート電極１０ａの界面を酸化シリコン膜８とポリシリコン膜１０で形成したので、界面に形成される界面準位の密度を極めて小さくすることができる。すなわち、窒化シリコン膜７とポリシリコン膜１０との界面には、極めて多数のドナータイプの界面準位が形成されるが、酸化シリコン膜とポリシリコン膜との界面には、界面準位が形成されにくい。したがって、本実施の形態では、界面準位に起因したフラットバンド電圧のシフトを低減することができるとともに、各ＭＩＳＦＥＴにおけるフラットバンド電圧のばらつきを低減することができる。このため、各ＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができ、良好な電気的特性を得ることができる。 Since the interface between the gate insulating film 9 and the gate electrode 10a is thus formed by the silicon oxide film 8 and the polysilicon film 10, the density of interface states formed at the interface can be extremely reduced. That is, an extremely large number of donor-type interface states are formed at the interface between the silicon nitride film 7 and the polysilicon film 10, but interface states are formed at the interface between the silicon oxide film and the polysilicon film. It is hard to be done. Therefore, in this embodiment, the shift of the flat band voltage caused by the interface state can be reduced, and the variation of the flat band voltage in each MISFET can be reduced. For this reason, variation in threshold voltage of each MISFET can be reduced, and good electrical characteristics can be obtained.

上述したように、ｐチャネル型ＭＩＳＦＥＴＱ₁において、ゲート絶縁膜９は、４層の積層膜から形成されているが、ｎチャネル型ＭＩＳＦＥＴＱ₂においても、同様にゲート絶縁膜９は４層の積層膜から形成されている。ｎチャネル型ＭＩＳＦＥＴＱ₂では、ゲート電極１０ｂにリン（ｎ型不純物）を導入したポリシリコン膜１０を使用しているため、ボロンの突き抜け対策としての窒化シリコン膜７を形成する必要はない。したがって、窒化シリコン膜７を形成する必要はないが、ｐチャネル型ＭＩＳＦＥＴＱ₁とｎチャネル型ＭＩＳＦＥＴＱ₂とを形成するプロセスの簡略化を図るため、ｎチャネル型ＭＩＳＦＥＴＱ₂に窒化シリコン膜７が形成されている。 As described above, in the p-channel type MISFET Q ₁ , the gate insulating film 9 is formed of a four-layered laminated film, but in the n-channel type MISFET Q ₂ , the gate insulating film 9 is similarly formed of a four-layered laminated film. Formed from. In the n-channel type MISFET Q ₂ , since the polysilicon film 10 in which phosphorus (n-type impurity) is introduced into the gate electrode 10 b is used, it is not necessary to form the silicon nitride film 7 as a countermeasure against boron penetration. Therefore, it is not necessary to form a silicon nitride film 7, in order to simplify the process of forming the p-channel type MISFET Q ₁ and the n-channel type MISFET Q _2, a silicon nitride film 7 in the n-channel type MISFET Q ₂ are formed ing.

ここで、ｎチャネル型ＭＩＳＦＥＴＱ₂において、窒化シリコン膜７とゲート電極１０ｂとを直接接するように構成したとする。この場合、上述したように窒化シリコン膜７とゲート電極１０ｂとの界面にドナータイプの界面準位が多数形成される。このドナータイプの界面準位は、シリコンの価電子帯と伝導帯との間のエネルギーを有する。しかし、ｎチャネル型ＭＩＳＦＥＴＱ₂においては、ゲート電極１０ｂとしてリン（ｎ型不純物）を導入したポリシリコン膜１０を使用している。ｎ型不純物を導入したポリシリコン膜１０のフェルミ準位は、シリコンの伝導帯近傍にある。したがって、シリコンの価電子帯と伝導帯との間に形成されているドナータイプの界面準位には、フラットバンド状態において電子が入っている。このため、ドナータイプの界面準位は空いている状態で正電荷を帯びているが、ｎチャネル型ＭＩＳＦＥＴＱ₂では界面準位に負電荷を有する電子が入っているため、中性となり電荷を帯びない。このことから、ｎチャネル型ＭＩＳＦＥＴＱ₂では、ドナータイプの界面準位に起因したフラットバンド電圧のシフトが生じにくい。 Here, it is assumed that the n-channel MISFET Q ₂ is configured such that the silicon nitride film 7 and the gate electrode 10 b are in direct contact with each other. In this case, as described above, many donor-type interface states are formed at the interface between the silicon nitride film 7 and the gate electrode 10b. This donor-type interface state has energy between the valence band and the conduction band of silicon. However, in the n-channel type MISFET Q _2, using a polysilicon film 10 by introducing phosphorous (n-type impurity) as the gate electrode 10b. The Fermi level of the polysilicon film 10 doped with n-type impurities is in the vicinity of the conduction band of silicon. Therefore, the donor-type interface state formed between the valence band and the conduction band of silicon contains electrons in a flat band state. For this reason, the donor-type interface state is positive and has a positive charge, but the n-channel MISFET Q ₂ is neutral and has a charge because electrons having a negative charge are contained in the interface state. Absent. For this reason, in the n-channel type MISFET Q ₂ , the flat band voltage shift due to the donor-type interface state hardly occurs.

この結果、ｎチャネル型ＭＩＳＦＥＴＱ₂においては、窒化シリコン膜７とゲート電極１０ｂとを直接接するように構成しても問題はないが、プロセスの簡略化のため、窒化シリコン膜７上に酸化シリコン膜８を形成している。以上より、ｐチャネル型ＭＩＳＦＥＴＱ₁では、酸化シリコン膜８を形成する必要があるが、ｎチャネル型ＭＩＳＦＥＴＱ₂では酸化シリコン膜８を形成しなくてもよい。 As a result, in the n-channel type MISFET Q ₂ , there is no problem even if the silicon nitride film 7 and the gate electrode 10 b are directly in contact with each other. However, in order to simplify the process, a silicon oxide film is formed on the silicon nitride film 7. 8 is formed. As described above, the silicon oxide film 8 needs to be formed in the p-channel type MISFET Q ₁ , but the silicon oxide film 8 may not be formed in the n-channel type MISFET Q ₂ .

本実施の形態におけるｐチャネル型ＭＩＳＦＥＴＱ₁およびｎチャネル型ＭＩＳＦＥＴＱ₂は上記のように形成されており、以下に、その製造方法について図面を参照しながら説明する。 The p-channel MISFET Q ₁ and the n-channel MISFET Q ₂ in the present embodiment are formed as described above, and the manufacturing method thereof will be described below with reference to the drawings.

図２に示すように、まず、半導体基板１を用意する。この半導体基板１は、例えばｐ型の単結晶シリコンよりなり、その主面には、素子分離領域２が形成されている。素子分離領域２は、酸化シリコン膜よりなり、例えばＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）などによって形成される。 As shown in FIG. 2, first, a semiconductor substrate 1 is prepared. The semiconductor substrate 1 is made of, for example, p-type single crystal silicon, and an element isolation region 2 is formed on the main surface thereof. The element isolation region 2 is made of a silicon oxide film, and is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization Of Silicon).

次に、半導体基板１に形成された素子分離領域２によって分離された活性領域、すなわちｐチャネル型ＭＩＳＦＥＴＱ₁を形成する領域にｎ型ウェル３を形成する。ｎ型ウェル３は、例えばイオン注入法により、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することによって形成される。具体的には、例えばリンを７００ｋｅＶのエネルギーおよび１０¹³／ｃｍ²のドーズ量で打ち込むことにより形成される。同様に、ｎチャネル型ＭＩＳＦＥＴＱ₂を形成する領域にｐ型ウェル４を形成する。ｐ型ウェル４は、ボロン（Ｂ）フッ化ボロン（ＢＦ₂）を導入することによって形成される。 Next, isolated active region by the isolation region 2 formed on the semiconductor substrate 1, i.e., to form an n-type well 3 in the region for forming the p-channel type MISFET Q _1. The n-type well 3 is formed by introducing an n-type impurity such as phosphorus (P) or arsenic (As) by, for example, ion implantation. Specifically, it is formed by, for example, implanting phosphorus with an energy of 700 keV and a dose of 10 ¹³ / cm ² . Similarly, the p-type well 4 is formed in the region where the n-channel type MISFET Q ₂ is to be formed. The p-type well 4 is formed by introducing boron (B) boron fluoride (BF ₂ ).

続いて、図３に示すように、半導体基板１の主面上に酸化シリコン膜（第１の酸化シリコン膜）５を形成する。酸化シリコン膜５は、例えば８５０℃の熱酸化法を使用して形成することができ、その膜厚は、例えば、約４ｎｍである。 Subsequently, as shown in FIG. 3, a silicon oxide film (first silicon oxide film) 5 is formed on the main surface of the semiconductor substrate 1. The silicon oxide film 5 can be formed by using, for example, a thermal oxidation method at 850 ° C., and the film thickness thereof is, for example, about 4 nm.

次に、図４に示すように、半導体基板１と酸化シリコン膜５との間に酸窒化シリコン膜６を形成する。酸窒化シリコン膜６は、例えば、ＲＴＮ（Rapid Thermal Nitridation）法により形成する。具体的には、一酸化窒素（ＮＯ）中で半導体基板１を約１０００℃に加熱することにより酸窒化シリコン膜６を形成する。この酸窒化シリコン膜６を形成することによりホットキャリア耐性を向上させることができる。 Next, as shown in FIG. 4, a silicon oxynitride film 6 is formed between the semiconductor substrate 1 and the silicon oxide film 5. The silicon oxynitride film 6 is formed by, for example, an RTN (Rapid Thermal Nitridation) method. Specifically, the silicon oxynitride film 6 is formed by heating the semiconductor substrate 1 to about 1000 ° C. in nitric oxide (NO). By forming this silicon oxynitride film 6, hot carrier resistance can be improved.

上記した酸窒化シリコン膜６を形成する工程では、半導体基板１のシリコン表面が酸窒化されるため、半導体基板１と酸化シリコン膜５との間に酸窒化シリコン膜６が形成される。 In the step of forming the silicon oxynitride film 6 described above, since the silicon surface of the semiconductor substrate 1 is oxynitrided, the silicon oxynitride film 6 is formed between the semiconductor substrate 1 and the silicon oxide film 5.

続いて、図５に示すように、酸化シリコン膜５上に窒化シリコン膜７を形成する。窒化シリコン膜７は、例えば、プラズマ窒化法（ＲＰＮ：Remote Plasma Nitridation）により形成することができる。具体的には、窒素プラズマ（Ｎ₂プラズマ）雰囲気中で半導体基板１を約７００℃に加熱して窒化シリコン膜７を形成する。この窒化シリコン膜７は、後述するゲート電極１０ａに導入されたボロンが半導体基板１などに突き抜けることを防止するために形成される。 Subsequently, as shown in FIG. 5, a silicon nitride film 7 is formed on the silicon oxide film 5. The silicon nitride film 7 can be formed by, for example, a plasma nitriding method (RPN: Remote Plasma Nitridation). Specifically, the silicon nitride film 7 is formed by heating the semiconductor substrate 1 to about 700 ° C. in a nitrogen plasma (N ₂ plasma) atmosphere. The silicon nitride film 7 is formed to prevent boron introduced into the gate electrode 10a described later from penetrating into the semiconductor substrate 1 or the like.

次に、図６に示すように、窒化シリコン膜７上に酸化シリコン膜（第２の酸化シリコン膜）８を形成する。酸化シリコン膜８は、例えばスチーム酸化法を使用して形成することができ、その膜厚は、例えば、約１ｎｍ〜約２ｎｍである。具体的には、Ｈ₂／Ｏ₂の比が約１．８〜約２になるように水素ガスと酸素ガスをチャンバに導入するとともに半導体基板１を約９５０℃に加熱することにより、窒化シリコン膜７上に酸化シリコン膜８を形成する。このスチーム酸化法を使用することにより、膜質の良好な酸化シリコン膜８を形成することができる。 Next, as shown in FIG. 6, a silicon oxide film (second silicon oxide film) 8 is formed on the silicon nitride film 7. The silicon oxide film 8 can be formed using, for example, a steam oxidation method, and the film thickness thereof is, for example, about 1 nm to about 2 nm. Specifically, by introducing hydrogen gas and oxygen gas into the chamber so that the ratio of H ₂ / O ₂ is about 1.8 to about 2, and heating the semiconductor substrate 1 to about 950 ° C., silicon nitride is obtained. A silicon oxide film 8 is formed on the film 7. By using this steam oxidation method, a silicon oxide film 8 with good film quality can be formed.

ここで、酸化シリコン膜８をスチーム酸化法で形成する例を示したがこれに限らず、酸化シリコン膜８を例えば、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を使用して形成してもよい。具体的に、有機ソース（有機原料）を使用したＣＶＤ法としては、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸素ガス（Ｏ₂）を使用し、半導体基板１を約７５０℃に加熱することにより酸化シリコン膜８を形成することができる。また、無機ソース（無機原料）を使用したＣＶＤ法としては、シランガス（ＳｉＨ₄）とＮ₂Ｏガスを使用し、半導体基板１を約８５０℃に加熱することにより、酸化シリコン膜８を形成することができる。このようにＣＶＤ法を使用して酸化シリコン膜８を形成する場合、スチーム酸化法を使用して酸化シリコン膜８を形成する場合に比べて、膜を形成するレートが早く、短時間で酸化シリコン膜を形成できる利点がある。 Here, an example in which the silicon oxide film 8 is formed by the steam oxidation method has been shown. However, the present invention is not limited thereto, and the silicon oxide film 8 is formed by using, for example, a chemical vapor deposition (CVD) method. Also good. Specifically, as a CVD method using an organic source (organic raw material), tetraethoxysilane (TEOS: Si (OC ₂ H ₅ ) ₄ ) and oxygen gas (O ₂ ) are used, and the semiconductor substrate 1 is formed at about 750. By heating to ° C., the silicon oxide film 8 can be formed. Further, as a CVD method using an inorganic source (inorganic raw material), silane gas (SiH ₄ ) and N ₂ O gas are used, and the semiconductor substrate 1 is heated to about 850 ° C., thereby forming the silicon oxide film 8. be able to. In this way, when the silicon oxide film 8 is formed using the CVD method, the film formation rate is faster and the silicon oxide film can be formed in a shorter time than when the silicon oxide film 8 is formed using the steam oxidation method. There is an advantage that a film can be formed.

続いて、図７に示すように、酸化シリコン膜８上にポリシリコン膜１０を形成する。ポリシリコン膜１０は、例えばＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｐチャネル型ＭＩＳＦＥＴＱ₁のゲート電極形成領域（ポリシリコン膜１０内）にｐ型不純物であるボロンを導入する。一方、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴＱ₂のゲート電極形成領域（ポリシリコン膜１０内）にｎ型不純物であるリンを導入する。 Subsequently, as shown in FIG. 7, a polysilicon film 10 is formed on the silicon oxide film 8. The polysilicon film 10 can be formed using, for example, a CVD method. Then, using photolithography technique and ion implantation method, introducing boron that is a p-type impurity in the gate electrode formation region of the p-channel type MISFET Q ₁ (polysilicon film 10). On the other hand, by using the photolithography technique and ion implantation method, introducing the phosphorus which is an n-type impurity in the gate electrode formation region of the n-channel type MISFET Q ₂ (polysilicon film 10).

そして、導入した不純物の活性化のため、アニール処理を行う。その後、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して不純物を導入したポリシリコン膜１０、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜５および酸窒化シリコン膜６を順次パターニングすることにより、ゲート絶縁膜９、ゲート電極１０ａおよびゲート電極１０ｂを形成する。 Then, an annealing process is performed to activate the introduced impurities. Thereafter, as shown in FIG. 8, a polysilicon film 10, a silicon oxide film 8, a silicon nitride film 7, a silicon oxide film 5 and a silicon oxynitride film 6 into which impurities are introduced using a photolithography technique and an etching technique are sequentially formed. By patterning, the gate insulating film 9, the gate electrode 10a, and the gate electrode 10b are formed.

ゲート絶縁膜９は、酸窒化シリコン膜６、酸化シリコン膜５、窒化シリコン膜７および酸化シリコン膜８の積層膜から形成される。また、ゲート電極１０ａは、ボロンを導入したポリシリコン膜１０より形成され、ゲート電極１０ｂは、リンを導入したポリシリコン膜１０より形成される。 The gate insulating film 9 is formed from a laminated film of a silicon oxynitride film 6, a silicon oxide film 5, a silicon nitride film 7 and a silicon oxide film 8. The gate electrode 10a is formed from the polysilicon film 10 introduced with boron, and the gate electrode 10b is formed from the polysilicon film 10 introduced with phosphorus.

ここで、本実施の形態では、ゲート絶縁膜９中の窒化シリコン膜７上に酸化シリコン膜８を形成している。すなわち、窒化シリコン膜７とポリシリコン膜１０よりなるゲート電極１０ａとの間に酸化シリコン膜８を形成することにより、窒化シリコン膜７とゲート電極１０ａが直接接触しないようにしている。このため、窒化シリコン膜７とゲート電極１０ａが直接接しているときに形成される多数の界面準位（ドナータイプの準位）を低減することができる。したがって、後述するｐチャネル型ＭＩＳＦＥＴＱ₁におけるフラットバンド電圧のシフトおよびばらつきを低減することができる。 Here, in this embodiment, the silicon oxide film 8 is formed on the silicon nitride film 7 in the gate insulating film 9. That is, by forming the silicon oxide film 8 between the silicon nitride film 7 and the gate electrode 10a made of the polysilicon film 10, the silicon nitride film 7 and the gate electrode 10a are not in direct contact with each other. Therefore, a large number of interface states (donor type levels) formed when the silicon nitride film 7 and the gate electrode 10a are in direct contact with each other can be reduced. Therefore, it is possible to reduce the shift and variation of the flat band voltage in the p-channel type MISFET Q ₁ described later.

次に、図９に示すように、半導体基板１の主面上に犠牲酸化膜となる酸化シリコン膜１１を形成する。この酸化シリコン膜１１は、例えば、半導体基板１を約８００℃に加熱した状態でドライ酸化法を使用することにより形成でき、その膜厚は約５ｎｍである。 Next, as shown in FIG. 9, a silicon oxide film 11 serving as a sacrificial oxide film is formed on the main surface of the semiconductor substrate 1. The silicon oxide film 11 can be formed, for example, by using a dry oxidation method in a state where the semiconductor substrate 1 is heated to about 800 ° C., and has a film thickness of about 5 nm.

続いて、ゲート電極１０ａの両側の領域に低濃度ｐ型不純物拡散領域１２、１３を形成する。低濃度ｐ型不純物拡散領域１２、１３は、例えばイオン注入法を使用してボロンやフッ化ボロンなどのｐ型不純物をｎ型ウェル３内に導入することによって形成される。同様に、ゲート電極１０ｂの両側の領域に低濃度ｎ型不純物拡散領域１４、１５を形成する。低濃度ｎ型不純物拡散領域１４、１５は、例えばイオン注入法を使用してリンやヒ素などのｎ型不純物をｐ型ウェル４内に導入することによって形成される。そして、導入した不純物を活性化するため、アニール処理を行う。 Subsequently, low-concentration p-type impurity diffusion regions 12 and 13 are formed in regions on both sides of the gate electrode 10a. The low-concentration p-type impurity diffusion regions 12 and 13 are formed by introducing a p-type impurity such as boron or boron fluoride into the n-type well 3 using an ion implantation method, for example. Similarly, low-concentration n-type impurity diffusion regions 14 and 15 are formed in regions on both sides of the gate electrode 10b. The low-concentration n-type impurity diffusion regions 14 and 15 are formed by introducing an n-type impurity such as phosphorus or arsenic into the p-type well 4 using an ion implantation method, for example. Then, an annealing process is performed to activate the introduced impurities.

続いて、図１０に示すように、ゲート電極１０ａ、１０ｂの側壁にサイドウォール１６を形成する。サイドウォール１６は、半導体基板１の主面上に例えばＣＶＤ法を使用して酸化シリコン膜を堆積し、堆積した酸化シリコン膜を異方性エッチングすることにより形成することができる。 Subsequently, as shown in FIG. 10, sidewalls 16 are formed on the sidewalls of the gate electrodes 10a and 10b. The sidewall 16 can be formed by depositing a silicon oxide film on the main surface of the semiconductor substrate 1 by using, for example, a CVD method and anisotropically etching the deposited silicon oxide film.

サイドウォール１６を形成した後、ゲート電極１０ａの両側の領域に高濃度ｐ型不純物拡散領域１７、１８を形成する。高濃度ｎ型不純物拡散領域１７、１８は、例えばイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物を導入することによって形成することができる。高濃度ｎ型不純物拡散領域１７、１８は、前述した低濃度ｐ型不純物拡散領域１２、１３よりも不純物濃度が高くなっている。同様にして、ゲート電極１０ｂの両側の領域に高濃度ｎ型不純物拡散領域１９、２０を形成する。高濃度ｎ型不純物拡散領域１９、２０は、例えばイオン注入法を使用して、リンやヒ素などのｎ型不純物を導入することによって形成することができる。この高濃度ｎ型不純物拡散領域１９、２０には、低濃度ｎ型不純物拡散領域１４、１５よりも高濃度にｎ型不純物が導入されている。 After the sidewall 16 is formed, high-concentration p-type impurity diffusion regions 17 and 18 are formed in regions on both sides of the gate electrode 10a. The high-concentration n-type impurity diffusion regions 17 and 18 can be formed by introducing a p-type impurity such as boron or boron fluoride using an ion implantation method, for example. The high concentration n-type impurity diffusion regions 17 and 18 have a higher impurity concentration than the low concentration p-type impurity diffusion regions 12 and 13 described above. Similarly, high-concentration n-type impurity diffusion regions 19 and 20 are formed in regions on both sides of the gate electrode 10b. The high-concentration n-type impurity diffusion regions 19 and 20 can be formed by introducing an n-type impurity such as phosphorus or arsenic using an ion implantation method, for example. In the high-concentration n-type impurity diffusion regions 19 and 20, n-type impurities are introduced at a higher concentration than the low-concentration n-type impurity diffusion regions 14 and 15.

次に、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０の表面を露出させた後、半導体基板１の主面上に例えばＣＶＤ法を使用してコバルト（Ｃｏ）膜を堆積させる。そして、熱処理を施すことによって、図１１に示すように、コバルトシリサイド膜２１を形成する。これにより、ボロンを導入したポリシリコン膜１０とコバルトシリサイド膜２１よりなるゲート電極１０ａとリンを導入したポリシリコン膜１０とコバルトシリサイド膜２１よりなるゲート電極１０ｂを形成することができる。また、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０にコバルトシリサイド膜２１を形成することができる。したがって、ゲート電極１０ａ、１０ｂを低抵抗化することができるとともに、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０のシート抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去される。 Next, after exposing the surfaces of the high-concentration p-type impurity diffusion regions 17 and 18 and the high-concentration n-type impurity diffusion regions 19 and 20, cobalt (Co) is formed on the main surface of the semiconductor substrate 1 using, for example, the CVD method. ) Deposit the film. Then, by performing heat treatment, a cobalt silicide film 21 is formed as shown in FIG. Thereby, the gate electrode 10a made of the polysilicon film 10 introduced with boron and the cobalt silicide film 21, the polysilicon film 10 introduced with phosphorus and the gate electrode 10b made of the cobalt silicide film 21 can be formed. Further, the cobalt silicide film 21 can be formed in the high concentration p-type impurity diffusion regions 17 and 18 and the high concentration n-type impurity diffusion regions 19 and 20. Therefore, the resistances of the gate electrodes 10a and 10b can be reduced, and the sheet resistances of the high-concentration p-type impurity diffusion regions 17 and 18 and the high-concentration n-type impurity diffusion regions 19 and 20 can be reduced. Thereafter, the unreacted cobalt film is removed.

このようにして、ｐチャネル型ＭＩＳＦＥＴＱ₁およびｎチャネル型ＭＩＳＦＥＴＱ₂を形成することができる。 In this way, the p-channel type MISFET Q ₁ and the n-channel type MISFET Q ₂ can be formed.

次に、配線工程について説明する。半導体基板１の主面上に、例えばＣＶＤ法を使用して層間絶縁膜となる絶縁膜２２を堆積する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜２２を貫通するコンタクトホール２３を形成する。コンタクトホール２３の底部では、高濃度ｐ型不純物拡散領域１７、１８および高濃度ｎ型不純物拡散領域１９、２０に形成されたコバルトシリサイド膜２１が露出される。 Next, the wiring process will be described. On the main surface of the semiconductor substrate 1, an insulating film 22 to be an interlayer insulating film is deposited using, for example, a CVD method. Thereafter, a contact hole 23 penetrating the insulating film 22 is formed by using a photolithography technique and an etching technique. At the bottom of contact hole 23, cobalt silicide film 21 formed in high concentration p-type impurity diffusion regions 17 and 18 and high concentration n-type impurity diffusion regions 19 and 20 is exposed.

次に、コンタクトホール２３内にチタン／窒化チタン膜２４ａおよびタングステン膜２４ｂを埋め込んだプラグ２５を形成する。プラグ２５は、例えば以下のようにして形成することができる。まず、コンタクトホール２３内を含む絶縁膜２２上に、例えばスパッタリング法を使用して、チタン／窒化チタン膜２４ａを形成した後、例えばＣＶＤ法を使用してタングステン膜２４ｂをコンタクトホール２３内に埋め込むように形成する。そして、絶縁膜２２上に形成された不要なチタン／窒化チタン膜２４ａおよびタングステン膜２４ｂをＣＭＰ法やエッチバック法を使用して除去することにより、プラグ２５を形成する。 Next, a plug 25 in which the titanium / titanium nitride film 24a and the tungsten film 24b are embedded in the contact hole 23 is formed. The plug 25 can be formed as follows, for example. First, a titanium / titanium nitride film 24a is formed on the insulating film 22 including the inside of the contact hole 23 by using, for example, a sputtering method, and then a tungsten film 24b is embedded in the contact hole 23 by using, for example, a CVD method. To form. Then, the unnecessary titanium / titanium nitride film 24a and tungsten film 24b formed on the insulating film 22 are removed by using a CMP method or an etch back method, thereby forming a plug 25.

続いて、プラグ２５を形成した絶縁膜２２上にチタン／窒化チタン膜２６ａ、アルミニウム膜２６ｂ、チタン／窒化チタン膜２６ｃを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、チタン／窒化チタン膜２６ａ、アルミニウム膜２６ｂおよびチタン／窒化チタン膜２６ｃをパターニングすることにより、配線２７を形成する。 Subsequently, a titanium / titanium nitride film 26a, an aluminum film 26b, and a titanium / titanium nitride film 26c are sequentially formed on the insulating film 22 on which the plug 25 is formed. These films can be formed using, for example, a sputtering method. Then, the wiring 27 is formed by patterning the titanium / titanium nitride film 26a, the aluminum film 26b, and the titanium / titanium nitride film 26c by using the photolithography technique and the etching technique.

なお、配線は多層にわたって形成されるが、本明細書では省略する。その後、水素アニールを行ない、半導体基板１とゲート絶縁膜９の界面にあるダングリングボンド（未結合手）に水素を結合させて、ｐチャネル型ＭＩＳＦＥＴＱ₁およびｎチャネル型ＭＩＳＦＥＴＱ₂のデバイス特性を良好にする。 Note that the wiring is formed in multiple layers, but is omitted in this specification. Thereafter, hydrogen annealing is performed, and hydrogen is bonded to dangling bonds (unbonded hands) at the interface between the semiconductor substrate 1 and the gate insulating film 9 to improve the device characteristics of the p-channel MISFET Q ₁ and the n-channel MISFET Q _2. To.

本実施の形態によれば、窒化シリコン膜７上に酸化シリコン膜８を形成して、窒化シリコン膜７とゲート電極１０ａが直接接しないようにしたため、ゲート絶縁膜９とゲート電極１０ａの界面において、界面準位の密度が大きくなることを抑制することができる。したがって、ドナータイプの界面準位に起因するフラットバンド電圧のシフトおよびばらつきを低減することができ、ＭＩＳＦＥＴの電気的特性の向上を図ることができる。 According to the present embodiment, since the silicon oxide film 8 is formed on the silicon nitride film 7 so that the silicon nitride film 7 and the gate electrode 10a are not in direct contact with each other, at the interface between the gate insulating film 9 and the gate electrode 10a. Therefore, it is possible to suppress an increase in the interface state density. Therefore, the shift and variation of the flat band voltage due to the donor type interface state can be reduced, and the electrical characteristics of the MISFET can be improved.

なお、本実施の形態では、通常の半導体基板１にｐチャネル型ＭＩＳＦＥＴＱ₁とｎチャネル型ＭＩＳＦＥＴＱ₂をデュアルゲートで形成する例について説明したが、これに限らず、例えば、図１２に示すように、埋め込み酸化膜１ａを形成したＳＯＩ（Silicon On Insulator）基板にｐチャネル型ＭＩＳＦＥＴＱ₁とｎチャネル型ＭＩＳＦＥＴＱ₂とをデュアルゲートで形成した構造にも本発明を適用することができる。この場合、窒化シリコン膜７とゲート電極１０ａが直接接しないようにしたため、ドナータイプの界面準位に起因するフラットバンド電圧のシフトおよびばらつきを低減することができ、ＭＩＳＦＥＴの電気的特性の向上を図ることができるとともに、ＳＯＩ基板を使用することにより、素子を完全分離できるので、ラッチアップを防止できる。 In the present embodiment, the example in which the p-channel type MISFET Q ₁ and the n-channel type MISFET Q ₂ are formed with a dual gate on the normal semiconductor substrate 1 has been described. However, the present invention is not limited to this. For example, as shown in FIG. The present invention can also be applied to a structure in which a p-channel MISFET Q ₁ and an n-channel MISFET Q ₂ are formed by dual gates on an SOI (Silicon On Insulator) substrate on which the buried oxide film 1a is formed. In this case, since the silicon nitride film 7 and the gate electrode 10a are not in direct contact with each other, the shift and variation of the flat band voltage due to the donor type interface state can be reduced, and the electrical characteristics of the MISFET can be improved. In addition, the device can be completely separated by using an SOI substrate, so that latch-up can be prevented.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体装置を製造する製造業に幅広く利用することができる。 The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

本発明の実施の形態における半導体装置を示した断面図である。It is sectional drawing which showed the semiconductor device in embodiment of this invention. 実施の形態における半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device in embodiment. 図２に続く半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 2; 図３に続く半導体装置の製造工程を示した断面図である。FIG. 4 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 3; 図４に続く半導体装置の製造工程を示した断面図である。FIG. 5 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4; 図５に続く半導体装置の製造工程を示した断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 5; 図６に続く半導体装置の製造工程を示した断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 6; 図７に続く半導体装置の製造工程を示した断面図である。FIG. 8 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 7; 図８に続く半導体装置の製造工程を示した断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 8; 図９に続く半導体装置の製造工程を示した断面図である。FIG. 10 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 9; 図１０に続く半導体装置の製造工程を示した断面図である。FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 10; 実施の形態の変形例における半導体装置を示した断面図である。It is sectional drawing which showed the semiconductor device in the modification of embodiment.

Explanation of symbols

１半導体基板
１ａ埋め込み酸化膜
２素子分離領域
３ｎ型ウェル
４ｐ型ウェル
５酸化シリコン膜（第１の酸化シリコン膜）
６酸窒化シリコン膜
７窒化シリコン膜
８酸化シリコン膜（第２の酸化シリコン膜）
９ゲート絶縁膜
１０ポリシリコン膜
１０ａゲート電極
１０ｂゲート電極
１１酸化シリコン膜
１２低濃度ｐ型不純物拡散領域
１３低濃度ｐ型不純物拡散領域
１４低濃度ｎ型不純物拡散領域
１５低濃度ｎ型不純物拡散領域
１６サイドウォール
１７高濃度ｐ型不純物拡散領域
１８高濃度ｐ型不純物拡散領域
１９高濃度ｎ型不純物拡散領域
２０高濃度ｎ型不純物拡散領域
２１コバルトシリサイド膜
２２絶縁膜
２３コンタクトホール
２４ａチタン／窒化チタン膜
２４ｂタングステン膜
２５プラグ
２６ａチタン／窒化チタン膜
２６ｂアルミニウム膜
２６ｃチタン／窒化チタン膜
２７配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a Embedded oxide film 2 Element isolation region 3 N-type well 4 P-type well 5 Silicon oxide film (first silicon oxide film)
6 Silicon oxynitride film 7 Silicon nitride film 8 Silicon oxide film (second silicon oxide film)
DESCRIPTION OF SYMBOLS 9 Gate insulating film 10 Polysilicon film 10a Gate electrode 10b Gate electrode 11 Silicon oxide film 12 Low concentration p-type impurity diffusion region 13 Low concentration p type impurity diffusion region 14 Low concentration n type impurity diffusion region 15 Low concentration n type impurity diffusion region 16 Side wall 17 High-concentration p-type impurity diffusion region 18 High-concentration p-type impurity diffusion region 19 High-concentration n-type impurity diffusion region 20 High-concentration n-type impurity diffusion region 21 Cobalt silicide film 22 Insulating film 23 Contact hole 24a Titanium / titanium nitride Film 24b Tungsten film 25 Plug 26a Titanium / titanium nitride film 26b Aluminum film 26c Titanium / titanium nitride film 27 Wiring

Claims

(A) a semiconductor substrate;
(B) a gate insulating film formed on the semiconductor substrate;
(C) a MISFET having a gate electrode formed on the gate insulating film;
The gate insulating film is
(B1) a silicon oxynitride film;
(B2) a first silicon oxide film formed on the silicon oxynitride film;
(B3) a silicon nitride film formed on the first silicon oxide film;
(B4) A semiconductor device having a second silicon oxide film formed on the silicon nitride film.

(A) a semiconductor substrate;
(B) a gate insulating film formed on the semiconductor substrate;
(C) a MISFET formed on the gate insulating film and having a gate electrode made of a polysilicon film into which a p-type impurity is introduced,
The gate insulating film is
(B1) a silicon oxynitride film;
(B2) a first silicon oxide film formed on the silicon oxynitride film;
(B3) a silicon nitride film formed on the first silicon oxide film;
(B4) A semiconductor device having a second silicon oxide film formed on the silicon nitride film.

(A) preparing a semiconductor substrate;
(B) forming a gate insulating film on the semiconductor substrate;
(C) forming a gate electrode on the gate insulating film,
The step (b)
(B1) forming a first silicon oxide film on the semiconductor substrate;
(B2) forming a silicon oxynitride film between the semiconductor substrate and the first silicon oxide film;
(B3) forming a silicon nitride film on the first silicon oxide film;
(B4) forming a second silicon oxide film on the silicon nitride film. A method for manufacturing a semiconductor device, comprising:

(A) preparing a semiconductor substrate;
(B) forming a gate insulating film on the semiconductor substrate;
(C) forming a gate electrode on the gate insulating film,
The step (b)
(B1) forming a first silicon oxide film on the semiconductor substrate;
(B2) forming a silicon oxynitride film between the semiconductor substrate and the first silicon oxide film;
(B3) forming a silicon nitride film on the first silicon oxide film;
(B4) forming a second silicon oxide film on the silicon nitride film,
In the step (b4), the second silicon oxide film is formed by using a steam oxidation method.

(A) preparing a semiconductor substrate;
(B) forming a gate insulating film on the semiconductor substrate;
(C) forming a gate electrode on the gate insulating film,
The step (b)
(B1) forming a first silicon oxide film on the semiconductor substrate;
(B2) forming a silicon oxynitride film between the semiconductor substrate and the first silicon oxide film;
(B3) forming a silicon nitride film on the first silicon oxide film;
(B4) forming a second silicon oxide film on the silicon nitride film,
In the step (b4), the second silicon oxide film is formed using a chemical vapor deposition method.