JP2005284871A - マイクロコンピュータ及びコンピュータシステム - Google Patents
マイクロコンピュータ及びコンピュータシステム Download PDFInfo
- Publication number
- JP2005284871A JP2005284871A JP2004099787A JP2004099787A JP2005284871A JP 2005284871 A JP2005284871 A JP 2005284871A JP 2004099787 A JP2004099787 A JP 2004099787A JP 2004099787 A JP2004099787 A JP 2004099787A JP 2005284871 A JP2005284871 A JP 2005284871A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral
- processor
- stop
- value
- weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Power Sources (AREA)
Abstract
【解決手段】 周辺マクロや周辺装置の消費電力に相当する重みの値を保持する複数の重み格納部、動作中の周辺マクロや周辺装置毎の重みの値を積算した積算値が格納される、プロセッサによるデータの読み出しが可能な加算値レジスタ、及びプロセッサからの指示にしたがって周辺マクロや周辺装置の動作/停止をそれぞれ制御する複数の動作許可/停止部を備えた電力管理モジュールを有する構成とする。重み格納部及び動作許可/停止部は、プロセッサからのアクセスが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタで構成する。
【選択図】 図1
Description
プロセッサと、
前記周辺マクロの消費電力に相当する重みの値を保持する複数の重み格納部、動作中の前記周辺マクロ毎の重みの値を積算した積算値が格納される、前記プロセッサによるデータの読み出しが可能な加算値レジスタ、及び前記プロセッサからの指示にしたがって前記周辺マクロの動作/停止をそれぞれ制御する複数の動作許可/停止部を備えた電力管理モジュールと、
を有する構成である。
予め設定された前記マイクロコンピュータの最大許容電力に相当する重みの値である許容値を保持する許容値レジスタと、
前記積算値と前記許容値との比較結果を出力する比較回路と、
を有し、
前記プロセッサは、
実行中の処理に不要な周辺マクロの動作を停止させると共に、前記比較回路の比較結果により前記積算値が前記許容値を越えることを検知した場合は、直前に動作させた周辺マクロまたは優先度の低い周辺マクロの動作を停止させる指示を、該周辺マクロの動作/停止を制御する動作許可/停止部に出力してもよい。
前記プロセッサによるデータの読み出しが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタであってもよく、
前記動作許可/停止部は、
前記プロセッサによるデータの読み出し/書き込みが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタであってもよい。
前記周辺マクロが消費電力の異なる複数の動作モードで動作する場合、該周辺マクロに対応して、前記動作モード毎の消費電力に相当する重みの値を保持する、該動作モードの数に等しい重み保持部を備えていてもよく、
前記動作許可/停止部は、
停止中の周辺マクロを動作させる際に、前記比較回路の比較結果から前記積算値が前記許容値を越えることを検知した場合は、前記プロセッサからの停止指示を待たずに該周辺マクロの動作を停止させてもよい。
プロセッサと、
前記周辺装置毎の消費電力に相当する重みの値を保持する複数の重み格納部、動作中の前記周辺装置毎の重みの値を積算した積算値が格納される、前記プロセッサによるデータの読み出しが可能な加算値レジスタ、及び前記プロセッサからの指示にしたがって前記周辺装置の動作/停止をそれぞれ制御する複数の動作許可/停止部を備えた電力管理モジュールと、
前記周辺装置と前記電力管理モジュールを接続すると共に、前記周辺装置と前記プロセッサとを互いにデータの送受信が可能に接続するインタフェース部と、
を有する構成である。
予め設定された前記コンピュータシステムの最大許容電力に相当する重みの値である許容値を保持する許容値レジスタと、
前記積算値と前記許容値との比較結果を出力する比較回路と、
を有し、
前記プロセッサは、
実行中の処理に不要な周辺装置の動作を停止させると共に、前記比較回路の比較結果により前記積算値が前記許容値を越えることを検知した場合は、直前に動作させた周辺装置または優先度の低い周辺装置の動作を停止させる指示を、該周辺装置の動作/停止を制御する動作許可/停止部に出力してもよい。
前記プロセッサによるデータの読み出しが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタであってもよく、
前記動作許可/停止部は、
前記プロセッサによるデータの読み出し/書き込みが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタであってもよい。
前記周辺装置が消費電力の異なる複数の動作モードで動作する場合、該周辺装置に対応して、前記動作モード毎の消費電力に相当する重みの値を保持する、該動作モードの数に等しい重み保持部を備えていてもよく、
前記動作許可/停止部は、
停止中の周辺装置を動作させる際に、前記比較回路の比較結果から前記積算値が前記許容値を越えることを検知した場合は、前記プロセッサからの停止指示を待たずに該周辺装置の動作を停止させてもよい。
図1は本発明のマイクロコンピュータが備える電力管理モジュールの第1の実施の形態の構成を示すブロック図である。
図2は本発明のマイクロコンピュータが備える電力管理モジュールの第2の実施の形態の構成を示すブロック図である。
図3は本発明のマイクロコンピュータが備える電力管理モジュールの第3の実施の形態の構成を示すブロック図であり、図4は図3に示した動作許可/停止部の動作を示すタイミングチャートである。なお、図3には、1つの動作制御部4、加算値レジスタ5、許容値レジスタ6、比較回路7及び割込制御回路9のみを記載し、周辺マクロ20〜2N、CPU1、及びバス8をそれぞれ省略した様子を示している。動作制御部は、第1、2の実施の形態と同様に各周辺マクロ20〜2Nに対応して設けられている。
20〜2N 周辺マクロ
3 電力管理モジュール
4、40〜4N 動作制御部
5 加算値レジスタ
6 許容値レジスタ
7 比較回
8 バス
9 割込制御回路
41、411、412 重み格納部
42 動作許可/停止部
43 加算回路
44 ゲート回路
45 セレクタ
421 第1のレベルセンシティブラッチ
422 第2のレベルセンシティブラッチ
423 論理和ゲート回路
424 論理積ゲート回路
Claims (12)
- 複数の周辺マクロを内蔵するマイクロコンピュータであって、
プロセッサと、
前記周辺マクロの消費電力に相当する重みの値を保持する複数の重み格納部、動作中の前記周辺マクロ毎の重みの値を積算した積算値が格納される、前記プロセッサによるデータの読み出しが可能な加算値レジスタ、及び前記プロセッサからの指示にしたがって前記周辺マクロの動作/停止をそれぞれ制御する複数の動作許可/停止部を備えた電力管理モジュールと、
を有するマイクロコンピュータ。 - 前記電力管理モジュールは、
予め設定された前記マイクロコンピュータの最大許容電力に相当する重みの値である許容値を保持する許容値レジスタと、
前記積算値と前記許容値との比較結果を出力する比較回路と、
を有し、
前記プロセッサは、
実行中の処理に不要な周辺マクロの動作を停止させると共に、前記比較回路の比較結果により前記積算値が前記許容値を越えることを検知した場合は、直前に動作させた周辺マクロまたは優先度の低い周辺マクロの動作を停止させる指示を、該周辺マクロの動作/停止を制御する動作許可/停止部に出力する請求項1記載のマイクロコンピュータ。 - 前記重み格納部は、
前記プロセッサによるデータの読み出しが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタである請求項1または2記載のマイクロコンピュータ。 - 前記動作許可/停止部は、
前記プロセッサによるデータの読み出し/書き込みが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタである請求項1乃至3のいずれか1項記載のマイクロコンピュータ。 - 前記電力管理モジュールは、
前記周辺マクロが消費電力の異なる複数の動作モードで動作する場合、該周辺マクロに対応して、前記動作モード毎の消費電力に相当する重みの値を保持する、該動作モードの数に等しい重み保持部を備えた請求項1乃至4のいずれか1項記載のマイクロコンピュータ。 - 前記動作許可/停止部は、
停止中の周辺マクロを動作させる際に、前記比較回路の比較結果から前記積算値が前記許容値を越えることを検知した場合は、前記プロセッサからの停止指示を待たずに該周辺マクロの動作を停止させる請求項1乃至5のいずれか1項記載のマイクロコンピュータ。 - 複数の周辺装置を備えたコンピュータシステムであって、
プロセッサと、
前記周辺装置毎の消費電力に相当する重みの値を保持する複数の重み格納部、動作中の前記周辺装置毎の重みの値を積算した積算値が格納される、前記プロセッサによるデータの読み出しが可能な加算値レジスタ、及び前記プロセッサからの指示にしたがって前記周辺装置の動作/停止をそれぞれ制御する複数の動作許可/停止部を備えた電力管理モジュールと、
前記周辺装置と前記電力管理モジュールを接続すると共に、前記周辺装置と前記プロセッサとを互いにデータの送受信が可能に接続するインタフェース部と、
を有するコンピュータシステム。 - 前記電力管理モジュールは、
予め設定された前記コンピュータシステムの最大許容電力に相当する重みの値である許容値を保持する許容値レジスタと、
前記積算値と前記許容値との比較結果を出力する比較回路と、
を有し、
前記プロセッサは、
実行中の処理に不要な周辺装置の動作を停止させると共に、前記比較回路の比較結果により前記積算値が前記許容値を越えることを検知した場合は、直前に動作させた周辺装置または優先度の低い周辺装置の動作を停止させる指示を、該周辺装置の動作/停止を制御する動作許可/停止部に出力する請求項7記載のコンピュータシステム。 - 前記重み格納部は、
前記プロセッサによるデータの読み出しが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタである請求項7または8記載のコンピュータシステム。 - 前記動作許可/停止部は、
前記プロセッサによるデータの読み出し/書き込みが可能な、同一のアドレスまたは連続するアドレスにマッピングされたレジスタである請求項7乃至9のいずれか1項記載のコンピュータシステム。 - 前記電力管理モジュールは、
前記周辺装置が消費電力の異なる複数の動作モードで動作する場合、該周辺装置に対応して、前記動作モード毎の消費電力に相当する重みの値を保持する、該動作モードの数に等しい重み保持部を備えた請求項7乃至10のいずれか1項記載のコンピュータシステム。 - 前記動作許可/停止部は、
停止中の周辺装置を動作させる際に、前記比較回路の比較結果から前記積算値が前記許容値を越えることを検知した場合は、前記プロセッサからの停止指示を待たずに該周辺装置の動作を停止させる請求項7乃至11のいずれか1項記載のコンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004099787A JP2005284871A (ja) | 2004-03-30 | 2004-03-30 | マイクロコンピュータ及びコンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004099787A JP2005284871A (ja) | 2004-03-30 | 2004-03-30 | マイクロコンピュータ及びコンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005284871A true JP2005284871A (ja) | 2005-10-13 |
Family
ID=35183165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004099787A Pending JP2005284871A (ja) | 2004-03-30 | 2004-03-30 | マイクロコンピュータ及びコンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005284871A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027655A (ja) * | 2010-07-22 | 2012-02-09 | Hitachi Ltd | 情報処理装置および省電力メモリ管理方法 |
-
2004
- 2004-03-30 JP JP2004099787A patent/JP2005284871A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012027655A (ja) * | 2010-07-22 | 2012-02-09 | Hitachi Ltd | 情報処理装置および省電力メモリ管理方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101310044B1 (ko) | 복수의 코어 프로세서들에서의 하나 이상의 코어들의 워크로드 성능을 증가시키는 방법 | |
US10877766B2 (en) | Embedded scheduling of hardware resources for hardware acceleration | |
KR101673500B1 (ko) | 캐시 제어를 위한 방법 및 장치 | |
JP2024024042A (ja) | プロセッサの最適スロットルのためのシステム、機器、及び方法 | |
EP3872604A1 (en) | Hardware automatic performance state transitions in system on processor sleep and wake events | |
US20100162256A1 (en) | Optimization of application power consumption and performance in an integrated system on a chip | |
US7870400B2 (en) | System having a memory voltage controller which varies an operating voltage of a memory and method therefor | |
US11409560B2 (en) | System, apparatus and method for power license control of a processor | |
US8117474B2 (en) | CPU clock control during cache memory stall | |
US11029744B2 (en) | System, apparatus and method for controlling a processor based on effective stress information | |
EP1556770A2 (en) | Event delivery for processors | |
WO2017019192A1 (en) | Masking a power state of a core of a processor | |
KR20080027006A (ko) | 별도의 시스템관리동작의 수행이 가능한 디바이스를 구비한컴퓨터시스템 및 그 제어방법 | |
CN112835443A (zh) | 用于控制功率消耗的系统、装置和方法 | |
JP2005346672A (ja) | メモリ制御方法、メモリ制御システム、プログラム及び記憶媒体 | |
US11921564B2 (en) | Saving and restoring configuration and status information with reduced latency | |
US10503471B2 (en) | Electronic devices and operation methods of the same | |
US9152588B2 (en) | Race-free level-sensitive interrupt delivery using fabric delivered interrupts | |
JP2005284871A (ja) | マイクロコンピュータ及びコンピュータシステム | |
JP5783348B2 (ja) | 制御装置、制御プログラム、画像形成装置 | |
JP2006338204A (ja) | 情報処理装置、および省電力制御方法 | |
CN114967903B (zh) | 电源管理方法、系统、电子设备及储存介质 | |
US7290153B2 (en) | System, method, and apparatus for reducing power consumption in a microprocessor | |
US9442788B2 (en) | Bus protocol checker, system on chip including the same, bus protocol checking method | |
US12001265B2 (en) | Device and method for reducing save-restore latency using address linearization |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060207 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090520 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090929 |