JP2005277258A - Multilayer printed circuit board and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、絶縁基材に配線層、ビアが形成された多層配線基板の製造方法に関し、特に、めっきで形成された導体層を物理研磨、もしくは化学研磨して配線層及びビアを形成する多層配線基板の製造方法に関する。 The present invention relates to a method for manufacturing a multilayer wiring board in which a wiring layer and a via are formed on an insulating substrate, and in particular, a multilayer in which a conductor layer formed by plating is physically polished or chemically polished to form a wiring layer and a via. The present invention relates to a method for manufacturing a wiring board.
近年、半導体素子をプリント配線基板に実装するためのインターポーザとして、多層回路基板が広く採用されている。この多層回路基板は表面に所定パターンの導体回路が形成された単位回路基板を複数枚積層してなっており、各単位回路基板の間はスルーホールやビアホールで導通が取られている。 In recent years, multilayer circuit boards have been widely adopted as interposers for mounting semiconductor elements on printed wiring boards. This multilayer circuit board is formed by laminating a plurality of unit circuit boards each having a predetermined pattern of conductor circuits formed on the surface, and the unit circuit boards are electrically connected by through holes or via holes.
その一方で、半導体大規模集積回路(LSI)等の半導体素子ではトランジスターの集積度が高まり、その動作速度はクロック周波数で1GHzに達するものが、また入出力端子数では1000を越えるものが出現するに至っている。 On the other hand, in a semiconductor element such as a semiconductor large-scale integrated circuit (LSI), the degree of integration of transistors is increased, and the operation speed reaches 1 GHz at the clock frequency, and the number of input / output terminals exceeds 1000. Has reached.
このため、多層回路基板にも高密度、高精細の配線形成技術が求められている。
高密度、高精細配線形成の有効な手段として、めっきを用いたセミアディティブ法がある(例えば参考文献1参照)。セミアディティブ法では、主に次の工程を経て配線層及びビアを得る。
For this reason, a high-density, high-definition wiring formation technology is also required for multilayer circuit boards.
As an effective means for forming high-density and high-definition wiring, there is a semi-additive method using plating (for example, see Reference 1). In the semi-additive method, a wiring layer and a via are obtained mainly through the following steps.
セミアディティブ法にて、配線層及びビアを形成するプロセスについて説明する。
図8(a)〜(e)及び図9(f)〜(g)に、配線層及びビアをセミアディティブ法にて形成するプロセスの一例を示す。
A process for forming wiring layers and vias by the semi-additive method will be described.
8A to 8E and FIGS. 9F to 9G show an example of a process for forming a wiring layer and a via by a semi-additive method.
まず、両面に配線層51及び52が形成されたコア基板30の両面に樹脂フィルム等をラミネートする等の方法で所定厚の絶縁層61を形成する。(図8(a)及び(b)参照)。
次に、絶縁層61の所定位置に、レーザー加工等によりビア用孔62を形成する(図8(c)参照)。
First, the
Next, a
次に、ビア用孔62のデスミア処理を行って、絶縁層上及びビア用孔側壁に無電解銅めっき等によりめっき下地導電層71を形成する(図8(d)参照)。
次に、めっき下地導電層71上の所定位置にパターめっき用のレジストパターン81を形成する(図8(e)参照)。
Next, a desmear process of the
Next, a
次に、めっき下地導電層71を給電層にして電解銅めっきを行い、フィルドビア53及び所定厚の導体層54を形成する(図9(f)参照)。
最後に、レジストパターン81を専用の剥離液で除去し、レジストパターン81下部にあっためっき下地導電層71をエッチングして、配線層54aを得る(図9(g)参照)。
Finally, the
しかし、従来のセミアディティブ工法では、配線層のパターンによっては、配線の高さ、断面形状にばらつきが生じることがある。また、フィルドビアと配線層形成を同時に行う場合、配線の断面形状が矩形とならずに不均一になることがある。配線層の高さや断面
形状が不均一になると、配線層の電気的特性にばらつきを生じ、配線基板としての使用に耐え得ないものとなってしまう。
However, in the conventional semi-additive method, the wiring height and cross-sectional shape may vary depending on the wiring layer pattern. In addition, when the filled via and the wiring layer formation are performed simultaneously, the cross-sectional shape of the wiring may not be rectangular but may be non-uniform. If the height and cross-sectional shape of the wiring layer are not uniform, the electrical characteristics of the wiring layer will vary, making it unusable for use as a wiring board.
本発明は上記問題点に鑑み考案されたもので、微細パターンからなる配線層領域で、配線層の高さや断面形状が不均一にならず、接続信頼性に優れたビアオンビア構造の配線基板を容易に得ることができる多層配線基板の製造方法及び多層配線基板を提供することを目的とする。 The present invention has been devised in view of the above problems, and in a wiring layer region having a fine pattern, the wiring layer height and cross-sectional shape are not uneven, and a wiring board having a via-on-via structure excellent in connection reliability can be easily obtained. It is an object of the present invention to provide a method for manufacturing a multilayer wiring board and a multilayer wiring board that can be obtained.
本発明は、上記課題を達成するために、まず請求項1においては、多層配線基板の製造方法であって、少なくとも以下の工程を有することを特徴とする多層配線基板の製造方法としたものである。
(a)絶縁基材の両面に導体層が形成された積層基材の一方の面から導体層及び絶縁基材を貫通し他方の面の導体層に達するビア用孔を形成する工程。
(b)両面に所定厚の感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(c)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(d)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(e)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(f)レジストパターンを剥離液で剥離する工程。
(g)レジストパターン下部にあった一方の面のめっき下地導電層及び導体層をエッチングにより除去する工程。
(h)絶縁層を形成する工程。
(i)絶縁層の所定位置にビア用孔を形成する工程。
(j)両面に所定厚のレジスト感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(k)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(l)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(m)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(n)レジストパターンを剥離液で剥離する工程。
(o)レジストパターン下部にあった一方の面のめっき下地導電層をエッチングにより除去する工程。
(p)上記(h)〜(o)の工程を所望の回数繰り返す工程。
In order to achieve the above object, the present invention provides a method for manufacturing a multilayer wiring board according to
(A) The process of forming the via hole which penetrates a conductor layer and an insulation base material from one surface of the lamination base material in which the conductor layer was formed in both surfaces of the insulation base material, and reaches the conductor layer of the other surface.
(B) A step of forming a photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(C) A step of forming a plating base conductive layer on the entire surface including the via hole sidewall and the via hole bottom surface on the resist pattern.
(D) A step of performing electroplating using the plating base conductive layer as a power supply layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(E) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(F) A step of stripping the resist pattern with a stripping solution.
(G) A step of removing the plating base conductive layer and the conductor layer on one surface under the resist pattern by etching.
(H) A step of forming an insulating layer.
(I) A step of forming a via hole at a predetermined position of the insulating layer.
(J) A step of forming a resist photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(K) A step of forming a plating base conductive layer on the entire surface including the via hole side wall and the via hole bottom surface on the resist pattern.
(L) A step of performing electroplating using the plating base conductive layer as a power feeding layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(M) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(N) A step of stripping the resist pattern with a stripping solution.
(O) A step of removing the plating base conductive layer on one surface under the resist pattern by etching.
(P) A step of repeating the steps (h) to (o) a desired number of times.
また、請求項2においては、多層配線基板の製造方法であって、少なくとも以下の工程を有することを特徴とする多層配線基板の製造方法としたものである。
(a)絶縁基材の片面に導体層が形成された積層基材の一方の面から絶縁基材を貫通し他方の面の導体層に達するビア用孔を形成する工程。
(b)両面に所定厚の感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(c)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(d)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(e)物理研磨、または化学研磨により、レジストパターンが露出するまで導体層を研磨する工程。
(f)レジストパターンを剥離液で剥離する工程。
(g)レジストパターン下部にあっためっき下地導体層とめっき下地導体層及び導体層をエッチングにより除去する工程。
(h)絶縁層を形成する工程。
(i)絶縁層の所定位置にビア用孔を形成する工程。
(j)両面に所定厚のレジスト感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(k)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(l)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(m)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(n)レジストパターンを剥離液で剥離する工程。
(o)レジストパターン下部にあった一方の面のめっき下地導電層をエッチングにより除去する工程。
(p)上記(h)〜(o)の工程を所望の回数繰り返す工程。
According to a second aspect of the present invention, there is provided a method for manufacturing a multilayer wiring board, comprising at least the following steps.
(A) A step of forming a via hole penetrating the insulating base material from one side of the laminated base material on which the conductive layer is formed on one side of the insulating base material and reaching the conductive layer on the other side.
(B) A step of forming a photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(C) A step of forming a plating base conductive layer on the entire surface including the via hole sidewall and the via hole bottom surface on the resist pattern.
(D) A step of performing electroplating using the plating base conductive layer as a power supply layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(E) A step of polishing the conductor layer by physical polishing or chemical polishing until the resist pattern is exposed.
(F) A step of stripping the resist pattern with a stripping solution.
(G) A step of removing the plating base conductor layer, the plating base conductor layer, and the conductor layer that existed under the resist pattern by etching.
(H) A step of forming an insulating layer.
(I) A step of forming a via hole at a predetermined position of the insulating layer.
(J) A step of forming a resist photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(K) A step of forming a plating base conductive layer on the entire surface including the via hole side wall and the via hole bottom surface on the resist pattern.
(L) A step of performing electroplating using the plating base conductive layer as a power feeding layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(M) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(N) A step of stripping the resist pattern with a stripping solution.
(O) A step of removing the plating base conductive layer on one surface under the resist pattern by etching.
(P) A step of repeating the steps (h) to (o) a desired number of times.
さらにまた、請求項3においては、請求項1または2に記載の多層配線基板の製造方法によって作製されたことを特徴とする多層配線基板。
Furthermore, in claim 3, a multilayer wiring board produced by the method for manufacturing a multilayer wiring board according to
本発明の多層配線基板の製造方法よれば、配線層の幅、高さ及び形状が均一でパターン再現性に優れ、且つ接続信頼性に優れたビアオンビア構造の多層配線基板を容易に得ることができる。 According to the method for manufacturing a multilayer wiring board of the present invention, a multilayer wiring board having a via-on-via structure in which the width, height and shape of the wiring layer are uniform, the pattern reproducibility is excellent, and the connection reliability is easily obtained. .
以下、本発明の実施の形態につき説明する。
図1(a)は、本発明の請求項1に係る多層配線基板の製造方法で作製された多層配線基板の一実施例を示す模式構成断面図を、図1(b)は、本発明の請求項2に係る多層配線基板の製造方法で作製された多層配線基板の一実施例を示す模式構成断面をそれぞれ示す。図1(a)の多層配線基板100は、絶縁基材11の両面に導体層21を有する積層基材10を用いて多層配線基板を、図1(b)の多層配線基板200は、絶縁基材11の片面に導体層21を有する積層基材20を用いて多層配線基板をそれぞれ作製したものである。
本発明の多層配線基板の製造方法では、めっきで形成された導体層を物理研磨、もしくは化学研磨して配線層及びビアを形成するので、表面が平滑な形状再現性に優れた配線層及び接続信頼性に優れたビアオンビア構造の多層配線基板を容易に得ることができる。
Hereinafter, embodiments of the present invention will be described.
FIG. 1A is a schematic cross-sectional view showing an embodiment of a multilayer wiring board produced by the method for manufacturing a multilayer wiring board according to
In the method for producing a multilayer wiring board according to the present invention, the conductor layer formed by plating is physically polished or chemically polished to form the wiring layer and the via, so that the wiring layer and connection having a smooth surface and excellent shape reproducibility are formed. A multilayer wiring board having a via-on-via structure with excellent reliability can be easily obtained.
以下、本発明の多層配線基板の製造方法について説明する。
図2(a)〜(e)、図3(f)〜(i)及び図4(j)〜(n)は、本発明の請求項1に係る多層配線基板の製造方法の一実施例を工程順に示す模式構成断面図である。
まず、絶縁基材11の両面に極薄銅箔を積層して導体層21を形成した積層基材10を準備する(図2(a)参照)。
次に、CO2レーザー、UVレーザー等を用いたレーザー加工により、積層基材10の一方の面から導体層21及び絶縁基材11を貫通し他方の面の導体層21に達するビア用孔12を形成し、ビア用孔12底及び内壁に付着した樹脂残渣を、ドライデスミア又は、ウェットデスミア処理にて除去する(図2(b)参照)。
Hereinafter, the manufacturing method of the multilayer wiring board of this invention is demonstrated.
2 (a) to 2 (e), FIGS. 3 (f) to (i) and FIGS. 4 (j) to (n) show an embodiment of a method for manufacturing a multilayer wiring board according to
First, a laminated base material 10 is prepared in which ultrathin copper foils are laminated on both surfaces of an insulating
Next, via
次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン31を形成する(図2(c)参照)。 Next, a photosensitive layer is formed by a method such as laminating a photosensitive dry film, and a series of patterning processes such as pattern exposure and development are performed to form a resist pattern 31 (see FIG. 2C).
次に、スパッタ又は、DPS、無電解銅めっき等によりレジストパターン31上、導体層21上及びビア用孔12内に所定厚の銅薄膜層からなるめっき下地導電層41を形成する(図2(d)参照)。
Next, a plating base
次に、めっき下地導電層41を給電層にしてフィルドビア用銅めっき液を用いて、電解銅めっきを行い、レジストパターン31を覆いつくすような厚みまでめっき銅を析出させ、導体層22を形成する(図2(e)参照)。
Next, electrolytic copper plating is performed using a filled via copper plating solution using the plating base
次に、基板両面をバフ研磨等の物理研磨、またはエッチング等の化学研磨により、レジストパターン31の上部が露出するまで導体層21及びレジストパターン31上部のめっき下地導電層41を研磨処理し、研磨処理された配線層22a、ランド22b及びフィルドビア22cを形成する(図3(f)参照)。
Next, by polishing the both surfaces of the substrate by physical polishing such as buffing or chemical polishing such as etching, the
次に、レジストパターン31を専用の剥離液で除去し、レジストパターン31の下部にあっためっき下地導電層41及び導体層21をエッチングで除去して配線層及びランド間の絶縁性を確保し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層22a及びランド22bが形成され、配線層22aとランド22bがフィルドビア22cにて電気的に接続された2層の配線基板を得る(図3(g)参照)。
Next, the resist
次に、両面に樹脂フィルムをラミネートする等の方法で、絶縁層13を形成する(図3(h)参照)。
次に、CO2レーザー、UVレーザー等を用いたレーザー加工により、絶縁層13の所定位置にビア用孔14を形成し、、ビア用孔14底及び内壁に付着した樹脂残渣を、ドライデスミア又は、ウェットデスミア処理にて除去する(図3(i)参照)。
Next, the insulating
Next, a via
次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン32を形成する(図4(j)参照)。 Next, a photosensitive layer is formed by a method such as laminating a photosensitive dry film, and a series of patterning processes such as pattern exposure and development are performed to form a resist pattern 32 (see FIG. 4J).
次に、スパッタ又は、DPS、無電解銅めっき等によりレジストパターン32上、絶縁層13上及びビア用孔14内に所定厚の銅薄膜層からなるめっき下地導電層42を形成する(図4(k)参照)。
Next, a plating base
次に、めっき下地導電層42を給電層にしてフィルドビア用銅めっき液を用いて、電解銅めっきを行い、レジストパターン32を覆いつくすような厚みまでめっき銅を析出させ、導体層23を形成する(図4(l)参照)。
Next, electrolytic copper plating is performed using a filled via copper plating solution with the plating base
次に、基板両面をバフ研磨等の物理研磨、またはエッチング等の化学研磨により、レジストパターン32の上部が露出するまで導体層23及びレジストパターン32上部のめっき下地導電層42を研磨処理し、研磨処理された配線層23a、ランド23b及びフィルドビア23cを形成する(図4(m)参照)。
Next, by polishing the both surfaces of the substrate by physical polishing such as buffing or chemical polishing such as etching, the
次に、レジストパターン32を専用の剥離液で除去し、レジストパターン32の下部にあっためっき下地導電層42をエッチングで除去して配線層及びランド間の絶縁性を確保し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層23a及びランド23
bが形成され、配線層22aとランド22bがフィルドビア22cにて、ランド22bとランド23bとがフィルドビア23cにて電気的に接続された接続信頼性に優れたビアオンビア構造の4層の配線基板100を得る(図4(n)参照)。
さらに、必用であれば上記絶縁層、レジストパターン、めっき下地導電層、めっきよる導体層形成及び研磨処理、レジストパターン剥離工程を繰り返すことにより、所望の多層配線基板を得ることができる。
Next, the resist
b is formed, and the
Furthermore, if necessary, a desired multilayer wiring board can be obtained by repeating the insulating layer, resist pattern, plating base conductive layer, conductor layer formation and polishing treatment by plating, and resist pattern peeling step.
図5(a)〜(e)、図6(f)〜(i)及び図7(j)〜(n)には、本発明の請求項2に係る多層配線基板の製造方法の一実施例を工程順に示す模式構成断面図である。
まず、絶縁基材11の片面に極薄銅箔を積層して導体層21を形成した積層基材20を準備する(図5(a)参照)。
次に、CO2レーザー、UVレーザー等を用いたレーザー加工により、積層基材20の一方の面から絶縁基材11を貫通し導体層21に達するビア用孔15を形成し、ビア用孔15底及び内壁に付着した樹脂残渣を、ドライデスミア又は、ウェットデスミア処理にて除去する(図5(b)参照)。
5 (a) to (e), FIGS. 6 (f) to (i) and FIGS. 7 (j) to (n) show an embodiment of a method for manufacturing a multilayer wiring board according to claim 2 of the present invention. FIG.
First, a
Next, via
次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン33を形成する(図5(c)参照)。 Next, a photosensitive layer is formed by a method such as laminating a photosensitive dry film, and a series of patterning processes such as pattern exposure and development are performed to form a resist pattern 33 (see FIG. 5C).
次に、スパッタ又は、DPS、無電解銅めっき等により、一方の面のレジストパターン33上、絶縁基材11上及びビア用孔12内に、他方の面のレジストパターン33上及び導体層21上に所定厚の銅薄膜層からなるめっき下地導電層43を形成する(図5(d)参照)。
Next, by sputtering, DPS, electroless copper plating or the like, on the resist
次に、めっき下地導電層43を給電層にしてフィルドビア用銅めっき液を用いて、電解銅めっきを行い、レジストパターン33を覆いつくすような厚みまでめっき銅を析出させ、導体層24を形成する(図5(e)参照)。
Next, electrolytic copper plating is performed using a filled via copper plating solution with the plating base
次に、基板両面をバフ研磨等の物理研磨、またはエッチング等の化学研磨により、レジストパターン33の上部が露出するまで導体層24及びレジストパターン33上部のめっき下地導電層43を研磨処理し、研磨処理された配線層24a、ランド24b及びフィルドビア24cを形成する(図6(f)参照)。
Next, the
次に、レジストパターン33を専用の剥離液で除去し、レジストパターン33の下部にあった一方の面のめっき下地導電層43と、他方の面の及びめっき下地導電層43導体層21をエッチングで除去して配線層及びランド間の絶縁性を確保し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層24a及びランド24bが形成され、配線層24aとランド24bがフィルドビア24cにて電気的に接続された2層の配線基板を得る(図6(g)参照)。
Next, the resist
次に、両面に樹脂フィルムをラミネートする等の方法で、絶縁層16を形成する(図6(h)参照)。
次に、CO2レーザー、UVレーザー等を用いたレーザー加工により、絶縁層16の所定位置にビア用孔17を形成し、、ビア用孔17底及び内壁に付着した樹脂残渣を、ドライデスミア、又はウェットデスミア処理にて除去する(図6(i)参照)。
Next, the insulating
Next, a via
次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン34を形成する(図7(j)参照)。 Next, a photosensitive layer is formed by a method such as laminating a photosensitive dry film, and a series of patterning processes such as pattern exposure and development are performed to form a resist pattern 34 (see FIG. 7J).
次に、スパッタ、DPS、無電解銅めっき等によりレジストパターン34上、絶縁層16上及びビア用孔17内に所定厚の銅薄膜層からなるめっき下地導電層44を形成する(図7(k)参照)。
Next, a plating base
次に、めっき下地導電層44を給電層にしてフィルドビア用銅めっき液を用いて、電解銅めっきを行い、レジストパターン34を覆いつくすような厚みまでめっき銅を析出させ、導体層25を形成する(図7(l)参照)。
Next, electrolytic copper plating is performed using a filled via copper plating solution with the plating base
次に、基板両面をバフ研磨等の物理研磨、またはエッチング等の化学研磨により、レジストパターン34の上部が露出するまで導体層25及びレジストパターン34上部のめっき下地導電層44を研磨処理し、研磨処理された配線層25a、ランド25b及びフィルドビア25cを形成する(図7(m)参照)。
Next, by polishing the both surfaces of the substrate by physical polishing such as buffing or chemical polishing such as etching, the
次に、レジストパターン34を専用の剥離液で除去し、レジストパターン34の下部にあっためっき下地導電層44をエッチングで除去して配線層及びランド間の絶縁性を確保し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層25a及びランド25bが形成され、配線層24aとランド24bがフィルドビア24cにて、ランド24bとランド25bとがフィルドビア25cにて電気的に接続された接続信頼性に優れたビアオンビア構造の4層の配線基板200を得る(図7(n)参照)。
さらに、必用であれば上記絶縁層、レジストパターン、めっき下地導電層、めっきよる導体層形成及び研磨処理、レジストパターン剥離工程を繰り返すことにより、所望の多層配線基板を得ることができる。
Next, the resist
Furthermore, if necessary, a desired multilayer wiring board can be obtained by repeating the insulating layer, resist pattern, plating base conductive layer, conductor layer formation and polishing treatment by plating, and resist pattern peeling step.
まず、25μm厚のポリイミドテープからなる絶縁基材11の両面に銅箔が積層された両面銅箔付きポリイミドテープの銅箔をエッチングして3μm厚の銅箔からなる導体層21を形成した積層基材10を準備した(図2(a)参照)。
次に、UVレーザーを用いたレーザー加工により、積層基材10の一方の面から導体層21及び絶縁基材11を貫通し他方の面の導体層21に達する100μm径のビア用孔12を形成し、ビア用孔12底及び内壁に付着した樹脂残渣を50℃に加熱された過マンガン酸カリウム水溶液によるデスミア処理にて除去した(図2(b)参照)。
First, a laminated base formed by etching a copper foil of a polyimide tape with double-sided copper foil in which copper foil is laminated on both sides of an insulating
Next, via
次に、感光性のドライフィルムをラミネートして感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン31を形成した(図2(c)参照)。 Next, a photosensitive dry film was laminated to form a photosensitive layer, and a series of patterning processes such as pattern exposure and development were performed to form a resist pattern 31 (see FIG. 2C).
次に、無電解銅めっきによりレジストパターン31上、導体層21上及びビア用孔12内に0.5〜1.0μm厚の銅薄膜層からなるめっき下地導電層41を形成した(図2(d)参照)。
Next, a plating base
次に、めっき下地導電層41を給電層にして、硫酸銅5水和物濃度が230g/L、硫酸濃度が70g/L、塩素イオン濃度が60mg/Lの硫酸銅水溶液にエバラユージライト製キューブライトVF−MUを20ml/Lを加えた銅めっき液を用いて電解銅めっきを行い、レジストパターン31を覆いつくすような厚みまでめっき銅を析出させ、導体層22を形成した(図2(e)参照)。
ここで、電流密度は、はじめの15分間で1.5ASD、続く25分間で2.0ASDとした。
Next, using the plating base
Here, the current density was 1.5 ASD for the first 15 minutes and 2.0 ASD for the next 25 minutes.
次に、過酸化水素水と硫酸の混合液からなるエッチング液を用いた化学研磨により、レ
ジストパターン31の上部が露出するまで導体層21及びレジストパターン31上部のめっき下地導電層41をエッチングし、5〜10μmの配線層22a、ランド22b及びフィルドビア22cを形成した(図3(f)参照)。
Next, the
次に、レジストパターン31を専用の剥離液で除去し、レジストパターン31の下部にあっためっき下地導電層41及び導体層21をエッチングで除去し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層22a及びランド22bが形成され、配線層22aとランド22bがフィルドビア22cにて電気的に接続された2層の配線基板を得た(図3(g)参照)。
Next, the resist
次に、両面に樹脂フィルムをラミネートし絶縁層13を形成した(図3(h)参照)。次に、UVレーザーを用いたレーザー加工により、絶縁層13の所定位置に50μm径のビア用孔14を形成し、ビア用孔14底及び内壁に付着した樹脂残渣を50℃に加熱された過マンガン酸カリウム水溶液によるデスミア処理にて除去した(図3(i)参照)。
Next, a resin film was laminated on both surfaces to form an insulating layer 13 (see FIG. 3 (h)). Next, a via
次に、感光性のドライフィルムをラミネートして感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン32を形成した(図4(j)参照)。 Next, a photosensitive dry film was laminated to form a photosensitive layer, and a series of patterning processes such as pattern exposure and development were performed to form a resist pattern 32 (see FIG. 4J).
次に、無電解銅めっきによりレジストパターン32上、絶縁層13上及びビア用孔14内に0.5〜1.0μm厚の銅薄膜層からなるめっき下地導電層42を形成した図4(k)参照)。
Next, FIG. 4 (k) in which a plating base
次に、めっき下地導電層41を給電層にして、硫酸銅5水和物濃度が230g/L、硫酸濃度が70g/L、塩素イオン濃度が60mg/Lの硫酸銅水溶液にエバラユージライト製キューブライトVF−MUを20ml/Lを加えた銅めっき液を用いて電解銅めっきを行い、レジストパターン31を覆いつくすような厚みまでめっき銅を析出させ、導体層23を形成した(図4(l)参照)。
ここで、電流密度は、はじめの15分間で1.5ASD、続く25分間で2.0ASDとした。
Next, using the plating base
Here, the current density was 1.5 ASD for the first 15 minutes and 2.0 ASD for the next 25 minutes.
次に、過酸化水素水と硫酸の混合液からなるエッチング液を用いた化学研磨により、レジストパターン32の上部が露出するまで導体層21及びレジストパターン31上部のめっき下地導電層41をエッチングし、5〜10μmの配線層22a、ランド22b及びフィルドビア22cを形成した(図4(m)参照)。
Next, the conductive
次に、レジストパターン32を専用の剥離液で除去し、レジストパターン32の下部にあっためっき下地導電層42をエッチングで除去し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層23a及びランド23bが形成され、配線層22aとランド22bがフィルドビア22cにて、ランド22bとランド23bとがフィルドビア23cにて電気的に接続された接続信頼性に優れたビアオンビア構造の4層の配線基板100を得た(図4(n)参照)。
Next, the resist
まず、25μm厚のポリイミドテープからなる絶縁基材11の片面に銅箔が積層された片面銅箔付きポリイミドテープの銅箔をエッチングして3μm厚の銅箔からなる導体層21を形成した積層基材20を準備した(図5(a)参照)。
次に、UVレーザーを用いたレーザー加工により、積層基材20の一方の面から絶縁基材11を貫通し他方の面の導体層21に達する100μm径のビア用孔15を形成し、ビア用孔15底及び内壁に付着した樹脂残渣を50℃に加熱された過マンガン酸カリウム水溶
液によるデスミア処理にて除去した(図5(b)参照)。
First, a laminated base formed by etching a copper foil of a polyimide tape with a single-sided copper foil in which a copper foil is laminated on one side of an insulating
Next, by via laser processing using a UV laser, a via
次に、感光性のドライフィルムをラミネートして感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン33を形成した(図5(c)参照)。 Next, a photosensitive dry film was laminated to form a photosensitive layer, and a series of patterning processes such as pattern exposure and development were performed to form a resist pattern 33 (see FIG. 5C).
次に、無電解銅めっきにより一方の面のレジストパターン33上及びビア用孔12内に、他方の面のレジストパターン33上及び導体層21上に0.5〜1.0μm厚の銅薄膜層からなるめっき下地導電層43を形成した(図5(d)参照)。
Next, a copper thin film layer having a thickness of 0.5 to 1.0 μm is formed on the resist
次に、めっき下地導電層43を給電層にして、硫酸銅5水和物濃度が230g/L、硫酸濃度が70g/L、塩素イオン濃度が60mg/Lの硫酸銅水溶液にエバラユージライト製キューブライトVF−MUを20ml/Lを加えた銅めっき液を用いて電解銅めっきを行い、レジストパターン33を覆いつくすような厚みまでめっき銅を析出させ、導体層24を形成した(図5(e)参照)。
ここで、電流密度は、はじめの15分間で1.5ASD、続く25分間で2.0ASDとした。
Next, using the plating base
Here, the current density was 1.5 ASD for the first 15 minutes and 2.0 ASD for the next 25 minutes.
次に、過酸化水素水と硫酸の混合液からなるエッチング液を用いた化学研磨により、レジストパターン31の上部が露出するまで導体層24及びレジストパターン33上部のめっき下地導電層43をエッチングし、5〜10μmの配線層24a、ランド24b及びフィルドビア24cを形成した(図6(f)参照)。
Next, the plating underlying
次に、レジストパターン31を専用の剥離液で除去し、レジストパターン31の下部にあった一方の面のめっき下地導電層43及び他方の面のめっき下地導電層43及び導体層21をエッチングで除去し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層24a及びランド24bが形成され、配線層24aとランド24bがフィルドビア24cにて電気的に接続された2層の配線基板を得た(図6(g)参照)。
Next, the resist
次に、両面に樹脂フィルムをラミネートし絶縁層13を形成した(図6(h)参照)。次に、UVレーザーを用いたレーザー加工により、絶縁層16の所定位置に50μm径のビア用孔17を形成し、ビア用孔17底及び内壁に付着した樹脂残渣を50℃に加熱された過マンガン酸カリウム水溶液によるデスミア処理にて除去した(図6(i)参照)。
Next, a resin film was laminated on both surfaces to form an insulating layer 13 (see FIG. 6H). Next, a via
次に、感光性のドライフィルムをラミネートして感光層を形成し、パターン露光、現像等の一連のパターニング処理を行ってレジストパターン34を形成した(図7(j)参照)。 Next, a photosensitive dry film was laminated to form a photosensitive layer, and a series of patterning processes such as pattern exposure and development were performed to form a resist pattern 34 (see FIG. 7J).
次に、無電解銅めっきによりレジストパターン34上、絶縁層13上及びビア用孔17内に0.5〜1.0μm厚の銅薄膜層からなるめっき下地導電層44を形成した図7(k)参照)。
Next, FIG. 7 (k) in which a plating base
次に、めっき下地導電層44を給電層にして、硫酸銅5水和物濃度が230g/L、硫酸濃度が70g/L、塩素イオン濃度が60mg/Lの硫酸銅水溶液にエバラユージライト製キューブライトVF−MUを20ml/Lを加えた銅めっき液を用いて電解銅めっきを行い、レジストパターン34を覆いつくすような厚みまでめっき銅を析出させ、導体層25を形成した(図7(l)参照)。
ここで、電流密度は、はじめの15分間で1.5ASD、続く25分間で2.0ASDとした。
Next, using the plating base
Here, the current density was 1.5 ASD for the first 15 minutes and 2.0 ASD for the next 25 minutes.
次に、過酸化水素水と硫酸の混合液からなるエッチング液を用いた化学研磨により、レジストパターン34の上部が露出するまで導体層25及びレジストパターン34上部のめっき下地導電層44をエッチングし、5〜10μm厚の配線層25a、ランド25b及びフィルドビア25cを形成した(図7(m)参照)。
Next, the
次に、レジストパターン34を専用の剥離液で除去し、レジストパターン34の下部にあっためっき下地導電層44をエッチングで除去し、絶縁基材11の両面に表面が平滑な形状再現性に優れた配線層25a及びランド25bが形成され、配線層22aとランド22bがフィルドビア22cにて、ランド24bとランド25bとがフィルドビア253cにて電気的に接続された接続信頼性に優れたビアオンビア構造の4層の配線基板200を得た(図7(o)参照)。
Next, the resist
(b)は、本発明の請求項2に係る多層配線基板の製造方法で作製された多層配線基板の一実施例を示す模式構成断面図である。
10、20……積層基材
11……絶縁基材
12、14、15、17、62……ビア用孔
13、16、61……絶縁層
15……デバイスホール
21……導体層
30……コア基板
31、32、33、34、81……レジストパターン
41、42、43、44、71……めっき下地導電層
22、23、24、25……導体層
22a、23a、24a、25a、51、52、54a……配線層
22b、23b、24b、25b……ランド
22c、23c、24c、25c、53……フィルドビア
54……導体層
10, 20 ... Laminated
Claims (3)
(a)絶縁基材の両面に導体層が形成された積層基材の一方の面から導体層及び絶縁基材を貫通し他方の面の導体層に達するビア用孔を形成する工程。
(b)両面に所定厚の感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(c)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(d)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(e)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(f)レジストパターンを剥離液で剥離する工程。
(g)レジストパターン下部にあった一方の面のめっき下地導電層及び導体層をエッチングにより除去する工程。
(h)絶縁層を形成する工程。
(i)絶縁層の所定位置にビア用孔を形成する工程。
(j)両面に所定厚のレジスト感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(k)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(l)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(m)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(n)レジストパターンを剥離液で剥離する工程。
(o)レジストパターン下部にあった一方の面のめっき下地導電層をエッチングにより除去する工程。
(p)上記(h)〜(o)の工程を所望の回数繰り返す工程。 A method for manufacturing a multilayer wiring board, comprising at least the following steps.
(A) The process of forming the via hole which penetrates a conductor layer and an insulation base material from one surface of the lamination base material in which the conductor layer was formed in both surfaces of the insulation base material, and reaches the conductor layer of the other surface.
(B) A step of forming a photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(C) A step of forming a plating base conductive layer on the entire surface including the via hole sidewall and the via hole bottom surface on the resist pattern.
(D) A step of performing electroplating using the plating base conductive layer as a power supply layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(E) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(F) A step of stripping the resist pattern with a stripping solution.
(G) A step of removing the plating base conductive layer and the conductor layer on one surface under the resist pattern by etching.
(H) A step of forming an insulating layer.
(I) A step of forming a via hole at a predetermined position of the insulating layer.
(J) A step of forming a resist photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(K) A step of forming a plating base conductive layer on the entire surface including the via hole side wall and the via hole bottom surface on the resist pattern.
(L) A step of performing electroplating using the plating base conductive layer as a power feeding layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(M) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(N) A step of stripping the resist pattern with a stripping solution.
(O) A step of removing the plating base conductive layer on one surface under the resist pattern by etching.
(P) A step of repeating the steps (h) to (o) a desired number of times.
(a)絶縁基材の片面に導体層が形成された積層基材の一方の面から絶縁基材を貫通し他方の面の導体層に達するビア用孔を形成する工程。
(b)両面に所定厚の感光層を形成し、パターン露光、現像等のパターニング処理によりレジストパターンを形成する工程。
(c)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(d)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(e)物理研磨、または化学研磨により、レジストパターンが露出するまで導体層を研磨する工程。
(f)レジストパターンを剥離液で剥離する工程。
(g)レジストパターン下部にあっためっき下地導体層とめっき下地導体層及び導体層をエッチングにより除去する工程。
(h)絶縁層を形成する工程。
(i)絶縁層の所定位置にビア用孔を形成する工程。
(j)両面に所定厚のレジスト感光層を形成し、パターン露光、現像等のパターニング処
理によりレジストパターンを形成する工程。
(k)レジストパターン上、ビア用孔側壁及びビア用孔底面を含む全面にめっき下地導電層を形成する工程。
(l)めっき下地導電層を給電層にして電解めっきを行い、レジストパターンの高さ以上にめっき金属を析出させて導体層を形成する工程。
(m)物理研磨、または化学研磨により、レジストパターンの上部が露出するまで導体層を研磨する工程。
(n)レジストパターンを剥離液で剥離する工程。
(o)レジストパターン下部にあった一方の面のめっき下地導電層をエッチングにより除去する工程。
(p)上記(h)〜(o)の工程を所望の回数繰り返す工程。 A method for manufacturing a multilayer wiring board, comprising at least the following steps.
(A) A step of forming a via hole penetrating the insulating base material from one side of the laminated base material on which the conductive layer is formed on one side of the insulating base material and reaching the conductive layer on the other side.
(B) A step of forming a photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(C) A step of forming a plating base conductive layer on the entire surface including the via hole sidewall and the via hole bottom surface on the resist pattern.
(D) A step of performing electroplating using the plating base conductive layer as a power supply layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(E) A step of polishing the conductor layer by physical polishing or chemical polishing until the resist pattern is exposed.
(F) A step of stripping the resist pattern with a stripping solution.
(G) A step of removing the plating base conductor layer, the plating base conductor layer, and the conductor layer that existed under the resist pattern by etching.
(H) A step of forming an insulating layer.
(I) A step of forming a via hole at a predetermined position of the insulating layer.
(J) A step of forming a resist photosensitive layer having a predetermined thickness on both surfaces and forming a resist pattern by patterning processing such as pattern exposure and development.
(K) A step of forming a plating base conductive layer on the entire surface including the via hole side wall and the via hole bottom surface on the resist pattern.
(L) A step of performing electroplating using the plating base conductive layer as a power feeding layer and depositing a plating metal at a height higher than the resist pattern to form a conductor layer.
(M) A step of polishing the conductor layer by physical polishing or chemical polishing until the upper portion of the resist pattern is exposed.
(N) A step of stripping the resist pattern with a stripping solution.
(O) A step of removing the plating base conductive layer on one surface under the resist pattern by etching.
(P) A step of repeating the steps (h) to (o) a desired number of times.
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Cited By (3)
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---|---|---|---|---|
CN102256453A (en) * | 2010-05-21 | 2011-11-23 | 富葵精密组件(深圳)有限公司 | Multilayer circuit board manufacturing method |
WO2018233271A1 (en) * | 2017-06-20 | 2018-12-27 | 广州兴森快捷电路科技有限公司 | Printed circuit board and fabrication method therefor |
WO2022191180A1 (en) * | 2021-03-10 | 2022-09-15 | 凸版印刷株式会社 | Multilayer wiring board |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5655099A (en) * | 1979-10-12 | 1981-05-15 | Fujitsu Ltd | Method of manufacturing printed board |
JPH06132630A (en) * | 1992-10-20 | 1994-05-13 | Matsushita Electric Ind Co Ltd | Manufacture of flexible circuit board |
JPH07231146A (en) * | 1994-02-15 | 1995-08-29 | Ibiden Co Ltd | Board for mounting semiconductor, and its manufacture |
JP2002076620A (en) * | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | Multilayer circuit board and its manufacturing method |
JP2003101221A (en) * | 2001-09-20 | 2003-04-04 | Ibiden Co Ltd | Method for manufacturing multilayer printed wiring board |
JP2004096007A (en) * | 2002-09-03 | 2004-03-25 | Furukawa Electric Co Ltd:The | Multilayer substrate manufacturing method |
-
2004
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5655099A (en) * | 1979-10-12 | 1981-05-15 | Fujitsu Ltd | Method of manufacturing printed board |
JPH06132630A (en) * | 1992-10-20 | 1994-05-13 | Matsushita Electric Ind Co Ltd | Manufacture of flexible circuit board |
JPH07231146A (en) * | 1994-02-15 | 1995-08-29 | Ibiden Co Ltd | Board for mounting semiconductor, and its manufacture |
JP2002076620A (en) * | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | Multilayer circuit board and its manufacturing method |
JP2003101221A (en) * | 2001-09-20 | 2003-04-04 | Ibiden Co Ltd | Method for manufacturing multilayer printed wiring board |
JP2004096007A (en) * | 2002-09-03 | 2004-03-25 | Furukawa Electric Co Ltd:The | Multilayer substrate manufacturing method |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102256453A (en) * | 2010-05-21 | 2011-11-23 | 富葵精密组件(深圳)有限公司 | Multilayer circuit board manufacturing method |
WO2018233271A1 (en) * | 2017-06-20 | 2018-12-27 | 广州兴森快捷电路科技有限公司 | Printed circuit board and fabrication method therefor |
WO2022191180A1 (en) * | 2021-03-10 | 2022-09-15 | 凸版印刷株式会社 | Multilayer wiring board |
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