JP2005276912A - Semiconductor device and method of manufacturing same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To increase the current and breakdown voltage of a semiconductor device while suppressing the increase of the on-resistance even when a semiconductor layer, in which an offset drain is formed, is formed on an insulator. <P>SOLUTION: The offset drain having a multi-RESURF structure is constituted in an elevated structure by respectively laminating an elevated offset drain layer 7a and a p-type elevated offset drain layer 7b upon an n-type offset drain layer 6a, and a p-type offset drain layer 6b formed on an SOI substrate. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、マルチリサーフＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔｉｖｅ Ｔｒａｎｓｉｓｔｏｒ）に適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a multi-resurf MOSFET (Metal Oxide Field Effective Transistor).

移動体通信端末装置の送受信回路などに使われるトランジスタでは、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることが要求されている。このようなトレンジスタを実現するために、例えば、特許文献１には、マルチリサーフ構造を持つオフセットドレインをＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に設ける方法が開示されている。   A transistor used in a transmission / reception circuit of a mobile communication terminal device is required to have a large current and a high breakdown voltage without increasing the on-resistance. In order to realize such a ranger, for example, Patent Document 1 discloses a method of providing an offset drain having a multi-resurf structure on an SOI (Silicon On Insulator) substrate.

このマルチリサーフ構造を持つオフセットドレインは、ｎ型領域とｐ型領域とが電流の進行方向に沿ってストライプ状に配置されている。このため、ゲート電圧が０ボルト以下のオフ状態では、ｎ型領域とｐ型領域とがストライプ状に交互に配置されたオフセットドレインのｐｎ接合界面、オフセットドレインのｐ型領域とドレイン電極のｎ+型領域との接合界面、オフセットドレインのｎ型領域とｐ型ボディとの接合界面、オフセットドレインのｎ型領域とＢＯＸ層の界面で空乏層を広げることができる。このため、オフセットドレインのｎ型領域およびｐ型領域の濃度と深さを最適化することにより、オフセットドレインの表面電界を緩和することができる。この結果、耐圧を劣化させることなく、オフセットドレインのｎ型領域の不純物濃度を高くすることができ、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることができる。
特開２０００−２８６４１７号公報 In the offset drain having the multi-resurf structure, the n-type region and the p-type region are arranged in a stripe shape along the current traveling direction. For this reason, in the off state where the gate voltage is 0 volt or less, the pn junction interface of the offset drain in which the n-type region and the p-type region are alternately arranged in a stripe shape, the n + of the p-type region of the offset drain and the drain electrode The depletion layer can be expanded at the junction interface with the n-type region, the junction interface between the n-type region of the offset drain and the p-type body, and the interface between the n-type region of the offset drain and the BOX layer. For this reason, the surface electric field of the offset drain can be relaxed by optimizing the concentration and depth of the n-type region and the p-type region of the offset drain. As a result, the impurity concentration in the n-type region of the offset drain can be increased without degrading the breakdown voltage, and a large current and a high breakdown voltage can be achieved without increasing the on-resistance.
JP 2000-286417 A

しかしながら、特許文献１に開示された方法では、ＳＯＩ構造の上部シリコン層が薄くなると、オフセットドレインの厚さが薄くなり、オン抵抗が増加する。一方、オン抵抗を低減させるため、オフセットドレインのｎ型領域の不純物濃度をさらに高くすると、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動、スタンバイ電流の増加として知られる短チャネル効果などが発生するという問題があった。   However, in the method disclosed in Patent Document 1, when the upper silicon layer of the SOI structure becomes thinner, the thickness of the offset drain becomes thinner and the on-resistance increases. On the other hand, when the impurity concentration in the n-type region of the offset drain is further increased to reduce the on-resistance, the source / drain region punch-through phenomenon, threshold voltage fluctuation, short channel effect known as an increase in standby current, etc. There was a problem that occurred.

また、ＳＯＩ構造の上部シリコン層と上部シリコン層に接する絶縁膜との界面にホットキャリアがトラップされることによってオフセットドレインが空乏化し、オン抵抗が増加するという問題もあった。
そこで、本発明の目的は、オフセットドレインが形成される半導体層が絶縁体上に形成された場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。 In addition, the hot drain is trapped at the interface between the upper silicon layer having the SOI structure and the insulating film in contact with the upper silicon layer, thereby depleting the offset drain and increasing the on-resistance.
Accordingly, an object of the present invention is to increase the current and increase the breakdown voltage while suppressing an increase in on-resistance even when a semiconductor layer in which an offset drain is formed is formed on an insulator. A semiconductor device and a method for manufacturing the semiconductor device are provided.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上の半導体層に電界効果型トランジスタが形成された半導体装置において、前記電界効果型トランジスタにはマルチリサーフ構造を持つオフセットドレインが設けられ、前記オフセットドレインが設けられた半導体層の膜厚がソース側の半導体層の膜厚に比べて厚いことを特徴とする。   In order to solve the above problems, according to a semiconductor device of one embodiment of the present invention, in a semiconductor device in which a field effect transistor is formed in a semiconductor layer over an insulator, the field effect transistor includes a multi-layer. An offset drain having a surf structure is provided, and the thickness of the semiconductor layer provided with the offset drain is larger than the thickness of the semiconductor layer on the source side.

これにより、ソース側の半導体層の薄膜化を可能としつつ、マルチリサーフ構造を持つオフセットドレインが形成された半導体層を厚膜化することができる。このため、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することを可能としつつ、電界効果型トランジスタを完全空乏モードで動作させることが可能となる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。   Accordingly, the semiconductor layer on which the offset drain having the multi-resurf structure is formed can be thickened while the semiconductor layer on the source side can be thinned. For this reason, it is possible to reduce the on-resistance while suppressing an increase in the impurity concentration of the offset drain, and to reduce the surface electric field of the offset drain, while allowing the field effect transistor to operate in a fully depleted mode. It becomes possible to operate. As a result, it is possible to realize low power consumption and high speed of the field effect transistor, and it is possible to achieve a large current and a high breakdown voltage.

また、本発明の一態様に係る半導体装置によれば、前記ソース側には、ソースタイ構造が設けられていることを特徴とする。
これにより、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。 According to the semiconductor device of one embodiment of the present invention, a source tie structure is provided on the source side.
As a result, hot carriers accumulated in the body region can be released, and the field effect transistor can be operated in the full depletion mode, and deterioration of the drain breakdown voltage can be suppressed.

また、本発明の一態様に係る半導体装置によれば、前記オフセットドレインの不純物濃度はドレインからゲートに向かって徐々に薄くなっていることを特徴とする。
これにより、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となり、ボディ領域のドレイン端における電界集中を緩和させることを可能として、ドレイン耐圧を向上させることができる。 In addition, according to the semiconductor device of one embodiment of the present invention, the impurity concentration of the offset drain gradually decreases from the drain toward the gate.
As a result, it is possible to reduce the impurity concentration at the drain end of the body region while suppressing an increase in the drain resistance, and to reduce the electric field concentration at the drain end of the body region, thereby improving the drain withstand voltage. Can do.

また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。 In addition, according to the semiconductor device of one embodiment of the present invention, the field effect transistor is formed over an SOI substrate.
As a result, element isolation of the field effect transistor can be easily performed, latch-up can be prevented, and the source / drain junction capacitance can be reduced. It is possible to increase the speed.

また、本発明の一態様に係る半導体装置によれば、絶縁体上に積層された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に設けられ、前記ゲート電極下に配置された第１導電型ボディ領域と、前記半導体層に設けられ、前記ゲート電極の一方の側に配置された第２導電型ソース領域と、前記ゲート電極の他方の側に配置され、前記半導体層上に積層されたエレベーテッド半導体層と、前記エレベーテッド半導体層およびその下の半導体層に形成され、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層と、前記ゲート電極から所定間隔だけ隔てて前記オフセットドレイン層に配置された第２導電型ドレイン領域とを備えることを特徴とする。   In addition, according to the semiconductor device of one embodiment of the present invention, the semiconductor layer stacked over the insulator, the gate electrode formed over the semiconductor layer, the semiconductor layer provided in the semiconductor layer, and below the gate electrode A first conductivity type body region disposed on the semiconductor layer, a second conductivity type source region disposed on one side of the gate electrode, and a semiconductor substrate disposed on the other side of the gate electrode; An elevated semiconductor layer stacked on the layer, the elevated semiconductor layer and a semiconductor layer therebelow are formed, and the first conductivity type region and the second conductivity type region are formed in stripes along the current traveling direction. And a second conductivity type drain region disposed in the offset drain layer at a predetermined interval from the gate electrode.

これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、マルチリサーフ構造をオフセットドレインに持たせることができる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。   As a result, the thickness of the semiconductor layer provided with the offset drain can be increased while the body region can be thinned, and the multi-resurf structure can be provided in the offset drain. For this reason, even when the field-effect transistor is operated in the full depletion mode, it is possible to reduce the on-resistance while suppressing an increase in the impurity concentration of the offset drain and to reduce the surface electric field of the offset drain. be able to. As a result, it is possible to reduce the power consumption and speed of the field-effect transistor while suppressing the punch-through phenomenon of the source / drain region, the fluctuation of the threshold voltage, and the occurrence of the short channel effect. In addition, it is possible to increase the current and increase the breakdown voltage.

また、本発明の一態様に係る半導体装置によれば、前記第２導電型ソース領域に設けられ、前記第１導電型ボディ領域に接するように配置された第１導電型ソースボディ接続領域と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトとを備えることを特徴とする。
これにより、ボディ領域がソース領域およびドレイン領域で分断された場合においても、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。 In addition, according to the semiconductor device of one embodiment of the present invention, the first conductivity type source body connection region provided in the second conductivity type source region and disposed so as to be in contact with the first conductivity type body region; And a contact disposed so as to straddle the second conductivity type source region and the first conductivity type source body connection region.
Thereby, even when the body region is divided by the source region and the drain region, it is possible to escape the hot carriers accumulated in the body region, while enabling the field effect transistor to operate in the full depletion mode, Degradation of the drain breakdown voltage can be suppressed.

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、前記ゲート電極および前記サイドウォールをマスクとしてソース側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型ソース領域を形成する工程と、前記ゲート電極から所定間隔だけ隔てて前記エレベーテッドオフセットドレイン層に配置された第２導電型ドレイン領域を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a gate electrode on the first conductivity type semiconductor layer formed on the insulator, and a drain side using the gate electrode as a mask Forming an offset drain layer in which the first conductivity type region and the second conductivity type region are arranged in a stripe shape along the current traveling direction by performing ion implantation on the first conductivity type semiconductor layer; Forming a sidewall on the side wall of the gate electrode; forming an elevated semiconductor layer stacked on the offset drain layer; and performing ion implantation on the elevated semiconductor layer, thereby forming a first conductivity type. Forming an elevated offset drain layer in which a region and a second conductivity type region are arranged in a stripe shape along a current traveling direction; and the gate Forming a second conductive type source region by implanting ions into the first conductive type semiconductor layer on the source side using the electrode and the sidewall as a mask, and separating the elevated conductive layer from the gate electrode by a predetermined distance Forming a second conductivity type drain region disposed in the offset drain layer.

これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となる。   As a result, the thickness of the semiconductor layer provided with the offset drain can be increased while the thickness of the body region can be reduced, and the thickness of the offset drain can be increased while suppressing the complexity of the manufacturing process. A multi-resurf structure can be formed. For this reason, even when the field effect transistor is formed on the SOI substrate, it is possible to increase the current and increase the breakdown voltage while suppressing an increase in on-resistance.

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層およびオフセットソース層をそれぞれ形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、前記エレベーテッドオフセットドレイン層のゲート寄りの領域および前記オフセットソース層の第１導電型領域を覆う第１レジストパターンを形成する工程と、第１レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、第２導電型ソース領域および第２導電型ドレイン領域を形成する工程と、前記エレベーテッドオフセットドレイン層および前記オフセットソース層の第２導電型領域を覆う第２レジストパターンを形成する工程と、前記第２レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、前記オフセットソース層の第１導電型領域に第１導電型ソースボディ接続領域を形成する工程と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトを形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a gate electrode on the first conductivity type semiconductor layer formed on the insulator, and the first electrode using the gate electrode as a mask. A step of forming an offset drain layer and an offset source layer in which the first conductivity type region and the second conductivity type region are arranged in a stripe shape along the current traveling direction by performing ion implantation on the conductivity type semiconductor layer. A step of forming a sidewall on the side wall of the gate electrode, a step of forming an elevated semiconductor layer stacked on the offset drain layer, and ion implantation into the elevated semiconductor layer. An elevated offset drain layer is formed in which the conductive type region and the second conductive type region are arranged in a stripe shape along the current traveling direction. A step of forming a first resist pattern that covers a region near the gate of the elevated offset drain layer and a first conductivity type region of the offset source layer; a first resist pattern, the gate electrode, and the sidewall; Forming a second conductivity type source region and a second conductivity type drain region by performing ion implantation as a mask; and a second resist covering the elevated conductivity drain region and the second conductivity type region of the offset source layer Forming a pattern, and performing ion implantation using the second resist pattern, the gate electrode and the sidewall as a mask, thereby forming a first conductivity type source body connection region in the first conductivity type region of the offset source layer. And forming the second conductivity type source region Characterized in that it comprises a step of forming the placed contact so as to extend over the said first conductivity type source body connection region.

これにより、ボディ領域の薄膜化を可能としつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造を設けることができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。   As a result, it is possible to form a multi-resurf structure in a thick offset drain while making the body region thinner, and to provide a source tie structure while suppressing the complexity of the manufacturing process. be able to. For this reason, even when a field effect transistor is formed on an SOI substrate, it is possible to increase the current and the breakdown voltage while suppressing an increase in on-resistance, and hot carriers accumulated in the body region. The drain breakdown voltage can be prevented from deteriorating.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記エレベーテッド半導体層を形成する工程は、前記オフセットドレイン層の表面が露出するようにパターニングされた酸化膜を形成する工程と、前記オフセットドレイン層上に前記エレベーテッド半導体層をエピタキシャル成長させる工程とを備えることを特徴とする。
これにより、オフセットドレイン層上にエレベーテッド半導体層を選択的に形成することが可能となり、ソースの半導体層の薄膜化を可能としつつ、マルチリサーフ構造を持つオフセットドレインの半導体層を厚膜化することができる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the elevated semiconductor layer includes the step of forming an oxide film patterned so that the surface of the offset drain layer is exposed. And a step of epitaxially growing the elevated semiconductor layer on the offset drain layer.
As a result, an elevated semiconductor layer can be selectively formed on the offset drain layer, and the thickness of the semiconductor layer of the offset drain having a multi-resurf structure can be increased while making the source semiconductor layer thinner. can do.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層はＳｉ、前記エレベーテッド半導体層はＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造であることを特徴とする。
これにより、半導体層上に積層されるエレベーテッド半導体層の格子整合をとることを可能としつつ、電子の移動度を向上させることができる。このため、エレベーテッド半導体層を半導体層上に安定して形成することを可能としつつ、オフセットドレインの抵抗を低減することができる。 Further, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor layer is Si, and the elevated semiconductor layer is SiGe or a stacked structure of Si and SiGe.
Thereby, the mobility of electrons can be improved while enabling lattice matching of the elevated semiconductor layer stacked on the semiconductor layer. For this reason, the resistance of the offset drain can be reduced while the elevated semiconductor layer can be stably formed on the semiconductor layer.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す平面図、図２（ａ）は、図１のＡ１−Ａ２線で切断した断面図、図２（ｂ）は、図１のＢ１−Ｂ２線で切断した断面図、図２（ｃ）は、図１のＣ１−Ｃ２線で切断した断面図である。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
1 is a plan view illustrating a schematic configuration of a semiconductor device according to an embodiment of the present invention, FIG. 2A is a cross-sectional view taken along line A1-A2 of FIG. 1, and FIG. 1 is a cross-sectional view taken along line B1-B2, and FIG. 2C is a cross-sectional view taken along line C1-C2 in FIG.

図１および図２において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。なお、ｐ型半導体層２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、ｐ型半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、ｐ型半導体層２としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。 In FIGS. 1 and 2, a p-type semiconductor layer 2 is formed on the BOX layer 1. As a material of the p-type semiconductor layer 2, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, or the like can be used. As the BOX layer 1, for example, An insulating layer such as SiO 2 , SION, or Si 3 N 4 or a buried insulating film can be used. Moreover, as a semiconductor substrate in which the p-type semiconductor layer 2 is formed on the BOX layer 1, for example, an SOI substrate can be used. As the SOI substrate, a SIMOX (Separation by Implanted Oxgen) substrate, a bonded substrate, or a laser is used. An annealed substrate or the like can be used. Further, as the BOX layer 1, an insulating substrate such as sapphire, glass or ceramic may be used. Further, as the p-type semiconductor layer 2, a single crystal semiconductor layer, a polycrystalline semiconductor layer, or an amorphous semiconductor layer may be used.

そして、ｐ型半導体層２上には、ゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、サイドウォール１０ａ、１０ｂがそれぞれ形成されている。そして、ソース側のｐ型半導体層２には、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂが交互に配置されている。なお、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂは、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂの底面はＢＯＸ層１に接触させることができる。そして、ｎ型オフセットソース層５ａには、ソース側のサイドウォール１０ａに自己整合的にｎ+型ソース層８ａが形成され、ｐ型ソースボディ接続層５ｂには、ソース側のサイドウォール１０ａに自己整合的にｐ+型ソースボディ接続層８ｂが形成されている。そして、ｎ+型ソース層８ａおよびｐ+型ソースボディ接続層８ｂには、ｎ+型ソース層８ａとｐ+型ソースボディ接続層８ｂとに跨るように配置されたコンタクトＫ１が形成されている。 A gate electrode 4 is formed on the p-type semiconductor layer 2 via a gate insulating film 3, and side walls 10 a and 10 b are formed on the side walls of the gate electrode 4. In the p-type semiconductor layer 2 on the source side, n-type offset source layers 5a and p-type source body connection layers 5b are alternately arranged. The n-type offset source layer 5a and the p-type source body connection layer 5b can be arranged in a self-aligned manner with respect to the gate electrode 4, and the bottom surfaces of the n-type offset source layer 5a and the p-type source body connection layer 5b. Can be brought into contact with the BOX layer 1. In the n-type offset source layer 5a, an n + -type source layer 8a is formed in a self-aligned manner with the source-side sidewall 10a, and in the p-type source body connection layer 5b, the source-side sidewall 10a is self-aligned. A p + -type source body connection layer 8b is formed in a consistent manner. In the n + type source layer 8a and the p + type source body connection layer 8b, a contact K1 is formed so as to straddle the n + type source layer 8a and the p + type source body connection layer 8b. .

また、ドレイン側のｐ型半導体層２には、電流の進行方向に沿ってストライプ状にそれぞれ配置されたｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂが交互に形成されている。なお、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂは、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの底面はＢＯＸ層１に接触させることができる。   In the p-type semiconductor layer 2 on the drain side, n-type offset drain layers 6a and p-type offset drain layers 6b are alternately formed in stripes along the direction of current flow. The n-type offset drain layer 6a and the p-type offset drain layer 6b can be arranged in a self-aligned manner with respect to the gate electrode 4. The bottom surfaces of the n-type offset drain layer 6a and the p-type offset drain layer 6b are BOX Layer 1 can be contacted.

そして、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上には、ゲート電極４からサイドウォール１０ｂを隔てるようにして、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂがそれぞれ積層されている。そして、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂには、ゲート電極４から所定間隔だけ隔たるようにしてｎ+型ドレイン層９が形成されている。なお、ｎ+型ドレイン層９は、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂだけでなく、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂに形成するようにしてもよい。そして、ｎ+型ドレイン層９には、ｎ+型ドレイン層９から電極を引き出すためのコンタクトＫ２が形成されている。 On the n-type offset drain layer 6a and the p-type offset drain layer 6b, the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b are provided so as to separate the sidewall 10b from the gate electrode 4. Each is laminated. An n + -type drain layer 9 is formed in the n-type elevated offset drain layer 7 a and the p-type elevated offset drain layer 7 b so as to be separated from the gate electrode 4 by a predetermined distance. The n + -type drain layer 9 is formed not only on the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b but also on the n-type offset drain layer 6a and the p-type offset drain layer 6b. Also good. In the n + type drain layer 9, a contact K 2 for drawing an electrode from the n + type drain layer 9 is formed.

ここで、ゲート電圧が０ボルト以下のオフ状態では、図１および図２の斜線で示すように、ｎ型オフセットドレイン層６ａとｐ型オフセットドレイン層６ｂとのｐｎ接合界面、ｎ型エレベーテッドオフセットドレイン層７ａとｐ型エレベーテッドオフセットドレイン層７ｂとのｐｎ接合界面、ｐ型オフセットドレイン層６ｂとｎ+型ドレイン層９との接合界面、ｐ型エレベーテッドオフセットドレイン層７ｂとｎ+型ドレイン層９との接合界面、ｎ型オフセットドレイン層６ａとｐ型半導体層２との接合界面、ｎ型オフセットドレイン層６ａとＢＯＸ層１の界面で空乏層を広げることができる。このため、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの濃度と深さ、並びにｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂの濃度と膜厚をそれぞれ最適化することにより、オフセットドレインの表面電界を緩和することができる。 Here, in the off state where the gate voltage is 0 volt or less, as shown by the hatched lines in FIGS. 1 and 2, the pn junction interface between the n-type offset drain layer 6a and the p-type offset drain layer 6b, the n-type elevated offset The pn junction interface between the drain layer 7a and the p-type elevated offset drain layer 7b, the junction interface between the p-type offset drain layer 6b and the n + -type drain layer 9, the p-type elevated offset drain layer 7b and the n + -type drain layer 9, the depletion layer can be expanded at the junction interface between the n-type offset drain layer 6 a and the p-type semiconductor layer 2, and the interface between the n-type offset drain layer 6 a and the BOX layer 1. Therefore, the concentrations and depths of the n-type offset drain layer 6a and the p-type offset drain layer 6b and the concentrations and thicknesses of the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b are optimized. As a result, the surface electric field of the offset drain can be relaxed.

また、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂをｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にそれぞれ積層し、マルチリサーフ構造を持つオフセットドレインをせり上げ構造とすることにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインの半導体層を厚膜化することが可能となる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。   Further, the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b are stacked on the n-type offset drain layer 6a and the p-type offset drain layer 6b, respectively, and the offset drain having a multi-resurf structure is raised. With the structure, it is possible to increase the thickness of the semiconductor layer of the offset drain while making the body region thinner. For this reason, even when the field-effect transistor is operated in the full depletion mode, it is possible to reduce the on-resistance while suppressing an increase in the impurity concentration of the offset drain and to reduce the surface electric field of the offset drain. be able to. As a result, it is possible to reduce the power consumption and speed of the field-effect transistor while suppressing the punch-through phenomenon of the source / drain region, the fluctuation of the threshold voltage, and the occurrence of the short channel effect. In addition, it is possible to increase the current and increase the breakdown voltage.

また、マルチリサーフ構造を持つオフセットドレインをせり上げ構造とすることにより、オフセットドレインでホットキャリアが発生した場合においても、半導体層と絶縁膜との界面にホットキャリアがトラップされることを抑制することができ、オン抵抗の増加を抑制することができる。
また、ｐ型ソースボディ接続層５ｂおよびｐ+型ソースボディ接続層８ｂをソース側に設けることにより、ソースタイ構造を形成することが可能となる。このため、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。 In addition, when the offset drain having a multi-resurf structure is raised, the hot carriers are prevented from being trapped at the interface between the semiconductor layer and the insulating film even when hot carriers are generated in the offset drain. And increase in on-resistance can be suppressed.
Further, by providing the p-type source body connection layer 5b and the p + -type source body connection layer 8b on the source side, a source tie structure can be formed. For this reason, hot carriers accumulated in the body region can be released, and the field effect transistor can be operated in the full depletion mode, and deterioration of the drain breakdown voltage can be suppressed.

なお、ｎ型オフセットドレイン層６ａおよびｎ型エレベーテッドオフセットドレイン層７ａの不純物濃度はｎ+型ドレイン層９からゲート電極４に向かって徐々に薄くなるようにしてもよく、ｐ型オフセットドレイン層６ｂおよびｐ型エレベーテッドオフセットドレイン層７ｂの不純物濃度はゲート電極４からｎ+型ドレイン層９に向かって徐々に薄くなるようにしてもよい。 The impurity concentration of the n-type offset drain layer 6a and the n-type elevated offset drain layer 7a may be gradually decreased from the n + -type drain layer 9 toward the gate electrode 4, or the p-type offset drain layer 6b. The impurity concentration of the p-type elevated offset drain layer 7 b may gradually decrease from the gate electrode 4 toward the n + -type drain layer 9.

これにより、オフセットドレインの抵抗の増大を抑制しつつ、ボディ端またはドレイン端における不純物濃度を低下させることが可能となる。このため、マルチリサーフ構造をオフセットドレインに設けた場合においても、ボディ端またはドレイン端における電界集中を緩和させることが可能となり、ドレイン耐圧を向上させることができる。
図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 Thereby, it is possible to reduce the impurity concentration at the body end or the drain end while suppressing an increase in the resistance of the offset drain. For this reason, even when the multi-resurf structure is provided in the offset drain, the electric field concentration at the body end or the drain end can be relaxed, and the drain breakdown voltage can be improved.
FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.

図３（ａ１）〜図３（ｃ１）において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。そして、ｐ型半導体層２の熱酸化を行うことにより、ｐ型半導体層２上にゲート絶縁膜３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３が形成されたｐ型半導体層２上に多結晶シリコン層を積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート電極４をゲート絶縁膜３上に形成する。   In FIG. 3A1 to FIG. 3C1, a p-type semiconductor layer 2 is formed on the BOX layer 1. Then, the gate insulating film 3 is formed on the p-type semiconductor layer 2 by performing thermal oxidation of the p-type semiconductor layer 2. Then, a polycrystalline silicon layer is stacked on the p-type semiconductor layer 2 on which the gate insulating film 3 is formed by a method such as CVD, and the polycrystalline silicon layer is patterned by using a photolithography technique and a dry etching technique. The gate electrode 4 is formed on the gate insulating film 3.

そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂおよびｐ型オフセットドレイン層６ｂが形成される領域を第１レジストパターンで覆う。そして、その第１レジストパターンおよびゲート電極４をマスクとして、Ａｓ、Ｐなどの不純物をｐ型半導体層２内にイオン注入することにより、ｎ型オフセットソース層５ａをソース側に形成するとともに、ｎ型オフセットドレイン層６ａをドレイン側に形成する。   Then, by using a photolithography technique, a region where the p-type source body connection layer 5b and the p-type offset drain layer 6b are formed is covered with a first resist pattern. Then, by using the first resist pattern and the gate electrode 4 as a mask, impurities such as As and P are ion-implanted into the p-type semiconductor layer 2 to form the n-type offset source layer 5a on the source side, and n A type offset drain layer 6a is formed on the drain side.

次に、第１レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａおよびｎ型オフセットドレイン層６ａが形成された領域を第２レジストパターンで覆う。そして、その第２レジストパターンおよびゲート電極４をマスクとして、Ｂなどの不純物をｐ型半導体層２内にイオン注入することにより、ｐ型ソースボディ接続層５ｂをソース側に形成するとともに、ｐ型オフセットドレイン層６ｂをドレイン側に形成する。   Next, after removing the first resist pattern, the region where the n-type offset source layer 5a and the n-type offset drain layer 6a are formed is covered with the second resist pattern by using a photolithography technique. Then, by using the second resist pattern and the gate electrode 4 as a mask, impurities such as B are ion-implanted into the p-type semiconductor layer 2 to form the p-type source body connection layer 5b on the source side, and also p-type An offset drain layer 6b is formed on the drain side.

次に、第２レジストパターンを除去した後、ＣＶＤなどの方法により、ｐ型半導体層２上の全面に絶縁膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール１０ａ、１０ｂをそれぞれ形成する。そして、熱酸化などの方法により、酸化膜１１を全面に形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化膜１１をパターニングすることにより、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの表面を露出させる。   Next, after removing the second resist pattern, an insulating film is formed on the entire surface of the p-type semiconductor layer 2 by a method such as CVD. Then, the sidewalls 10a and 10b are formed on the side walls of the gate electrode 4 by etching back the insulating film using anisotropic etching such as RIE. Then, an oxide film 11 is formed on the entire surface by a method such as thermal oxidation, and the oxide film 11 is patterned using a photolithography technique and a dry etching technique, whereby the n-type offset drain layer 6a and the p-type offset drain layer 6b. To expose the surface.

次に、図３（ａ２）〜図３（ｃ２）に示すように、エピタキシャル成長により、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にエレベーテッド半導体層１２を形成する。ここで、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂに酸化膜１１を形成するとともに、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの表面が露出された状態でエピタキシャル成長を行うことにより、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にエレベーテッド半導体層１２を選択的に形成することができる。   Next, as shown in FIGS. 3A2 to 3C2, the elevated semiconductor layer 12 is formed on the n-type offset drain layer 6a and the p-type offset drain layer 6b by epitaxial growth. Here, the oxide film 11 is formed on the n-type offset source layer 5a and the p-type source body connection layer 5b, and the epitaxial growth is performed with the surfaces of the n-type offset drain layer 6a and the p-type offset drain layer 6b exposed. Thus, the elevated semiconductor layer 12 can be selectively formed on the n-type offset drain layer 6a and the p-type offset drain layer 6b.

なお、エレベーテッド半導体層１２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。特に、ｐ型半導体層２がＳｉの場合、エレベーテッド半導体層１２として、ＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造を用いることにより、ｐ型半導体層２上にエレベーテッド半導体層１２を安定して形成することを可能としつつ、電子の移動度を向上させることを可能として、オフセットドレインの抵抗を低減することができる。   In addition, as a material of the elevated semiconductor layer 12, for example, a group IV element such as Si, Ge, SiGe, SiC, SiSn, and PbS, a group III-V element such as GaAs, GaN, InP, and GaP, and a group II such as ZnSe are used. It can be selected from -VI group elements or IV-VI group elements. In particular, when the p-type semiconductor layer 2 is Si, the elevated semiconductor layer 12 is stably formed on the p-type semiconductor layer 2 by using a stacked structure of SiGe or Si and SiGe as the elevated semiconductor layer 12. It is possible to improve the mobility of electrons while making it possible to reduce the resistance of the offset drain.

次に、図３（ａ３）〜図３（ｃ３）に示すように、フォトリソグラフィー技術を用いることにより、Ｐ型エレベーテッドオフセットドレイン層７ｂが形成される領域を第３レジストパターンで覆う。そして、その第３レジストパターンおよびゲート電極４をマスクとして、Ａｓ、Ｐなどの不純物をエレベーテッド半導体層１２内にイオン注入することにより、ｎ型エレベーテッドオフセットドレイン層７ａをドレイン側に形成する。   Next, as shown in FIGS. 3A3 to 3C3, the region where the P-type elevated offset drain layer 7 b is formed is covered with a third resist pattern by using a photolithography technique. Then, by using the third resist pattern and the gate electrode 4 as a mask, impurities such as As and P are ion-implanted into the elevated semiconductor layer 12, thereby forming the n-type elevated offset drain layer 7a on the drain side.

次に、第３レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型エレベーテッドオフセットドレイン層７ａが形成された領域を第４レジストパターンで覆う。そして、その第４レジストパターン、ゲート電極４およびサイドウォール１０ｂをマスクとして、Ｂなどの不純物をエレベーテッド半導体層１２内にイオン注入することにより、ｐ型エレベーテッドオフセットドレイン層７ｂをドレイン側に形成する。   Next, after removing the third resist pattern, the region where the n-type elevated offset drain layer 7a is formed is covered with the fourth resist pattern by using a photolithography technique. Then, using the fourth resist pattern, the gate electrode 4 and the sidewall 10b as a mask, an impurity such as B is ion-implanted into the elevated semiconductor layer 12, thereby forming the p-type elevated offset drain layer 7b on the drain side. To do.

次に、図３（ａ４）〜図３（ｃ４）に示すように、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂ上の酸化膜１１および第４レジストパターンを除去する。そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂ、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを覆う第５レジストパターンを形成する。そして、その第５レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ａｓ、Ｐなどの不純物をｎ型オフセットソース層５ａ内にイオン注入することにより、ｎ+型ソース層８ａをソース側に形成する。 Next, as shown in FIGS. 3A4 to 3C4, the oxide film 11 and the fourth resist pattern on the n-type offset source layer 5a and the p-type source body connection layer 5b are removed. Then, a fifth resist pattern that covers the p-type source body connection layer 5b, the n-type elevated offset drain layer 7a, and the p-type elevated offset drain layer 7b is formed by using a photolithography technique. Then, by using the fifth resist pattern, the gate electrode 4 and the sidewalls 10a and 10b as a mask, impurities such as As and P are ion-implanted into the n-type offset source layer 5a, whereby the n + -type source layer 8a is source Form on the side.

次に、第５レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａ、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを覆う第６レジストパターンを形成する。そして、その第６レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ｂなどの不純物をｐ型ソースボディ接続層５ｂ内にイオン注入することにより、ｐ+型ソースボディ接続層８ｂをソース側に形成する。 Next, after removing the fifth resist pattern, a sixth resist pattern covering the n-type offset source layer 5a, the n-type elevated offset drain layer 7a, and the p-type elevated offset drain layer 7b by using a photolithography technique. Form. Then, by using the sixth resist pattern, the gate electrode 4 and the sidewalls 10a and 10b as masks, impurities such as B are ion-implanted into the p-type source body connection layer 5b, thereby forming the p + -type source body connection layer 8b. Form on the source side.

次に、第６レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ゲート電極４から所定間隔だけ隔ててｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを露出させる第７レジストパターンを形成する。そして、その第７レジストパターンをマスクとして、Ａｓ、Ｐなどの不純物をｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂ内にイオン注入することにより、ゲート電極４から所定間隔だけ隔てて配置されたｎ+型ドレイン層９を形成する。 Next, after removing the sixth resist pattern, the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b are exposed at a predetermined distance from the gate electrode 4 by using a photolithography technique. 7 A resist pattern is formed. Then, using the seventh resist pattern as a mask, impurities such as As and P are ion-implanted into the n-type elevated offset drain layer 7a and the p-type elevated offset drain layer 7b, so that only a predetermined distance from the gate electrode 4 is obtained. An n + type drain layer 9 is formed so as to be spaced apart.

これにより、ボディ領域の薄膜化を可能としつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造をソース側に設けることができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。   This makes it possible to form a multi-resurf structure on the thickened offset drain while making the body region thinner, while reducing the complexity of the manufacturing process and reducing the source tie structure to the source. Can be provided on the side. For this reason, even when a field effect transistor is formed on an SOI substrate, it is possible to increase the current and the breakdown voltage while suppressing an increase in on-resistance, and hot carriers accumulated in the body region. The drain breakdown voltage can be prevented from deteriorating.

なお、上述した実施形態では、ｎチャンネルＭＯＳトランジスタを例にとって説明したが、ｐチャンネルＭＯＳトランジスタに適用するようにしてもよい。また、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、例えば、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。また、上述した実施形態では、ソースタイ構造をソース側に設ける方法について説明したが、ソースタイ構造は省略してもよい。   In the above-described embodiment, an n-channel MOS transistor has been described as an example. However, the present invention may be applied to a p-channel MOS transistor. In the above-described embodiment, the field effect transistor formed on the SOI substrate has been described as an example. However, in addition to the field effect transistor formed on the SOI substrate, for example, a TFT (Thin Film Transistor) or the like. You may apply to. In the above-described embodiment, the method of providing the source tie structure on the source side has been described. However, the source tie structure may be omitted.

本発明の一実施形態に係る半導体装置の概略構成を示す平面図。1 is a plan view showing a schematic configuration of a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る半導体装置の概略構成を示す断面図。1 is a cross-sectional view illustrating a schematic configuration of a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention.

符号の説明Explanation of symbols

１ ＢＯＸ層、２ ｐ型半導体層、３ ゲート絶縁膜、４ ゲート電極、５ａ ｎ型オフセットソース層、５ｂ ｐ型ソースボディ接続層、６ａ ｎ型オフセットドレイン層、６ｂ ｐ型オフセットドレイン層、７ａ ｎ型エレベーテッドオフセットドレイン層、７ｂ ｐ型エレベーテッドオフセットドレイン層、８ａ ｎ+型ソース層、８ｂ ｐ+型ソースボディ接続層、９ ｎ+型ドレイン層、１０ａ、１０ｂ サイドウォール、Ｋ１、Ｋ２ コンタクト、１１ 酸化膜、１２ エレベーテッド半導体層 1 BOX layer, 2 p-type semiconductor layer, 3 gate insulating film, 4 gate electrode, 5a n-type offset source layer, 5b p-type source body connection layer, 6a n-type offset drain layer, 6b p-type offset drain layer, 7a n Type elevated offset drain layer, 7b p type elevated offset drain layer, 8a n + type source layer, 8b p + type source body connection layer, 9 n + type drain body layer, 10a, 10b sidewall, K1, K2 contact, 11 Oxide film, 12 Elevated semiconductor layer

Claims (10)

絶縁体上の半導体層に電界効果型トランジスタが形成された半導体装置において、
前記電界効果型トランジスタにはマルチリサーフ構造を持つオフセットドレインが設けられ、前記オフセットドレインが設けられた半導体層の膜厚がソース側の半導体層の膜厚に比べて厚いことを特徴とする半導体装置。 In a semiconductor device in which a field effect transistor is formed in a semiconductor layer on an insulator,
The field effect transistor is provided with an offset drain having a multi-resurf structure, and a semiconductor layer provided with the offset drain is thicker than a semiconductor layer on a source side. apparatus. 前記ソース側には、ソースタイ構造が設けられていることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein a source tie structure is provided on the source side. 前記オフセットドレインの不純物濃度はドレインからゲートに向かって徐々に薄くなっていることを特徴とする請求項１または２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the impurity concentration of the offset drain gradually decreases from the drain toward the gate. 前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。   The semiconductor device according to claim 1, wherein the field effect transistor is formed on an SOI substrate. 絶縁体上に積層された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に設けられ、前記ゲート電極下に配置された第１導電型ボディ領域と、
前記半導体層に設けられ、前記ゲート電極の一方の側に配置された第２導電型ソース領域と、
前記ゲート電極の他方の側に配置され、前記半導体層上に積層されたエレベーテッド半導体層と、
前記エレベーテッド半導体層およびその下の半導体層に形成され、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層と、
前記ゲート電極から所定間隔だけ隔てて前記オフセットドレイン層に配置された第２導電型ドレイン領域とを備えることを特徴とする半導体装置。 A semiconductor layer stacked on an insulator;
A gate electrode formed on the semiconductor layer;
A first conductivity type body region provided in the semiconductor layer and disposed under the gate electrode;
A second conductivity type source region provided on the semiconductor layer and disposed on one side of the gate electrode;
An elevated semiconductor layer disposed on the other side of the gate electrode and stacked on the semiconductor layer;
An offset drain layer formed in the elevated semiconductor layer and the semiconductor layer therebelow, wherein the first conductivity type region and the second conductivity type region are arranged in a stripe shape along the current traveling direction;
A semiconductor device comprising: a second conductivity type drain region disposed in the offset drain layer at a predetermined interval from the gate electrode. 前記第２導電型ソース領域に設けられ、前記第１導電型ボディ領域に接するように配置された第１導電型ソースボディ接続領域と、
前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトとを備えることを特徴とする請求項５記載の半導体装置。 A first conductivity type source body connection region provided in the second conductivity type source region and disposed so as to be in contact with the first conductivity type body region;
6. The semiconductor device according to claim 5, further comprising a contact disposed so as to straddle the second conductivity type source region and the first conductivity type source body connection region. 絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、
前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとしてソース側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型ソース領域を形成する工程と、
前記ゲート電極から所定間隔だけ隔てて前記エレベーテッドオフセットドレイン層に配置された第２導電型ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the first conductivity type semiconductor layer formed on the insulator;
By performing ion implantation into the first conductive type semiconductor layer on the drain side using the gate electrode as a mask, the first conductive type region and the second conductive type region are arranged in stripes along the direction of current flow. Forming an offset drain layer;
Forming a sidewall on the sidewall of the gate electrode;
Forming an elevated semiconductor layer laminated on the offset drain layer;
Forming an elevated offset drain layer in which the first conductivity type region and the second conductivity type region are arranged in a stripe shape along the current traveling direction by performing ion implantation on the elevated semiconductor layer;
Forming a second conductivity type source region by implanting ions into the first conductivity type semiconductor layer on the source side using the gate electrode and the sidewall as a mask;
Forming a second conductivity type drain region disposed in the elevated offset drain layer at a predetermined distance from the gate electrode. 絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層およびオフセットソース層をそれぞれ形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、
前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、
前記エレベーテッドオフセットドレイン層のゲート寄りの領域および前記オフセットソース層の第１導電型領域を覆う第１レジストパターンを形成する工程と、
第１レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、第２導電型ソース領域および第２導電型ドレイン領域を形成する工程と、
前記エレベーテッドオフセットドレイン層および前記オフセットソース層の第２導電型領域を覆う第２レジストパターンを形成する工程と、
前記第２レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、前記オフセットソース層の第１導電型領域に第１導電型ソースボディ接続領域を形成する工程と、
前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトを形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the first conductivity type semiconductor layer formed on the insulator;
An offset drain layer in which the first conductivity type region and the second conductivity type region are arranged in stripes along the direction of current flow by performing ion implantation into the first conductivity type semiconductor layer using the gate electrode as a mask. And forming an offset source layer,
Forming a sidewall on the sidewall of the gate electrode;
Forming an elevated semiconductor layer laminated on the offset drain layer;
Forming an elevated offset drain layer in which the first conductivity type region and the second conductivity type region are arranged in a stripe shape along the current traveling direction by performing ion implantation on the elevated semiconductor layer;
Forming a first resist pattern covering a region near the gate of the elevated offset drain layer and a first conductivity type region of the offset source layer;
Forming a second conductivity type source region and a second conductivity type drain region by performing ion implantation using the first resist pattern, the gate electrode and the sidewall as a mask;
Forming a second resist pattern covering a second conductivity type region of the elevated offset drain layer and the offset source layer;
Forming a first conductivity type source body connection region in the first conductivity type region of the offset source layer by performing ion implantation using the second resist pattern, the gate electrode and the sidewall as a mask;
Forming a contact disposed so as to straddle the second conductivity type source region and the first conductivity type source body connection region. 前記エレベーテッド半導体層を形成する工程は、
前記オフセットドレイン層の表面が露出するようにパターニングされた酸化膜を形成する工程と、
前記オフセットドレイン層上に前記エレベーテッド半導体層をエピタキシャル成長させる工程とを備えることを特徴とする請求項７または８記載の半導体装置の製造方法。 The step of forming the elevated semiconductor layer includes:
Forming an oxide film patterned to expose the surface of the offset drain layer;
The method of manufacturing a semiconductor device according to claim 7, further comprising a step of epitaxially growing the elevated semiconductor layer on the offset drain layer. 前記半導体層はＳｉ、前記エレベーテッド半導体層はＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造であることを特徴とする請求項７〜９のいずれか１項記載の半導体装置の製造方法。

10. The method of manufacturing a semiconductor device according to claim 7, wherein the semiconductor layer is Si, and the elevated semiconductor layer is SiGe or a stacked structure of Si and SiGe. 11.

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