JP2005268768A - Integrated circuit, semiconductor device, and radio chip - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a noncontact type semiconductor device which realizes a low power consumption and stably conducts radio communications. <P>SOLUTION: The semiconductor device monitors the power feed condition and the operating condition of blocks in an ID chip from a reader/writer, to select and feed clock signals of an adequate frequency and power voltages, according to these conditions. This realizes an operation mode, suited to the power feed condition or a low power consumption mode fit to the operating condition of each block, thereby cutting down on the power consumption of the ID chip and stabilizing radio communication. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ガラス基板上やフレキシブル基板上に形成する集積回路、半導体装置及びIDチップに関する。また、非接触で通信を行う集積回路、半導体装置及びIDチップに関する。 The present invention relates to an integrated circuit, a semiconductor device, and an ID chip formed on a glass substrate or a flexible substrate. Further, the present invention relates to an integrated circuit, a semiconductor device, and an ID chip that perform contactless communication.

近年、有価証券のID管理や、電子マネーを使った決済処理等を使用目的として、高いセキュリティ機能を有する非接触型のICカードやIDタグ、RFIDなど(以下これらを総称してIDチップと表記)の必要性が高まっている。このようなIDチップは、中央処理回路(多くの場合にCentral Processing Unitを指す、以下CPUと略記することがある)や暗号処理を行う専用ハードウェアなど、高い機能を持った集積回路が組み込まれている。 In recent years, for purposes such as ID management of securities and payment processing using electronic money, contactless IC cards, ID tags, RFIDs, etc. having high security functions (hereinafter collectively referred to as ID chips) ) Is growing. Such an ID chip incorporates an integrated circuit having a high function such as a central processing circuit (in many cases, a central processing unit, which may be abbreviated as a CPU hereinafter) and dedicated hardware for performing cryptographic processing. ing.

IDチップは、主に、リーダ/ライタから発信された電磁波と、IDチップ内のアンテナとの電磁誘導で発生する誘導起電流により、電力供給を行っている。しかし、このような方式では、動作中のIDチップとリーダ/ライタの位置関係が変化すると、IDチップに供給される電力量が変化してしまい、電源の安定が難しい。 The ID chip supplies power mainly by an induced electromotive current generated by electromagnetic induction between an electromagnetic wave transmitted from a reader / writer and an antenna in the ID chip. However, in such a system, when the positional relationship between the operating ID chip and the reader / writer changes, the amount of power supplied to the ID chip changes, and it is difficult to stabilize the power supply.

また、CPUや暗号処理用の論理回路は、回路面積が大きいため消費電力も大きい。電源が不安定な上に消費電力が多いと、動作マージンが減少するので、安定した動作を行えない。また、回路面積が大きいと、半導体装置の耐衝撃性が劣り、さらにシリコンウェハ上でのチップ取り数が減少することから、価格の高踏につながる。 In addition, since the CPU and the logic circuit for cryptographic processing have a large circuit area, they consume a large amount of power. If the power supply is unstable and the power consumption is large, the operation margin is reduced, so that stable operation cannot be performed. In addition, if the circuit area is large, the impact resistance of the semiconductor device is inferior, and the number of chips on the silicon wafer is reduced, leading to high prices.

そこで本発明は、消費電力を極力抑えることによって安定した動作ができ、さらに、回路面積が大きくても安価で耐衝撃性に優れた、集積回路、半導体装置及びIDチップを提供することを課題とする。 Accordingly, it is an object of the present invention to provide an integrated circuit, a semiconductor device, and an ID chip that can operate stably by suppressing power consumption as much as possible, and that are inexpensive and excellent in impact resistance even when the circuit area is large. To do.

本発明は、中央処理回路、制御回路を有する集積回路及び半導体装置を提供する。電源回路は複数の電源電位を発生し、クロック発生回路は周波数の異なるクロック信号を発生する。制御回路は、中央処理回路やメモリの動作状況、外部からの電源供給量の状況を判断して、適切な電位の電源や、適切な周波数のクロックを中央処理回路に供給できるように、電源回路とクロック発生回路を制御する。
また本発明は、中央処理回路と、制御回路と、アンテナを接続する接続端子とを含む集積回路を提供する。さらに本発明は、中央処理回路と、制御回路と、アンテナとを含む半導体装置を提供する。また本発明は、集積回路又は半導体装置が組み込まれるIDチップ(無線チップとも言う)を提供する。
The present invention provides a central processing circuit, an integrated circuit having a control circuit, and a semiconductor device. The power supply circuit generates a plurality of power supply potentials, and the clock generation circuit generates clock signals having different frequencies. The control circuit determines the operation status of the central processing circuit and memory and the status of the amount of power supplied from the outside, and supplies a power supply with an appropriate potential and a clock with an appropriate frequency to the central processing circuit. And control the clock generation circuit.
The present invention also provides an integrated circuit including a central processing circuit, a control circuit, and a connection terminal for connecting an antenna. Furthermore, the present invention provides a semiconductor device including a central processing circuit, a control circuit, and an antenna. The present invention also provides an ID chip (also referred to as a wireless chip) in which an integrated circuit or a semiconductor device is incorporated.

制御回路は、中央処理回路の動作状況を判断して、中央処理回路の負荷が少なければ、クロック周波数と電源電圧を低下させ、中央処理回路の負荷が大きければ、クロック周波数と電源電圧を増大させるように、電源回路とクロック発生回路を制御する。このように、中央処理回路の動作状況に合わせた制御を行うことで、消費電力を極力低減させることが可能になる。
より具体的には、制御回路は、中央処理回路が生成するイベント信号に基づき、電源回路とクロック発生回路を制御する。イベント信号とは、中央処理回路が含む整数演算ユニット、浮動小数点演算ユニット、ロード・ストアユニット若しくは分岐ユニットの動作状況の情報を含む信号、又は中央処理回路が含む複数のユニットに対する整数演算命令、浮動小数点演算命令、ロード命令、ストア命令、分岐命令若しくはNOP命令の実行状況の情報を含む信号、又は複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数に相当する。
The control circuit judges the operation status of the central processing circuit, and reduces the clock frequency and the power supply voltage if the load on the central processing circuit is small, and increases the clock frequency and the power supply voltage if the load on the central processing circuit is large. Thus, the power supply circuit and the clock generation circuit are controlled. Thus, by performing control according to the operation status of the central processing circuit, it is possible to reduce power consumption as much as possible.
More specifically, the control circuit controls the power supply circuit and the clock generation circuit based on the event signal generated by the central processing circuit. The event signal is an integer arithmetic unit included in the central processing circuit, a floating point arithmetic unit, a signal including information on the operation status of the load / store unit or the branch unit, or an integer arithmetic instruction for a plurality of units included in the central processing circuit, floating One or more selected from a signal including information on the execution status of a decimal point operation instruction, a load instruction, a store instruction, a branch instruction or a NOP instruction, or a signal generated by a combinational circuit including a plurality selected from a plurality of units It corresponds to.

また、制御回路は、リーダ/ライタから半導体装置への電源供給状況を判断して、電源供給量が少なければクロック周波数と電源電圧を低下させ、電源供給量が大きければクロック周波数と電源電圧を増大させるように、電源回路とクロック発生回路を制御する。このように、リーダ/ライタから半導体装置への電源供給量に合わせた制御を行うことで、不安定な電源供給に対しても、安定した動作を行うことができる。勿論、制御する電源電圧やクロック周波数は、中央処理回路の動作可能な範囲で行う。
より具体的には、本発明の集積回路、半導体装置は、電源情報信号を生成する電源供給判定回路を有する。そして、制御回路は、電源情報信号に基づき、電源回路とクロック発生回路を制御する。電源供給判定回路は、負荷抵抗を含む電源回路と、参照電位発生回路と、前記電源回路の出力電位と前記参照電位発生回路の出力電位を比較する比較回路とを含む。
Also, the control circuit judges the power supply status from the reader / writer to the semiconductor device. If the power supply amount is small, the clock frequency and the power supply voltage are reduced, and if the power supply amount is large, the clock frequency and the power supply voltage are increased. The power supply circuit and the clock generation circuit are controlled so that As described above, by performing control in accordance with the power supply amount from the reader / writer to the semiconductor device, stable operation can be performed even with unstable power supply. Of course, the power supply voltage and clock frequency to be controlled are set within a range where the central processing circuit can operate.
More specifically, the integrated circuit and the semiconductor device of the present invention have a power supply determination circuit that generates a power supply information signal. The control circuit controls the power supply circuit and the clock generation circuit based on the power supply information signal. The power supply determination circuit includes a power supply circuit including a load resistor, a reference potential generation circuit, and a comparison circuit that compares the output potential of the power supply circuit with the output potential of the reference potential generation circuit.

さらに、制御回路は、中央処理回路だけでなく、他の集積回路へ供給する電源電位やクロック信号の切り換えを行っても良い。例えば、半導体装置に内蔵されたメモリ(例えば、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)及びフラッシュメモリから選択された一つ又は複数)にも、多段階の周波数のクロック信号と電源電圧を供給することのできる構成をとることが出来る。
より具体的には、制御回路は、中央処理回路は生成するメモリアクセス信号に基づき、電源回路とクロック発生回路を制御する。メモリアクセス信号は、中央処理回路が含むメモリ制御ユニットの動作状況の情報を含む信号、又は中央処理回路のロード・ストア命令の実行状況の情報を含む信号、又は中央処理回路が含む複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数に相当する。
Further, the control circuit may switch not only the central processing circuit but also the power supply potential and clock signal supplied to other integrated circuits. For example, a memory incorporated in a semiconductor device (for example, a static random access memory (SRAM), a dynamic random access memory (DRAM), an electrically erasable programmable memory (EEPROM), or a plurality of EEPROMs) However, it is possible to adopt a configuration capable of supplying a clock signal having a multi-stage frequency and a power supply voltage.
More specifically, the control circuit controls the power supply circuit and the clock generation circuit based on the memory access signal generated by the central processing circuit. The memory access signal is a signal including information on the operation status of the memory control unit included in the central processing circuit, a signal including information on the execution status of the load / store instruction of the central processing circuit, or a plurality of units included in the central processing circuit. It corresponds to one or a plurality of signals selected from signals generated by a combinational circuit including a plurality of selected ones.

また本発明は、シリコンウェハより大きくて安価なガラス基板上で大量に形成し、価格の高踏を抑える集積回路、半導体装置を提供する。さらに、ガラス基板上の素子群を剥離し、当該素子群をフレキシブル基板に張り付けることで耐衝撃性を向上する半導体装置を提供する。ここで、ガラス基板から剥離した素子群は、厚さが5μm以下(好ましくは0.1〜3μm)であるため、商品容器やタグ等に直接貼りつけを行うか、周辺を有機樹脂材料等で充填することができる。 The present invention also provides an integrated circuit and a semiconductor device that are formed in large quantities on a glass substrate that is larger and less expensive than a silicon wafer, and that suppresses a high price. Furthermore, a semiconductor device is provided in which impact resistance is improved by peeling an element group on a glass substrate and attaching the element group to a flexible substrate. Here, since the element group peeled from the glass substrate has a thickness of 5 μm or less (preferably 0.1 to 3 μm), it is directly attached to a product container or a tag, or the periphery is made of an organic resin material or the like. Can be filled.

フレキシブル基板とは、可撓性を有する基板を指し、代表的には、プラスチック基板、紙などをその範疇に含む。プラスチックとして、例えば、極性基のついたポリノルボルネン、ポリエチレンテレフタレート(PET)、ポリエーテルスルホン(PES)、ポリエチレンナフタレート(PEN)、ポリカーボネート(PC)、ナイロン、ポリエーテルエーテルケトン(PEEK)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PAR)、ポリブチレンテレフタレート(PBT)、ポリイミドなどが挙げられる。 A flexible substrate refers to a substrate having flexibility, and typically includes a plastic substrate, paper, and the like in its category. Examples of plastics include polynorbornene with a polar group, polyethylene terephthalate (PET), polyethersulfone (PES), polyethylene naphthalate (PEN), polycarbonate (PC), nylon, polyetheretherketone (PEEK), polysulfone ( PSF), polyetherimide (PEI), polyarylate (PAR), polybutylene terephthalate (PBT), polyimide and the like.

本発明により、安価で耐衝撃性に優れた半導体装置を提供することができる。耐衝撃性に優れると、様々な用途で使用することが可能となり、さらに、安価であると、多くの商品、物品への使用が可能となる。 According to the present invention, a semiconductor device that is inexpensive and excellent in impact resistance can be provided. If it is excellent in impact resistance, it can be used for various purposes, and if it is inexpensive, it can be used for many products and articles.

さらに本発明により、消費電力を下げることが可能となり、動作マージンが広く、安定して動作する半導体装置を提供することができる。従って、半導体装置の信頼性を高めて、本発明の半導体装置を使用する多くの商品、物品の信頼性を向上させることが可能となる。 Furthermore, according to the present invention, power consumption can be reduced, and a semiconductor device that operates stably with a wide operation margin can be provided. Therefore, the reliability of the semiconductor device can be improved, and the reliability of many products and articles using the semiconductor device of the present invention can be improved.

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いて、その繰り返しの説明は省略する。
(実施の形態1)
Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings, and description thereof is not repeated.
(Embodiment 1)

本発明の半導体装置101の構成について図1を用いて説明する。半導体装置101は、集積回路111とアンテナ102を有する。集積回路111は、電源回路103、クロック発生回路104、データを復調/変調する機能を含むデータ復調変調回路105、制御回路106、電源供給レベルを判定する回路(電源供給判定回路と略記することがある)114、CPU107、インターフェース(図面ではIFと表記)108、不揮発性メモリ(図面ではNVMと表記)109、SRAM110を有する。なお、SRAM110の代わりに、DRAMなどの揮発性メモリを用いても構わない。 The structure of the semiconductor device 101 of the present invention will be described with reference to FIG. The semiconductor device 101 includes an integrated circuit 111 and an antenna 102. The integrated circuit 111 includes a power supply circuit 103, a clock generation circuit 104, a data demodulation modulation circuit 105 including a function for demodulating / modulating data, a control circuit 106, and a circuit for determining a power supply level (abbreviated as a power supply determination circuit). 114, a CPU 107, an interface (indicated as IF in the drawing) 108, a nonvolatile memory (indicated in the drawing as NVM) 109, and an SRAM 110. Instead of the SRAM 110, a volatile memory such as a DRAM may be used.

集積回路111はガラス基板上、もしくはフレキシブル基板上に形成されている。アンテナ102は、半導体装置101内の集積回路111と同一基板上に形成されていても良いし、集積回路111の上部又は下部に配置される保護層に形成されていても良い。このように、集積回路111と同一基板上にアンテナ102を形成する場合、ナノ粒子を使った組成物を印刷法(液滴出法やスクリーン印刷法)により形成する方法を用いることもできる。 The integrated circuit 111 is formed on a glass substrate or a flexible substrate. The antenna 102 may be formed on the same substrate as the integrated circuit 111 in the semiconductor device 101, or may be formed in a protective layer disposed on the upper or lower portion of the integrated circuit 111. As described above, when the antenna 102 is formed over the same substrate as the integrated circuit 111, a method of forming a composition using nanoparticles by a printing method (a droplet ejection method or a screen printing method) can also be used.

半導体装置101は、アンテナ102との接続端子を設けた集積回路111と、銅やアルミニウムなどで作成したアンテナ102とを、異方性導電膜等を用いて電気的に接続しても良い。ここでは、アンテナ102と集積回路111を有し、リーダ/ライタと通信ができるものを半導体装置101と呼ぶ。アンテナ102との接続端子を有するが、アンテナ102を有していないものを集積回路111と呼ぶ。 In the semiconductor device 101, the integrated circuit 111 provided with a connection terminal to the antenna 102 and the antenna 102 made of copper, aluminum, or the like may be electrically connected using an anisotropic conductive film or the like. Here, a device that includes the antenna 102 and the integrated circuit 111 and can communicate with a reader / writer is referred to as a semiconductor device 101. A circuit that has a connection terminal with the antenna 102 but does not have the antenna 102 is referred to as an integrated circuit 111.

集積回路111のサイズは5ミリ角以下で、好ましくは0.3ミリ〜4ミリ角の面積を有し、集積回路111の上部又は下部に配置される保護層は半導体装置101のサイズよりも大きい。 The size of the integrated circuit 111 is 5 mm square or less, and preferably has an area of 0.3 mm to 4 mm square, and the protective layer disposed above or below the integrated circuit 111 is larger than the size of the semiconductor device 101. .

制御回路106は、電源供給レベルを判定する回路114が生成する電源情報信号112や、CPU107が生成するイベント信号113を受け取る。そして、CPU107に供給する電源Vddcとクロック信号CLKc、CPU107以外のシステムに供給する電源Vddsとクロック信号CLKsを、電源供給レベルに合ったものに変更する命令信号を生成し、電源回路103、クロック発生回路104に送信する。電源回路103とクロック発生回路104は、制御回路106からの信号を受け取り、CPU107へ供給するVddcとCLKc、CPU107以外のシステムに供給するVddsとCLKsを変更する。
つまり、制御回路106は、CPU107が生成するイベント信号113に基づき、CPU107に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号を電源回路103とクロック発生回路104に供給する。
The control circuit 106 receives the power information signal 112 generated by the circuit 114 for determining the power supply level and the event signal 113 generated by the CPU 107. Then, it generates a command signal for changing the power supply Vddc and clock signal CLKc supplied to the CPU 107, and the power supply Vdds and clock signal CLKs supplied to the system other than the CPU 107 to ones suitable for the power supply level. Transmit to circuit 104. The power supply circuit 103 and the clock generation circuit 104 receive a signal from the control circuit 106 and change Vddc and CLKc supplied to the CPU 107 and Vdds and CLKs supplied to a system other than the CPU 107.
That is, the control circuit 106 generates a command signal including information for changing the power supply potential and the clock frequency supplied to the CPU 107 based on the event signal 113 generated by the CPU 107, and outputs the command signal to the power supply circuit 103 and the clock generation circuit 104. To supply.

電源回路103は、制御回路106からの信号に従って2〜100段階の電源電位を発生できる構成とし、クロック発生回路104も同様に、制御回路106からの信号に従って2〜100段階のクロック周波数を生成できる構成とする。 The power supply circuit 103 can generate 2 to 100 steps of power supply potential according to a signal from the control circuit 106, and the clock generation circuit 104 can similarly generate a clock frequency of 2 to 100 steps according to a signal from the control circuit 106. The configuration.

電源供給レベルを判定する回路114は、例えば、電源回路103とは別に、小規模電源回路を設けてその電源の安定性をモニターすることで、電源情報信号112を生成することができる。
具体的には、外部からの電力供給量が多く、内部電源が安定している時には、CPU107やCPU107以外のシステムへ供給する電源電位とクロック周波数を増加させ、半導体装置101の処理速度を向上させる。一方、外部からの電力供給量が少ない時や、内部電源が不安定な時には、CPU107やCPU107以外のシステムへ供給する電源電位とクロック周波数を減少させ、半導体装置101の消費電力を抑える。
The circuit 114 for determining the power supply level can generate the power supply information signal 112 by providing a small-scale power supply circuit separately from the power supply circuit 103 and monitoring the stability of the power supply.
Specifically, when the amount of power supplied from the outside is large and the internal power supply is stable, the power supply potential and the clock frequency supplied to the CPU 107 and the system other than the CPU 107 are increased to improve the processing speed of the semiconductor device 101. . On the other hand, when the amount of power supplied from the outside is small or the internal power supply is unstable, the power supply potential and the clock frequency supplied to the system other than the CPU 107 and the CPU 107 are decreased to suppress the power consumption of the semiconductor device 101.

制御回路106は、CPU107内部の動作状況を示すイベント信号113を、CPU107から受け取る。そして、一定期間(代表的には10μs〜100ms)毎に、CPU107への負荷が他のシステムの動作と同程度となるように、電源電圧とクロック周波数を変更するための信号を生成し、電源回路103、クロック発生回路104に送信する。電源回路103とクロック発生回路104は、制御回路106からの信号を受け取り、CPU107へ供給するVddcとCLKc、CPU107以外のシステムに供給するVddsとCLKsを変更する。
つまり、制御回路106は、電源供給レベルを判定する回路114が生成する電源情報信号112に基づき、CPU107に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号を電源回路103とクロック発生回路104に供給する。
The control circuit 106 receives from the CPU 107 an event signal 113 indicating an internal operating state of the CPU 107. Then, every certain period (typically 10 μs to 100 ms), a signal for changing the power supply voltage and the clock frequency is generated so that the load on the CPU 107 becomes almost the same as the operation of the other system. The data is transmitted to the circuit 103 and the clock generation circuit 104. The power supply circuit 103 and the clock generation circuit 104 receive a signal from the control circuit 106 and change Vddc and CLKc supplied to the CPU 107 and Vdds and CLKs supplied to a system other than the CPU 107.
In other words, the control circuit 106 generates a command signal including information for changing the power supply potential and the clock frequency supplied to the CPU 107 based on the power supply information signal 112 generated by the circuit 114 for determining the power supply level. The power is supplied to the power supply circuit 103 and the clock generation circuit 104.

イベント信号113とは、CPU107内部の様々なイベントを表す信号である。CPU107は複数のユニットを有する。前記複数のユニットを構成するユニットとしては整数演算ユニット、浮動小数点演算ユニット、ロード・ストアユニット、ブランチユニットなどの各パイプラインユニットである。そして、イベント信号とは、上記に挙げたCPU107が含む複数のユニットの各々が動作したイベントを示す信号、NOP命令、ロード・ストア命令、演算命令等の各命令が実行されたイベントを示す信号、あるいは、CPU107が含む複数のユニットから選択された複数を含む組み合わせ回路によって生成された信号などが挙げられる。
例えば、CPU107の演算回数やキャッシュへのヒット回数が多ければ、CPU107へ供給する電源電位とクロック周波数を増加させる。逆に、CPU107のNOP命令が多い場合、ウェイト時間が長い場合、あるいは演算回数が少ない場合には、CPU107へ供給する電源電位とクロック周波数を減少させることで消費電力を低減する。
The event signal 113 is a signal representing various events inside the CPU 107. The CPU 107 has a plurality of units. The units constituting the plurality of units are pipeline units such as an integer arithmetic unit, a floating point arithmetic unit, a load / store unit, and a branch unit. The event signal is a signal indicating an event in which each of the plurality of units included in the CPU 107 is operated, a signal indicating an event in which each instruction such as a NOP instruction, a load / store instruction, an arithmetic instruction is executed, Alternatively, a signal generated by a combinational circuit including a plurality selected from a plurality of units included in the CPU 107 can be used.
For example, if the number of operations of the CPU 107 and the number of hits to the cache are large, the power supply potential supplied to the CPU 107 and the clock frequency are increased. Conversely, when the CPU 107 has a large number of NOP instructions, when the wait time is long, or when the number of operations is small, power consumption is reduced by reducing the power supply potential and the clock frequency supplied to the CPU 107.

なお、電源電位とクロック周波数の変更を行う際には、その値を段階的に変化させることが好ましい。電源電圧やクロック周波数を段階的に変化させることにより、動作の再開にかかる時間の短縮や、動作に支障をきたす可能性の低減を実現する。 Note that when changing the power supply potential and the clock frequency, it is preferable to change the values stepwise. By changing the power supply voltage and the clock frequency in stages, it is possible to reduce the time required for restarting the operation and to reduce the possibility of hindering the operation.

また、電源電位とクロック周波数の関係は、選択した電源電位において動作する最高のクロック周波数となるように選択することが好ましい。また、電源電位とクロック周波数は集積回路111の動作を保証する範囲内で変更する。特に、電源供給レベルがとても下がった場合などには電源供給を止める手法を採用することも出来る。 Further, the relationship between the power supply potential and the clock frequency is preferably selected so as to be the highest clock frequency that operates at the selected power supply potential. Further, the power supply potential and the clock frequency are changed within a range in which the operation of the integrated circuit 111 is guaranteed. In particular, when the power supply level is very low, a method of stopping the power supply can be adopted.

なお、本実施の形態では、CPU107およびCPU107以外のシステムについて、2系統の電源電位とクロック周波数を制御する形態を示したが、CPU107においてのみ電源電位とクロック周波数を制御する形態としても構わない。特に、CPU107が消費する電力がシステム内の多くを占める場合などには、制御回路106の規模を削減できる分、有効である。 In this embodiment, the CPU 107 and the system other than the CPU 107 are configured to control the two power supply potentials and the clock frequency. However, only the CPU 107 may control the power supply potential and the clock frequency. In particular, when the power consumed by the CPU 107 occupies most of the system, it is effective because the scale of the control circuit 106 can be reduced.

以上のような制御回路106の機能によって、半導体装置101は、常に外部から供給される電力量にあった処理を行うことができる。さらに、CPU107が処理能力を無駄使いするような消費電力の浪費を極力抑えることも可能となる。その結果、半導体装置101の消費電力を抑えられ、電源供給量が少なくても安定した動作をすることができるので、リーダ/ライタとの通信可能距離や動作マージンを向上することができる。
(実施の形態2)
With the function of the control circuit 106 as described above, the semiconductor device 101 can always perform processing according to the amount of power supplied from the outside. Furthermore, it is possible to suppress the waste of power consumption as much as possible when the CPU 107 wastes processing power. As a result, the power consumption of the semiconductor device 101 can be suppressed and a stable operation can be performed even if the amount of power supply is small, so that the communicable distance with the reader / writer and the operation margin can be improved.
(Embodiment 2)

本発明の半導体装置101の構成について図2を用いて説明する。本実施の形態では、制御回路106がCPU107に加えてSRAMやNVMなどのメモリを制御する形態を示す。 The structure of the semiconductor device 101 of the present invention will be described with reference to FIG. In this embodiment mode, the control circuit 106 controls a memory such as SRAM or NVM in addition to the CPU 107.

半導体装置101は、制御信号や電源、クロック信号が一部異なるが、構成要素は図1に示す半導体装置101と同様である。図1に示す半導体装置101との主たる相違は、各メモリ(NVM109およびSRAM110)に供給される電源とクロック信号が制御回路106によって制御される点、制御回路106が電源情報信号112とイベント信号113に加えて、メモリアクセス信号115を受け取る点である。 Although the semiconductor device 101 is partially different in control signal, power supply, and clock signal, the components are the same as those of the semiconductor device 101 shown in FIG. The main difference from the semiconductor device 101 shown in FIG. 1 is that the power and clock signal supplied to each memory (NVM 109 and SRAM 110) are controlled by the control circuit 106, and the control circuit 106 has a power information signal 112 and an event signal 113. In addition, the memory access signal 115 is received.

本実施の形態の半導体装置101は、メモリの動作状況に対応した電源とクロック信号の動作モードを設定する。そして、メモリごとに、動作状況に応じた動作モードを制御することで、システムの処理能力を低減させることなく、消費電力を低減することができる。 The semiconductor device 101 of this embodiment sets the operation mode of the power supply and the clock signal corresponding to the operation state of the memory. And by controlling the operation mode according to the operation state for each memory, the power consumption can be reduced without reducing the processing capacity of the system.

半導体装置101に不揮発性メモリ(NVM109)が搭載されている場合は、例えば、読出しモード、書き込みモード、待機モードの3つを設定する。不揮発性メモリとしては、EPROM、EEPROM、フラッシュメモリ、強誘電体メモリ(FRAM、FeRAM)、磁気メモリ(Magnetic RAM、MRAM)、位相変化メモリ(Phase change memory、PRAM、OUM)などが挙げられる。通常、NVM109は、読出し動作が多いこと、書き込み時には比較的大きな電流を必要とすること、待機時はメモリセルやデコーダの電源をオフにしてもデータが消失しないことから、このような形態が好ましい。 When the non-volatile memory (NVM 109) is mounted on the semiconductor device 101, for example, three modes of a read mode, a write mode, and a standby mode are set. Non-volatile memories include EPROM, EEPROM, flash memory, ferroelectric memory (FRAM, FeRAM), magnetic memory (Magnetic RAM, MRAM), phase change memory (PRAM, OUM), and the like. In general, the NVM 109 has many read operations, requires a relatively large current at the time of writing, and does not lose data even when the power of the memory cell or the decoder is turned off during standby, so such a form is preferable. .

具体的には、制御回路106は、CPU107からのメモリアクセス信号115に基づいて、一定期間ごとにNVM109をどのモードにするかを判断する。そして、電源電位とクロック周波数を変更するための信号を生成し、電源回路103、クロック発生回路104に送信する。電源回路103とクロック発生回路104は、制御回路106からの信号を受け取り、NVM109に供給する電源とクロック信号を変更し、各動作モードへ移行する。
つまり、制御回路106は、CPU107が生成するメモリアクセス信号115に基づき、NVM109に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号をNVM109に供給する。
Specifically, the control circuit 106 determines which mode the NVM 109 is to be set for every predetermined period based on the memory access signal 115 from the CPU 107. Then, a signal for changing the power supply potential and the clock frequency is generated and transmitted to the power supply circuit 103 and the clock generation circuit 104. The power supply circuit 103 and the clock generation circuit 104 receive the signal from the control circuit 106, change the power supply and clock signal supplied to the NVM 109, and shift to each operation mode.
In other words, the control circuit 106 generates a command signal including information for changing the power supply potential and the clock frequency supplied to the NVM 109 based on the memory access signal 115 generated by the CPU 107 and supplies the command signal to the NVM 109.

半導体装置101の中にSRAM110が搭載されている場合には、例えば、通常モードと待機モードの2つの動作モードを設定する。SRAM110は揮発性であるから、待機モードにおいても電源を停止することはできない。しかし、メモリセルの情報を保持できる範囲で電源電位を落とすことで消費電力を低減することができる。なお、SRAMのかわりにDRAMを用いてもよい。
具体的には、制御回路106は、CPU107からのメモリアクセス信号115に基づいて、一定期間ごとにSRAM110をどのモードにするかを判断する。そして、電源電位とクロック周波数を変更するための信号を生成し、電源回路103、クロック発生回路104に送信する。電源回路103とクロック発生回路104は、制御回路106からの信号を受け取り、SRAM110に供給する電源とクロック信号を変更し、各動作モードへ移行する。
When the SRAM 110 is mounted in the semiconductor device 101, for example, two operation modes, a normal mode and a standby mode, are set. Since the SRAM 110 is volatile, the power supply cannot be stopped even in the standby mode. However, power consumption can be reduced by reducing the power supply potential within a range in which information of the memory cell can be held. A DRAM may be used instead of the SRAM.
Specifically, the control circuit 106 determines which mode the SRAM 110 is to be set for every predetermined period based on the memory access signal 115 from the CPU 107. Then, a signal for changing the power supply potential and the clock frequency is generated and transmitted to the power supply circuit 103 and the clock generation circuit 104. The power supply circuit 103 and the clock generation circuit 104 receive a signal from the control circuit 106, change the power supply and clock signal supplied to the SRAM 110, and shift to each operation mode.

次に、メモリアクセス信号115と、動作モードの選択について説明する。メモリアクセス信号115は、メモリへのアクセスを制御するCPU107によって生成される。メモリアクセス信号115としては、例えば、NVM109やSRAM110へのロード・ストア命令が実行されたことを示す信号や、NVM109やSRAM110のインターフェースの設定、あるいはこれらの組み合わせ回路によって生成された信号などを用いることができる。 Next, the memory access signal 115 and operation mode selection will be described. The memory access signal 115 is generated by the CPU 107 that controls access to the memory. As the memory access signal 115, for example, a signal indicating that a load / store instruction to the NVM 109 or the SRAM 110 is executed, an interface setting of the NVM 109 or the SRAM 110, or a signal generated by a combination circuit thereof is used. Can do.

制御回路106は、CPU107からのメモリへのアクセス毎に動作モードを変更するのではなく、代表的には、数百〜数万サイクルの期間において、動作モードを変更することが好ましい。 The control circuit 106 preferably does not change the operation mode every time the CPU 107 accesses the memory, but typically changes the operation mode in a period of several hundred to several tens of thousands of cycles.

例えば、制御回路106は、各メモリへのアクセス回数を、一定期間カウントする。そして、アクセス回数が少ない場合は、当分メモリへのアクセスはないと判断して、そのメモリを待機モードに移行させることができる。もしくは、プログラム的に、あるメモリへが使用されないと判断される場合にはそのメモリを待機モードに移行させることもできる。 For example, the control circuit 106 counts the number of accesses to each memory for a certain period. If the number of accesses is small, it is determined that there is no access to the memory for the time being, and the memory can be shifted to the standby mode. Alternatively, if it is determined programmatically that a certain memory is not used, the memory can be shifted to the standby mode.

意図せずに待機モードのメモリにアクセスされた場合には、例えば、メモリが待機モードであることをCPU107に知らせることで対処する。具体的には、待機モードのメモリへアクセスがあった場合、CPU107に割り込みをかけてメモリアクセスを中止させ、待機させる。並行して、メモリを所望のモードに復帰させ、復帰後にアクセスを再開する。あるいは、アクセスするメモリが待機モードになっていないかをCPU107が把握し、待機モードであれば、アクセスする命令を中止して、まず、メモリを所望のモードに復帰させるよう処理を行うことで対処してもよい。 When the memory in the standby mode is accessed unintentionally, for example, the CPU 107 is informed that the memory is in the standby mode. Specifically, when there is an access to the memory in the standby mode, the CPU 107 is interrupted to stop the memory access and wait. In parallel, the memory is returned to a desired mode, and access is resumed after the return. Alternatively, the CPU 107 grasps whether or not the memory to be accessed is in the standby mode. If the memory is in the standby mode, the access instruction is stopped, and the processing is performed by first returning the memory to the desired mode. May be.

以上のように、使用しないメモリを個別に待機モードにすることで、システムの処理能力を低下させることなく、消費電力を低減することができる。また、実施の形態1で述べたCPU107に供給する電源電圧やクロック信号の制御に関しても、メモリの制御と同様に、動作モードを設定し、制御回路106によって切り換える構成をとることもできる。 As described above, the power consumption can be reduced without lowering the processing capability of the system by individually setting the unused memory to the standby mode. As for the control of the power supply voltage and the clock signal supplied to the CPU 107 described in Embodiment Mode 1, the operation mode can be set and switched by the control circuit 106 as in the case of the memory control.

本実施例では、電源電圧を発生する電源回路、クロック発生回路及び制御回路について、上記の実施の形態とは異なる構成について、図3〜図5を用いて説明する。なお、図3〜図5では、図1と同じ回路や信号には同じ記号を付す。 In this example, a structure different from that of the above embodiment of a power supply circuit, a clock generation circuit, and a control circuit for generating a power supply voltage will be described with reference to FIGS. 3 to 5, the same symbols are assigned to the same circuits and signals as those in FIG. 1.

まず、CPUやNVM、SRAMの各ブロックの内部に制御回路を設ける例について図3を用いて説明する。 First, an example in which a control circuit is provided inside each block of the CPU, NVM, and SRAM will be described with reference to FIG.

CPU107やNVM109、SRAM110内部に制御回路がある場合、各々の制御回路が、電源情報信号112を受け取る。そして、制御回路は、各ブロックの消費電力量の合計が電源供給量を超えない範囲で、電源電圧とクロック周波数を、電源供給レベルに合わせた値に変更するための命令信号を生成し、電源回路103、クロック発生回路104に送信する。電源回路103とクロック発生回路104は、制御回路からの信号を受け取り、各ブロックに供給する電源電圧とクロック信号を変更する。 When there are control circuits in the CPU 107, NVM 109, and SRAM 110, each control circuit receives the power supply information signal 112. Then, the control circuit generates a command signal for changing the power supply voltage and the clock frequency to values matching the power supply level within a range in which the total power consumption of each block does not exceed the power supply amount. The data is transmitted to the circuit 103 and the clock generation circuit 104. The power supply circuit 103 and the clock generation circuit 104 receive signals from the control circuit and change the power supply voltage and clock signal supplied to each block.

なお、電源回路103は多段階の電源電圧を、クロック発生回路104は多段階の周波数のクロック信号を生成する。 Note that the power supply circuit 103 generates multistage power supply voltages, and the clock generation circuit 104 generates multistage frequency clock signals.

CPU107内にある制御回路は、CPUコアからイベント信号113を受け取り、一定期間毎に、CPU107の負荷が大きいと判断すれば、CPU107へ供給する電源電位とクロック周波数を段階的に増加させ、逆にCPU107の負荷が小さいと判断すれば、電源電位とクロック周波数を段階的に減少させるよう、電源回路103とクロック発生回路104に命令信号を送信する。 When the control circuit in the CPU 107 receives the event signal 113 from the CPU core and determines that the load on the CPU 107 is large at regular intervals, the power supply potential and the clock frequency supplied to the CPU 107 are increased step by step. If it is determined that the load on the CPU 107 is small, a command signal is transmitted to the power supply circuit 103 and the clock generation circuit 104 so that the power supply potential and the clock frequency are decreased stepwise.

NVM109やSRAM110内にある制御回路は、CPU107からメモリアクセス信号115を受け取る。そして、実施形態で述べたように、一定期間毎に各メモリに最適な動作モードを判定し、電源回路103とクロック発生回路104に命令信号を送信する。 A control circuit in the NVM 109 or the SRAM 110 receives the memory access signal 115 from the CPU 107. Then, as described in the embodiment, an optimum operation mode for each memory is determined every fixed period, and a command signal is transmitted to the power supply circuit 103 and the clock generation circuit 104.

次に、CPUの内部とメモリの内部に、電源回路とクロック回路を設けるについて図4を用いて説明する。 Next, the provision of a power supply circuit and a clock circuit inside the CPU and the memory will be described with reference to FIG.

CPU107やNVM109、SRAM110の内部に電源回路とクロック回路がある場合、電源回路103とクロック発生回路104は基本となる数種類の電源とクロック信号を生成し、各ブロック内の電源回路とクロック発生回路で多段階の電源とクロック信号を生成する。 When the CPU 107, the NVM 109, and the SRAM 110 have a power supply circuit and a clock circuit, the power supply circuit 103 and the clock generation circuit 104 generate several basic power supplies and clock signals, and the power supply circuit and clock generation circuit in each block Generate multi-stage power and clock signals.

制御回路106は、電源情報信号112を受け取り、各ブロックの消費電力量の合計が電源供給量を超えないように、各ブロックの動作モードを判定し、電源回路103とクロック発生回路104に命令信号を送信する。あるいは、CPUからイベント信号113やメモリアクセス信号115を受け取り、各ブロックの動作モードを判定し、電源回路103とクロック発生回路104に命令信号を送信する。 The control circuit 106 receives the power supply information signal 112, determines the operation mode of each block so that the total power consumption amount of each block does not exceed the power supply amount, and sends a command signal to the power supply circuit 103 and the clock generation circuit 104. Send. Alternatively, the event signal 113 and the memory access signal 115 are received from the CPU, the operation mode of each block is determined, and a command signal is transmitted to the power supply circuit 103 and the clock generation circuit 104.

次に、制御回路と電源発生回路、クロック回路をCPU内部、メモリ内部に設ける例について図5を用いて説明する。 Next, an example in which the control circuit, the power generation circuit, and the clock circuit are provided in the CPU and the memory will be described with reference to FIG.

CPU107やNVM109、SRAM110の内部に制御回路や電源回路、クロック回路がある場合、電源回路103とクロック発生回路104は基本となる数種類の電源とクロック信号を生成し、各ブロック内の電源回路103とクロック発生回路104で多段階の電源とクロック信号を生成する。 When there are a control circuit, a power supply circuit, and a clock circuit in the CPU 107, NVM 109, and SRAM 110, the power supply circuit 103 and the clock generation circuit 104 generate several basic types of power supply and clock signals, and the power supply circuit 103 in each block. The clock generation circuit 104 generates multistage power supplies and clock signals.

CPU内部の制御回路は、アンテナ102からの電源供給の状況を示す電源情報信号112と、CPUコアからのイベント信号113を受け取る。そして、電源供給レベルやCPUの動作状況に応じた動作モードに変更するように、命令信号を電源回路やクロック発生回路に送信する。NVM109、SRAM110内部にある制御回路は、電源情報信号112と、CPUコアからメモリアクセス信号115を受け取り、各メモリの動作モードを変更する。 A control circuit inside the CPU receives a power information signal 112 indicating the power supply status from the antenna 102 and an event signal 113 from the CPU core. Then, a command signal is transmitted to the power supply circuit and the clock generation circuit so as to change the operation mode according to the power supply level and the operation status of the CPU. The control circuits in the NVM 109 and the SRAM 110 receive the power information signal 112 and the memory access signal 115 from the CPU core, and change the operation mode of each memory.

本実施例のように、制御回路をCPU内部やメモリ内部に設けることで、制御対象との距離が近づき、動作モードを制御するうえで、動作周波数のマージンを向上できる。また、電源発生回路やクロック回路をCPU内部やメモリ内部に設けることで、各部分の動作に最適な電源電圧やクロック周波数を生成することが可能になる。 By providing the control circuit in the CPU or the memory as in this embodiment, the distance to the controlled object is reduced, and the operating frequency margin can be improved in controlling the operation mode. Further, by providing the power generation circuit and the clock circuit inside the CPU and the memory, it becomes possible to generate a power supply voltage and a clock frequency that are optimal for the operation of each part.

本実施例では、電源供給レベルを判定する回路の例について図6を用いて説明する。 In this embodiment, an example of a circuit for determining a power supply level will be described with reference to FIG.

図6に示す回路は一例であり、アンテナからの信号を入力としている。そして、本回路を動作させるための電源を生成する中規模な電源回路601、複数の小規模な電源回路602(1)〜602(n)、複数の抵抗603(1)〜603(n)、参照電位発生回路604、比較回路605を有する。 The circuit shown in FIG. 6 is an example, and a signal from an antenna is input. A medium-scale power supply circuit 601 that generates a power supply for operating this circuit, a plurality of small-scale power supply circuits 602 (1) to 602 (n), a plurality of resistors 603 (1) to 603 (n), A reference potential generation circuit 604 and a comparison circuit 605 are provided.

図中において、Cはコンデンサ、Dはダイオード、Bはアナログバッファ、SAは差動増幅器を示す。 In the figure, C is a capacitor, D is a diode, B is an analog buffer, and SA is a differential amplifier.

電源発生回路は、ダイオードとコンデンサによって構成される。参照電位発生回路604は、抵抗分割によりVrefを生成し、アナログバッファによって増幅して出力する構成とした。また、比較回路605は、差動増幅器を用いて2つのアナログ電位を比較する回路とした。 The power generation circuit is composed of a diode and a capacitor. The reference potential generation circuit 604 has a configuration in which Vref is generated by resistance division, amplified by an analog buffer, and output. The comparison circuit 605 is a circuit that compares two analog potentials using a differential amplifier.

本回路ではまず、小規模な電源回路602で発生した電源とGNDを、抵抗603を介して接続することで電圧降下させた電位Vを複数生成する。そして、電位Vを比較回路605によって、共通の参照電位Vrefと比較する。その結果を、電源供給レベルの情報を伝えるデジタル信号として出力する。 In this circuit, first, a plurality of potentials V with a voltage drop are generated by connecting a power supply generated in a small-scale power supply circuit 602 and GND via a resistor 603. Then, the potential V is compared with the common reference potential Vref by the comparison circuit 605. The result is output as a digital signal that conveys information on the power supply level.

複数の電位V1〜Vnは、電源回路の電源供給能力と抵抗による電流消費量によって決まるアナログ電位である。例えば、n=3として、V1>V2>V3となるように各回路のパラメタを適宜選択すると、電力供給レベルは、高い順に(1,1,1)、(1,1,0)、(1,0,0)、(0,0,0)、の4段階の電源信号によって表される。つまり、電力供給レベルが高いと、抵抗による電圧降下が小さく、V1〜V3は全てVrefより高い電位となり(1,1,1)が出力される。一方、電力供給レベルが低いと、抵抗による電圧降下が大きく、V1〜V3は全てVrefより低い電位となり(0,0,0)が出力される。 The plurality of potentials V1 to Vn are analog potentials determined by the power supply capability of the power supply circuit and the current consumption by the resistor. For example, when n = 3 and the parameters of each circuit are appropriately selected so that V1> V2> V3, the power supply levels are (1, 1, 1), (1, 1, 0), (1 , 0, 0) and (0, 0, 0). That is, when the power supply level is high, the voltage drop due to the resistance is small, and V1 to V3 are all higher than Vref and (1, 1, 1) is output. On the other hand, when the power supply level is low, the voltage drop due to the resistance is large, and V1 to V3 are all at a potential lower than Vref, and (0, 0, 0) is output.

なお、中規模の電源回路601は、電力供給レベルが低い場合であっても、本回路を安定動作できる程度の電源供給能力を有する。 Note that the medium-scale power supply circuit 601 has a power supply capability that can stably operate the circuit even when the power supply level is low.

電源情報信号発生回路は、図6に示す回路に限られたものではなく、公知の電源発生回路や電位発生回路や比較回路を用いて構成しても構わない。また、複数の参照電位を生成し、電圧降下させた単一の電位Vとの比較を行うことで電源供給レベルを判定する構成としても構わない。 The power supply information signal generation circuit is not limited to the circuit shown in FIG. 6, and may be configured using a known power supply generation circuit, potential generation circuit, or comparison circuit. Alternatively, the power supply level may be determined by generating a plurality of reference potentials and comparing them with a single potential V that has been dropped.

本実施例では、本発明の半導体装置の使用例について説明する。本実施例で示す半導体装置は、ガラス基板上に作製したものを使用しても良いし、耐衝撃性などを考慮して、フレキシブル基板上に転写したものを使用しても良い。 In this embodiment, a usage example of the semiconductor device of the present invention will be described. As the semiconductor device shown in this embodiment, a semiconductor device manufactured on a glass substrate may be used, or a semiconductor device transferred onto a flexible substrate may be used in consideration of impact resistance and the like.

本発明の半導体装置は、CPUや暗号処理を行う専用のハードウェアなど、高い機能を持った集積回路が組み込まれており、かつ、低消費電力により安定して広範囲な通信が可能なことから、セキュリティ確保を目的として、多様な物品へ半導体装置を実装することができる。セキュリティ確保とは、具体的に、盗難防止又は偽造防止などをさす。 Since the semiconductor device of the present invention incorporates an integrated circuit having a high function such as a CPU and dedicated hardware for performing cryptographic processing, and can stably communicate over a wide range with low power consumption, For the purpose of ensuring security, semiconductor devices can be mounted on various articles. Specifically, security means prevention of theft or counterfeiting.

盗難防止の例として、商品にIDチップを実装する場合を説明する。例えば、図7(A)に示すように、バッグ701の底又は側面の一部等にIDチップ702を実装する。 As an example of theft prevention, a case where an ID chip is mounted on a product will be described. For example, as shown in FIG. 7A, an ID chip 702 is mounted on a part of the bottom or side surface of the bag 701 or the like.

IDチップ702は非常に薄型で小さいため、バッグ701のデザイン性を低下させずに実装することができる。加えてIDチップ702は透光性を有し、IDチップ702の有無や実装場所を判断しにくいので、盗難者によってIDチップ702が取り外される恐れがない。またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーなど、様々な商品にIDチップを実装することができる。 Since the ID chip 702 is very thin and small, it can be mounted without degrading the design of the bag 701. In addition, since the ID chip 702 has translucency and it is difficult to determine the presence / absence of the ID chip 702 and the mounting location, the ID chip 702 is not likely to be removed by a thief. In addition to bags, ID chips can be mounted on various products such as vehicles such as automobiles and bicycles, watches and accessories.

さらに、このようなIDチップを実装した商品が盗難された場合、例えばGPS(Global Positioning System)を用いて商品の現在位置に関する情報を得ることができる。また、盗難された物品以外にも、忘れ物や落とし物に関しても、GPSを用いて現在位置に関する情報を得ることができる。なおGPSとは、GPS用の衛星から送られる信号をとらえてその時間差を求め、これをもとに位置を推測するシステムである。 Furthermore, when a product on which such an ID chip is mounted is stolen, information on the current position of the product can be obtained using, for example, GPS (Global Positioning System). Further, in addition to the stolen article, information on the current position can be obtained using GPS for forgotten items and lost items. Note that GPS is a system that captures a signal sent from a GPS satellite, obtains a time difference thereof, and estimates a position based on the time difference.

次に、偽造防止の例として、パスポートや運転免許証等にIDチップを実装する場合を説明する。 Next, as an example of forgery prevention, a case where an ID chip is mounted on a passport or a driver's license will be described.

図7(B)では、パスポート703にIDチップ704を実装した例を示す。図7(B)ではIDチップ704がパスポート703の表紙に実装されているが、その他のページに実装してもよく、IDチップ704は透光性を有するため表面に実装してもよい。また、IDチップ704を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。 FIG. 7B illustrates an example in which an ID chip 704 is mounted on the passport 703. In FIG. 7B, the ID chip 704 is mounted on the cover of the passport 703; however, the ID chip 704 may be mounted on another page. The ID chip 704 may be mounted on the surface because it has translucency. Further, the ID chip 704 may be sandwiched between materials such as a cover and mounted inside the cover.

図7(C)には、免許証705にIDチップ706を実装した例を示す。図7(C)では、IDチップ706が免許証705の内部に実装されているが、IDチップ706は透光性を有するため、免許証705の印刷面上に設けても構わない。例えば、IDチップ706は免許証705の印字面上に実装し、ラミネートで覆うことができる。他にも、IDチップ706を免許証705の材料で挟み込むようにし、内部に実装することも可能である。IDチップは非常に小型かつ薄型であるので、パスポートや免許証、商品等のデザイン性を損ねることがない。 FIG. 7C shows an example in which an ID chip 706 is mounted on the license 705. In FIG. 7C, the ID chip 706 is mounted inside the license 705, but the ID chip 706 may be provided on the printing surface of the license 705 because it has a light-transmitting property. For example, the ID chip 706 can be mounted on the printing surface of the license 705 and covered with a laminate. In addition, the ID chip 706 can be sandwiched between the materials of the license 705 and mounted inside. Since the ID chip is very small and thin, the design of the passport, license, product, etc. is not impaired.

以上のような物品にIDチップを実装することにより、偽造を防止することができる。また上述したバッグなど、希少で高価なにIDチップを実装し、偽造を防止することもできる。 Forgery can be prevented by mounting the ID chip on the article as described above. In addition, a rare and expensive ID chip such as the above-described bag can be mounted to prevent forgery.

またIDチップを内蔵することにより、パスポートや免許証、商品等の管理を簡便に行うことができる。特に、パスポートや免許証等の入力事項をIDチップ内のメモリに保存することができるため、プライバシーを守ることもできる。 Further, by incorporating an ID chip, it is possible to easily manage passports, licenses, products, and the like. In particular, since input items such as a passport and a license can be saved in a memory in the ID chip, privacy can be protected.

本実施例では、図8〜10を参照して、TFTを含む薄膜集積回路装置の具体的な作製方法について説明する。TFTとは、Thin Film Transistorの略語で、ガラスなどの上に形成された薄膜のトランジスタを指す。ここでは、簡単のため、n型TFTとp型TFTの断面構造を示すことによって、その作製方法について説明する。 In this embodiment, a specific method for manufacturing a thin film integrated circuit device including a TFT will be described with reference to FIGS. TFT is an abbreviation for Thin Film Transistor and refers to a thin film transistor formed on glass or the like. Here, for the sake of simplicity, a manufacturing method thereof will be described by showing cross-sectional structures of an n-type TFT and a p-type TFT.

まず、基板801上に、剥離層802を形成する(図8(A))。ここでは、ガラス基板(例えば、コーニング社製1737基板)上に、50nm(500Å)の膜厚のa−Si膜(非晶質シリコン膜)を減圧CVD法により形成した。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウェハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。 First, the separation layer 802 is formed over the substrate 801 (FIG. 8A). Here, an a-Si film (amorphous silicon film) having a thickness of 50 nm (500 mm) was formed on a glass substrate (for example, a 1737 substrate manufactured by Corning) by a low pressure CVD method. As the substrate, in addition to a glass substrate, a quartz substrate, a substrate formed of an insulating material such as alumina, a silicon wafer substrate, a plastic substrate having heat resistance that can withstand a processing temperature in a later process, or the like can be used. .

また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、SAS(セミアモルファスシリコン(微結晶シリコン、マイクロクリスタルシリコンともいう))等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧CVD法の他にも、プラズマCVD法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、50〜60nmとするのが望ましい。SASに関しては、30〜50nmとしてもよい。 In addition to the amorphous silicon, the release layer may be a film containing silicon as a main component, such as polycrystalline silicon, single crystal silicon, or SAS (semi-amorphous silicon (also referred to as microcrystalline silicon or microcrystalline silicon)). Although it is desirable to use, it is not limited to these. The peeling layer may be formed by a plasma CVD method, a sputtering method, or the like in addition to the low pressure CVD method. Alternatively, a film doped with an impurity such as phosphorus may be used. Further, the thickness of the release layer is desirably 50 to 60 nm. Regarding SAS, it is good also as 30-50 nm.

次に、剥離層802上に、保護膜803(下地膜、下地絶縁膜と呼ぶこともある)を形成する(図8(A))。ここでは、膜厚100nmのSiON膜\膜厚50nmのSiNO膜\膜厚100nmのSiON膜の3層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のSiON膜に代えて、膜厚0.5〜3μmのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜(SiN、Si34等)を用いてもよい。シロキサンとは、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する物質のことをさす。また、それぞれの膜厚は、0.05〜3μmとするのが望ましく、その範囲から自由に選択することができる。 Next, a protective film 803 (also referred to as a base film or a base insulating film) is formed over the separation layer 802 (FIG. 8A). Here, a three-layer structure of a SiON film with a thickness of 100 nm / a SiNO film with a thickness of 50 nm / a SiON film with a thickness of 100 nm is used. However, the material, the film thickness, and the number of stacked layers are not limited thereto. For example, instead of the lower SiON film, a heat-resistant resin such as siloxane having a film thickness of 0.5 to 3 μm may be formed by a spin coat method, a slit coater method, a droplet discharge method, or the like. Further, a silicon nitride film (SiN, Si 3 N 4 or the like) may be used. Siloxane refers to a substance having a skeletal structure composed of a bond of silicon (Si) and oxygen (O) and having at least one of hydrogen, fluorine, an alkyl group, and aromatic hydrocarbon as a substituent. . Each film thickness is preferably 0.05 to 3 μm, and can be freely selected from the range.

保護膜803のように、TFTの下部に接する保護膜や、また、TFTの上部に接する保護膜は、アルカリ金属をブロッキングする、酸化珪素や窒化珪素などの物質で形成することが望ましい。 Like the protective film 803, the protective film in contact with the lower portion of the TFT and the protective film in contact with the upper portion of the TFT are preferably formed of a substance such as silicon oxide or silicon nitride that blocks alkali metal.

ここで、酸化珪素膜は、SiH4/O2、TEOS(テトラエトキシシラン)/O2等の混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の方法によって形成することができる。また、窒化珪素膜は、代表的には、SiH4/NH3の混合ガスを用い、プラズマCVDによって形成することができる。また、SiON膜又はSiNO膜は、代表的には、SiH4/N2Oの混合ガスを用い、プラズマCVDによって形成することができる。 Here, the silicon oxide film may be formed by a method such as thermal CVD, plasma CVD, atmospheric pressure CVD, or bias ECRCVD using a mixed gas such as SiH 4 / O 2 , TEOS (tetraethoxysilane) / O 2, or the like. it can. The silicon nitride film can be typically formed by plasma CVD using a mixed gas of SiH 4 / NH 3 . The SiON film or the SiNO film can be typically formed by plasma CVD using a mixed gas of SiH 4 / N 2 O.

なお、剥離層802及び島状半導体膜804として、a−Si等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、SiOxNyを用いてもよい。 Note that in the case where a material mainly containing silicon such as a-Si is used for the peeling layer 802 and the island-shaped semiconductor film 804, SiOxNy is used as a protective film in contact therewith from the viewpoint of ensuring adhesion. Also good.

次に、保護膜803上に、薄膜集積回路装置のCPUやメモリを構成する薄膜トランジスタ(TFT)を形成する。なお、TFT以外にも、有機TFT、薄膜ダイオード等の薄膜能動素子を形成することもできる。なお、保護膜803上のTFTや有機TFT等は、素子群と総称することがある。 Next, a thin film transistor (TFT) that forms a CPU and a memory of the thin film integrated circuit device is formed over the protective film 803. In addition to TFTs, thin film active elements such as organic TFTs and thin film diodes can also be formed. Note that the TFT, the organic TFT, and the like on the protective film 803 may be collectively referred to as an element group.

TFTの作製方法として、まず、保護膜803上に、島状半導体膜804を形成する(図8(B))。島状半導体膜804は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム(SiGe)等を主成分とする半導体膜を用いることができる。 As a method for manufacturing a TFT, first, an island-shaped semiconductor film 804 is formed over the protective film 803 (FIG. 8B). The island-shaped semiconductor film 804 is formed using an amorphous semiconductor, a crystalline semiconductor, or a semi-amorphous semiconductor. In any case, a semiconductor film containing silicon, silicon germanium (SiGe), or the like as a main component can be used.

ここでは、70nmの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、500〜750℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザー結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマCVD法、スパッタ法、LPCVD法などを用いても良い。結晶化方法としては、レーザー結晶化法、熱結晶化法、他の触媒(Fe,Ru,Rh,Pd,Pd,Os,Ir,Pt,Cu,Au等)を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。 Here, amorphous silicon having a thickness of 70 nm was formed, and the surface thereof was further treated with a solution containing nickel. Further, a crystalline silicon semiconductor film was obtained by a thermal crystallization process at 500 to 750 ° C., and crystallinity was improved by laser crystallization. Further, as a film formation method, a plasma CVD method, a sputtering method, an LPCVD method, or the like may be used. As the crystallization method, laser crystallization method, thermal crystallization method, thermal crystallization using other catalysts (Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu, Au, etc.), or those May be performed a plurality of times alternately.

また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザーを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい(この場合の結晶化をCWLCという)。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザーを用いる場合には、出力10Wの連続発振のYVO4レーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶又はGdVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。 In addition, a continuous wave laser may be used for the crystallization treatment of the semiconductor film having an amorphous structure, and a solid laser capable of continuous oscillation is used in order to obtain a crystal having a large particle size upon crystallization. It is preferable to apply the second to fourth harmonics of the fundamental wave (the crystallization in this case is referred to as CWLC). Typically, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) may be applied. In the case of using a continuous wave laser, laser light emitted from a continuous wave YVO 4 laser having an output of 10 W is converted into a harmonic by a non-linear optical element. There is also a method in which a YVO 4 crystal or GdVO 4 crystal and a non-linear optical element are placed in a resonator to emit harmonics. Preferably, the laser beam is shaped into a rectangular or elliptical shape on the irradiation surface by an optical system, and the object to be processed is irradiated. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation may be performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.

また、パルス発振のレーザーを用いる場合、通常、数十Hz〜数百Hzの周波数帯を用いるが、それよりも著しく高い10MHz以上の発振周波数を有するパルス発振レーザーを用いてもよい(この場合の結晶化をMHzLCという)。パルス発振でレーザー光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecと言われているため、上記高周波数帯を用いることで、半導体膜がレーザー光によって溶融してから固化するまでに、次のパルスのレーザー光を照射できる。よって、従来のパルス発振のレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともTFTのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。 In the case of using a pulsed laser, a frequency band of several tens Hz to several hundreds Hz is usually used, but a pulsed laser having an oscillation frequency of 10 MHz or higher that is significantly higher than that may be used (in this case) Crystallization is referred to as MHzLC). It is said that the time from when the semiconductor film is irradiated with laser light by pulse oscillation until the semiconductor film is completely solidified is said to be several tens of nanoseconds to several hundreds of nanoseconds. The laser light of the next pulse can be irradiated from the time of melting by the laser light until solidification. Therefore, unlike the case of using a conventional pulsed laser, the solid-liquid interface can be moved continuously in the semiconductor film, so that a semiconductor film having crystal grains continuously grown in the scanning direction is formed. Is done. Specifically, a set of crystal grains having a width of 10 to 30 μm in the scanning direction of the included crystal grains and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, it is possible to form a semiconductor film having almost no crystal grain boundaries in at least the channel direction of the TFT.

なお、保護膜803の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。 Note that in the case where siloxane which is a heat-resistant organic resin is used for part of the protective film 803, heat can be prevented from leaking from the semiconductor film during the crystallization, and crystallization can be efficiently performed. It can be carried out.

上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、20〜200nm(代表的には40〜170nm、さらに好ましくは、50〜150nm)となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、500〜750℃の熱処理によってゲッタリング処理を行った。さらに、TFT素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、1013/cm2オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜804を形成した。 A crystalline silicon semiconductor film is obtained by the above method. Note that the crystals are preferably aligned in the source, channel, and drain directions. The thickness of the crystal layer is preferably 20 to 200 nm (typically 40 to 170 nm, more preferably 50 to 150 nm). Thereafter, an amorphous silicon film for gettering the metal catalyst was formed on the semiconductor film via an oxide film, and gettering treatment was performed by heat treatment at 500 to 750 ° C. Furthermore, in order to control the threshold value as the TFT element, boron ions having a dose of the order of 10 13 / cm 2 were implanted into the crystalline silicon semiconductor film. Then, an island-shaped semiconductor film 804 was formed by etching using a resist as a mask.

なお、結晶性半導体膜を形成するにあたっては、ジシラン(Si26)とフッ化ゲルマニウム(GeF4)の原料ガスとして、LPCVD(減圧CVD)法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Si26/GeF4=20/0.9、成膜温度は400〜500℃、キャリアガスとしてHe又はArを用いたが、これに限定されるものではない。 In forming a crystalline semiconductor film, a polycrystalline semiconductor film is directly formed by LPCVD (low pressure CVD) as a source gas of disilane (Si 2 H 6 ) and germanium fluoride (GeF 4 ). Also, a crystalline semiconductor film can be obtained. The gas flow ratio is Si 2 H 6 / GeF 4 = 20 / 0.9, the film forming temperature is 400 to 500 ° C., and He or Ar is used as the carrier gas, but the present invention is not limited to this.

なお、TFT内の特にチャネル領域には、1×1019〜1×1022cm-3、好ましくは1×1019〜5×1020cm-3の水素又はハロゲンが添加されているのがよい。SASに関しては、1×1019〜2×1021cm-3とするのが望ましい。いずれにしても、ICチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、TFT部に局部クラックが生じても、水素又はハロゲンによってターミネート(終端)されうる。 Note that hydrogen or halogen of 1 × 10 19 to 1 × 10 22 cm −3 , preferably 1 × 10 19 to 5 × 10 20 cm −3 is preferably added to the channel region in the TFT. . Regarding SAS, it is desirable to set it as 1 * 10 < 19 > -2 * 10 < 21 > cm < -3 >. In any case, it is desirable to contain more than the content of hydrogen or halogen contained in the single crystal used for the IC chip. Thereby, even if a local crack occurs in the TFT portion, it can be terminated (terminated) by hydrogen or halogen.

このようにして作製された結晶性半導体膜の特性は、電子移動度が10cm2V/秒以上であることが好ましい。 The crystalline semiconductor film thus manufactured preferably has an electron mobility of 10 cm 2 V / second or more.

次に、島状半導体膜804上にゲート絶縁膜805を形成する(図8(B))。ゲート絶縁膜はプラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのがよい。 Next, a gate insulating film 805 is formed over the island-shaped semiconductor film 804 (FIG. 8B). The gate insulating film is preferably formed using a thin film formation method such as a plasma CVD method or a sputtering method, and a film containing silicon nitride, silicon oxide, silicon nitride oxide, or silicon oxynitride is formed as a single layer or a stacked layer. In the case of stacking, for example, a three-layer structure of a silicon oxide film, a silicon nitride film, and a silicon oxide film is preferable from the substrate side.

次に、ゲート電極806を形成する(図8(C))。ここでは、SiとW(タングステン)をスパッタ法により積層形成した後に、レジスト807をマスクとしてエッチングを行うことにより、ゲート電極806を形成した。勿論、ゲート電極806の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、n型不純物がドーピングされたSiとNiSi(ニッケルシリサイド)との積層構造や、TaN(窒化タンタル)とW(タングステン)の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。 Next, the gate electrode 806 is formed (FIG. 8C). Here, after the Si and W (tungsten) layers are formed by sputtering, the gate electrode 806 is formed by etching using the resist 807 as a mask. Needless to say, the material, structure, and manufacturing method of the gate electrode 806 are not limited thereto, and can be selected as appropriate. For example, a stacked structure of Si and NiSi (nickel silicide) doped with an n-type impurity or a stacked structure of TaN (tantalum nitride) and W (tungsten) may be used. Alternatively, a single layer may be formed using various conductive materials.

また、レジストマスクの代わりに、SiOx等のマスクを用いてもよい。この場合、SiOx、SiON等のマスク(ハードマスクと呼ばれる。)をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト807を用いずに、液滴吐出法を用いて選択的にゲート電極806を形成しても良い。 In place of the resist mask, a mask such as SiOx may be used. In this case, a patterning process is added to a mask (referred to as a hard mask) made of SiOx, SiON, or the like. However, since the film thickness of the mask during etching is less than that of the resist, a gate electrode layer having a desired width may be formed. it can. Alternatively, the gate electrode 806 may be selectively formed by a droplet discharge method without using the resist 807.

導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。 As the conductive material, various materials can be selected depending on the function of the conductive film. In the case where the gate electrode and the antenna are formed at the same time, materials may be selected in consideration of their functions.

なお、ゲート電極をエッチング形成する際のエッチングガスとしては、CF4、Cl2、O2の混合ガスやCl2ガスを用いたが、これに限定されるものではない。 Note that although a mixed gas of CF 4 , Cl 2 , and O 2 or Cl 2 gas is used as an etching gas for forming the gate electrode by etching, it is not limited to this.

次に、p型TFT809、811となる部分をレジスト812で覆い、ゲート電極をマスクとして、n型TFT808、810の島状半導体膜中に、n型を付与する不純物元素813(代表的にはP(リン)又はAs(砒素))を低濃度にドープする(第1のドーピング工程、図8(D))。第1のドーピング工程の条件は、ドーズ量:1×1013〜6×1013/cm2、加速電圧:50〜70keVとしたが、これに限定されるものではない。この第1のドーピング工程によって、ゲート絶縁膜805を介してスルードープがなされ、一対の低濃度不純物領域814が形成される。なお、第1のドーピング工程は、p型TFT領域をレジストで覆わずに、全面に行っても良い。 Next, a portion to become the p-type TFTs 809 and 811 is covered with a resist 812, and an impurity element 813 (typically P-type) is given to the island-shaped semiconductor film of the n-type TFTs 808 and 810 using the gate electrode as a mask. (Phosphorus) or As (arsenic)) is doped at a low concentration (first doping step, FIG. 8D). The conditions of the first doping step are a dose of 1 × 10 13 to 6 × 10 13 / cm 2 and an acceleration voltage of 50 to 70 keV, but are not limited thereto. Through this first doping step, through doping is performed through the gate insulating film 805, and a pair of low-concentration impurity regions 814 are formed. The first doping step may be performed on the entire surface without covering the p-type TFT region with the resist.

次に、レジスト812をアッシング等により除去した後、n型TFT領域を覆うレジスト815を新たに形成し、ゲート電極をマスクとして、p型TFT809、811の島状半導体膜中に、p型を付与する不純物元素816(代表的にはB(ホウ素))を高濃度にドープする(第2のドーピング工程、図8(E))。第2のドーピング工程の条件は、ドーズ量:1×1016〜3×1016/cm2、加速電圧:20〜40keVとして行う。この第2のドーピング工程によって、ゲート絶縁膜805を介してスルードープがなされ、一対のp型の高濃度不純物領域817が形成される。 Next, after removing the resist 812 by ashing or the like, a resist 815 that covers the n-type TFT region is newly formed, and p-type is imparted to the island-shaped semiconductor films of the p-type TFTs 809 and 811 using the gate electrode as a mask. An impurity element 816 (typically B (boron)) to be doped is doped at a high concentration (second doping step, FIG. 8E). The conditions of the second doping step are a dose amount: 1 × 10 16 to 3 × 10 16 / cm 2 and an acceleration voltage: 20 to 40 keV. Through this second doping step, through doping is performed through the gate insulating film 805, and a pair of p-type high concentration impurity regions 817 are formed.

次に、レジスト815をアッシング等により除去した後、基板表面に、絶縁膜901を形成した(図9(F))。ここでは、膜厚100nmのSiO2膜をプラズマCVD法によって形成した。その後、エッチバック法により、絶縁膜901、ゲート絶縁膜805をエッチング除去し、サイドウォール(側壁)903を自己整合的(セルフアライン)に形成した(図9(G))。エッチングガスとしては、CHF3とHeの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。 Next, after removing the resist 815 by ashing or the like, an insulating film 901 was formed on the surface of the substrate (FIG. 9F). Here, a SiO 2 film having a thickness of 100 nm was formed by a plasma CVD method. After that, the insulating film 901 and the gate insulating film 805 were etched away by an etch back method, and sidewalls (sidewalls) 903 were formed in a self-aligned manner (FIG. 9G). As the etching gas, a mixed gas of CHF 3 and He was used. Note that the step of forming the sidewall is not limited to these.

なお、サイドウォール903の形成方法は上記に限定されるものではない。例えば、図10に示した方法を用いることができる。図10(A)は、絶縁膜901を二層又はそれ以上の積層構造とした例を示している。絶縁膜901としては、例えば、膜厚100nmのSiON(酸窒化珪素)膜と、膜厚200nmのLTO膜(Low Temperature Oxide、低温酸化膜)の2層構造とした。ここでは、SiON膜は、プラズマCVD法で形成し、LTO膜としは、SiO2膜を減圧CVD法で形成した。その後、エッチバックを行うことにより、L字状と円弧状からなるサイドウォール903が形成される。 Note that the method for forming the sidewall 903 is not limited to the above. For example, the method shown in FIG. 10 can be used. FIG. 10A illustrates an example in which the insulating film 901 has a two-layer structure or more. The insulating film 901 has a two-layer structure of, for example, a 100 nm thick SiON (silicon oxynitride) film and a 200 nm thick LTO film (Low Temperature Oxide). Here, the SiON film was formed by the plasma CVD method, and the SiO 2 film was formed by the low pressure CVD method as the LTO film. Thereafter, by performing etch back, a sidewall 903 having an L shape and an arc shape is formed.

また、図10(B)は、エッチバック時に、ゲート絶縁膜805を残すようにエッチングを行った例を示している。この場合の絶縁膜901は、単層構造でも積層構造でも良い。 FIG. 10B shows an example in which etching is performed so as to leave the gate insulating film 805 at the time of etch back. In this case, the insulating film 901 may have a single-layer structure or a stacked structure.

上記サイドウォールは、後に高濃度のn型不純物をドーピングし、サイドウォール903の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。 The sidewall functions as a mask when a high concentration n-type impurity is doped later to form a low concentration impurity region or a non-doped offset region below the sidewall 903. In any of the formation methods, the etch-back conditions may be changed as appropriate depending on the width of the low-concentration impurity region or offset region to be formed.

次に、p型TFT領域を覆うレジスト904を新たに形成し、ゲート電極806及びサイドウォール903をマスクとして、n型を付与する不純物元素905(代表的にはP又はAs)を高濃度にドープする(第3のドーピング工程、図9(H))。第3のドーピング工程の条件は、ドーズ量:1×1013〜5×1015/cm2、加速電圧:60〜100keVとして行う。この第3のドーピング工程によって、一対のn型の高濃度不純物領域906が形成される。 Next, a resist 904 covering the p-type TFT region is newly formed, and an impurity element 905 (typically P or As) imparting n-type is doped at a high concentration using the gate electrode 806 and the sidewall 903 as a mask. (Third doping step, FIG. 9H). The conditions of the third doping step are a dose amount: 1 × 10 13 to 5 × 10 15 / cm 2 and an acceleration voltage: 60 to 100 keV. By this third doping step, a pair of n-type high concentration impurity regions 906 are formed.

なお、レジスト904をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、50nmのSiON膜を成膜した後、550℃、4時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むSiNx膜を、100nmの膜厚に形成した後、410℃、1時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、TFTを保護するキャップ絶縁膜として、膜厚600nmのSiON膜を形成する。なお、水素化処理工程は、該SiON膜形成後に行っても良い。この場合、SiNx\SiON膜は連続成膜することができる。このように、TFT上には、SiON\SiNx\SiONの3層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、TFTを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。 Note that the impurity region may be thermally activated after the resist 904 is removed by ashing or the like. For example, after a 50 nm SiON film is formed, heat treatment may be performed in a nitrogen atmosphere at 550 ° C. for 4 hours. In addition, after the SiNx film containing hydrogen is formed to a thickness of 100 nm, defects in the crystalline semiconductor film can be improved by performing heat treatment at 410 ° C. for 1 hour in a nitrogen atmosphere. This terminates dangling bonds existing in, for example, crystalline silicon, and is called a hydrogenation process. Thereafter, a SiON film having a film thickness of 600 nm is formed as a cap insulating film for protecting the TFT. Note that the hydrogenation process may be performed after the formation of the SiON film. In this case, the SiNx \ SiON film can be continuously formed. As described above, a three-layer insulating film of SiON / SiNx / SiON is formed on the TFT, but the structure and material are not limited to these. In addition, these insulating films have a function of protecting the TFT, so that it is desirable to form them as much as possible.

次に、TFT上に、層間膜907を形成する(図9(I))。層間膜907としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜907を形成しても良い。 Next, an interlayer film 907 is formed over the TFT (FIG. 9I). As the interlayer film 907, a heat-resistant organic resin such as polyimide, acrylic, polyamide, or siloxane can be used. Depending on the material, spin coating, dipping, spray coating, droplet discharge methods (inkjet method, screen printing, offset printing, etc.), doctor knife, roll coater, curtain coater, knife coater, etc. are adopted as the forming method. be able to. In addition, an inorganic material may be used. In that case, silicon oxide, silicon nitride, silicon oxynitride, PSG (phosphorus glass), BPSG (phosphorus boron glass), an alumina film, or the like can be used. Note that the interlayer film 907 may be formed by stacking these insulating films.

さらに、層間膜907上に、保護膜908を形成しても良い。保護膜908としては、DLC(ダイヤモンドライクカーボン)或いは窒化炭素(CN)等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマCVD法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。 Further, a protective film 908 may be formed over the interlayer film 907. As the protective film 908, a film containing carbon such as DLC (diamond-like carbon) or carbon nitride (CN), a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like can be used. As a formation method, a plasma CVD method, an atmospheric pressure plasma, or the like can be used. Alternatively, a photosensitive or non-photosensitive organic material such as polyimide, acrylic, polyamide, resist, or benzocyclobutene, or a heat-resistant organic resin such as siloxane may be used.

なお、層間膜907又は保護膜908と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜907又は保護膜908中にフィラーを混入させてもよい。 In order to prevent the film from peeling or cracking of these films due to the stress caused by the difference in thermal expansion coefficient between the interlayer film 907 or the protective film 908 and a conductive material or the like constituting the wiring to be formed later, A filler may be mixed in the film 907 or the protective film 908.

次に、レジストを形成、エッチングによりコンタクトホールを開孔し、TFT同士を接続する配線909及び外部アンテナと接続するための接続配線910を形成する(図9(I))。コンタクトホール開孔時のエッチングに用いられるガスは、CHF3とHeの混合ガスを用いたが、これに限定されるものではない。また、配線909と接続配線910は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、TFTと接続される配線909は、Ti\TiN\Al−Si\Ti\TiNの5層構造とし、スパッタ法によって形成した後、パターニング形成した。 Next, a contact hole is formed by forming a resist and etching to form a wiring 909 for connecting the TFTs and a connection wiring 910 for connecting to an external antenna (FIG. 9I). A gas used for etching when opening the contact hole is a mixed gas of CHF 3 and He, but is not limited to this. Further, the wiring 909 and the connection wiring 910 may be formed at the same time using the same material, or may be formed separately. Here, the wiring 909 connected to the TFT has a five-layer structure of Ti \ TiN \ Al-Si \ Ti \ TiN, and is formed by sputtering and then patterned.

なお、Al層において、Siを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Siの代わりに、0.5%程度のCuを混入させても良い。また、TiやTiNでAl−Si層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、SiON等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。 In addition, by mixing Si in the Al layer, generation of hillocks in resist baking during wiring patterning can be prevented. Further, instead of Si, about 0.5% Cu may be mixed. Further, the hillock resistance is further improved by sandwiching the Al—Si layer with Ti or TiN. In the patterning, it is desirable to use the hard mask made of SiON or the like. Note that the wiring material and the formation method are not limited to these, and the material used for the gate electrode described above may be employed.

なお、本実施例では、TFT領域とアンテナと接続する接続端子部911のみを一体形成する場合について示したが、TFT領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜907又は保護膜908上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ag、Au、Al、Cu、Zn、Sn、Ni、Cr、Fe、Co若しくはTi、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。 In this embodiment, the case where only the TFT region and the connection terminal portion 911 connected to the antenna are integrally formed has been described. However, the present embodiment can also be applied to the case where the TFT region and the antenna are formed integrally. In this case, an antenna is preferably formed over the interlayer film 907 or the protective film 908 and further covered with another protective film. As the conductive material of the antenna, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, or Ti, or an alloy containing them can be used, but is not limited thereto. Further, the material may be different between the wiring and the antenna. Note that the wiring and the antenna are preferably formed so as to have a metal material having excellent malleability and ductility, and more preferably, the wiring and the antenna are made thick to withstand stress due to deformation.

また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルから選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。 As a formation method, after forming a film on the entire surface by a sputtering method, patterning may be performed using a resist mask, or selective formation from a nozzle may be performed by a droplet discharge method. Note that the droplet discharge method here includes not only an inkjet method but also an offset printing method and a screen printing. The wiring and the antenna may be formed at the same time, or may be formed so that the other rides on after forming one first.

以上の工程を経て、TFTからなる薄膜集積回路装置が完成する。このようにして作成されたTFTを用いてリングオシレータを構成した場合、電源電圧3〜5Vでは、その発信周波数が1MHz以上、好ましくは100MHz以上の特性を有する。また、同様の電源電圧において、インバータ1段あたりの遅延時間は26nsec以下、好ましくは0.26nsec以下を有する。 Through the above steps, a thin film integrated circuit device composed of TFTs is completed. In the case where a ring oscillator is configured using the TFTs thus produced, at a power supply voltage of 3 to 5 V, the oscillation frequency is 1 MHz or higher, preferably 100 MHz or higher. Further, at the same power supply voltage, the delay time per inverter stage is 26 nsec or less, preferably 0.26 nsec or less.

本実施例では、トップゲート構造としたが、ボトムゲート構造(逆スタガ構造)としてもよい。なお、TFTのような薄膜能動素子部(アクティブエレメント)の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の50%以上、好ましくは70〜95%を占めていることが望ましい。これにより、IDチップを曲げやすくし、IDラベル等の完成品の取り扱いが容易となる。この場合、TFT部を含むアクティブエレメントの島状半導体領域(アイランド)は、薄膜集積回路装置全体の1〜30%、好ましくは、5〜15%を占めているのがよい。 Although the top gate structure is used in this embodiment, a bottom gate structure (reverse stagger structure) may be used. Note that a base insulating film material, an interlayer insulating film material, and a wiring material are mainly provided in a region where a thin film active element portion (active element) such as a TFT does not exist, and this region is the entire thin film integrated circuit device. It is desirable to occupy 50% or more, preferably 70 to 95%. This makes it easy to bend the ID chip and facilitates handling of finished products such as ID labels. In this case, the island-shaped semiconductor region (island) of the active element including the TFT portion occupies 1 to 30%, preferably 5 to 15% of the entire thin film integrated circuit device.

また、図9(I)に示すように、薄膜集積回路装置におけるTFTの半導体層から下部の保護層までの距離(tunder)と、半導体層から上部の層間膜(保護層が形成されている場合には該保護層)までの距離(tover)が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整し、中央部よりのずれは、上下保護層の和の厚さをdとすると、いずれの側よりも1/2d+30μmより小さく、1/2d−30μm≪X≪1/2d+30μm、好ましくは1/2d−10μm≪X≪1/2d+10μmとするのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。 Further, as shown in FIG. 9I , the distance (t under ) from the semiconductor layer of the TFT to the lower protective layer in the thin film integrated circuit device, and the upper interlayer film (protective layer is formed from the semiconductor layer). In this case, the thicknesses of the upper and lower protective layers or interlayer films are adjusted so that the distance (t over ) to the protective layer is equal or approximately equal, and the deviation from the center is the sum of the upper and lower protective layers. If the thickness is d, the thickness is smaller than ½d + 30 μm on either side, and ½d−30 μm << X << 1 / 2d + 30 μm, preferably 1 / 2d−10 μm << X << 1 / 2d + 10 μm. In this manner, by placing the semiconductor layer in the center of the thin film integrated circuit device, the stress on the semiconductor layer can be relaxed and the occurrence of cracks can be prevented.

本実施例では、フレキシブル基板に転写した、本発明の半導体装置の応用例について説明する。本発明の半導体装置は、非常に薄型で小さく、さらにフレキシブル基板上に転写したものは、可撓性を備えることができるため、シート状の物品へ実装することができる。例えば、シート状物品として紙幣へ実装する場合を説明する。 In this embodiment, an application example of the semiconductor device of the present invention transferred to a flexible substrate will be described. The semiconductor device of the present invention is very thin and small, and a semiconductor device transferred onto a flexible substrate can have flexibility, so that it can be mounted on a sheet-like article. For example, the case where it mounts on a banknote as a sheet-like article is demonstrated.

図11(A)に示すように、紙幣1101にIDチップ1102を実装する。図11(A)では、IDチップ1102は紙幣の内部に実装する形態を示すが、表面に露出してもよい。また、IDチップを含有するインクを用いて紙幣を印刷を行ったり、紙幣の材料にIDチップを混ぜ合わせたりすることで、IDチップを実装してもよい。半導体装置は低コストで生産することができるため、複数のIDチップを実装しても紙幣の生産コストに影響を及ぼすことが少なくてすむ。 As shown in FIG. 11A, an ID chip 1102 is mounted on the banknote 1101. In FIG. 11A, the ID chip 1102 is mounted on the inside of a bill, but may be exposed on the surface. Moreover, you may mount an ID chip by printing a banknote using the ink containing an ID chip, or mixing an ID chip with the material of a banknote. Since the semiconductor device can be produced at low cost, even if a plurality of ID chips are mounted, the production cost of banknotes can be reduced.

また、紙幣以外の有価証券、例えば株券や小切手、又は硬貨にIDチップを実装することによって、高いセキュリティを確保することができる。 Moreover, high security can be ensured by mounting ID chips on securities other than banknotes, such as stock certificates, checks, or coins.

しかし、このようなシート状物品は、曲げる機会が多いため、IDチップへかかる曲げ応力を考慮する必要がある。一般的に、シート状物品は、長軸方向に曲がりやすい、又は曲げやすいため、図11(B)には、IDチップ実装の紙幣が矢印の長軸方向に曲げる場合を説明する。 However, since such a sheet-shaped article has many opportunities to bend, it is necessary to consider the bending stress applied to the ID chip. In general, since a sheet-like article is easily bent or bent in the long axis direction, FIG. 11B illustrates a case where a banknote with an ID chip is bent in the long axis direction of an arrow.

このときのIDチップの状態を図11(C)に示す。IDチップは、複数の薄膜トランジスタ1103を有し、当該薄膜トランジスタはソース領域1104、チャネル形成領域1105、ドレイン領域1106を有する。このようなIDチップ1102は、矢印方向(曲げる方向)と、キャリアの移動方向とが垂直になるように配置すると好ましい。すなわち薄膜トランジスタ1103のソース領域1104、チャネル形成領域1105、ドレイン領域1106を結ぶ方向が、曲げる方向と垂直になるように配置する。また薄膜トランジスタに、レーザー照射を用いた結晶性半導体膜を用いる場合、レーザー走査方向も曲げる方向と垂直となるように設定する。その結果、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。 The state of the ID chip at this time is shown in FIG. The ID chip includes a plurality of thin film transistors 1103, which include a source region 1104, a channel formation region 1105, and a drain region 1106. Such an ID chip 1102 is preferably arranged so that the arrow direction (bending direction) and the carrier moving direction are perpendicular to each other. That is, the thin film transistor 1103 is arranged so that the direction connecting the source region 1104, the channel formation region 1105, and the drain region 1106 is perpendicular to the bending direction. In the case where a crystalline semiconductor film using laser irradiation is used for the thin film transistor, the laser scanning direction is also set to be perpendicular to the bending direction. As a result, destruction and peeling of the thin film transistor due to bending stress can be prevented.

加えて、パターニングされた半導体膜が、IDチップ内に占める面積の割合を、1〜30%とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。 In addition, the proportion of the area occupied by the patterned semiconductor film in the ID chip is 1 to 30%, whereby the thin film transistor can be prevented from being broken or peeled off due to bending stress.

さらに、フレキシブル基板上へ転写した本発明のIDチップは、食料品等の商品容器に実装し、安全管理、物流管理を行うこともできる。 Furthermore, the ID chip of the present invention transferred onto a flexible substrate can be mounted on a commodity container such as a food product to perform safety management and physical distribution management.

図12に、商品の安全管理の例として、IDチップ1201を実装したラベル1202と、当該ラベルが貼られた肉のパック1203を示す。フレキシブル基板に転写されたIDチップは、可撓性を備えており、ある程度商品の形に添って実装することができるので、IDチップ1201はラベル1202の表面に実装していてもよいし、ラベル内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにIDチップを実装してもよい。 FIG. 12 shows a label 1202 on which an ID chip 1201 is mounted and a meat pack 1203 to which the label is attached as an example of product safety management. The ID chip transferred to the flexible substrate has flexibility and can be mounted to some extent according to the shape of the product. Therefore, the ID chip 1201 may be mounted on the surface of the label 1202 or the label. It may be implemented internally. In the case of fresh food such as vegetables, an ID chip may be mounted on a wrap that covers the fresh food.

IDチップ1201内のメモリ領域には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、更には商品を用いた調理例等の応用事項を記録することができる。 The memory area in the ID chip 1201 can record basic items related to the product such as the product production location, producer, date of processing, expiration date, and application items such as cooking examples using the product. .

また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、育成中の動植物にIDチップを取り付けたり、埋め込んだりして動植物を管理し、それらに関する情報を蓄積していくと良い。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。 In addition, it is important to be able to know the state of animals and plants before processing in order to carry out food safety management. For this reason, it is preferable to attach and embed ID chips to growing plants and animals to manage the plants and animals and accumulate information about them. Information on animals and plants includes breeding grounds, feed, breeders, presence of infectious diseases, and the like.

さらに、IDチップに商品の値段が記録されていれば、IDチップが実装された商品を一度に清算することができるので、従来のバーコードを用いる方式よりも短時間で簡便に商品の精算を行うことが可能となる。IDチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができるので、その機能を応用すると万引きの防止にも役立つ。但し、一度に複数のIDチップを読み取る場合、リーダ装置には、一度に複数のIDチップとデータの授受を行えるアンチコリジョン機能を搭載する必要がある。 Furthermore, if the price of the product is recorded on the ID chip, the product on which the ID chip is mounted can be settled at a time, so it is easier to settle the product in a shorter time than the method using the conventional barcode. Can be done. Depending on the communication distance of the ID chip, even if the distance between the register and the merchandise is long, the merchandise can be settled. Applying this function will help prevent shoplifting. However, when reading a plurality of ID chips at a time, the reader device needs to be equipped with an anti-collision function that can exchange data with a plurality of ID chips at a time.

加えてIDチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、IDチップには希望小売価格などの書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはIDチップと異なり、情報の修正を簡便に行うことができるからである。 In addition, the ID chip can be used in combination with other information media such as a barcode and a magnetic tape. For example, basic items that do not need to be rewritten, such as a desired retail price, may be recorded on the ID chip, and information to be updated, for example, discount prices or special price information, may be recorded on the barcode. This is because, unlike an ID chip, a bar code can easily correct information.

このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.

次に、物流管理を行う例として、ビール瓶等の商品容器にIDチップを実装する場合を説明する。図12(B)及び(C)では、IDチップ1204をラベル1205内に実装し、ビール瓶1206に貼り付ける例を示す。 Next, as an example of distribution management, a case where an ID chip is mounted on a product container such as a beer bottle will be described. 12B and 12C illustrate an example in which the ID chip 1204 is mounted in a label 1205 and attached to a beer bottle 1206.

IDチップ内のメモリ領域には、製造日、製造場所、使用材料等に加えて、各ビール瓶の配送先、配送日時等などを記録することができる。例えば、図12(C)に示すように、各ビール瓶がベルトコンベア1207により流れ、ライタ装置1208を通過するときに、各配送先、配送日時を記録することができる。 In the memory area in the ID chip, in addition to the date of manufacture, the place of manufacture, the materials used, etc., the delivery destination of each beer bottle, the delivery date, etc. can be recorded. For example, as shown in FIG. 12C, when each beer bottle flows by the belt conveyor 1207 and passes through the writer device 1208, each delivery destination and delivery date and time can be recorded.

この機能を利用して、例えば、商品配達依頼の情報がネットワークを通じて物流管理センターへ送信されると、この情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、IDチップへ記録するようなシステムを構築するとよい。 Using this function, for example, when product delivery request information is transmitted to the distribution management center through the network, the writer device or a personal computer that controls the writer device, based on this information, determines the delivery destination and delivery date and time. It is desirable to construct a system that calculates and records to the ID chip.

さらに、IDチップ内におけるメモリ領域に、購入商品に合う食料品や、購入商品を使った料理法、さらには類似新製品の広告などを記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。 Furthermore, food items suitable for purchased products, cooking methods using purchased products, advertisements for similar new products, and the like may be recorded in a memory area in the ID chip. As a result, it can serve as an advertisement for foods and the like, and the consumer's willingness to purchase can be enhanced.

また、配達はケース毎に行われることもあるので、ケース毎、又は複数のケース毎にIDチップを実装し、個別事項を記録することもできる。 Further, since delivery may be performed for each case, an ID chip can be mounted for each case or for each of a plurality of cases to record individual matters.

特に、複数の類似商品がある場合などは、IDチップを実装することにより、手作業で行う入力にかかる時間や、入力ミスを低減することができる。さらに物流管理の分野において最もコストのかかる人件費用を削減することができるので、IDチップを実装することにより、ミスの少ない、低コストな物流管理を行うことができる。 In particular, when there are a plurality of similar products, by mounting the ID chip, it is possible to reduce time required for manual input and input mistakes. Furthermore, since the most costly labor cost can be reduced in the field of physical distribution management, it is possible to carry out low-cost physical distribution management with few mistakes by mounting an ID chip.

このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.

本実施例では、製造管理を行うために、本発明の半導体装置を実装した製造品と、当該半導体装置の情報に基づき制御される製造装置(製造ロボット)について説明する。 In this embodiment, in order to perform manufacturing management, a manufactured product on which the semiconductor device of the present invention is mounted and a manufacturing apparatus (manufacturing robot) controlled based on information on the semiconductor device will be described.

近年、様々な商品において、規格品ではなくオリジナル商品を望む消費者が増えたが、このようなオリジナル商品を生産する場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にIDチップを実装し、当該IDチップに書き込まれた情報に基づいて塗装装置を制御し、オリジナルカラーの自動車を生産することができる。 In recent years, there are an increasing number of consumers who desire original products instead of standard products in various products. When producing such original products, production lines are produced based on the original information of the products. For example, in an automobile production line in which a paint color can be freely selected, an ID chip is mounted on a part of the automobile, and the painting apparatus is controlled based on information written in the ID chip, so that the original color Can produce automobiles.

IDチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がなくなり、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。また、製造装置は、自動車に実装されたIDチップの情報に基づき、個別に動作することができる。 As a result of mounting the ID chip, there is no need to adjust the order of cars to be put on the production line or the number of the same color in advance, and it is not necessary to set a program for controlling the coating apparatus to match the order and number of cars I'm sorry. In addition, the manufacturing apparatus can operate individually based on the information of the ID chip mounted on the automobile.

このように、IDチップは、製品の製造に関する固有情報を記録することにより、製造装置を制御することができるので、少数多品種製品の生産ラインにおいても使用することができる。 Thus, since the ID chip can control the manufacturing apparatus by recording the unique information related to the manufacture of the product, it can also be used in a production line for a small variety of products.

本実施例では、本発明の集積回路を電子マネーとして利用する形態について説明する。 In this embodiment, a mode in which the integrated circuit of the present invention is used as electronic money will be described.

図13に、ICカード1301を用いて決済を行っている様子を示す。ICカード1301は、本発明の集積回路1302を有している。1303はレジスターに相当し、1304はリーダ/ライタに相当する。 FIG. 13 shows how payment is performed using the IC card 1301. The IC card 1301 has the integrated circuit 1302 of the present invention. 1303 corresponds to a register, and 1304 corresponds to a reader / writer.

集積回路1302には、ICカード1301に入金されている金額の情報が保持されており、リーダ/ライタ1304は該金額の情報を非接触で読み取り、レジスター1303に送信することができる。レジスター1303では、ICカード1301に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ/ライタ1304に決済後の残額の情報を送信する。リーダ/ライタ1304は該残額の情報を、ICカード1301の集積回路1302に書き込むことができる。 The integrated circuit 1302 holds information about the amount of money deposited in the IC card 1301, and the reader / writer 1304 can read the amount information without contact and send it to the register 1303. The register 1303 confirms that the amount deposited in the IC card 1301 is equal to or greater than the amount to be settled, and performs settlement. Then, the information on the remaining amount after settlement is transmitted to the reader / writer 1304. The reader / writer 1304 can write the remaining amount information into the integrated circuit 1302 of the IC card 1301.

なおリーダ/ライタ1304に、暗証番号などを入力することができる入力キー1305を付加し、第三者によってICカード1301を用いた決済が無断で行われるのを制限できるようにしても良い。 Note that an input key 1305 for inputting a password or the like may be added to the reader / writer 1304 so that a third party can be prevented from making a settlement using the IC card 1301 without permission.

本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention. 本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention. 本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention. 本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention. 本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention. 電源情報信号を発生する電源供給レベルを判定する回路の構成を説明する図。The figure explaining the structure of the circuit which determines the power supply level which generate | occur | produces a power information signal. 半導体装置の使用形態の一例を示す図。FIG. 10 illustrates an example of a usage pattern of a semiconductor device. 半導体装置の作製工程を説明する図。8A and 8B illustrate a manufacturing process of a semiconductor device. 半導体装置の作製工程を説明する図。8A and 8B illustrate a manufacturing process of a semiconductor device. 半導体装置の作製工程を説明する図。8A and 8B illustrate a manufacturing process of a semiconductor device. 半導体装置の使用形態の一例を示す図。FIG. 10 illustrates an example of a usage pattern of a semiconductor device. 半導体装置の使用形態の一例を示す図。FIG. 10 illustrates an example of a usage pattern of a semiconductor device. 半導体装置の使用形態の一例を示す図。FIG. 10 illustrates an example of a usage pattern of a semiconductor device.

Claims (21)

イベント信号を生成する中央処理回路と、
前記イベント信号に基づき、前記中央処理回路に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有することを特徴とする集積回路。
A central processing circuit for generating event signals;
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the central processing circuit based on the event signal;
An integrated circuit comprising a connection terminal for connecting an antenna.
請求項1において、前記イベント信号は、前記中央処理回路が含む整数ユニット、浮動小数点ユニット、ロード・ストアユニット若しくは分岐ユニットの動作状況の情報を含む信号、又は前記中央処理回路が含む複数のユニットに対する整数演算命令、浮動小数点演算命令、ロード命令、ストア命令、分岐命令若しくはNOP命令の実行状況の情報を含む信号、又は前記複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数であることを特徴とする集積回路。 2. The event signal according to claim 1, wherein the event signal is a signal including information on an operating state of an integer unit, a floating point unit, a load / store unit, or a branch unit included in the central processing circuit, or a plurality of units included in the central processing circuit. Select from a signal including information on the execution status of an integer operation instruction, floating point operation instruction, load instruction, store instruction, branch instruction or NOP instruction, or a signal generated by a combinational circuit including a plurality selected from the plurality of units One or more integrated circuits. 中央処理回路と、電源情報信号を生成する電源供給判定回路と、
前記電源情報信号に基づき、前記中央処理回路に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有することを特徴とする集積回路。
A central processing circuit, a power supply determination circuit for generating a power information signal, and
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the central processing circuit based on the power supply information signal;
An integrated circuit comprising a connection terminal for connecting an antenna.
請求項3において、前記電源供給判定回路は、負荷抵抗を含む電源回路と、参照電圧発生回路と、前記電源回路の出力電位と前記参照電圧発生回路の出力電位を比較する比較回路と、を有することを特徴とする集積回路。 4. The power supply determination circuit according to claim 3, further comprising: a power supply circuit including a load resistor; a reference voltage generation circuit; and a comparison circuit that compares an output potential of the power supply circuit with an output potential of the reference voltage generation circuit. An integrated circuit characterized by that. メモリと、メモリアクセス信号を生成する中央処理回路と、
前記メモリアクセス信号に基づき、前記メモリに供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有することを特徴とする集積回路。
A central processing circuit for generating a memory and a memory access signal;
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the memory based on the memory access signal;
An integrated circuit comprising a connection terminal for connecting an antenna.
請求項5において、前記メモリアクセス信号は、前記中央処理回路が含むメモリ制御ユニットの動作状況の情報を含む信号、又は前記中央処理回路のロード・ストア命令の実行状況の情報を含む信号、又は前記中央処理回路が含む複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数であることを特徴とする集積回路。 6. The memory access signal according to claim 5, wherein the memory access signal includes a signal including information on an operation status of a memory control unit included in the central processing circuit, a signal including information on an execution status of a load / store instruction of the central processing circuit, or the An integrated circuit comprising one or a plurality of signals selected from signals generated by a combinational circuit including a plurality selected from a plurality of units included in a central processing circuit. 請求項1乃至請求項4のいずれか1項において、前記制御回路は、前記中央処理回路の内部に設けられることを特徴とする集積回路。 5. The integrated circuit according to claim 1, wherein the control circuit is provided inside the central processing circuit. 6. 請求項5又は請求項6において、前記制御回路は、前記中央処理回路の内部又は前記メモリの内部に設けられることを特徴とする集積回路。 7. The integrated circuit according to claim 5, wherein the control circuit is provided in the central processing circuit or in the memory. 請求項5又は請求項6において、前記メモリは、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)及びフラッシュメモリから選択された一つ又は複数であることを特徴とする集積回路。 7. The memory according to claim 5, wherein the memory is one or more selected from SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), EEPROM (Electrically Erasable Programmable Read Only Memory), and flash memory. An integrated circuit characterized by being. 請求項1乃至請求項9のいずれか1項に記載の前記集積回路は、ガラス基板上又はフレキシブル基板上に設けられることを特徴とする集積回路。 10. The integrated circuit according to claim 1, wherein the integrated circuit is provided on a glass substrate or a flexible substrate. イベント信号を生成する中央処理回路と、
前記イベント信号に基づき、前記中央処理回路に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
前記中央処理回路と前記制御回路に電源供給を行うアンテナと、を有することを特徴とする半導体装置。
A central processing circuit for generating event signals;
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the central processing circuit based on the event signal;
A semiconductor device comprising: the central processing circuit; and an antenna for supplying power to the control circuit.
請求項11において、前記イベント信号は、前記中央処理回路が含む整数ユニット、浮動小数点ユニット、ロード・ストアユニット若しくは分岐ユニットの動作状況の情報を含む信号、又は前記中央処理回路が含む複数のユニットに対する整数演算命令、浮動小数点演算命令、ロード命令、ストア命令、分岐命令若しくはNOP命令の実行状況の情報を含む信号、又は前記複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数であることを特徴とする半導体装置。 12. The event signal according to claim 11, wherein the event signal is a signal including information on an operating state of an integer unit, a floating point unit, a load / store unit or a branch unit included in the central processing circuit, or a plurality of units included in the central processing circuit. Select from a signal including information on the execution status of an integer operation instruction, floating point operation instruction, load instruction, store instruction, branch instruction or NOP instruction, or a signal generated by a combinational circuit including a plurality selected from the plurality of units One or more of the semiconductor devices. 中央処理回路と、電源情報信号を生成する電源供給判定回路と、
前記電源情報信号に基づき、前記中央処理回路に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
前記中央処理回路と前記制御回路に電源供給を行うアンテナと、を有することを特徴とする半導体装置。
A central processing circuit, a power supply determination circuit for generating a power information signal, and
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the central processing circuit based on the power supply information signal;
A semiconductor device comprising: the central processing circuit; and an antenna for supplying power to the control circuit.
請求項13において、前記電源供給判定回路は、負荷抵抗を含む電源回路と、参照電圧発生回路と、前記電源回路の出力電位と前記参照電圧発生回路の出力電位を比較する比較回路と、を有することを特徴とする半導体装置。 14. The power supply determination circuit according to claim 13, comprising a power supply circuit including a load resistor, a reference voltage generation circuit, and a comparison circuit that compares an output potential of the power supply circuit with an output potential of the reference voltage generation circuit. A semiconductor device. メモリと、メモリアクセス信号を生成する中央処理回路と、
前記メモリアクセス信号に基づき、前記メモリに供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成する制御回路と、
前記メモリと前記中央処理回路と前記制御回路に電源供給を行うアンテナと、を有することを特徴とする半導体装置。
A central processing circuit for generating a memory and a memory access signal;
A control circuit for generating a command signal including information for changing a power supply potential and a clock frequency supplied to the memory based on the memory access signal;
A semiconductor device comprising: the memory; the central processing circuit; and an antenna for supplying power to the control circuit.
請求項15において、前記メモリアクセス信号は、前記中央処理回路が含むメモリ制御ユニットの動作状況の情報を含む信号、又は前記中央処理回路のロード・ストア命令の実行状況の情報を含む信号、又は前記中央処理回路が含む複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数であることを特徴とする半導体装置。 16. The memory access signal according to claim 15, wherein the memory access signal includes a signal including information on an operation status of a memory control unit included in the central processing circuit, a signal including information on an execution status of a load / store instruction of the central processing circuit, or the A semiconductor device comprising one or a plurality of signals selected from signals generated by a combinational circuit including a plurality selected from a plurality of units included in a central processing circuit. 請求項11乃至請求項14のいずれか1項において、前記制御回路は、前記中央処理回路の内部に設けられることを特徴とする半導体装置。 15. The semiconductor device according to claim 11, wherein the control circuit is provided inside the central processing circuit. 請求項15又は請求項16において、前記制御回路は、前記中央処理回路の内部又は前記メモリの内部に設けられることを特徴とする半導体装置。 17. The semiconductor device according to claim 15, wherein the control circuit is provided in the central processing circuit or in the memory. 請求項15又は請求項16において、前記メモリは、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)及びフラッシュメモリから選択された一つ又は複数であることを特徴とする半導体装置。 17. The memory according to claim 15, wherein the memory is one or more selected from SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), EEPROM (Electrically Erasable Programmable Read Only Memory), and flash memory. There is a semiconductor device. 請求項11乃至請求項19のいずれか1項に記載の前記半導体装置は、ガラス基板上又はフレキシブル基板上に設けられることを特徴とする半導体装置。 The semiconductor device according to claim 11, wherein the semiconductor device is provided on a glass substrate or a flexible substrate. 請求項1乃至請求項10のいずれか1項に記載の前記集積回路、又は請求項11乃至請求項20のいずれか一項に記載の前記半導体装置が組み込まれることを特徴とする無線チップ。 A wireless chip in which the integrated circuit according to any one of claims 1 to 10 or the semiconductor device according to any one of claims 11 to 20 is incorporated.
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