JP2005268713A - Manufacturing method of semiconductor device and semiconductor device formed therewith - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of semiconductor device which forms a conductive portion to the uneven surface. <P>SOLUTION: The manufacturing method of the semiconductor device comprises steps of: depositing a first substrate 1 and a second substrate 4; and forming a pattern of conductive fine particles and electrically connecting the first and second substrates. The connecting step comprises steps of: discharging liquid drops beyond the boundary of the first and second substrates including the conductive fine particles and solvent extending to the area on the second substrate from the first substrate; and forming a conductive pattern 26S by removing the solvent from the liquid drops. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造方法およびこれを用いた半導体装置に係り、特に、三次元的に半導体チップを重ね合わせた高密度のスタックモジュール構造に最適な実装構造における導電部の形成方法に関するものである。   The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device using the same, and more particularly to a method of forming a conductive portion in a mounting structure optimal for a high-density stack module structure in which semiconductor chips are three-dimensionally stacked. It is.

近年、携帯電話、ノートパソコンなどの小型薄型化、軽量化に伴い、これらに搭載されるデバイスの小型化、および高機能化も進む一方である。このような状況の中で、半導体装置自体の小型化に加え、実装面積の低減は大きな課題となっている。   In recent years, along with the reduction in size and thickness and weight of mobile phones and notebook computers, devices mounted on these devices are becoming smaller and more functional. Under such circumstances, in addition to miniaturization of the semiconductor device itself, reduction of the mounting area has become a major issue.

しかしながら、一定面積の基板上に二次元的に半導体装置を搭載する限りは搭載できる量にも限界があった。
そこで、より高密度の実装を実現するために、半導体チップを三次元的に積層して実装密度を上げるという試みもなされている。この半導体装置によると、単位面積当たりの実装面積は飛躍的に向上するが、積層できる部品は限られており、また積層作業にも手間がかかるという問題がある。 However, as long as a semiconductor device is mounted two-dimensionally on a substrate having a certain area, there is a limit to the amount that can be mounted.
In order to realize higher density mounting, attempts have been made to increase the mounting density by stacking semiconductor chips three-dimensionally. According to this semiconductor device, the mounting area per unit area is dramatically improved, but there are problems that the number of components that can be stacked is limited and that the stacking operation is troublesome.

そこで、半導体チップを三次元的に高密度に実装すべく、図１０に示すように、絶縁性基材１０３に設けられた凹部１０５に半導体チップＳ１〜Ｓ４を搭載した半導体装置Ｈ１〜Ｈ４を、外部基板４０１上に２以上に積層してなる多層構造の半導体装置Ｔが提案されている(特許文献１)。この半導体装置では、絶縁性基材に設けられた各凹部１０５にフェースダウンで半導体チップＳ１〜Ｓ４がそれぞれ搭載されており、絶縁性基材１０３内に設けられた電気的導通路Ｄ１〜Ｄ４を介して、各半導体装置Ｈ１〜Ｈ４の半導体チップＳ１〜Ｓ４と外部基板４０１の端子１１１とがそれぞれ導通されて積層モジュールを構成する。   Therefore, in order to mount the semiconductor chips three-dimensionally at a high density, as shown in FIG. 10, the semiconductor devices H1 to H4 in which the semiconductor chips S1 to S4 are mounted in the recesses 105 provided in the insulating base material 103, A semiconductor device T having a multilayer structure in which two or more layers are stacked on an external substrate 401 has been proposed (Patent Document 1). In this semiconductor device, the semiconductor chips S1 to S4 are mounted face down in the respective recesses 105 provided in the insulating base material, and the electrical conduction paths D1 to D4 provided in the insulating base material 103 are provided. Accordingly, the semiconductor chips S1 to S4 of each of the semiconductor devices H1 to H4 and the terminals 111 of the external substrate 401 are electrically connected to constitute a stacked module.

この構造によれば、積層される半導体装置は、下層になるほどその電気的導通路の数が増加するが、上記電気的導通路は、絶縁性基材内に設けられた導体回路によって電気的接続を行なうようにすれば、この導体回路の形成に応じてこの電気的導通路を自在に形成できるようになる。したがって、該電気的導通路を絶縁性基材内に近接させ、高密度に形成できるようになり、半導体素子配線のファインピッチ化に対応できるようになる。   According to this structure, the number of electrical conduction paths of a stacked semiconductor device increases as it goes down, but the electrical conduction paths are electrically connected by a conductor circuit provided in an insulating substrate. If this is performed, the electrical conduction path can be freely formed in accordance with the formation of the conductor circuit. Therefore, the electrical conduction path can be made close to the insulating base material and can be formed at a high density, and the fine pitch of the semiconductor element wiring can be dealt with.

しかしながら、このような半導体装置では、半導体チップは凹部にフェースダウンで装着されており、半導体チップを絶縁性基材１０３の凹部１０５に形成された導体パターンからなる導通路１０６に接続するように位置決めする必要がある。実際には、半導体チップの端子部（半田ボール）１２０を絶縁性基材１０３に形成された導体パターンからなる導通路１０６に１対１接続する必要がある。   However, in such a semiconductor device, the semiconductor chip is mounted face down in the recess, and the semiconductor chip is positioned so as to be connected to the conductive path 106 formed of the conductor pattern formed in the recess 105 of the insulating base material 103. There is a need to. Actually, it is necessary to make a one-to-one connection between the terminal portions (solder balls) 120 of the semiconductor chip and the conductive paths 106 made of a conductor pattern formed on the insulating base material 103.

この場合、半導体チップの端子部１２０は凹部１０５にあらかじめ形成された導通路１０６としての導体パターンと接続しなければならないため、接続マージンを考慮するとファインピッチ化は極めて困難であり、これが小型化を阻む原因となる。
また、凹部１０５に半導体チップを搭載する際、端子部１２０は半導体チップの影になってみえないため、ファインピッチ化に対応するためには位置決めが極めて困難であり、画像処理技術を用いた高価な位置決め装置を用いて、位置合わせを行なうなど、多額の設備投資が必要であるという問題があった。 In this case, since the terminal portion 120 of the semiconductor chip must be connected to the conductor pattern as the conduction path 106 formed in advance in the concave portion 105, it is extremely difficult to make a fine pitch in consideration of the connection margin, which reduces the size. It becomes a cause to block.
Further, when the semiconductor chip is mounted in the recess 105, the terminal portion 120 does not appear to be a shadow of the semiconductor chip. Therefore, it is extremely difficult to position in order to cope with the fine pitch, and expensive using an image processing technique. There is a problem that a large amount of capital investment is required such as performing alignment using a simple positioning device.

また、ここで用いられる基材１０３は凹部１０５に導通路が位置するように多層配線を形成することを必要とし、これも半導体装置の薄型化を阻む原因となる。
さらには、基材の凹部に露呈するように多層配線を形成しなければならないため、基材自体の製造上の問題も多々あり、基材材料の選択自由度が少なくなるという問題もある。 In addition, the base material 103 used here needs to form a multilayer wiring so that a conduction path is located in the recess 105, which also prevents the semiconductor device from being thinned.
Furthermore, since the multilayer wiring must be formed so as to be exposed in the recesses of the base material, there are many problems in manufacturing the base material itself, and there is also a problem that the degree of freedom in selecting the base material is reduced.

特開平７−１０６５０９号公報JP-A-7-106509

このように、上記実装形態では、取り扱い性は向上し、凹部を構成する収納部に半導体チップが収納されているため、半導体装置としての強度は向上するものの、あらかじめ形成された導体部（パターン）上に位置合わせして実装しなければならないため、製造作業性が悪い上、小型化薄型化、多層化には限界があった。
この問題は、凹部に半導体チップを実装する場合のみならず、基板を重ねて実装するような場合にも同様であり、あらかじめ形成された導体部同士の位置決めが困難であった。
一方、基板に半導体チップを実装した後に、凹凸のある表面に導電部を形成する場合、印刷法では段差部分で膜厚が薄くなったりするなど、精度を維持することが出来ないという問題があった。
本発明は、前記実情に鑑みてなされたもので、凹凸のある表面への導電部の形成を可能にする半導体装置の製造方法を提供することを目的とする。
また、製造が容易で、小型化薄型化の可能な半導体装置の製造方法を提供することを目的とする。
また、半導体チップのファインピッチ化に対応可能な実装形態をもつ半導体装置の形成において、実装後に導体部を作業性よく形成する方法を提供することを目的とする。 As described above, in the above mounting form, the handleability is improved, and the semiconductor chip is accommodated in the accommodating portion constituting the recess, so that the strength as a semiconductor device is improved, but the conductor portion (pattern) formed in advance. Since it must be aligned and mounted on the top, manufacturing workability is poor, and there are limits to downsizing, thinning, and multilayering.
This problem is the same not only when the semiconductor chip is mounted in the recess, but also when the substrate is stacked and mounted, and it is difficult to position the conductor portions formed in advance.
On the other hand, when a conductive part is formed on an uneven surface after mounting a semiconductor chip on a substrate, there is a problem that the printing method cannot maintain accuracy, for example, the film thickness becomes thin at the stepped part. It was.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device that enables formation of a conductive portion on an uneven surface.
It is another object of the present invention to provide a method for manufacturing a semiconductor device that is easy to manufacture and can be reduced in size and thickness.
It is another object of the present invention to provide a method for forming a conductor portion with good workability after mounting in the formation of a semiconductor device having a mounting configuration that can cope with a fine pitch of a semiconductor chip.

なお、以下の説明において、「導体部」は、配線パターンのみならず、電極、リードなどを包含する広い概念を示す。また、「端子」は、電極、パッド、ランドなどの概念を包含する。
さらに、「凹部」については、半導体素子を収納して搭載できるものであれば、その形状、大きさは特に限定されず、この凹部は少なくとも１つ形成されていればよい。 In the following description, “conductor portion” indicates a broad concept including not only a wiring pattern but also electrodes, leads, and the like. The “terminal” includes concepts such as an electrode, a pad, and a land.
Furthermore, the shape and size of the “concave portion” is not particularly limited as long as it can accommodate and mount a semiconductor element, and it is sufficient that at least one concave portion is formed.

そこで本発明の方法では、第１及び第２の基板を固着する工程と、前記導電性微粒子のパターンを形成し、前記第１及び第２の基板を電気的に接続する接続工程とを含み、前記接続工程は、前記第１の基板から前記第２の基板上に伸長するように、前記第１及び第２の基板の境界を超えて、導電性微粒子と溶媒とを含む液滴を吐出する工程と、前記液滴から前記溶媒を除去する除去工程とを含む。
この方法では、導電性微粒子と溶媒とを含む液滴を吐出するようにしているため、段差を超えてノズルを動かすことにより、高精度のパターン形成が可能となる。 Therefore, the method of the present invention includes a step of fixing the first and second substrates, and a connection step of forming the conductive fine particle pattern and electrically connecting the first and second substrates, In the connecting step, droplets containing conductive fine particles and a solvent are ejected across the boundary between the first and second substrates so as to extend from the first substrate onto the second substrate. And a removing step of removing the solvent from the droplet.
In this method, since droplets containing conductive fine particles and a solvent are discharged, a highly accurate pattern can be formed by moving the nozzle beyond the step.

また本発明の方法では、前記第１の基板は、表面にキャビティを有しており、前記第２の基板は、半導体チップであり、前記接続工程は、前記第１の基板のキャビティ形成面側に、電極形成面がくるように半導体チップを搭載する工程と、前記半導体チップの電極形成面から、前記第１の基板のキャビティ形成面に伸長するように前記液滴を吐出する工程とを含み、前記導電性微粒子のパターンからなる導電部を形成するようにしたものを含む。
この方法では、わずかな段差がある場合にも高精度の導電部が形成可能である。また、電極形成面はキャビティの開口面側に形成されているため、外部接続端子の形成が容易であり、ファインピッチでの形成が可能となるため、小型化が可能となる。また、基板自体は多層配線構造をもたなくてもよいため、構造が簡単であり、薄型化が容易である。
また、外部接続端子の少なくとも一つに接続された導体部が基板のキャビティ形成面以外の面に形成されているため、これらの半導体装置を積層し、この導体部を介して半導体装置同士を相互接続するなど、半導体装置同士の接続が容易である。 In the method of the present invention, the first substrate has a cavity on the surface, the second substrate is a semiconductor chip, and the connecting step is performed on the cavity forming surface side of the first substrate. And a step of mounting the semiconductor chip so that the electrode formation surface comes, and a step of discharging the droplets so as to extend from the electrode formation surface of the semiconductor chip to the cavity formation surface of the first substrate. , Including a conductive part made of a pattern of the conductive fine particles.
In this method, a highly accurate conductive portion can be formed even when there is a slight step. In addition, since the electrode forming surface is formed on the opening surface side of the cavity, it is easy to form the external connection terminals, and it is possible to form at a fine pitch, so that the size can be reduced. Further, since the substrate itself does not have to have a multilayer wiring structure, the structure is simple and the thickness can be easily reduced.
Further, since the conductor portion connected to at least one of the external connection terminals is formed on a surface other than the cavity forming surface of the substrate, these semiconductor devices are stacked, and the semiconductor devices are mutually connected via this conductor portion. Connection between semiconductor devices such as connection is easy.

また、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
さらにまた、半導体チップ表面側で、外部接続端子が形成されるため、配線の自由度が高い。また、電極形成面はキャビティの開口面側に形成されているため、キャビティへの収納に際し電気的接続のための位置決めは不要であり、高度の画像処理装置を要することなく実装が可能である。また半導体チップは基板に形成されたキャビティ内に収納され、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。 Further, since the wiring distance in the depth direction can be short, the total wiring length can be reduced and the parasitic resistance can be reduced.
Furthermore, since the external connection terminals are formed on the semiconductor chip surface side, the degree of freedom of wiring is high. In addition, since the electrode forming surface is formed on the opening surface side of the cavity, positioning for electrical connection is not required for housing in the cavity, and mounting is possible without requiring an advanced image processing apparatus. Further, since the semiconductor chip is housed in a cavity formed on the substrate and the mechanical strength is increased, there is no possibility of being damaged even when the thickness is reduced.

また本発明の方法では、前記電極形成面または前記基板のキャビティ形成面に、絶縁性微粒子を含む液滴を吐出し、開口部を有する絶縁性パターンを形成する第１のパターン形成工程と、前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの電極と接続するように、導電性微粒子を含む液滴を吐出し、導体パターンを形成する第２のパターン形成工程とを含む。
この方法により、段差がある表面に対しても高精度のパターンを形成することができ、信頼性の向上をはかることができる。また絶縁性パターンと導電性パターンとの積層構造の組み合わせにより容易に再配列配線を形成することができる。 Further, in the method of the present invention, a first pattern forming step of discharging a droplet containing insulating fine particles to the electrode forming surface or the cavity forming surface of the substrate to form an insulating pattern having an opening; A second pattern forming step of discharging a droplet containing conductive fine particles to form a conductor pattern so as to be connected to the electrode of the semiconductor chip through the opening on the upper layer of the insulating pattern.
By this method, a highly accurate pattern can be formed even on a surface having a step, and reliability can be improved. Further, the rearrangement wiring can be easily formed by the combination of the laminated structure of the insulating pattern and the conductive pattern.

また本発明の方法では、第１の基板上に一部をずらして第２の基板を重ねる工程を含み、前記接続する工程は、前記第１の基板表面から前記第２の基板の端面を経由して前記第２の基板の表面に至るように導電性微粒子と溶媒とを含む液滴を配置する工程と、前記液滴から前記溶媒を除去する除去工程とを含むものを含む。
この方法により、水平面のみならず起立した面に対しても高精度のパターンをなすように導電性微粒子を配置し、溶媒を除去するようにすればよいため、導電性パターンを形成することが可能となる。 Further, the method of the present invention includes a step of overlapping a second substrate by shifting a part of the first substrate on the first substrate, and the connecting step passes through the end surface of the second substrate from the surface of the first substrate. And a step of disposing a droplet containing conductive fine particles and a solvent so as to reach the surface of the second substrate, and a removing step of removing the solvent from the droplet.
By this method, it is only necessary to dispose the conductive fine particles so as to form a highly accurate pattern not only on the horizontal plane but also on the standing surface and remove the solvent, so that the conductive pattern can be formed. It becomes.

また本発明の方法では、前記吐出する工程は、同時に複数の面に前記液滴を吐出する工程を含むものを含む。
この方法によれば、インクジェットなどにより液滴を吐出すればよいため容易に複数の面に吐出可能である。例えば、基板の主表面および側面に同時形成することも可能である。 In the method of the present invention, the discharging step includes a step of discharging the droplets onto a plurality of surfaces at the same time.
According to this method, since it is only necessary to discharge droplets by inkjet or the like, it can be easily discharged onto a plurality of surfaces. For example, it can be simultaneously formed on the main surface and side surfaces of the substrate.

また本発明の方法を用い、表面にキャビティを有する基板と、前記キャビティ内に収納された半導体チップと、前記半導体チップの電極形成面から前記基板のキャビティの形成面側に至るように、形成された導電部を介して、前記半導体チップに接続された外部接続端子とを備え、前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、前記外部接続端子が、前記半導体チップの電極形成面から前記キャビティの形成面側に配置される半導体装置を形成する。
この方法によれば、容易に複数の面に形成可能であり、高精度の導電部が容易に形成される。 Also, using the method of the present invention, a substrate having a cavity on the surface, a semiconductor chip accommodated in the cavity, and formed from the electrode formation surface of the semiconductor chip to the cavity formation surface side of the substrate. An external connection terminal connected to the semiconductor chip via the conductive portion, the electrode formation surface of the semiconductor chip is located on the cavity formation surface side where the cavity is formed, and the external connection terminal is A semiconductor device is formed that is disposed on the cavity forming surface side from the electrode forming surface of the semiconductor chip.
According to this method, it can be easily formed on a plurality of surfaces, and a highly accurate conductive portion can be easily formed.

本発明によれば、導電性微粒子を溶媒に分散させた分散液の液滴を吐出することにより段差のある面にも高精度で信頼性の高い導電部を形成することができる。   According to the present invention, a highly accurate and highly reliable conductive portion can be formed on a stepped surface by discharging droplets of a dispersion liquid in which conductive fine particles are dispersed in a solvent.

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の方法を用いて導電部を形成した半導体装置の断面図を図１に示す。図２は図１の半導体装置の下視図である。図３（ａ）乃至（ｄ）は半導体装置の製造工程を示す図である。
この半導体装置は、０．９ｃｍ×０．９ｃｍ×０．２ｍｍ（深さｄ）のキャビティ２を形成した、１ｃｍ×１ｃｍ×０．４ｍｍ（厚さｔ）のガラスエポキシ樹脂からなる樹脂基板１に、ポリビニルブチラールなどのエポキシ系樹脂からなる熱硬化性樹脂層３を介して半導体チップ４を搭載したもので、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで搭載したことを特徴とするものである。ここで、外部接続端子２５、２６は、前記キャビティ形成面１ｃ側に位置する半導体チップ４の表面および前記基板のキャビティ形成面に配設されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a cross-sectional view of a semiconductor device in which a conductive portion is formed using the method of the first embodiment. FIG. 2 is a bottom view of the semiconductor device of FIG. FIGS. 3A to 3D are views showing a manufacturing process of the semiconductor device.
In this semiconductor device, a resin substrate 1 made of a glass epoxy resin of 1 cm × 1 cm × 0.4 mm (thickness t) on which a cavity 2 of 0.9 cm × 0.9 cm × 0.2 mm (depth d) is formed. The semiconductor chip 4 is mounted via a thermosetting resin layer 3 made of an epoxy resin such as polyvinyl butyral, and the electrode forming surface 4e is located on the cavity forming surface 1c side where the cavity 2 is formed. It is mounted with face-up. Here, the external connection terminals 25 and 26 are disposed on the surface of the semiconductor chip 4 located on the cavity forming surface 1c side and on the cavity forming surface of the substrate.

この半導体チップ４は、図示しない再配列配線を介してチップ表面全体に接続用パッド５ａを形成してなり、この接続用パッド２５ａとこの接続用パッド２５ａ上に形成された金製のバンプ２５ｂとで外部接続用端子２５を構成している。また、キャビティ形成面１ｃに形成された外部接続用端子２６も接続用パッド２６ａとこの接続用パッド２６ａ上に形成された金製のバンプ２６ｂとで構成されている。   The semiconductor chip 4 has connection pads 5a formed on the entire chip surface via a rearrangement wiring (not shown). The connection pads 25a and gold bumps 25b formed on the connection pads 25a Constitutes an external connection terminal 25. The external connection terminal 26 formed on the cavity forming surface 1c is also composed of a connection pad 26a and a gold bump 26b formed on the connection pad 26a.

次にこの半導体装置の製造方法について説明する。
まず図３（ａ）に示すように、キャビティ２を持つように成型したガラスエポキシ基板１を用意する。
次いで図３（ｂ）に示すように、キャビティ２に、半導体チップ４を搭載する。ここでは熱硬化性樹脂層３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、半導体チップ４をフェースアップで固定する。
この後、図４に示すように、インクジェットディスペンサＤのノズル先端から、溶媒としてのアルコールに金の微粒子を分散させた分散液滴を所望のパターンをなすように配置する。この工程では外部接続端子の形成される領域以外はポリイミド樹脂等の絶縁性樹脂で被覆しておき、相互接続用の導体パターン２６Ｓを形成する。ここで図４は、相互接続用の導体パターン２６Ｓの存在する断面を示し、図３（ａ）乃至（ｄ）の各図とは異なる断面を示している。そしてこの上層に絶縁性微粒子として酸化シリコン微粒子を含む液滴（図示せず）を同様にして配置し、更にこの上層に１５０℃５分程度の加熱を行ない、アルコールを除去し金製の接続用パッド２５ａおよび２６ａを形成する（図３（ｃ））。
そして図３（ｄ）に示すように、更にこの接続用パッド上に金バンプ２５ｂ、２６ｂを形成し、図１及び２に示したような半導体装置が形成される。 Next, a method for manufacturing this semiconductor device will be described.
First, as shown in FIG. 3A, a glass epoxy substrate 1 molded so as to have a cavity 2 is prepared.
Next, as shown in FIG. 3B, the semiconductor chip 4 is mounted in the cavity 2. Here, the semiconductor chip 4 is fixed face up through the thermosetting resin layer 3 so that the electrode forming surface 4e is located on the cavity forming surface 1c side where the cavity 2 is formed.
After that, as shown in FIG. 4, dispersed droplets in which gold fine particles are dispersed in alcohol as a solvent are arranged from the nozzle tip of the inkjet dispenser D so as to form a desired pattern. In this step, the region other than the region where the external connection terminals are formed is covered with an insulating resin such as polyimide resin to form an interconnecting conductor pattern 26S. Here, FIG. 4 shows a cross section in which the conductor pattern 26S for interconnection exists, and shows a cross section different from each of FIGS. 3 (a) to 3 (d). Then, a droplet (not shown) containing silicon oxide fine particles as insulating fine particles is arranged in the same manner on this upper layer, and further heated at 150 ° C. for about 5 minutes to remove alcohol and to make a gold connection. Pads 25a and 26a are formed (FIG. 3C).
Then, as shown in FIG. 3 (d), gold bumps 25b and 26b are further formed on the connection pads, and the semiconductor device as shown in FIGS. 1 and 2 is formed.

この方法によれば、平坦面上に半導体チップ表面から樹脂基板表面に伸長するように、導体パターンを形成すると共に、この上にバンプを形成しているため半導体チップ上と基板上とに対し同時に外部接続端子を形成することができる。ここでこの導体パターンはインクジェット法によって形成されるため、段差の存在にも精度が劣化することなく高精度で信頼性の高いパターンを形成することができ、配線の自由度も高い。   According to this method, the conductor pattern is formed on the flat surface so as to extend from the surface of the semiconductor chip to the surface of the resin substrate, and the bumps are formed on the conductor pattern. External connection terminals can be formed. Here, since this conductor pattern is formed by an ink jet method, a highly accurate and reliable pattern can be formed without deterioration in accuracy even in the presence of a step, and the degree of freedom of wiring is also high.

この半導体装置は、電極形成面４ｅがキャビティ２の開口面側に形成されているため、外部接続端子２５，２６の形成が容易である。
また、この方法では半導体チップ上の外部接続端子はウェハレベルで形成することができるため、ファインピッチでの形成が可能となる。 In this semiconductor device, since the electrode formation surface 4e is formed on the opening surface side of the cavity 2, the external connection terminals 25 and 26 can be easily formed.
Further, in this method, the external connection terminals on the semiconductor chip can be formed at the wafer level, so that it can be formed at a fine pitch.

また、基板自体は多層配線構造をもたなくてもよく、樹脂成型品を用いることができるため構造が簡単で、薄型化が容易である。   Further, the substrate itself does not need to have a multilayer wiring structure, and since a resin molded product can be used, the structure is simple and the thickness can be easily reduced.

また、外部接続端子は半導体チップの電極形成面側に形成されるため、深さ方向の配線距離が短くてすむことになり、フリップチップ実装の場合に比べ、配線長の総和が低減され、寄生抵抗の低減を図ることができる。従って、特に高周波回路素子などにおいて有効である。   In addition, since the external connection terminal is formed on the electrode forming surface side of the semiconductor chip, the wiring distance in the depth direction can be shortened, and the total wiring length is reduced compared to the case of flip chip mounting, and parasitic wiring is reduced. The resistance can be reduced. Therefore, it is particularly effective in high frequency circuit elements.

さらにまた、半導体チップ４表面側に、外部接続端子２５，２６が形成されるため、配線の自由度は高いものとなる。また、電極形成面はキャビティの開口面側に形成されているため、図３（ｂ）に示したように、キャビティ２への半導体チップ４を収納する際にも電気的接続のための位置決めは不要であり、キャビティ内壁に熱硬化性接着剤３を介して固着すればよい。また半導体チップ４は基板に形成されたキャビティ２内に収納されて、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。
加えて、この半導体装置構造は、半導体チップを樹脂封止のための熱工程を経ることなく形成することができ、熱による半導体チップの劣化を防止することができる。 Furthermore, since the external connection terminals 25 and 26 are formed on the surface side of the semiconductor chip 4, the degree of freedom of wiring is high. Since the electrode forming surface is formed on the opening side of the cavity, as shown in FIG. 3B, positioning for electrical connection is also performed when the semiconductor chip 4 is accommodated in the cavity 2. It is not necessary and may be fixed to the inner wall of the cavity via the thermosetting adhesive 3. Further, since the semiconductor chip 4 is housed in the cavity 2 formed on the substrate and the mechanical strength is increased, there is no possibility that the semiconductor chip 4 is damaged even when the thickness is reduced.
In addition, this semiconductor device structure can form a semiconductor chip without undergoing a thermal process for resin sealing, and can prevent deterioration of the semiconductor chip due to heat.

なおここで接続用パッドとしては、膜厚２０μｍ程度の銅パターンからなる配線パターンを形成する。なおこの銅パターンの表面に形成されるバンプは金に限定されることなく、熱圧着法に適したＮｉめっき等でもよい。この半田ボールは鉛フリー半田であることが望ましい。   Here, as the connection pad, a wiring pattern made of a copper pattern with a film thickness of about 20 μm is formed. The bump formed on the surface of the copper pattern is not limited to gold, and Ni plating suitable for the thermocompression bonding method may be used. The solder balls are preferably lead-free solder.

また、本実施の形態では、インクジェット法で接続用パッドを形成されるため、装着後の半導体チップ４の表面と、キャビティ形成面とは必ずしも同一高さとなっていなくてもよい。   In the present embodiment, since the connection pads are formed by the ink jet method, the surface of the semiconductor chip 4 after mounting and the cavity forming surface do not necessarily have to be the same height.

（実施の形態２）
前記実施の形態１では、樹脂基板１および半導体チップ４に接続用パッド２６ａをインクジェット法によって形成したが、本実施の形態では、導体パターンを基板の表面から側面そして裏面に至るように同時に３本のディスペンサＤ１、Ｄ２、Ｄ３を用いて形成する方法について説明する。
前記実施の形態と同様に形成した分散液を図５に示すようにディスペンサＤ１，Ｄ２，Ｄ３を用いて基板１の所望の領域に分散液を滴下し、分散液滴を配置する。乾燥工程につても３面が同時乾燥するようにすればよい。
なお、ここで基板１はキャビティ２を有し、このキャビティ内に半導体チップ４を貼着しておき、この半導体チップの電極面から、キャビティ形成面、側面を経て裏面に至る導体パターンを形成するように構成する。
この方法によっても極めて容易にかつ高速でパターン形成を行なうことができる。 (Embodiment 2)
In the first embodiment, the connection pads 26a are formed on the resin substrate 1 and the semiconductor chip 4 by the ink jet method. However, in the present embodiment, three conductor patterns are formed simultaneously from the front surface to the side surface and back surface of the substrate. A method of forming using the dispensers D1, D2, and D3 will be described.
As shown in FIG. 5, the dispersion liquid formed in the same manner as in the above embodiment is dropped onto a desired region of the substrate 1 using the dispensers D1, D2, and D3, and the dispersion liquid droplets are arranged. Even in the drying step, the three surfaces may be simultaneously dried.
Here, the substrate 1 has a cavity 2, and a semiconductor chip 4 is stuck in the cavity, and a conductor pattern is formed from the electrode surface of the semiconductor chip to the back surface through the cavity forming surface and the side surface. Configure as follows.
Also by this method, pattern formation can be performed very easily and at high speed.

（実施の形態３）
前記実施の形態１では、外部接続端子は接続用パッドと金バンプとで構成したが、本実施の形態では図６に示すように接続用パッド５ａ、５ｂ上に形成された金バンプ５ｂ、６ｂ上に半田ボール７を実装するようにしてもよい。
この半田ボールについてもインクジェット法で形成すればよい。
これにより、半田リフロー工程で２５０度程度に加熱するのみでマザーボードの配線パターン上に容易に実装可能となる。 (Embodiment 3)
In the first embodiment, the external connection terminals are constituted by connection pads and gold bumps. However, in this embodiment, the gold bumps 5b and 6b formed on the connection pads 5a and 5b as shown in FIG. The solder ball 7 may be mounted on the top.
This solder ball may be formed by an ink jet method.
As a result, it can be easily mounted on the wiring pattern of the mother board only by heating to about 250 degrees in the solder reflow process.

（実施の形態４）
前記実施の形態３では、金バンプ上に半田ボールを形成したが、本実施の形態では図７に示すように、半田ボール１７を有する多層配線構造基板１０を接続部品としてマザーボード３０との間に介在させるようにしてもよい。この多層配線構造基板１０との間はスルーホール２２に導電材２３が充填された樹脂フィルム２０からなる異方性導電フィルム２０を介して接続されている。
この半導体装置は前記実施の形態１で用いたものと同様に形成されている。多層配線構造基板は、３層の配線層１１が樹脂フィルム１４に形成されたスルーホール１３に形成された導電材１２を介して接続されており、マザーボード３０側には接続用パッド１５ａを帰して半田ボール１７が形成されており、半導体チップ４側には接続用パッド１５Ｓが形成されている。そして外側を上側の半導体装置Ｈ２から多層配線構造基板１０に至る導体パターンからなる導電部７０がインクジェット法によって形成され電気的接続を実現している。
またこの接続用パッド１５Ｓは異方性導電フィルム（ＡＣＦ）２０を介して半導体装置の外部接続端子５，６に接続される。この接続用パッドの接続はＡＣＦを挟んで加圧しつつ２７０℃程度で１０秒間加熱することにより容易に達成される。
この構成によれば、積層後に導体パターンを形成し導電部を形成することができるため、製造が極めて容易である。また汎用性に富み、少量多品種化への対応も可能である。
またこの半導体装置には半田ボールを形成することなく、容易にマザーボードへの半田リフローによる接続が可能となる。 (Embodiment 4)
In the third embodiment, the solder balls are formed on the gold bumps. However, in the present embodiment, as shown in FIG. You may make it interpose. The multilayer wiring structure substrate 10 is connected via an anisotropic conductive film 20 made of a resin film 20 in which a through hole 22 is filled with a conductive material 23.
This semiconductor device is formed in the same manner as that used in the first embodiment. In the multilayer wiring structure substrate, three wiring layers 11 are connected through a conductive material 12 formed in a through hole 13 formed in a resin film 14, and a connection pad 15a is provided on the mother board 30 side. A solder ball 17 is formed, and a connection pad 15S is formed on the semiconductor chip 4 side. A conductive portion 70 made of a conductive pattern extending from the upper semiconductor device H2 to the multilayer wiring structure substrate 10 is formed by an ink jet method to realize electrical connection.
The connection pad 15S is connected to the external connection terminals 5 and 6 of the semiconductor device through an anisotropic conductive film (ACF) 20. The connection of the connection pads can be easily achieved by heating at about 270 ° C. for 10 seconds while pressing with the ACF interposed therebetween.
According to this configuration, since the conductive pattern can be formed after the lamination, and the conductive portion can be formed, the manufacturing is extremely easy. In addition, it is versatile and can be used for a small variety of products.
Further, this semiconductor device can be easily connected to the mother board by solder reflow without forming solder balls.

（実施の形態５）
本実施の形態では図８（ａ）および（ｂ）に示すように、一部ずらして重ね合わせた第１および第２のセラミック基板Ｃ１、Ｃ２上にインクジェット法により導体パターン８７を形成する方法について説明する。
まず、図８（ａ）に示すように、パッド８５，８６を有する第１および第２のセラミック基板Ｃ１、Ｃ２を、一部ずらして重ね合わせて接合する。
続いてこの第１および第２のセラミック基板Ｃ１、Ｃ２上に、図８（ｂ）に示すように、このパッド８５，８６を接続するように、第１のセラミック基板上に形成されたパッド８５上から第１のセラミック基板表面をとおり、垂直面である第２のセラミック基板Ｃ２の側面をとおり第２のセラミック基板Ｃ２表面のパッド８６上に至るまでインクジェット法により導体パターン８７を形成する。
なお、上記実施の形態で用いたものと同一部材には同一符号を付し説明を省略する。
この場合も、水平面から垂直面を経て連続的なパターン形成を実現することが極めて容易であり、段差部にも段切れのおそれなしに導体パターンを形成することができるため、信頼性の高い実装構造体を得ることが可能となる。 (Embodiment 5)
In the present embodiment, as shown in FIGS. 8A and 8B, a method of forming a conductor pattern 87 on the first and second ceramic substrates C1 and C2 that are partially shifted and overlapped by the ink jet method. explain.
First, as shown in FIG. 8A, the first and second ceramic substrates C1 and C2 having the pads 85 and 86 are partially overlapped and joined.
Subsequently, as shown in FIG. 8B, a pad 85 formed on the first ceramic substrate so as to connect the pads 85 and 86 to the first and second ceramic substrates C1 and C2. A conductor pattern 87 is formed by an ink jet method from the top through the surface of the first ceramic substrate, through the side surface of the second ceramic substrate C2 which is a vertical surface, and onto the pad 86 on the surface of the second ceramic substrate C2.
The same members as those used in the above embodiment are denoted by the same reference numerals and description thereof is omitted.
In this case as well, it is extremely easy to realize continuous pattern formation from the horizontal plane through the vertical plane, and since the conductor pattern can be formed on the stepped portion without fear of step breakage, reliable mounting is possible. A structure can be obtained.

（実施の形態６）
前記実施の形態１では、１枚の半導体チップをキャビティに実装したが、本実施の形態では図９に示すように、背中合わせに第１及び第２の半導体チップ４ａ、４ｂを搭載している。なお、上記実施の形態で用いたものと同一部材には同一符号を付し説明を省略する。なお、上記実施の形態で用いたものと同一部材には同一符号を付し説明を省略する。
この場合は、基板の側壁をとおるように、インクジェット法により導体パターンを形成し両者を電気的に接続することも可能である。またそれぞれ第１及び第２の半導体チップ４ａ、４ｂを搭載したキャビティ形成面に同時にインクジェット法により導体パターンなどの導電部を形成することも可能である。 (Embodiment 6)
In the first embodiment, one semiconductor chip is mounted in the cavity, but in this embodiment, the first and second semiconductor chips 4a and 4b are mounted back to back as shown in FIG. The same members as those used in the above embodiment are denoted by the same reference numerals and description thereof is omitted. The same members as those used in the above embodiment are denoted by the same reference numerals and description thereof is omitted.
In this case, it is also possible to form a conductor pattern by an ink jet method so as to cross the side wall of the substrate and to electrically connect them. It is also possible to simultaneously form a conductive portion such as a conductor pattern on the cavity forming surface on which the first and second semiconductor chips 4a and 4b are mounted by the inkjet method.

なお、本発明の半導体装置は、ガラスエポキシ基板の他、アラミド樹脂、ＢＴレジン等の樹脂系基板を用いてもよい。
さらにまたアルミナセラミック、ガラスセラミックなどのセラミック系基板を用いてもよい。
さらにまた、基板をニッケル基板、ステンレス基板、銅基板などの導電性基板で構成してもよい。この場合、基板全体を接地端子として用いることができる。 The semiconductor device of the present invention may use a resin-based substrate such as an aramid resin or a BT resin in addition to the glass epoxy substrate.
Furthermore, a ceramic substrate such as alumina ceramic or glass ceramic may be used.
Furthermore, the substrate may be composed of a conductive substrate such as a nickel substrate, a stainless steel substrate, or a copper substrate. In this case, the entire substrate can be used as a ground terminal.

ここで用いられる半導体チップとしては、バイポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど、シリコン基板やガリウム砒素などの化合半導体基板を用いたデバイスに適用可能である。
また、リチウムニオベート、リチウムタンタレートなどの単結晶圧電基板を用いてもよい。 The semiconductor chip used here can be applied to a device using a compound semiconductor substrate such as a silicon substrate or gallium arsenide, such as a bipolar transistor, FET, diode, or IC.
A single crystal piezoelectric substrate such as lithium niobate or lithium tantalate may be used.

また導電性基板や半導体基板を用いる場合には、前述したように、キャビティ内壁に酸化膜を形成するなど、表面を絶縁化しておくのが望ましい。   When using a conductive substrate or a semiconductor substrate, it is desirable to insulate the surface, for example, by forming an oxide film on the inner wall of the cavity as described above.

また、半導体チップ表面は通常酸化シリコン膜、窒化シリコン膜などで被覆されているが、ベアで用いられるため、保護のためにこの上層を封止樹脂で全面コーティングしておくようにするのが望ましい。   The surface of the semiconductor chip is usually covered with a silicon oxide film, a silicon nitride film, etc., but since it is used as a bare, it is desirable to coat the entire upper layer with a sealing resin for protection. .

また、パッド材料としてはＣｕ，Ａｕ，Ａｇ，Ａｌ，Ｃｕ／Ｎｉ／Ａｕ等が適用可能である。更にバンプ材料としては半田層、Ａｕめっき、Ａｕスタッドバンプ、Ｎｉ、Ｃｕボールなどが適用可能である。   Moreover, Cu, Au, Ag, Al, Cu / Ni / Au, etc. are applicable as a pad material. Furthermore, solder layers, Au plating, Au stud bumps, Ni, Cu balls, etc. can be applied as bump materials.

本発明の方法は、段差のある表面にも高精度のパターン形成が可能であることから、携帯電話やノートパソコンのみならず、種々の電子機器への適用が可能である。   Since the method of the present invention can form a highly accurate pattern on a stepped surface, it can be applied not only to mobile phones and notebook computers but also to various electronic devices.

本発明の実施の形態１における半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の下視図である。It is a bottom view of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造方法の説明図である。It is explanatory drawing of the manufacturing method of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態２における半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態３の半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device of Embodiment 3 of this invention. 本発明の実施の形態４における半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device in Embodiment 4 of this invention. 本発明の実施の形態５の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態６の半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device of Embodiment 6 of this invention. 従来例の半導体装置を示す要部説明図である。It is principal part explanatory drawing which shows the semiconductor device of a prior art example.

符号の説明Explanation of symbols

１ 樹脂基板
２ キャビティ
３ 熱硬化性樹脂層
４ 半導体チップ
５ 外部接続端子
６ 外部接続端子
１ｃ キャビティ形成面
４ｅ 電極形成面
２５ 外部接続端子
２６ 外部接続端子 DESCRIPTION OF SYMBOLS 1 Resin substrate 2 Cavity 3 Thermosetting resin layer 4 Semiconductor chip 5 External connection terminal 6 External connection terminal 1c Cavity formation surface 4e Electrode formation surface 25 External connection terminal 26 External connection terminal

Claims (6)

第１及び第２の基板を固着する工程と、
前記導電性微粒子のパターンを形成し、前記第１及び第２の基板を電気的に接続する接続工程とを含み、
前記接続工程は、
前記第１の基板から前記第２の基板上に伸長するように、前記第１及び第２の基板の境界を超えて、導電性微粒子と溶媒とを含む液滴を吐出する工程と、
前記液滴から前記溶媒を除去する除去工程とを含む半導体装置の製造方法。 Fixing the first and second substrates;
Forming a pattern of the conductive fine particles, and electrically connecting the first and second substrates,
The connecting step includes
Discharging a droplet containing conductive fine particles and a solvent across a boundary between the first and second substrates so as to extend from the first substrate onto the second substrate;
And a removal step of removing the solvent from the droplets. 請求項１に記載の半導体装置の製造方法であって、
前記第１の基板は、表面にキャビティを有しており、
前記第２の基板は、半導体チップであり、
前記接続工程は、
前記第１の基板のキャビティ形成面側に、電極形成面がくるように半導体チップを搭載する工程と、
前記半導体チップの電極形成面から、前記第１の基板のキャビティ形成面に伸長するように前記液滴を吐出する工程とを含み、
前記導電性微粒子のパターンからなる導電部を形成するようにした半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The first substrate has a cavity on the surface;
The second substrate is a semiconductor chip;
The connecting step includes
Mounting the semiconductor chip so that the electrode forming surface is on the cavity forming surface side of the first substrate;
Discharging the droplets so as to extend from the electrode forming surface of the semiconductor chip to the cavity forming surface of the first substrate,
A method of manufacturing a semiconductor device, wherein a conductive portion comprising a pattern of the conductive fine particles is formed. 請求項２に記載の半導体装置の製造方法であって、
前記電極形成面または前記基板のキャビティ形成面に、絶縁性微粒子を含む液滴を吐出し、開口部を有する絶縁性パターンを形成する第１のパターン形成工程と、
前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの電極と接続するように、導電性微粒子を含む液滴を吐出し、導体パターンを形成する第２のパターン形成工程とを含む半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
A first pattern forming step of discharging a droplet containing insulating fine particles to the electrode forming surface or the cavity forming surface of the substrate to form an insulating pattern having an opening;
A second pattern forming step of forming a conductor pattern by discharging a droplet containing conductive fine particles so as to be connected to the electrode of the semiconductor chip through the opening on the upper layer of the insulating pattern Device manufacturing method. 請求項１に記載の半導体装置の製造方法であって、
第１の基板上に一部をずらして第２の基板を重ねる工程を含み、
前記接続する工程は、
前記第１の基板表面から前記第２の基板の端面を経由して前記第２の基板の表面に至るように導電性微粒子と溶媒とを含む液滴を配置する工程と、
前記液滴から前記溶媒を除去する除去工程とを含む半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
Including a step of overlapping the second substrate by shifting a part of the first substrate;
The connecting step includes
Disposing droplets containing conductive fine particles and a solvent so as to reach the surface of the second substrate from the surface of the first substrate via the end surface of the second substrate;
And a removal step of removing the solvent from the droplets. 請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記吐出する工程は、同時に複数の面に前記液滴を吐出する工程を含む半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the discharging step includes a step of discharging the droplets onto a plurality of surfaces simultaneously. 請求項１乃至５のいずれかに記載の半導体装置の製造方法によって形成される半導体装置であって、
表面にキャビティを有する基板と、
前記キャビティ内に収納された半導体チップと、
前記半導体チップの電極形成面から前記基板のキャビティの形成面側に至るように、形成された導電部を介して、前記半導体チップに接続された外部接続端子とを備え、
前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、
前記外部接続端子が、前記半導体チップの電極形成面から前記キャビティの形成面側に配置された半導体装置。
A semiconductor device formed by the method for manufacturing a semiconductor device according to claim 1,
A substrate having a cavity on the surface;
A semiconductor chip housed in the cavity;
An external connection terminal connected to the semiconductor chip through a conductive portion formed so as to reach the formation surface side of the cavity of the substrate from the electrode formation surface of the semiconductor chip;
The electrode forming surface of the semiconductor chip is located on the cavity forming surface side where the cavity is formed,
A semiconductor device in which the external connection terminal is disposed on the cavity formation surface side from the electrode formation surface of the semiconductor chip.
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