JP2005266971A

JP2005266971A - Switch circuit

Info

Publication number: JP2005266971A
Application number: JP2004075191A
Authority: JP
Inventors: Toshiya Kumano; 俊哉熊野
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 2004-03-16
Filing date: 2004-03-16
Publication date: 2005-09-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a switch circuit for suppressing inrush currents to be generated when currents are supplied from a power source part to a load component by simple configuration. <P>SOLUTION: A resistance value R<SB>16</SB>of a resistance 16 is set to be larger than a resistance value R<SB>17</SB>of a resistance 17, and a potential V<SB>GS1</SB>to be generated between the gate/source of an MOS-FET 12 when an ON signal is inputted to a transistor 13 is controlled to be sufficiently smaller than a potential V<SB>GS2</SB>to be generated between the gate/source of the MOS-FET 12 when an ON signal is inputted to a transistor 14. It is therefore possible to suppress inrush currents to be generated when a power is supplied from a power source part 10, that is, the quantity of current for charging the input side capacitor of a power source stabilizing part 11. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、例えばコンデンサを入力側に備える負荷部品への直流電源からの突入電流を抑制する機能を備えたスイッチ回路に関するものである。 The present invention relates to a switch circuit having a function of suppressing, for example, an inrush current from a DC power supply to a load component having a capacitor on the input side.

図２は従来のスイッチ回路を示す回路図である。図２中２は従来のスイッチ回路を示しており、スイッチ回路２は、所定の電圧を印加する電源部２０と、電源部２０が印加する電圧を安定させる電源安定部２１と、電源安定部２１にドレイン２２Ｄを、電源部２０にソース２２Ｓを接続されたＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor−Field Effect Transistor：電界効果トランジスタ）２２と、ＭＯＳ−ＦＥＴ２２のソース２２Ｓ及びゲート２２Ｇのそれぞれに両端を接続された抵抗２４と、ＭＯＳ−ＦＥＴ２２のゲート２２Ｇに一端を接続された抵抗２５と、抵抗２５の他端にコレクタを接続されたＭＯＳ−トランジスタ（以下、トランジスタという）２３とを備えている。トランジスタ２３のエミッタは接地されており、トランジスタ２３のベースには、抵抗２３ａを介して図示しない入力制御部からオン信号が入力される。 FIG. 2 is a circuit diagram showing a conventional switch circuit. 2 shows a conventional switch circuit. The switch circuit 2 includes a power supply unit 20 that applies a predetermined voltage, a power supply stabilization unit 21 that stabilizes the voltage applied by the power supply unit 20, and a power supply stabilization unit 21. Both ends are connected to a MOS-FET (Metal Oxide Semiconductor-Field Effect Transistor) 22 having a drain 22D connected to the power source unit 20 and a source 22S to the power supply unit 20, and a source 22S and a gate 22G of the MOS-FET 22. And a resistor 25 having one end connected to the gate 22G of the MOS-FET 22 and a MOS-transistor (hereinafter referred to as a transistor) 23 having a collector connected to the other end of the resistor 25. The emitter of the transistor 23 is grounded, and an ON signal is input to the base of the transistor 23 from an input control unit (not shown) via the resistor 23a.

上述した構成のスイッチ回路２では、入力制御部からトランジスタ２３のベースにオン信号が入力された場合、抵抗２４，２５に電流が流れ、ＭＯＳ−ＦＥＴ２２のゲート・ソース間に電位Ｖ_GSが発生してＭＯＳ−ＦＥＴ２２が導通状態となる。これにより、電源部２０からの電流がＭＯＳ−ＦＥＴ２２を介して電源安定部２１へ投入される。また、各種の電子機器が上述した構成のスイッチ回路２を備えた場合には、電源安定部２１によって平滑化された電圧（電流）を電子機器に搭載されたハードウェア各部に印加（投入）することができ、ハードウェア各部に安定した電力を供給することができる。
特開平７−５９３７号公報 In the switch circuit 2 configured as described above, when an ON signal is input from the input control unit to the base of the transistor 23, a current flows through the resistors 24 and 25, and a potential V _GS is generated between the gate and source of the MOS-FET 22. Thus, the MOS-FET 22 becomes conductive. As a result, the current from the power supply unit 20 is input to the power supply stabilization unit 21 via the MOS-FET 22. When various electronic devices are provided with the switch circuit 2 having the above-described configuration, the voltage (current) smoothed by the power supply stabilization unit 21 is applied (applied) to each hardware unit mounted on the electronic device. And stable power can be supplied to each part of the hardware.
Japanese Patent Laid-Open No. 7-5937

しかし、上述した構成のスイッチ回路２において、電源安定部２１は入力側にコンデンサ（図示せず）を有しており、ＭＯＳ−ＦＥＴ２２がオンされて電源部２０からの電流が電源安定部２１へ入力される際に突入電流が発生する。発生した突入電流がＭＯＳ−ＦＥＴ２２の定格電流を超える場合には、ＭＯＳ−ＦＥＴ２２が破損するおそれがあるという問題がある。また、定格電流が大きいＭＯＳ−ＦＥＴを用いることによって上述した問題を多少は解決することができるが、高価なＭＯＳ−ＦＥＴを使用することによってコストが増大するという問題もある。 However, in the switch circuit 2 having the above-described configuration, the power supply stabilization unit 21 has a capacitor (not shown) on the input side, and the MOS-FET 22 is turned on so that the current from the power supply unit 20 is supplied to the power supply stabilization unit 21. Inrush current occurs when input. When the generated inrush current exceeds the rated current of the MOS-FET 22, there is a problem that the MOS-FET 22 may be damaged. Moreover, although the above-mentioned problem can be solved to some extent by using a MOS-FET having a large rated current, there is a problem in that the cost increases by using an expensive MOS-FET.

本発明は斯かる事情に鑑みてなされたものであり、電源部からの電流を負荷部品へ供給する際に生じる突入電流を、単純な構成によって抑制することができるスイッチ回路を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a switch circuit that can suppress an inrush current generated when a current from a power supply unit is supplied to a load component with a simple configuration. And

本発明に係るスイッチ回路は、直流電源からの電力を負荷部品へ供給する半導体素子を有するスイッチ回路において、前記半導体素子は、外部からの信号に応じて内部の抵抗値が変化する特性を有しており、前記半導体素子へ第１信号を入力する第１入力部と、該第１入力部による前記第１信号の入力から所定時間経過後に前記半導体素子へ第２信号を入力する第２入力部とを備え、前記半導体素子は、前記第１信号が入力された場合の前記内部の抵抗値が、前記第２信号が入力された場合の前記内部の抵抗値よりも大きくなるように構成してあることを特徴とする。 The switch circuit according to the present invention is a switch circuit having a semiconductor element that supplies power from a DC power source to a load component, and the semiconductor element has a characteristic that an internal resistance value changes according to a signal from the outside. A first input unit for inputting a first signal to the semiconductor element, and a second input unit for inputting a second signal to the semiconductor element after a predetermined time has elapsed from the input of the first signal by the first input unit. The semiconductor element is configured such that the internal resistance value when the first signal is input is larger than the internal resistance value when the second signal is input. It is characterized by being.

本発明による場合は、直流電源と負荷部品との間に直列接続された半導体素子が、外部からの信号に応じて内部の抵抗値が変化する特性を有しており、第１入力部により第１信号が入力された場合の内部の抵抗値が、第２入力部により第２信号が入力された場合の内部の抵抗値よりも大きくなるように構成してある。また、前記第２入力部は、前記第１信号の入力から所定時間経過後に第２信号を前記半導体素子へ入力するように構成してある。従って、直流電源からの電流の投入時に、半導体素子の内部の抵抗値を大きく制御することにより、発生する突入電流の電流量を抑制することが可能となる。 In the case of the present invention, the semiconductor element connected in series between the DC power supply and the load component has a characteristic that the internal resistance value changes in accordance with a signal from the outside. The internal resistance value when one signal is input is configured to be larger than the internal resistance value when the second signal is input by the second input unit. Further, the second input unit is configured to input the second signal to the semiconductor element after a predetermined time has elapsed from the input of the first signal. Therefore, when the current from the DC power source is turned on, the amount of inrush current generated can be suppressed by largely controlling the resistance value inside the semiconductor element.

本発明に係るスイッチ回路は、直流電源及び負荷部品のそれぞれにソース及びドレインが接続された電界効果トランジスタが、ゲートに印加される電圧に応じて前記直流電源から前記負荷部品への電流量を制御するスイッチ回路において、外部からの制御信号に応じて前記電界効果トランジスタのゲートに電圧を印加する第１スイッチ及び第２スイッチと、所定の抵抗を介して前記電界効果トランジスタのソース、及びゲートに一端が接続され、他端のそれぞれが前記第１スイッチ及び第２スイッチのそれぞれに接続された第１抵抗及び該第１抵抗の抵抗値よりも小さい抵抗値の第２抵抗とを備え、前記第２スイッチは、前記第１スイッチが外部から制御信号を取得してから所定時間経過後に、外部から制御信号を取得するように構成してあることを特徴とする。 In the switch circuit according to the present invention, a field effect transistor having a source and a drain connected to each of a DC power supply and a load component controls the amount of current from the DC power supply to the load component according to a voltage applied to the gate. A first switch and a second switch for applying a voltage to the gate of the field effect transistor according to an external control signal; and a source and a gate of the field effect transistor through a predetermined resistor. Are connected, and each of the other ends includes a first resistor connected to each of the first switch and the second switch, and a second resistor having a resistance value smaller than the resistance value of the first resistor. The switch is configured to acquire the control signal from the outside after a predetermined time has elapsed since the first switch acquired the control signal from the outside. It is characterized in.

本発明による場合は、直流電源及び負荷部品のそれぞれにソース及びドレインが接続された電界効果トランジスタと、所定の抵抗を介して前記電界効果トランジスタのソース、及びゲートに一端が接続された第１抵抗及び該第１抵抗の抵抗値よりも小さい抵抗値の第２抵抗と、前記第１抵抗の他端に接続された第１スイッチと、前記第２抵抗の他端に接続された第２スイッチとを備える。なお、第１スイッチ及び第２スイッチは、外部からの制御信号に応じて前記電界効果トランジスタのゲートに電圧を印加するように構成されている。 According to the present invention, a field effect transistor having a source and a drain connected to each of a DC power supply and a load component, and a first resistor having one end connected to the source and gate of the field effect transistor via a predetermined resistor And a second resistor having a resistance value smaller than the resistance value of the first resistor, a first switch connected to the other end of the first resistor, and a second switch connected to the other end of the second resistor Is provided. The first switch and the second switch are configured to apply a voltage to the gate of the field effect transistor in accordance with an external control signal.

前記第２スイッチが、第１スイッチが外部から制御信号を取得してから所定時間経過後に、外部から制御信号を取得するように構成してあることにより、直流電源からの電流投入時に、第２抵抗の抵抗値よりも大きい抵抗値の第１抵抗を介して電界効果トランジスタに接続された第１スイッチから電界効果トランジスタのゲートへ電圧が印加されるため、第２スイッチが制御信号を取得した場合と比較して、電界効果トランジスタのゲートに大きい電圧を印加することが可能となる。また、電界効果トランジスタのゲートは直流電源に接続されているため、直流電源からの電流投入時に電界効果トランジスタのゲート・ソース間の電位を、第２スイッチが制御信号を取得した場合と比較して小さくすることができ、電界効果トランジスタを介して直流電源から負荷部品へ投入される突入電流の電流値を抑制することが可能となる。 The second switch is configured to acquire the control signal from the outside after a predetermined time has elapsed since the first switch has acquired the control signal from the outside. When a voltage is applied from the first switch connected to the field effect transistor to the gate of the field effect transistor through the first resistor having a resistance value larger than the resistance value of the resistor, the second switch acquires the control signal. As compared with the above, it becomes possible to apply a large voltage to the gate of the field effect transistor. Further, since the gate of the field effect transistor is connected to the DC power source, the potential between the gate and source of the field effect transistor when the current from the DC power source is turned on is compared with the case where the second switch acquires the control signal. Thus, the current value of the inrush current supplied from the DC power source to the load component via the field effect transistor can be suppressed.

本発明によれば、直流電源から負荷部品へ電流を投入する際に、直流電源と負荷部品との間に直列接続された半導体素子に、まず第１入力部により第１信号を入力し、所定時間経過後に第２入力部により第２信号を入力する。第１信号が入力された場合の前記半導体素子の内部の抵抗値を、第２信号が入力された場合よりも大きくなるように構成してあることにより、直流電源からの電流の投入時に発生する突入電流の電流量を抑制することができ、これにより電源回路を構成する各種の電子部品の破損を回避することができる。 According to the present invention, when a current is supplied from a DC power source to a load component, a first signal is first input to a semiconductor element connected in series between the DC power source and the load component by a first input unit, After the elapse of time, the second signal is input from the second input unit. The internal resistance value of the semiconductor element when the first signal is input is configured to be larger than that when the second signal is input. The amount of inrush current can be suppressed, thereby avoiding damage to various electronic components constituting the power supply circuit.

本発明によれば、直流電源から負荷部品へ電流を投入する場合に、直流電源及び負荷部品のそれぞれにソース及びドレインが接続された電界効果トランジスタのゲートに、第２抵抗の抵抗値よりも大きい抵抗値の第１抵抗を介して電圧を印加することにより、前記第２抵抗を介して印加される電圧と比較して大きい電圧を電界効果トランジスタのゲートに印加することができる。この場合、前記電界効果トランジスタのゲート・ソース間の電位を小さくすることができ、電界効果トランジスタを介して直流電源から負荷部品へ入力される突入電流の電流量を抑制することができる。これにより、電源回路を構成する各種の電子部品の破損を回避することができる。 According to the present invention, when a current is supplied from a DC power supply to a load component, the gate of the field effect transistor having a source and a drain connected to each of the DC power supply and the load component is larger than the resistance value of the second resistor. By applying a voltage through the first resistor having a resistance value, a voltage larger than the voltage applied through the second resistor can be applied to the gate of the field effect transistor. In this case, the potential between the gate and the source of the field effect transistor can be reduced, and the amount of inrush current input from the DC power supply to the load component via the field effect transistor can be suppressed. Thereby, it is possible to avoid breakage of various electronic components constituting the power supply circuit.

以下に、本発明に係るスイッチ回路をその実施の形態を示す図面に基づいて詳述する。図１は本発明に係るスイッチ回路を示す回路図である。図中１は、本発明に係るスイッチ回路を示しており、スイッチ回路１は、所定の電圧Ｖｃｃを印加する電源部（直流電源）１０と、電源部１０が印加する電圧を安定させる電源安定部（負荷部品）１１とを備える。電源安定部１１は、電源部１０との接続側に入力平滑用のコンデンサ（図示せず）を有しており、これにより、スイッチ回路１を備えた電子機器に搭載されるハードウェア各部（負荷部品）には、電源安定部１１によって平滑化された安定した電圧を印加することができる。 Hereinafter, a switch circuit according to the present invention will be described in detail with reference to the drawings showing embodiments thereof. FIG. 1 is a circuit diagram showing a switch circuit according to the present invention. 1 shows a switch circuit according to the present invention. The switch circuit 1 includes a power supply unit (DC power supply) 10 that applies a predetermined voltage Vcc, and a power supply stabilization unit that stabilizes the voltage applied by the power supply unit 10. (Load component) 11. The power supply stabilizing unit 11 includes an input smoothing capacitor (not shown) on the connection side with the power supply unit 10, and thereby, hardware components (loads) mounted on the electronic device including the switch circuit 1. A stable voltage smoothed by the power supply stabilizing unit 11 can be applied to the component.

スイッチ回路１は、電源安定部１１にドレイン１２Ｄを、電源部１０にソース１２Ｓをそれぞれ接続され、電源部１０と電源安定部１１との間に直列接続されたＭＯＳ−ＦＥＴ（半導体素子）１２を備えている。ＭＯＳ−ＦＥＴ１２は、ゲート・ソース間に生じる電位Ｖ_GSに応じて内部の抵抗値が変化する特性を有しており、ゲート・ソース間に生じる電位Ｖ_GSが小さくなる程、内部の抵抗値が大きくなり、ソース１２Ｓからドレイン１２Ｄへ流れる電流量が少なくなる。 The switch circuit 1 includes a drain 12D connected to the power supply stabilization unit 11, a source 12S connected to the power supply unit 10, and a MOS-FET (semiconductor element) 12 connected in series between the power supply unit 10 and the power supply stabilization unit 11. I have. MOS-FET 12 has a characteristic that the resistance value of the internal changes in accordance with the potential V _GS that occurs between the gate and the source, as the potential V _GS that occurs between the gate and source becomes small, the internal resistance The current increases from the source 12S to the drain 12D.

更に、スイッチ回路１は、ＭＯＳ−ＦＥＴ１２のソース１２Ｓ及びゲート１２Ｇのそれぞれに両端を接続された抵抗（所定の抵抗）１５と、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇにそれぞれの一端を接続された抵抗（第１抵抗、第２抵抗）１６，１７と、抵抗１６の他端にコレクタを接続された第１スイッチとしてのＭＯＳ−トランジスタ（以下、トランジスタという）１３と、抵抗１７の他端にコレクタを接続された第２スイッチとしてのトランジスタ１４とを備えている。従って、２つのスイッチであるトランジスタ１３，１４と、それぞれのトランジスタ１３，１４に接続された２つの抵抗１６，１７とが、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇに並列接続されている。 Further, the switch circuit 1 includes a resistor (predetermined resistor) 15 having both ends connected to the source 12S and the gate 12G of the MOS-FET 12, and a resistor (first resistor) having one end connected to the gate 12G of the MOS-FET 12. 1 resistor, second resistor) 16, 17; a MOS-transistor (hereinafter referred to as a transistor) 13 as a first switch having a collector connected to the other end of the resistor 16; and a collector connected to the other end of the resistor 17. And a transistor 14 as a second switch. Accordingly, the transistors 13 and 14 that are two switches and the two resistors 16 and 17 connected to the transistors 13 and 14 are connected in parallel to the gate 12G of the MOS-FET 12.

トランジスタ１３，１４のそれぞれのエミッタは接地されている。また、トランジスタ１３及び１４それぞれのベースには、抵抗１３ａ及び１４ａをそれぞれ介して図示しない入力制御部からオン信号（制御信号）が入力される。ここで、抵抗１６の抵抗値Ｒ₁₆は、抵抗１７の抵抗値Ｒ₁₇と比較して十分大きな値とする。また、トランジスタ１３，１４のそれぞれのベースに入力されるオン信号は、まずトランジスタ１３へのオン信号が入力された後、所定時間が経過してからトランジスタ１４へのオン信号が入力されるように設定されている。 The emitters of the transistors 13 and 14 are grounded. An ON signal (control signal) is input to the bases of the transistors 13 and 14 from an input control unit (not shown) via the resistors 13a and 14a, respectively. Here, the resistance value R ₁₆ of the resistor ₁₆ is set to a sufficiently large value as compared with the resistance value R ₁₇ of the resistor 17. Also, the ON signal input to the bases of the transistors 13 and 14 is such that the ON signal is input to the transistor 14 after a predetermined time has elapsed after the ON signal to the transistor 13 is input first. Is set.

上述した構成により、スイッチ回路１では、入力制御部からトランジスタ１３のベースにオン信号が入力された場合、電源部１０からの電流が抵抗１５，１６へ投入される。この場合、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇには、Ｖｃｃ・Ｒ₁₆／（Ｒ₁₅＋Ｒ₁₆）の電圧Ｖ₁が印加されることになり、トランジスタ１３及び抵抗１６は、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇへ第１信号（電圧Ｖ₁）を入力（印加）する第１入力部として動作する。なお、Ｒ₁₅，Ｒ₁₆はそれぞれ抵抗１５，１６の抵抗値を示す。 With the configuration described above, in the switch circuit 1, when an ON signal is input from the input control unit to the base of the transistor 13, the current from the power supply unit 10 is input to the resistors 15 and 16. In this case, a voltage V _{1 of} Vcc · R ₁₆ / (R ₁₅ + R ₁₆ ) is applied to the gate 12 G of the MOS-FET 12, and the transistor 13 and the resistor 16 are connected to the gate 12 G of the MOS-FET 12. It operates as a first input section for inputting (applying) one signal (voltage V ₁ ). R ₁₅ and R ₁₆ indicate resistance values of the resistors 15 and ₁₆ , respectively.

これにより、ＭＯＳ−ＦＥＴ１２のゲート・ソース間に電位Ｖ_GS1＝Ｖｃｃ・Ｒ₁₅／（Ｒ₁₅＋Ｒ₁₆）が発生し、発生した電位Ｖ_GS1に応じた電流がＭＯＳ−ＦＥＴ１２を介して電源部１０から電源安定部１１へ流れる。 As a result, a potential V _GS1 = Vcc · R ₁₅ / (R ₁₅ + R ₁₆ ) is generated between the gate and source of the MOS-FET 12, and a current corresponding to the generated potential V _GS1 is supplied via the MOS-FET 12 to the power supply unit 10. Flows from the power source to the power source stabilization unit 11.

入力制御部はタイマ（図示せず）を有しており、トランジスタ１３のベースにオン信号を入力してから所定時間経過後に、トランジスタ１４のベースにオン信号を入力する。入力制御部からトランジスタ１４のベースにオン信号が入力された場合、電源部１０からの電流が抵抗１５，１６だけでなく抵抗１７にも投入される。この場合、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇには、Ｖｃｃ・Ｒ₁₆／（Ｒ₁₅＋Ｒ₁₆）の電圧Ｖ₂が印加されることになり、トランジスタ１４及び抵抗１７は、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇへ第２信号（電圧Ｖ₂）を入力（印加）する第２入力部として動作する。なお、Ｒ₁₇は抵抗１７の抵抗値を示す。 The input control unit has a timer (not shown), and inputs an ON signal to the base of the transistor 14 after a predetermined time has elapsed since the ON signal was input to the base of the transistor 13. When an ON signal is input from the input control unit to the base of the transistor 14, the current from the power supply unit 10 is input not only to the resistors 15 and 16 but also to the resistor 17. In this case, a voltage V _{2 of} Vcc · R ₁₆ / (R ₁₅ + R ₁₆ ) is applied to the gate 12 G of the MOS-FET 12, and the transistor 14 and the resistor 17 are connected to the gate 12 G of the MOS-FET 12. It operates as a second input unit for inputting (applying) two signals (voltage V ₂ ). R ₁₇ represents the resistance value of the resistor 17.

これにより、ＭＯＳ−ＦＥＴ１２のゲート・ソース間に電位Ｖ_GS2＝Ｖｃｃ・Ｒ₁₆Ｒ₁₇／（Ｒ₁₅Ｒ₁₆＋Ｒ₁₅Ｒ₁₇＋Ｒ₁₆Ｒ₁₇）が発生し、発生した電位Ｖ_GS2に応じた電流がＭＯＳ−ＦＥＴ１２を介して電源部１０から電源安定部１１へ流れる。なお、通常は、トランジスタ１４のベースにオン信号が入力されることにより、ＭＯＳ−ＦＥＴ１２のゲート１２Ｇに電圧Ｖ₂が印加された場合、ＭＯＳ−ＦＥＴ１２は導通状態となる。 As a result, a potential V _GS2 = Vcc · R ₁₆ R ₁₇ / (R ₁₅ R ₁₆ + R ₁₅ R ₁₇ + R ₁₆ R ₁₇ ) is generated between the gate and source of the MOS-FET 12, and a current corresponding to the generated potential V _GS2 is generated. Flows from the power supply unit 10 to the power supply stabilization unit 11 via the MOS-FET 12. Normally, when an ON signal is input to the base of the transistor 14 and the voltage V ₂ is applied to the gate 12G of the MOS-FET 12, the MOS-FET 12 becomes conductive.

ここで、抵抗１６の抵抗値Ｒ₁₆は、抵抗１７の抵抗値Ｒ₁₇よりも十分大きな値であることから、トランジスタ１３にオン信号を入力した場合にＭＯＳ−ＦＥＴ１２のゲート・ソース間に生じる電位Ｖ_GS1が、トランジスタ１４にオン信号を入力した場合にＭＯＳ−ＦＥＴ１２のゲート・ソース間に生じる電位Ｖ_GS2よりも十分小さく制御することができる。ＭＯＳ−ＦＥＴ１２は、ゲート・ソース間に生じる電位Ｖ_GSが小さくなる程、内部の抵抗値が大きくなり、ソース１２Ｓからドレイン１２Ｄへ流れる電流量が少なくなる特性を有するため、突入電流、即ち、電源安定部１１の入力側のコンデンサを充電させるための充電電流の電流量を抑制することができる。また、突入電流の電流量が抑制できることにより、定格電流が小さいＭＯＳ−ＦＥＴを用いることが可能となり、ＭＯＳ−ＦＥＴの小型化及びコスト削減を図ることができる。 Here, since the resistance value R ₁₆ of the resistor ₁₆ is sufficiently larger than the resistance value R ₁₇ of the resistor 17, the potential generated between the gate and the source of the MOS-FET 12 when an ON signal is input to the transistor 13. V _GS1 can be controlled to be sufficiently smaller than the potential V _GS2 generated between the gate and source of the MOS-FET 12 when an ON signal is input to the transistor 14. Since the MOS-FET 12 has a characteristic that the internal resistance increases as the potential V _GS generated between the gate and the source decreases, and the amount of current flowing from the source 12S to the drain 12D decreases. The amount of charging current for charging the capacitor on the input side of the stabilizing unit 11 can be suppressed. Further, since the amount of inrush current can be suppressed, a MOS-FET with a small rated current can be used, and the MOS-FET can be reduced in size and cost.

上述したように、電源部１０からの電源投入時に、トランジスタ１３のみにオン信号を入力することによって、電源安定部１１の入力側のコンデンサへの突入電流を抑制することができ、ＭＯＳ−ＦＥＴ１２の破損を回避することができる。また、コンデンサが十分充電された程度の時間が経過した後にトランジスタ１４にオン信号を入力させてＭＯＳ−ＦＥＴ１２をオンさせることにより、再度の突入電流の発生を防止することができる。なお、トランジスタ１３がオン信号を取得してからトランジスタ１４がオン信号を取得するまでの所定時間は、ＭＯＳ−ＦＥＴ１２をオンした場合（トランジスタ１４がオン信号を取得した場合）にＭＯＳ−ＦＥＴ１２の定格電流を超えない電流量の電流が、ＭＯＳ−ＦＥＴ１２に流れる程度に電源安定部１１の入力側のコンデンサが充電される時間であればよく、コンデンサの充電が十分に完了する時間でなくてもよい。 As described above, by inputting an ON signal only to the transistor 13 when power is supplied from the power supply unit 10, an inrush current to the capacitor on the input side of the power supply stabilization unit 11 can be suppressed. Damage can be avoided. In addition, after a period of time that the capacitor is sufficiently charged has elapsed, an ON signal is input to the transistor 14 to turn on the MOS-FET 12, thereby preventing the inrush current from occurring again. Note that the predetermined time from when the transistor 13 acquires the on signal to when the transistor 14 acquires the on signal is the rating of the MOS-FET 12 when the MOS-FET 12 is turned on (when the transistor 14 acquires the on signal). It is sufficient if the capacitor on the input side of the power stabilizing unit 11 is charged to such an extent that a current amount that does not exceed the current flows in the MOS-FET 12, and it may not be a time that the capacitor charging is sufficiently completed. .

従って、発生するおそれのある突入電流がＭＯＳ−ＦＥＴ１２の定格電流を超えないように適切にスイッチ回路１を構成することにより、ＭＯＳ−ＦＥＴ１２を初めとして他の電子部品の破損を防止することができる。なお、上述した実施の形態では、スイッチ（半導体スイッチ）としてＭＯＳ−トランジスタを用いているが、これに限られず、バイポーラトランジスタ、ダイオード等を用いることも可能である。 Therefore, by appropriately configuring the switch circuit 1 so that the inrush current that may occur does not exceed the rated current of the MOS-FET 12, it is possible to prevent damage to other electronic components including the MOS-FET 12. . In the embodiment described above, a MOS-transistor is used as a switch (semiconductor switch). However, the present invention is not limited to this, and a bipolar transistor, a diode, or the like can also be used.

本発明に係るスイッチ回路を示す回路図である。It is a circuit diagram which shows the switch circuit based on this invention. 従来のスイッチ回路を示す回路図である。It is a circuit diagram which shows the conventional switch circuit.

Explanation of symbols

１スイッチ回路
１０電源部（直流電源）
１１電源安定部（負荷部品）
１２ＭＯＳ−ＦＥＴ（半導体素子）
１３ＭＯＳ−トランジスタ（第１スイッチ）
１４ＭＯＳ−トランジスタ（第２スイッチ）
１６抵抗（第１抵抗）
１７抵抗（第２抵抗） 1 Switch circuit 10 Power supply (DC power supply)
11 Power supply stabilizer (load component)
12 MOS-FET (semiconductor element)
13 MOS-transistor (first switch)
14 MOS-transistor (second switch)
16 Resistance (first resistance)
17 Resistance (second resistance)

Claims

In a switch circuit having a semiconductor element for supplying power from a DC power source to a load component,
The semiconductor element has a characteristic that an internal resistance value changes according to an external signal,
A first input unit for inputting a first signal to the semiconductor element;
A second input unit for inputting a second signal to the semiconductor element after a predetermined time has elapsed from the input of the first signal by the first input unit;
The semiconductor element is configured such that the internal resistance value when the first signal is input is larger than the internal resistance value when the second signal is input. Switch circuit.

In a switch circuit in which a field effect transistor having a source and a drain connected to each of a DC power supply and a load component controls the amount of current from the DC power supply to the load component according to a voltage applied to a gate,
A first switch and a second switch for applying a voltage to the gate of the field effect transistor in response to an external control signal;
A first resistor having one end connected to the source and gate of the field effect transistor via a predetermined resistor and the other end connected to each of the first switch and the second switch, and the resistance of the first resistor A second resistor having a resistance value smaller than the value,
The switch circuit, wherein the second switch is configured to acquire a control signal from the outside after a predetermined time has elapsed since the first switch acquired the control signal from the outside.