JP2005260022A - 多段構成の混成集積回路装置 - Google Patents
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Abstract
【課題】 高密度実装が可能で、表面実装部品等の自然冷却が期待でき、温度ドリフト変動による素子特性の悪化を防止できる混成集積回路を提供する。
【解決手段】 第１印刷配線積層基板３にモールド２で充填された半導体素子１６を搭載した混成集積回路装置であって、第１印刷配線積層基板３に垂直な方向に良熱伝導率端子１を介して第２印刷配線積層基板４を接続しかつ第２印刷配線積層基板４の表面と裏面に表面実装部品３３ａを設けた。
【選択図】図１
【解決手段】 第１印刷配線積層基板３にモールド２で充填された半導体素子１６を搭載した混成集積回路装置であって、第１印刷配線積層基板３に垂直な方向に良熱伝導率端子１を介して第２印刷配線積層基板４を接続しかつ第２印刷配線積層基板４の表面と裏面に表面実装部品３３ａを設けた。
【選択図】図１
Description
本発明は、混成集積回路装置に関するもので、特にそこに実装される半導体素子の空冷冷却効果を高めた混成集積回路装置に関するものである。
従来の混成集積回路装置では、印刷配線積層基板（以下、単に基板という）は、基板に凹設した収容部（以下、キャビティという）に半導体素子を搭載し、そのキャビティ開口部をキャップにて閉塞して半導体素子を封止し、そのキャップ表面に回路配線層及び半導体素子を搭載していた（例えば、特許文献１参照）。そして、従来の混成集積回路装置では、キャビティとそのキャップ表面のスペースを利用して半導体を実装していた。
図３は従来の混成集積回路装置の縦断面図を示している。
図において、基板１０は、セラミック基板等を積層して構成される。各層には内部配線１１と各層を電気的に接続するビアホール１２が設けられている。基板１０中央には、階段状のキャビティ１３が形成され、収容部１３には、内部配線１１と接続する配線１４が設けられている。基板１０表面には、回路配線層１５が形成されている。前記キャビティ１３には半導体素子１６が半田１７を介して固着されている。該半導体素子１６はワイヤ１８にてキャビティ１３の配線１４と電気的に接続されている。基板１０裏面にはロウ材１９を介して端子２０が取着され、内部配線１１及びビアホール１２を介して基板１０表面に形成された回路配線層１５や半導体素子１６と電気的に接続されている。
セラミック等で形成されたキャップ３０は、シール材３１を介して、キャビティ１３開口を閉塞するように固定され、半導体素子１６を封止している。該キャップ３０は基板１０への落とし込み構造となっていてキャップ３０の表面と基板１０の表面とが面一となるようにあらかじめ基板１０、シール材３１、キャップ３０の厚みが設計されている。
キャップ３０の表面には、回路配線層３２が形成され、その上に表面実装部品３３ａ、３３ｂが半田３４によって実装されている。基板１０上の回路配線層１５とキャップ３０表面の回路配線層３２とは、両者を跨いで実装されている表面実装部品３３ａを介して電気的に接続されている。キャップ３０表面に表面実装部品３３ａ、３３ｂを設けるようにしたことで、基板１０表面に表面実装部品３３ａを実装する領域を狭くすることができる。その結果基板１０を小形化することができ、実装効率をあげることができる。
特開平７−７８９３５号公報
図３は従来の混成集積回路装置の縦断面図を示している。
図において、基板１０は、セラミック基板等を積層して構成される。各層には内部配線１１と各層を電気的に接続するビアホール１２が設けられている。基板１０中央には、階段状のキャビティ１３が形成され、収容部１３には、内部配線１１と接続する配線１４が設けられている。基板１０表面には、回路配線層１５が形成されている。前記キャビティ１３には半導体素子１６が半田１７を介して固着されている。該半導体素子１６はワイヤ１８にてキャビティ１３の配線１４と電気的に接続されている。基板１０裏面にはロウ材１９を介して端子２０が取着され、内部配線１１及びビアホール１２を介して基板１０表面に形成された回路配線層１５や半導体素子１６と電気的に接続されている。
セラミック等で形成されたキャップ３０は、シール材３１を介して、キャビティ１３開口を閉塞するように固定され、半導体素子１６を封止している。該キャップ３０は基板１０への落とし込み構造となっていてキャップ３０の表面と基板１０の表面とが面一となるようにあらかじめ基板１０、シール材３１、キャップ３０の厚みが設計されている。
キャップ３０の表面には、回路配線層３２が形成され、その上に表面実装部品３３ａ、３３ｂが半田３４によって実装されている。基板１０上の回路配線層１５とキャップ３０表面の回路配線層３２とは、両者を跨いで実装されている表面実装部品３３ａを介して電気的に接続されている。キャップ３０表面に表面実装部品３３ａ、３３ｂを設けるようにしたことで、基板１０表面に表面実装部品３３ａを実装する領域を狭くすることができる。その結果基板１０を小形化することができ、実装効率をあげることができる。
しかしながら、従来の混成集積回路装置では、キャビティ１３中の半導体素子１６がキャップ３０にて閉塞されるため、半導体素子１６の消費電流による発熱はキャビティ１３内に滞留した。例えば、印刷配線積層基板にガラス基材を使用した場合、熱伝導率は０．３［Ｗ／ｍ・ｋ］、セラミック基板を用いた場合は３〜２０［Ｗ／ｍ・ｋ］と熱伝導率が２００［Ｗ／ｍ・ｋ］を超える銀や銅に比べ放熱効果は非常に悪い。この結果、半導体素子１６の温度ドリフト成分が変動し素子特性に悪影響を与えた。
また、半導体素子１６を複数個実装するような場合、この現象はいっそう顕著になった。さらにキャビティ１３の形成工程を加えなければならず、製造法が複雑になるという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり、キャビティ１３を廃止して半導体素子１６に空冷冷却効果をもたせ、また、複雑な製造法をとらない混成集積回路装置を提供することを目的とする。
また、半導体素子１６を複数個実装するような場合、この現象はいっそう顕著になった。さらにキャビティ１３の形成工程を加えなければならず、製造法が複雑になるという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり、キャビティ１３を廃止して半導体素子１６に空冷冷却効果をもたせ、また、複雑な製造法をとらない混成集積回路装置を提供することを目的とする。
上記問題を解決するため、請求項１記載の多段構成の混成集積回路装置の発明は、第１印刷配線積層基板にモールド充填された半導体素子を搭載した混成集積回路装置であって、該第１印刷配線積層基板に垂直な方向に良熱伝導率の端子を介して第２印刷配線積層基板を接続しかつ該第２印刷配線積層基板の表面と裏面に表面実装部品を設けたことを特徴とする。
請求項２記載の発明は、請求項１記載の多段構成の混成集積回路装置において、前記第１印刷配線積層基板の表面にも実装部品を設けたことを特徴とする。
請求項３記載の発明は、請求項１または２記載の多段構成の混成集積回路装置において、前記第２印刷配線積層基板にモールド充填された半導体素子を搭載したことを特徴とする。
請求項４記載の発明は、請求項１〜３のいずれか１項記載の多段構成の混成集積回路装置において、前記良熱伝導率の端子の一部を前記半導体素子又は前記表面実装部品の表面に接触するように構成したことを特徴とする。
請求項５記載の発明は、請求項１〜４のいずれか１項記載の多段構成の混成集積回路装置において、前記良熱伝導率端子が銀又は銅でできていることを特徴とする。
請求項２記載の発明は、請求項１記載の多段構成の混成集積回路装置において、前記第１印刷配線積層基板の表面にも実装部品を設けたことを特徴とする。
請求項３記載の発明は、請求項１または２記載の多段構成の混成集積回路装置において、前記第２印刷配線積層基板にモールド充填された半導体素子を搭載したことを特徴とする。
請求項４記載の発明は、請求項１〜３のいずれか１項記載の多段構成の混成集積回路装置において、前記良熱伝導率の端子の一部を前記半導体素子又は前記表面実装部品の表面に接触するように構成したことを特徴とする。
請求項５記載の発明は、請求項１〜４のいずれか１項記載の多段構成の混成集積回路装置において、前記良熱伝導率端子が銀又は銅でできていることを特徴とする。
以上の構成により、第１印刷配線積層基板と第２印刷配線積層基板とを熱伝導率のよい銀や銅の端子で接続するため、キャビティを必要とせず高密度実装が可能となる。
また半導体素子や表面実装部品の自然冷却の効果が期待でき、温度ドリフト変動による素子特性の悪化を防止できる。
また半導体素子や表面実装部品の自然冷却の効果が期待でき、温度ドリフト変動による素子特性の悪化を防止できる。
以下、本発明に係る混成集積回路装置について図面に基づいて詳細に説明する。
図１は本発明の第１の実施例に係る混成集積回路装置の縦断面図を示している。
図において、第１の印刷配線積層基板３（以下、第１基板３という）と第２の印刷配線積層基板４（以下、第２基板４という）はセラミック基板等を積層して形成され、各層には内部配線１１と各層を電気的に接続するビアホール１２が設けられている。第１基板３には内部配線１１と接続する配線１４が設けられている。第１基板３には、半導体素子１６が半田１７を介して固着されている。半導体素子１６は、ワイヤ１８により配線１４と電気的に接続されている。また半導体素子１６とワイヤ１８と配線１４はモールド２にて充填を施されている。第１基板３の裏面には、ロウ材１９を介して端子２０が取着され、内部配線１１及びビアホール１２を介して第１基板３の表面に形成された配線１４やロウ材１９と電気的に接続されている。
第２基板４の表面と裏面には、表面実装部品３３ａが半田３４によって実装されている。第２基板４の裏面には、ロウ材１９を介して所定の端子１が接続され、内部配線１１及びビアホール１２を介して第２基板４の表面実装部品の３３ａに基板上の回路配線１５を介して電気的に接続されている。
また、熱伝導率の大きい導体の端子（以下、良熱伝導率端子という。）１により第１基板３と第２基板４は電気的に接続されている。
図において、第１の印刷配線積層基板３（以下、第１基板３という）と第２の印刷配線積層基板４（以下、第２基板４という）はセラミック基板等を積層して形成され、各層には内部配線１１と各層を電気的に接続するビアホール１２が設けられている。第１基板３には内部配線１１と接続する配線１４が設けられている。第１基板３には、半導体素子１６が半田１７を介して固着されている。半導体素子１６は、ワイヤ１８により配線１４と電気的に接続されている。また半導体素子１６とワイヤ１８と配線１４はモールド２にて充填を施されている。第１基板３の裏面には、ロウ材１９を介して端子２０が取着され、内部配線１１及びビアホール１２を介して第１基板３の表面に形成された配線１４やロウ材１９と電気的に接続されている。
第２基板４の表面と裏面には、表面実装部品３３ａが半田３４によって実装されている。第２基板４の裏面には、ロウ材１９を介して所定の端子１が接続され、内部配線１１及びビアホール１２を介して第２基板４の表面実装部品の３３ａに基板上の回路配線１５を介して電気的に接続されている。
また、熱伝導率の大きい導体の端子（以下、良熱伝導率端子という。）１により第１基板３と第２基板４は電気的に接続されている。
良熱伝導率端子１は、熱伝導率の大きい材質、例えば銀や銅の導体が被覆無しで用いられる。従って半導体素子１６や表面実装部品３３ａからの放熱は、端子１からの放熱効果で空冷冷却をほどこされ温度変動に対しての信頼性が向上する。
また、複雑なキャビティ１３を形成することなく高密度実装が可能となる。また、複雑なキャビティ１３を形成する工程を廃止することができるため、製造コストの低減が期待できる。
また、複雑なキャビティ１３を形成することなく高密度実装が可能となる。また、複雑なキャビティ１３を形成する工程を廃止することができるため、製造コストの低減が期待できる。
また、熱伝導率のよい端子１はビアホール１２に接続され、電気的接続をとるにとどまらず、物理的強度を増すためにビアホール１２に接続されずロウ材１９を介して第１基板３と第２基板４を接続してもかまわない。この場合、半導体素子１６や表面実装部品３３ａと該端子１と接触させ放熱効果の増大を図ることも可能である。
図２は本発明の第２の実施例に係る混成集積回路装置の縦断面図を示している。
図において、第１基板３と第２基板４の物理的強度を増すために設けられた良熱伝導率端子１ａは、ビアホール１２に接続されずロウ材１９を介してのみ第１基板３と第２基板４に接続されている。
良熱伝導率端子１ａは、第２基板４の裏面の表面実装部品３３ａの表面とモールド２の表面に接触して設置されている。
また、第１基板３表面に実装された半導体素子１６は表面実装部品３３ａに置き換えても同じ効果が得られ、第２基板４の表面実装部品３３ａを半導体素子１６に置き換えても同じ効果が得られる。
図において、第１基板３と第２基板４の物理的強度を増すために設けられた良熱伝導率端子１ａは、ビアホール１２に接続されずロウ材１９を介してのみ第１基板３と第２基板４に接続されている。
良熱伝導率端子１ａは、第２基板４の裏面の表面実装部品３３ａの表面とモールド２の表面に接触して設置されている。
また、第１基板３表面に実装された半導体素子１６は表面実装部品３３ａに置き換えても同じ効果が得られ、第２基板４の表面実装部品３３ａを半導体素子１６に置き換えても同じ効果が得られる。
このように本発明では、熱伝導率のよい端子を用いて基板と基板を接続し多段構成とするため、キャビティを必要とせず高密度実装を可能とし、半導体素子や表面実装部品を自然冷却する効果が期待できるため温度変動に対しての信頼性が向上する。またキャビティを形成する複雑な工程を省略できるという効果がある。
この実施例では第１基板と第２基板の２枚構成のＺ方向（すなわち、第１基板に垂直な方向）への多段構成であるが、Ｚ方向へ所定の枚数接続することも可能である。
１、１ａ 良熱伝導率端子
２ モールド
３ 第１印刷配線積層基板
４ 第２印刷配線積層基板
１１ 内部配線
１２ ビアホール
１３ 収容部
１４ 配線
１５ 基板上の回路配線
１６ 半導体素子
１７、３４ 半田
１８ ワイヤ
１９ ロウ材
２０ 端子
３０ キャップ
３１ シール材
３２ キャップ上の回路配線層
３３ａ、３３ｂ 表面実装部品
２ モールド
３ 第１印刷配線積層基板
４ 第２印刷配線積層基板
１１ 内部配線
１２ ビアホール
１３ 収容部
１４ 配線
１５ 基板上の回路配線
１６ 半導体素子
１７、３４ 半田
１８ ワイヤ
１９ ロウ材
２０ 端子
３０ キャップ
３１ シール材
３２ キャップ上の回路配線層
３３ａ、３３ｂ 表面実装部品
Claims (5)
- 第１印刷配線積層基板にモールド充填された半導体素子を搭載した混成集積回路装置であって、該第１印刷配線積層基板に垂直な方向に良熱伝導率端子を介して第２印刷配線積層基板を接続しかつ該第２印刷配線積層基板の表面と裏面に表面実装部品を設けたことを特徴とする多段構成の混成集積回路装置。
- 前記第１印刷配線積層基板の表面にも実装部品を設けたことを特徴とする請求項１記載の多段構成の混成集積回路装置。
- 前記第２印刷配線積層基板にモールド充填された半導体素子を搭載したことを特徴とする請求項１または２記載の多段構成の混成集積回路装置。
- 前記良熱伝導率端子の一部を前記半導体素子又は前記表面実装部品の表面に接触するように構成したことを特徴とする請求項１〜３のいずれか１項記載の多段構成の混成集積回路装置。
- 前記良熱伝導率端子が銀又は銅でできていることを特徴とする請求項１〜４のいずれか１項記載の多段構成の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004070250A JP2005260022A (ja) | 2004-03-12 | 2004-03-12 | 多段構成の混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004070250A JP2005260022A (ja) | 2004-03-12 | 2004-03-12 | 多段構成の混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
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| JP2005260022A true JP2005260022A (ja) | 2005-09-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004070250A Pending JP2005260022A (ja) | 2004-03-12 | 2004-03-12 | 多段構成の混成集積回路装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2005260022A (ja) |
-
2004
- 2004-03-12 JP JP2004070250A patent/JP2005260022A/ja active Pending
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