JP2005258611A

JP2005258611A - Data processor

Info

Publication number: JP2005258611A
Application number: JP2004066579A
Authority: JP
Inventors: Hiroyuki Hirakawa; 博之平川
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2005-09-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processor that establishes data transfer between a main board and an option board in a short processing time by simple configuration and control irrespective of the endian of the main board. <P>SOLUTION: In the data processor 1, when the main board 10 comprising a main data bus 14 having a bus width of 2<SP>N+1</SP>bytes, where N is an integer not less than 0, and the option board 20 comprising an option data bus 22 having a bus width of 2<SP>N</SP>bytes are connected, the main board 10 outputs an endian identification signal to the option board 20, and according to the endian identification signal, the option board 20 selects to which of the upper 2<SP>N</SP>bytes and lower 2<SP>N</SP>bytes of the main data bus 14 the option data bus 22 should establish data transfer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、データ処理装置に関し、詳しくは、メイン基板とオプション基板とが接続され、メイン基板のエンディアンに関わらずメイン基板とオプション基板との間でデータ転送が行われるデータ処理装置に関するものである。 The present invention relates to a data processing apparatus, and more particularly to a data processing apparatus in which a main board and an option board are connected and data transfer is performed between the main board and the option board regardless of the endian of the main board. .

メモリには１バイト毎に昇順のアドレスが付けられており、２バイト以上のバイト幅を有するデータをメモリに格納するとき、データを１バイト毎に分割してメモリ上の各アドレスに格納する必要がある。このとき、データをメモリに格納する方式はエンディアン（バイトオーダ）と呼ばれ、最上位のバイトから順番にアドレスの昇順にデータをメモリに格納する方式をビッグエンディアンといい、最下位のバイトから順番にアドレスの昇順にデータをメモリに格納する方式をリトルエンディアンという。 An ascending address is assigned to each byte in the memory, and when storing data having a byte width of 2 bytes or more in the memory, it is necessary to divide the data into 1 byte and store it at each address on the memory. There is. At this time, the method of storing data in the memory is called endian (byte order), and the method of storing data in the memory in ascending order of address from the most significant byte is called big endian. A method of storing data in memory in ascending order of addresses is called little endian.

基板がビッグエンディアンであれば、基板内の１バイトのバス幅を有するＩ／Ｏ（Input / Output）インターフェイスから同じ基板内の２バイトのバス幅を有するメモリにデータを格納するとき、図２（ａ）に示すように、ｎ番地をアドレスとして１６ビット（２バイト）の上位８ビット（１バイト）である上位バイトＤ１５〜Ｄ８に格納し、ｎ＋１番地をアドレスとする１６ビットの下位８ビットである下位バイトＤ７〜Ｄ０には格納しない。一方、基板がリトルエンディアンであれば、図２（ｂ）に示すように、ｎ番地をアドレスとして下位バイトに格納し、ｎ＋１番地をアドレスとする上位バイトには格納しない。このように、エンディアンの違いにより、上位バイトと下位バイトとの何れにデータを格納するかは異なるが、同じ基板内ではエンディアンは統一されており、共にｎ番地をアドレスとしてデータを格納することができる。そのため、ｎ＋１番地にはデータを格納しないため実際のデータに使用するアドレス空間に対してメモリに２倍のアドレス空間を必要とする欠点はあるが、エンディアンの違いに関わらずメモリにデータを格納およびメモリ内のデータにアクセスするためのソフトウェアは共通化することができ、システムが簡単なことにより、このようなアドレス空間を有する構成が多く用いられている。 If the board is big endian, when data is stored in a memory having a bus width of 2 bytes in the same board from an I / O (Input / Output) interface having a bus width of 1 byte in the board, FIG. As shown in a), the n-th address is stored in the upper bytes D15 to D8, which are the upper 8 bits (1 byte) of 16 bits (2 bytes), and the lower 8 bits of 16 bits with the address n + 1 as the address It is not stored in certain lower bytes D7 to D0. On the other hand, if the substrate is little endian, as shown in FIG. 2B, the address n is stored in the lower byte as an address and not stored in the upper byte with the address n + 1. In this way, depending on the endian, the data is stored in either the upper byte or the lower byte, but the endian is unified within the same board, and both can store data with address n as an address. it can. Therefore, since data is not stored at address n + 1, there is a drawback that the memory requires twice as much address space as the address space used for actual data, but the data is stored in the memory regardless of the endian difference. Software for accessing the data in the memory can be shared, and a configuration having such an address space is often used because the system is simple.

しかしながら、バス幅の異なるデータバスを有するメイン基板とオプション基板とを接続した場合、基板のエンディアンに適合させて他の基板からデータを格納およびデータにアクセスできないという問題がある。例えば、オプション基板の１バイトのバス幅を有するＩ／Ｏインターフェイスから、メイン基板のＣＰＵ（Central Processing Unit）を介さずメイン基板の２バイト幅を有するメモリにデータを格納もしくはメモリ内のデータにアクセスするとき、ＤＭＡ（Direct Memory Access）コントローラ等はメイン基板のエンディアンを識別することができず、メイン基板のメモリの上位バイトまたは下位バイトの何れにデータを格納、もしくはメモリの上位バイトまたは下位バイトの何れのデータにアクセスすべきか判断することができない。 However, when a main board having a data bus having a different bus width and an option board are connected, there is a problem that data cannot be stored and accessed from other boards in conformity with the endian of the board. For example, from an I / O interface having a 1-byte bus width on the option board, data is stored in or accessed in a memory having a 2-byte width on the main board without going through the CPU (Central Processing Unit) on the main board When this is done, the DMA (Direct Memory Access) controller or the like cannot identify the endian of the main board, and stores data in either the upper byte or the lower byte of the memory of the main board, or the upper byte or the lower byte of the memory. It is not possible to determine which data should be accessed.

このことを考慮して、従来、メイン基板とオプション基板とを接続しデータ転送を行う際には、エンディアンの識別とこれに基づくデータの転送とをソフトウェアを用いて行うデータ処理装置がある。また、特許文献１には、バス幅の異なるデータバスを有するＣＰＵ同士を接続するために、大きいバス幅のデータバスを有するＣＰＵから出力されるアドレスに基づいて制御信号を出力する制御回路を備え、小さいバス幅のデータバスを有するＣＰＵのデータバスに接続される各１バイトのバス幅のデータバスと、大きいバス幅のデータバスを有するＣＰＵのデータバスとの接続状態を制御信号に基づいて制御するデータバスサイズ変換回路が開示されている。また、特許文献２には、ＣＰＵと該ＣＰＵのデータバスのバス幅より小さいバス幅のデータバスを有するデバイスとを接続するために、ＣＰＵから出力されるアドレス信号に基づいて、ＣＰＵの複数のポートに接続されたデータバスを切替えてデバイスのデータバスに接続させるバス切替器が開示されている。
特開平１０−２１２０７号公報特開平６−４４６３号公報 Considering this, conventionally, when data transfer is performed by connecting a main board and an option board, there is a data processing apparatus that performs endian identification and data transfer based on the endian using software. Further, Patent Document 1 includes a control circuit that outputs a control signal based on an address output from a CPU having a data bus having a large bus width in order to connect CPUs having data buses having different bus widths. Based on the control signal, the connection state between each 1-byte bus width data bus connected to the data bus of the CPU having a data bus with a small bus width and the data bus of the CPU having a data bus with a large bus width A data bus size conversion circuit to be controlled is disclosed. Further, in Patent Document 2, in order to connect a CPU and a device having a data bus with a bus width smaller than the data bus width of the CPU, a plurality of CPUs are connected based on an address signal output from the CPU. A bus switch for switching a data bus connected to a port to connect to a data bus of a device is disclosed.
Japanese Patent Laid-Open No. 10-21207 JP-A-6-4463

しかしながら、上記エンディアンの識別とこれに基づくデータの転送とをソフトウェアを用いて行うデータ処理装置においては、データ転送前にアドレスをソフトウェア上にて変更するなどの前処理を行なう時間を必要とするため、合計としてデータ転送に時間がかかるという問題があった。 However, in a data processing apparatus that uses software to perform endian identification and data transfer based on the endian, it requires time to perform preprocessing such as changing the address on the software before data transfer. As a total, there was a problem that it took time to transfer data.

また、特許文献１に開示されているデータバスサイズ変換回路においては、データバスの接続状態を制御するためにアドレスバスや制御回路による制御を必要とするので、メイン基板とオプション基板との間でデータ転送が行われるデータ処理装置の構成や制御が複雑になるという問題があった。 In addition, in the data bus size conversion circuit disclosed in Patent Document 1, since control by an address bus or a control circuit is required to control the connection state of the data bus, between the main board and the option board. There has been a problem that the configuration and control of a data processing apparatus to which data transfer is performed become complicated.

また、特許文献２に開示されているバス切替器においては、データバスを切替えるためにアドレスバスやＣＰＵによる制御を必要とするので、メイン基板とオプション基板との間でデータ転送が行われるデータ処理装置の構成や制御が複雑になるという問題があった。 Further, in the bus switch disclosed in Patent Document 2, since data bus switching requires control by an address bus or CPU, data processing in which data transfer is performed between the main board and the option board There is a problem that the configuration and control of the apparatus become complicated.

本発明は、かかる問題を解決すべくなされたものであり、メイン基板のエンディアンに関わらず、メイン基板とオプション基板との間にて、簡易な構成と制御により短い処理時間でデータ転送が行われるデータ処理装置を提供することを目的とする。 The present invention has been made to solve such a problem, and data transfer is performed in a short processing time between the main board and the option board by a simple configuration and control regardless of the endian of the main board. An object is to provide a data processing apparatus.

当該目的を達成するために、請求項１に記載のデータ処理装置は、Ｎを０以上の整数とし、２^Ｎ＋１バイトのバス幅を有するメインデータバスを備えたメイン基板と２^Ｎバイトのバス幅を有するオプションデータバスを備えたオプション基板とが接続された場合に、前記メイン基板は、前記オプション基板にエンディアン識別信号を出力し、前記オプション基板は、前記エンディアン識別信号に基づいて、前記メインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れと前記オプションデータバスとの間にてデータ転送が行われるかを選択することを特徴としている。 In order to achieve the object, a data processing device according to claim 1, wherein N is an integer greater than or equal to 0, a main board including a main data bus having a bus width of 2 ^{N + 1} bytes, and a bus width of 2 ^N bytes The main board outputs an endian identification signal to the option board, and the option board outputs the main data based on the endian identification signal. It is characterized in that it is selected whether data is transferred between the upper 2 ^N byte side or the lower 2 ^N byte side of the bus and the optional data bus.

請求項２に記載のデータ処理装置は、請求項１に記載のデータ処理装置において、前記メイン基板にはピンが、前記オプション基板にはピン嵌合部が設けられており、前記メイン基板は、前記ピンが前記ピン嵌合部に嵌合されることにより前記オプション基板と接続された場合に、前記ピンから前記ピン嵌合部に前記エンディアン識別信号を出力することを特徴としている。 The data processing device according to claim 2 is the data processing device according to claim 1, wherein the main board is provided with a pin, and the option board is provided with a pin fitting portion. When the pin is connected to the option board by being fitted to the pin fitting part, the endian identification signal is output from the pin to the pin fitting part.

請求項３に記載のデータ処理装置は、請求項１または２に記載のデータ処理装置において、前記メイン基板は、前記エンディアン識別信号として、前記メイン基板がビッグエンディアンの場合には「１」を、前記メイン基板がリトルエンディアンの場合には「０」を出力し、前記オプション基板は、前記メインデータバスの上位２^Ｎバイト側と前記オプションデータバスとの間にてデータ転送を行う上位バスに設けられた第１スリーステートバッファと、前記メインデータバスの下位２^Ｎバイト側と前記オプションデータバスとの間にてデータ転送を行う下位バスに設けられた第２スリーステートバッファと、前記エンディアン識別信号を反転させた信号を出力する反転回路と、を備え、前記第１スリーステートバッファに前記エンディアン識別信号が入力され、前記第２スリーステートバッファに前記反転信号が入力されることを特徴としている。 The data processing device according to claim 3 is the data processing device according to claim 1 or 2, wherein the main board sets the endian identification signal as "1" when the main board is big endian. When the main board is little endian, “0” is output, and the option board is provided on the upper bus that transfers data between the upper 2 ^N bytes of the main data bus and the option data bus. A first three-state buffer, a second three-state buffer provided in a lower bus that transfers data between the lower 2 ^N bytes of the main data bus and the optional data bus, and the endian identification signal. An inverting circuit that outputs a signal obtained by inverting the signal, and the endia is stored in the first three-state buffer. Identification signal is input, and wherein said that the inverted signal is input to the second three-state buffer.

請求項４に記載のデータ処理装置は、請求項１から３の何れか１項に記載のデータ処理装置において、前記メイン基板は、前記メインデータバスを介して転送されるデータを格納するメモリを備え、前記メイン基板がビッグエンディアンの場合に前記メインデータバスの上位２^Ｎバイト側を介して転送されるデータと、前記メイン基板がリトルエンディアンの場合に前記メインデータバスの下位２^Ｎバイト側を介して転送されるデータと、が前記メモリの同じアドレス空間に格納されることを特徴としている。 The data processing device according to claim 4 is the data processing device according to any one of claims 1 to 3, wherein the main board includes a memory for storing data transferred via the main data bus. Data transferred via the upper 2 ^N bytes of the main data bus when the main board is big endian, and the lower 2 ^N bytes of the main data bus when the main board is little endian And the data transferred through the memory are stored in the same address space of the memory.

請求項１に記載のデータ処理装置によれば、オプション基板は、エンディアン識別信号に基づいて、メインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れとオプションデータバスとの間にてデータ転送が行われるかを選択するので、メイン基板のエンディアンの識別に基づくソフトウェア上の前処理がデータ転送に必要ないため、上記エンディアンの識別とこれに基づくデータ転送の前処理をソフトウェアを用いて行う従来のデータ処理装置に比べて、データ処理時間を短縮することができる。また、メイン基板は、オプション基板が接続された場合に、オプション基板にエンディアン識別信号を出力するので、確実にメイン基板のエンディアンに基づいてメインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れとオプションデータバスとの間にてデータ転送が行われるかを選択することができる。また、データ転送にアドレスデータ等を用いないため、データ処理装置はアドレスバスやＣＰＵなどによる制御等を必要とせず、簡易な構成と制御によりデータ転送を行うことができる。 According to the data processing device of claim 1, the option board is connected between the upper 2 ^N byte side and the lower 2 ^N byte side of the main data bus and the option data bus based on the endian identification signal. Therefore, software preprocessing based on the endian identification of the main board is not required for data transfer. Therefore, the software uses the endian identification and data transfer preprocessing based on this. The data processing time can be shortened as compared with the conventional data processing apparatus. The main board outputs an endian identification signal to the option board when the option board is connected. Therefore, the upper 2 ^N byte side and the lower 2 ^N byte side of the main data bus are surely based on the endian of the main board. It is possible to select which of the data transfer is performed between the option data bus and the option data bus. In addition, since no address data or the like is used for data transfer, the data processing apparatus does not require control by an address bus or CPU, and can perform data transfer with a simple configuration and control.

請求項２に記載のデータ処理装置によれば、メイン基板は、ピンがピン嵌合部に嵌合されることによりオプション基板と接続された場合に、エンディアン識別信号を出力するので、エンディアン識別信号を簡単に出力させることができる。 According to the data processing device of claim 2, the main board outputs an endian identification signal when the pin is connected to the option board by fitting the pin into the pin fitting portion. Can be output easily.

請求項３に記載のデータ処理装置によれば、オプション基板は、エンディアン識別信号に基づいて、メインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れとオプションデータバスとの間にてデータ転送が行われるかを選択する機能を簡易な構成によって実現することができる。 According to the data processing device of claim 3, the option board is located between the upper 2 ^N byte side and the lower 2 ^N byte side of the main data bus and the option data bus based on the endian identification signal. Thus, a function for selecting whether data transfer is performed can be realized with a simple configuration.

請求項４に記載のデータ処理装置によれば、メイン基板のエンディアンに関わらず、メモリの同じアドレス空間にオプションデータバスから転送されるデータが格納される。これにより、メモリに格納された前記データにアクセスするためのソフトウェアを、メイン基板のエンディアンに関わらず共通化することが可能となる。 According to the data processing device of the fourth aspect, data transferred from the option data bus is stored in the same address space of the memory regardless of the endian of the main board. This makes it possible to share software for accessing the data stored in the memory regardless of the endian of the main board.

本発明に係るデータ処理装置は、Ｎを０以上の整数とし、２^Ｎ＋１バイトのバス幅を有するメインデータバスを備えたメイン基板と２^Ｎバイトのバス幅を有するオプションデータバスを備えたオプション基板とが接続され、メインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れか一方とオプションデータバスとの間にてデータ転送が行われるものである。以下、Ｎが０である場合における、本発明の実施の形態に係るデータ処理装置について図面に基づき説明する。このデータ処理装置１は、図１に示すように、メイン基板１０とオプション基板２０とが接続され、その間にてデータ転送が行われるものである。メイン基板１０は、ＣＰＵ（Central Processing Unit）１１、１（＝２^０）バイトのバス幅を有するＩ／Ｏ（Input / Output）デバイス（不図示）用のＩ／Ｏインターフェイス１２、２（＝２^１）バイトのバス幅を有するメモリ１３と、少なくともこれらがデータ転送可能に接続される２（＝２^１）バイトのバス幅を有するメインデータバス１４と、ピン１５と、を備えている。オプション基板２０は、１（＝２^０）バイトのバス幅を有するＩ／Ｏインターフェイス２１と、少なくともこれがデータ転送可能に接続される１（＝２^０）バイトのバス幅を有するオプションデータバス２２と、２（＝２^１）バイトのバス幅を有するオプションバス２３と、オプションバス２３の上位１（＝２^０）バイト側のデータ転送を行うための上位バス２４と、オプションバス２３の下位１（＝２^０）バイト側のデータ転送を行うための下位バス２５と、上位バス２４と下位バス２５との何れをオプションデータバス２２に接続するかを選択するセレクタ２６と、ピン１５に対応したピン嵌合部２７と、ピン嵌合部２７とセレクタ２６とを接続する信号線２８と、を備えている。 The data processing apparatus according to the present invention is an option board having a main board having a main data bus having a bus width of 2 ^{N + 1} bytes, and an option data bus having a bus width of 2 ^N bytes, where N is an integer greater than or equal to 0 Are connected, and data transfer is performed between either the upper 2 ^N byte side or the lower 2 ^N byte side of the main data bus and the option data bus. Hereinafter, a data processing apparatus according to an embodiment of the present invention when N is 0 will be described with reference to the drawings. As shown in FIG. 1, the data processing apparatus 1 is configured such that a main board 10 and an option board 20 are connected and data transfer is performed therebetween. The main board 10 includes I / O interfaces 12 and 2 (= 2) for I / O (Input / Output) devices (not shown) having a CPU (Central Processing Unit) 11 and a bus width of ¹ (= 2 ⁰ ) bytes. ¹ ) A memory 13 having a byte bus width, a main data bus 14 having a bus width of 2 (= 2 ¹ ) bytes to which at least these are connected so as to be able to transfer data, and a pin 15 are provided. Option board 20 includes a 1 (= ^{2 0)} I / O interface 21 having the byte bus width, an optional data bus 22 with 1 (= ^{2 0)} byte bus width at least this is connected to available data An option bus 23 having a bus width of 2 (= 2 ¹ ) bytes, an upper bus 24 for transferring data on the upper 1 (= 2 ⁰ ) byte side of the option bus 23, and a lower 1 ( = 2 ⁰ ) A lower bus 25 for transferring data on the byte side, a selector 26 for selecting which of the upper bus 24 and the lower bus 25 is connected to the option data bus 22, and a pin corresponding to the pin 15 A fitting part 27 and a signal line 28 for connecting the pin fitting part 27 and the selector 26 are provided.

さらに、メイン基板１０は、ピン１５がピン嵌合部２７に嵌合されることによりオプション基板２０と接続された場合に、ピン１５からピン嵌合部２７に、オプション基板２０がメイン基板１０のエンディアンを識別するためのエンディアン識別信号を出力する。エンディアンは、ビッグエンディアンとリトルエンディアンとの２方式があり、エンディアン識別信号は、メイン基板１０がビッグエンディアンの場合には「１」（Ｈ：高）が出力され、メイン基板１０がリトルエンディアンの場合には「０」（Ｌ：低）が出力される。 Furthermore, when the main board 10 is connected to the option board 20 by fitting the pin 15 to the pin fitting part 27, the option board 20 is connected to the pin fitting part 27 from the pin 15. An endian identification signal for identifying the endian is output. There are two types of endian, big endian and little endian. When the main board 10 is big endian, “1” (H: high) is output as the endian identification signal, and when the main board 10 is little endian. "0" (L: low) is output in

メイン基板１０は、データ処理装置１が各種機能を果たすために使用する基本的な回路を備える基板である。ＣＰＵ１１は、メインデータバス１４を介してデータ処理装置１全体の各構成部の動作制御を行う。メイン基板１０のエンディアンは、ＣＰＵのエンディアンにより定まる。Ｉ／Ｏインターフェイス１２は、各種入出力デバイス（不図示）とメモリ１３との間にてデータを転送するためのものである。メモリ１３は、データ処理装置１の動作の実行に伴って取得される各種データを記憶する書き込みおよび読み出しが可能なメモリであり、メインデータバス１４を介して転送されるデータを格納する。メインデータバス１４は、２バイトのバス幅を有し、メイン基板１０内のＣＰＵ１１や各構成部およびオプション基板２０の各構成部との間でデータを送受信するためのデータバスであり、メイン基板１０内のシステムバスとしての役割も果たす。ピン１５は、導電性を有する単独のピンや多ピンからなるコネクタのプラグ内のピン等である。 The main board 10 is a board provided with basic circuits used for the data processing apparatus 1 to perform various functions. The CPU 11 controls the operation of each component of the entire data processing apparatus 1 via the main data bus 14. The endian of the main board 10 is determined by the endian of the CPU. The I / O interface 12 is for transferring data between various input / output devices (not shown) and the memory 13. The memory 13 is a readable / writable memory that stores various data acquired in accordance with the execution of the operation of the data processing device 1, and stores data transferred via the main data bus 14. The main data bus 14 has a bus width of 2 bytes and is a data bus for transmitting / receiving data to / from the CPU 11 in the main board 10 and each component of the option board 20 and the main board. It also serves as a system bus within the system. The pin 15 is a single pin having conductivity, a pin in a plug of a connector composed of multiple pins, or the like.

オプション基板２０は、データ処理装置１の機能を拡張するために使用する回路を備える基板である。Ｉ／Ｏインターフェイス２１は、オプションとしての入出力デバイス３０とメモリ１３との間にてＩ／Ｏインターフェイス３１を介してデータを転送するためのものである。オプションデータバス２２は、１バイトのバス幅を有し、Ｉ／Ｏインターフェイス２１やオプション基板２０内の１バイトのバス幅を有する各構成部（不図示）との間でデータを送受信するためのデータバスである。オプションバス２３は、２バイト幅のバス幅を有し、オプション基板２０内のＩ／Ｏインターフェイス２１や各構成部とメイン基板１０内のメインデータバス１４に接続された各構成部との間でデータを送受信するためのデータバスである。上位バス２４は、１バイトのバス幅を有し、図２（ａ）および図２（ｂ）を参照して、オプションバス２３の２バイト（＝１６ビット）の上位１バイト側のＤ１５〜Ｄ８（以下、上位バイトと記す。）を転送するデータバスである。下位バス２５は、１バイト幅のバス幅を有し、オプションバス２３の２バイトの下位１バイト側のＤ７〜Ｄ０（以下、下位バイトと記す。）を転送するデータバスである。ピン嵌合部２７は、ピン１５が嵌合するようにピン１５に対応してオプション基板２０に設けられており、導電性を有する単独の嵌合孔やコネクタのレセプタ内の孔等である。信号線２８は、ピン嵌合部２７とセレクタ２６とを接続し、エンディアン識別信号を伝達する。メイン基板内１０の信号出力部（不図示）から出力されたエンディアン識別信号が、ピン１５をピン嵌合部２７に嵌合することにより、これらの接触部分を通じてオプション基板１０のセレクタ２６に信号線２８を介して入力される。ピン１５がピン嵌合部２７に嵌合されている間、常時メイン基板１０のエンディアンに応じた固有の値がエンディアン識別信号としてピン嵌合部２７に出力される。セレクタ２６は、信号線２８から入力されたエンディアン識別信号に基づいて、上位バス２４と下位バス２５との何れをオプションデータバス２２に接続するかを選択する。セレクタ２６は、入力されたエンディアン識別信号が、メイン基板１０がビッグエンディアンである旨を示す「１」である場合には上位バス２４を、メイン基板１０がリトルエンディアンである旨を示す「０」である場合には下位バス２５を、オプションデータバス２２に接続する。 The option board 20 is a board that includes a circuit that is used to expand the functions of the data processing apparatus 1. The I / O interface 21 is for transferring data between the optional input / output device 30 and the memory 13 via the I / O interface 31. The option data bus 22 has a 1-byte bus width, and is used to transmit / receive data to / from each component (not shown) having a 1-byte bus width in the I / O interface 21 and the option board 20. Data bus. The option bus 23 has a bus width of 2 bytes, and is between the I / O interface 21 and each component in the option board 20 and each component connected to the main data bus 14 in the main board 10. A data bus for transmitting and receiving data. The upper bus 24 has a bus width of 1 byte, and referring to FIGS. 2A and 2B, D15 to D8 on the upper 1 byte side of 2 bytes (= 16 bits) of the option bus 23 (Hereinafter referred to as the upper byte). The lower bus 25 is a data bus having a bus width of 1 byte and transferring D7 to D0 (hereinafter referred to as lower bytes) on the lower 1 byte side of the 2 bytes of the option bus 23. The pin fitting portion 27 is provided in the option board 20 corresponding to the pin 15 so that the pin 15 is fitted, and is a single fitting hole having conductivity, a hole in the connector receptor, or the like. The signal line 28 connects the pin fitting portion 27 and the selector 26 and transmits an endian identification signal. An endian identification signal output from a signal output unit (not shown) in the main board 10 is connected to the selector 26 of the option board 10 through these contact parts by fitting the pin 15 into the pin fitting part 27. 28 is input. While the pin 15 is fitted to the pin fitting portion 27, a unique value corresponding to the endian of the main board 10 is always output to the pin fitting portion 27 as an endian identification signal. The selector 26 selects which of the upper bus 24 and the lower bus 25 is connected to the option data bus 22 based on the endian identification signal input from the signal line 28. When the input endian identification signal is “1” indicating that the main board 10 is big endian, the selector 26 indicates the upper bus 24 and “0” indicates that the main board 10 is little endian. In this case, the lower bus 25 is connected to the option data bus 22.

セレクタ２６は、図３に示すように、上位バス２４に設けられた双方向に入出力が可能な第１スリーステートバッファ４１と、下位バス２５に設けられた双方向に入出力が可能な第２スリーステートバッファ４２と、エンディアン識別信号を反転させた反転信号を出力する反転回路４３と、を備えている。第１スリーステートバッファ４１にエンディアン識別信号を入力し、下位バス２５に設けた第２スリーステートバッファ４２に反転信号を入力する。 As shown in FIG. 3, the selector 26 includes a first three-state buffer 41 provided in the upper bus 24 capable of bidirectional input / output and a first three-state buffer provided in the lower bus 25 capable of bidirectional input / output. A two-state buffer 42 and an inverting circuit 43 that outputs an inverted signal obtained by inverting the endian identification signal. An endian identification signal is input to the first three-state buffer 41, and an inverted signal is input to the second three-state buffer 42 provided in the lower bus 25.

次に、このように構成されたデータ処理装置１において、メイン基板１０のメモリ１３とオプション基板２０のＩ／Ｏインターフェイス２１との間でのデータ転送を行なう場合の動作について説明する。メイン基板１０がビッグエンディアンである場合、その旨を示すエンディアン識別信号「１」がピン１５からピン嵌合部２７に常時出力される。このエンディアン識別信号「１」が信号線２８を介してセレクタ２６の第１スリーステートバッファ４１に入力され、上位バス２４は接続された状態となる。他方、第２スリーステートバッファ４２に反転信号「０」が入力され、第２スリーステートバッファ４２からの出力はハイインピーダンス状態になるので、下位バス２５の接続は切り離された状態となる。これにより、オプションバス２３の上位バイトをデータ転送する上位バス２４がオプションデータバス２２に接続された状態となる。オプション基板２０のＩ／Ｏインターフェイス２１から転送されるデータは、オプションデータバス２２、上位バス２４及びメインデータバス１４の上位バイト側を介して、図２（ａ）に示すように、メイン基板１０のメモリ１３の上位バイトにｎ番地をアドレスとして格納される。 Next, in the data processing apparatus 1 configured as described above, an operation when data transfer is performed between the memory 13 of the main board 10 and the I / O interface 21 of the option board 20 will be described. When the main board 10 is big endian, an endian identification signal “1” indicating that fact is always output from the pin 15 to the pin fitting portion 27. The endian identification signal “1” is input to the first three-state buffer 41 of the selector 26 via the signal line 28, and the upper bus 24 is connected. On the other hand, since the inverted signal “0” is input to the second three-state buffer 42 and the output from the second three-state buffer 42 is in a high impedance state, the connection of the lower-level bus 25 is disconnected. As a result, the upper bus 24 for transferring the upper bytes of the option bus 23 is connected to the option data bus 22. The data transferred from the I / O interface 21 of the option board 20 passes through the option data bus 22, the upper bus 24, and the upper byte side of the main data bus 14 as shown in FIG. The address n is stored in the upper byte of the memory 13 as an address.

一方、メイン基板１０がリトルエンディアンである場合、その旨を示すエンディアン識別信号「０」がピン１５からピン嵌合部２７に常時出力される。このエンディアン識別信号「０」が信号線２８を介してセレクタ２６の第１スリーステートバッファ４１に入力され、第１スリーステートバッファ４１からの出力はハイインピーダンス状態になるので、上位バス２４の接続は切り離された状態となる。他方、第２スリーステートバッファ４２に反転信号「１」が入力され、下位バス２５は接続された状態となる。これにより、オプションバス２３の下位バイトをデータ転送する下位バス２５がオプションデータバス２２に接続された状態となる。オプション基板２０のＩ／Ｏインターフェイス２１から転送されるデータは、オプションデータバス２２、下位バス２５及びメインデータバス１４の下位バイト側を介して、図２（ｂ）に示すように、メイン基板１０のメモリ１３の下位バイトにｎ番地をアドレスとして格納される。 On the other hand, when the main board 10 is little endian, an endian identification signal “0” indicating that is always output from the pin 15 to the pin fitting portion 27. The endian identification signal “0” is input to the first three-state buffer 41 of the selector 26 via the signal line 28, and the output from the first three-state buffer 41 is in a high impedance state. It is in a disconnected state. On the other hand, the inverted signal “1” is input to the second three-state buffer 42, and the lower-level bus 25 is connected. As a result, the lower bus 25 for transferring the lower byte of the option bus 23 is connected to the option data bus 22. Data transferred from the I / O interface 21 of the option board 20 passes through the option data bus 22, the lower bus 25, and the lower byte side of the main data bus 14, as shown in FIG. The address n is stored in the lower byte of the memory 13 as an address.

メイン基板１０がビッグエンディアンであるかリトルエンディアンであるかに関わらず、オプション基板２０のＩ／Ｏインターフェイス２１から転送されメモリ１３に格納されたデータに、ＣＰＵ１１は同じｎ番地をアドレスとしてアクセスすることができる。これにより、ＣＰＵ１１が前記データにアクセスする際の動作制御を行なうためのソフトウェアを共通化することができる。しかしながら、前記データはｎ＋１番地をアドレスとしてメモリ１３に格納されないので、メモリ１３は前記データのデータ量の２倍に相当するアドレス空間を必要とする。 Regardless of whether the main board 10 is big endian or little endian, the CPU 11 accesses the data transferred from the I / O interface 21 of the option board 20 and stored in the memory 13 by using the same n address as an address. Can do. As a result, software for performing operation control when the CPU 11 accesses the data can be shared. However, since the data is not stored in the memory 13 with the address n + 1 as an address, the memory 13 requires an address space corresponding to twice the data amount of the data.

なお、本実施の形態で示したデータ処理装置１においては、ピン１５をメイン基板１０に設け、ピン嵌合部２７をオプション基板２０に設けているが、これに代えて、ピンをオプション基板に設け、ピン嵌合部をメイン基板に設けてもよい。この場合には、メイン基板は、ピンがピン嵌合部に嵌合されることによりオプション基板と接続された場合に、ピン嵌合部からピンにエンディアン識別信号を出力する。さらに、メイン基板１０のエンディアンにより導電性のピン１５の有無を使い分けることにより、エンディアン識別信号を「１」（入力有）と「０」（入力無）との２値からなるものとしてもよい。例えば、導電性のピン１５が有る場合にのみ、前記信号出力部から出力されるエンディアン識別信号が嵌合部２７に出力され、非導電性のピンが有る場合やピンが無い場合等には、エンディアン識別信号がピン嵌合部２７に出力されないものであってもよい。また、ピン１５がピン嵌合部２７に嵌合することによって、オプション基板２０内のエンディアン識別信号を伝達する回路（不図示）のスイッチ（不図示）がＯＮされることにより、エンディアン識別信号がセレクタに出力されるものであってもよい。 In the data processing apparatus 1 shown in the present embodiment, the pins 15 are provided on the main board 10 and the pin fitting portions 27 are provided on the option board 20. Instead, the pins are provided on the option board. The pin fitting portion may be provided on the main board. In this case, the main board outputs an endian identification signal from the pin fitting part to the pin when it is connected to the option board by fitting the pin into the pin fitting part. Furthermore, the endian identification signal may be made up of two values of “1” (with input) and “0” (without input) by properly using the presence or absence of the conductive pin 15 depending on the endian of the main board 10. For example, the endian identification signal output from the signal output unit is output to the fitting unit 27 only when the conductive pin 15 is present, and when there is a non-conductive pin or no pin, An endian identification signal may not be output to the pin fitting portion 27. Further, when the pin 15 is fitted into the pin fitting portion 27, a switch (not shown) of a circuit (not shown) for transmitting the endian identification signal in the option board 20 is turned on, whereby the endian identification signal is changed. It may be output to the selector.

また、本実施の形態で示したデータ処理装置１においては、２^１バイトのバス幅を有するメインデータバス１４を備えたメイン基板１０と２^０バイトのバス幅を有するオプションデータバス２２とが接続され、メインデータバス１４の上位２^０バイト側と下位２^０バイト側との何れか一方とオプションデータバス２２との間にてデータ転送が行われるが、これに限定されるものではない。Ｎを１以上の整数とし、２^Ｎ＋１バイトのバス幅を有するメインデータバスを備えたメイン基板と２^Ｎバイトのバス幅を有するオプションデータバスが接続され、メインデータバスの上位２^Ｎバイト側と下位２^Ｎバイト側との何れか一方とオプションデータバスとの間にてデータ転送が行われるものであってもよい。ただし、この場合には、上位バスおよび下位バスのバス幅は２^Ｎバイトであるので、さらにこれら各バスを転送されるデータをエンディアン識別信号に基づいてバイト毎に昇順または降順に並び換える。 In the data processing apparatus 1 shown in this embodiment, it is connected to the optional data bus 22 with a main board 10 and 2 ^0-byte bus width having a main data bus 14 having two ^1-byte bus width is, the data transfer is performed at between one and optional data bus 22 of the upper 2 ⁰ byte side and lower 2 ⁰ byte side of the main data bus 14, but is not limited thereto. A main board having a main data bus having a bus width of 2 ^{N + 1} bytes, where ^N is an integer of 1 or more, and an option data bus having a bus width of 2 ^N bytes are connected, and the upper 2 ^N bytes of the main data bus Data transfer may be performed between any one of the lower 2 ^N bytes and the option data bus. In this case, however, the bus widths of the upper and lower buses are 2 ^N bytes, and the data transferred through these buses are further rearranged in ascending or descending order for each byte based on the endian identification signal.

本発明に係るデータ処理装置は、メイン基板とオプション基板とが接続され、メイン基板のエンディアンに関わらずメイン基板とオプション基板との間でデータ転送を行うことが必要な機器等にて利用することができる。 The data processing apparatus according to the present invention is used in a device or the like in which a main board and an option board are connected and data transfer is required between the main board and the option board regardless of the endian of the main board. Can do.

本発明の実施の形態に係るデータ処理装置１の構成図である。It is a lineblock diagram of data processor 1 concerning an embodiment of the invention. 図１に示したメモリ１３内のアドレス空間を示す図であり、（ａ）はメイン基板１０がビッグエンディアンである場合を、（ｂ）はメイン基板１０がリトルエンディアンである場合を示す。2A and 2B are diagrams illustrating an address space in a memory 13 illustrated in FIG. 1, in which FIG. 1A illustrates a case where the main board 10 is big endian, and FIG. 図１に示したオプション基板２０の回路図である。FIG. 2 is a circuit diagram of an option board 20 shown in FIG. 1.

Explanation of symbols

１データ処理装置
１０メイン基板
１１ＣＰＵ
１２Ｉ／Ｏインターフェイス
１３メモリ
１４メインデータバス
１５ピン
２０オプション基板
２１Ｉ／Ｏインターフェイス
２２オプションデータバス
２４上位バス
２５下位バス
２６セレクタ
２７ピン嵌合部
４１第１スリーステートバッファ
４２第２スリーステートバッファ
４３反転回路 1 Data processing device 10 Main board 11 CPU
12 I / O Interface 13 Memory 14 Main Data Bus 15 Pin 20 Option Board 21 I / O Interface 22 Option Data Bus 24 Upper Bus 25 Lower Bus 26 Selector 27 Pin Fitting Portion 41 First Three-State Buffer 42 Second Three-State Buffer 43 Inversion circuit

Claims

When a main board having a main data bus having a bus width of 2 ^{N + 1} bytes and an option board having an option data bus having a bus width of 2 ^N bytes are connected, where N is an integer greater than or equal to 0, The main board outputs an endian identification signal to the option board, and the option board selects either the upper 2 ^N byte side or the lower 2 ^N byte side of the main data bus based on the endian identification signal and the option board. A data processing apparatus that selects whether data transfer is performed with a data bus.

The main board is provided with a pin, and the option board is provided with a pin fitting part, and the main board is connected to the option board by fitting the pin into the pin fitting part. The data processing apparatus according to claim 1, wherein the endian identification signal is output from the pin to the pin fitting portion.

The main board outputs “1” as the endian identification signal when the main board is big-endian, and “0” when the main board is little-endian. A first three-state buffer provided in an upper bus for transferring data between the upper 2 ^N byte side of the data bus and the optional data bus; the lower 2 ^N byte side of the main data bus; and the optional data bus A second three-state buffer provided in a lower bus that performs data transfer to and from the inverter, and an inverting circuit that outputs a signal obtained by inverting the endian identification signal. An identification signal is input, and the inverted signal is input to the second three-state buffer. The data processing apparatus according to claim 1 or 2, characterized.

The main board includes a memory for storing data transferred via the main data bus, and when the main board is big endian, data transferred via the upper 2 ^N bytes of the main data bus; The data transferred via the lower 2 ^N bytes of the main data bus when the main board is little endian is stored in the same address space of the memory. The data processing device according to any one of the above.