JP2005250831A - 半導体メモリ装置 - Google Patents

Abstract

【課題】主記憶用不揮発性メモリ１１５を論理アドレス範囲に分割管理する半導体メモリ装置において、特定の論理アドレス範囲のみの書き換え集中を回避し、アドレス管理情報の書き戻し処理に起因するアクセス速度の低下を回避すること。
【解決手段】主記憶用不揮発性メモリ１１５のアドレス管理情報を、データ用アドレス管理情報と、ホスト側の管理情報であるＦＡＴ用アドレス管理情報とに分ける。前者は論理アドレス範囲毎のデータの論理物理変換を行い、後者は主記憶用不揮発性メモリ１１５の全領域に亘ってＦＡＴの論理物理変換を行うことにより、特定の論理アドレス範囲ナンバーの領域上でＦＡＴの書き換え集中を回避する。またＦＡＴ用アドレス管理情報はＦｅＲＡＭ等の高速／高寿命の制御用不揮発性メモリ１０７に記憶することで、ＦＡＴ更新による速度低下を回避する。
【選択図】図１

Description

本発明は、半導体を使用したメモリ装置に関し、詳しくは主記憶用半導体メモリとして不揮発性メモリを用いたメモリカードに関するものである。

半導体メモリ装置の中で、ＳＤメモリカードやコンパクトフラッシュ（登録商標）等のメモリカードは小型サイズなので、デジタルスチルカメラ等のポータブル機器の着脱可能なメモリ装置として実用に供されている。

実用に供されている半導体メモリ装置は、通常内部に不揮発性メモリ（フラッシュメモリ）及びその制御回路であるコントローラＬＳＩが内蔵されている。近年、半導体メモリ装置における大容量化のニーズの高まりに伴い、不揮発性メモリチップ自体も多値化による大容量が進みつつある。また実装技術の進歩により半導体メモリ装置に実装される不揮発性メモリのチップ数も増加し、半導体メモリ装置としてのメモリ空間として１ＧＢを超えるものが実用化されている。

ここで半導体メモリ装置におけるアドレス管理方法として、分散型管理方法、即ち書き込み単位であるページの管理領域に論理アドレスやそのページの状態フラグを記憶し、初期化においてコントローラＬＳＩ内のＲＡＭにアドレス管理情報、例えば論理物理変換テーブルを構成する方法が用いられている。

しかし、上述したような大容量のメモリ空間を有する半導体メモリ装置においては、初期化時に全メモリ空間の管理領域を読み出すのに多大な時間を要してしまい、半導体メモリ装置の規格上の初期化時間の上限値を超え、規格違反になることがある。また特に規格が無い半導体メモリ装置においては、規格違反ではないがアクセス可能になるまでの待ち時間の面でユーザにデメリットを強いていた。更にはアドレス管理情報を一時記憶するＲＡＭの容量が膨大となり、コスト面でも問題を有していた。

これらの問題を回避するために、半導体メモリ装置に搭載されている不揮発性メモリのアドレス空間を複数の論理アドレス範囲に区分し、各論理アドレス範囲に対応した複数のアドレス管理情報を不揮発性メモリに記憶しておく方法がある。この方法では、ホストからの所定の論理アドレスへの読み書きや消去命令に応じて、対応するアドレス管理情報をコントローラＬＳＩ内のＲＡＭに読み出すようになっている。この方法は例えば特許文献１に開示されている。

しかし、各論理アドレス範囲毎にアドレス管理、即ち論理／物理変換（論物変換という）を行うため、ファイルシステムＦＡＴを含む論理アドレス範囲に、例えば論理アドレス範囲ナンバー０にその物理的記憶領域が固定されてしまうことが多くなる。なおファイルシステムＦＡＴでは、通常論理アドレスが０番地以降の所定範囲にアドレス管理情報が記憶される。このような管理方法では、論理アドレス範囲ナンバー０の書き換え頻度が、他の論理アドレス範囲よりも大きくなり、半導体メモリ装置の長寿命化の面で問題を有していた。また、ＲＡＭに一時記憶したアドレス管理テーブルの情報が電源遮断時に消失しないようにするために、データ書き換えの都度、ＲＡＭに一時記憶したアドレス管理情報を主記憶メモリであるフラッシュメモリ等の不揮発性メモリに書き戻す処理を行っていた。このようなアドレス管理情報の書き戻しに要する時間が、半導体メモリ装置の書き込み速度を低下させる原因となっていた。更に不揮発性メモリに記憶されたアドレス管理情報はデータの書き換え回数よりも多くなるため、不揮発性メモリ上のアドレス管理情報領域を多くとる必要があり、且つアドレス管理情報のアドレスを指し示すポインタ情報を不揮発性メモリ上に固定的に割り当てる必要が生じるので、ポインタ管理が煩雑になるという問題があった。
特開２００１−１４２７７４号公報

本発明は、特定の論理アドレス範囲、例えば論理アドレス範囲ナンバー０のみの書き換えが集中するのを回避すること、アドレス管理情報の書き戻し処理に起因するアクセス速度が低下するのを回避すること、及びアドレス管理情報の管理を簡素化することを解決しょうとする課題とする。

この課題を解決するために、本発明の半導体メモリ装置は、複数の論理アドレス範囲に分割され、データを記憶すると共に各論理アドレス範囲に対応したデータ用アドレス管理情報を記憶する主記憶用不揮発性メモリと、ホストのデータ読み書き指示に応じて前記主記憶用不揮発性メモリに対してデータの読み書き制御を行う主記憶用不揮発性メモリアクセス部と、前記主記憶用不揮発性メモリに記憶されたデータ用アドレス管理情報を一時記憶する読み書きメモリと、前記主記憶用不揮発性メモリに記憶されたデータに対するファイルシステム（ＦＡＴ）用アドレス管理情報を記憶する制御用不揮発メモリと、を具備し、前記データ用アドレス管理情報は、前記複数の論理アドレス範囲のうち、１つの論理アドレス範囲内の物理アドレスを管理する情報であり、前記ＦＡＴ用アドレス管理情報は、１つの論理アドレス範囲よりも広い範囲の物理アドレスを管理する情報であることを特徴とするものである。

ここで前記制御用不揮発性メモリは、前記主記憶用不揮発性メモリより高速アクセスが可能で、且つアクセス回数において長寿命であるとしてもよい。

この課題を解決するために、本発明の半導体メモリ装置は、複数の論理アドレス範囲に分割され、ホストから転送されるデータを記憶すると共に、各論理アドレス範囲に対応したデータ用アドレス管理情報を記憶する主記憶用不揮発性メモリと、前記主記憶用不揮発性メモリからホストが指定した論理アドレス範囲に対応する前記データ用アドレス管理情報を読み出し、一時記憶する読み書きメモリと、ホストが前記主記憶用不揮発性メモリに記憶されたデータを管理するファイルシステム（ＦＡＴ）用アドレス管理情報を記憶する制御用不揮発性メモリと、前記データ用アドレス管理情報及び前記ＦＡＴ用アドレス管理情報の更新制御を行うアドレス管理情報制御部と、ホストからの読み書き指示に応じて前記主記憶用不揮発性メモリの読み書き制御を行う主記憶用不揮発性メモリアクセス部と、を具備し、前記制御用不揮発性メモリは、前記主記憶用不揮発性メモリよりも高速アクセスが可能で、且つアクセス回数において長寿命であり、前記データ用アドレス管理情報は、前記データ用アドレス管理情報に対応する論理アドレス範囲内のデータの物理的記憶位置を決定する情報を含み、前記ＦＡＴ用アドレス管理情報は、前記論理アドレス範囲内よりも広いアドレス空間にわたってＦＡＴの物理的記憶位置を決定する情報を含むことを特徴とするものである。

ここで前記制御用不揮発メモリは、前記ＦＡＴ用アドレス管理情報に加えて、前記データ用アドレス管理情報の一部を記憶するようにしてもよい。

ここで前記データ用アドレス管理情報の一部を一時記憶する記憶先が前記制御用不揮発性メモリとする場合、ホストからの読み書き指示の対象論理アドレスが所定の論理アドレス範囲から異なる他の論理アドレス範囲に移行した際に、前記データ用アドレス管理情報を前記制御用不揮発性メモリから前記主記憶用不揮発性メモリに書き戻すようにしてもよい。

ここで前記制御用不揮発性メモリは、前記データ用アドレス管理情報が記憶されている主記憶用不揮発性メモリ上の物理アドレスも記憶するようにしてもよい。

ここで前記制御用不揮発性メモリは、強誘電体メモリ（ＦｅＲＡＭ）としてもよい。

ここで前記制御用不揮発性メモリは、磁性記録式随時書き込み読み出しメモリ（ＭＲＡＭ）としてもよい。

ここで前記制御用不揮発性メモリは、オボニックユニファイドメモリ（ＯＵＭ）としてもよい。

ここで前記制御用不揮発性メモリは、レジスタンスＲＡＭ（ＲＲＡＭ）としてもよい。

主記憶用不揮発性メモリのアドレス管理情報を、データ用アドレス管理情報と、ファイルシステムＦＡＴを管理するＦＡＴ用アドレス管理情報とに分け、データ用アドレス管理情報は論理アドレス範囲毎のデータの論物変換を行い、ＦＡＴ用アドレス管理情報は主記憶用不揮発性メモリの全領域に渡ってＦＡＴの論物変換を行うことにより、論理アドレス範囲ナンバー０の領域上でＦＡＴの書き換え集中を回避することができる。更にＦＡＴ用アドレス管理情報を主記憶用不揮発性メモリとは異なる制御用不揮発性メモリ、即ち高速／長寿命の不揮発性メモリに記憶させることにより、ＦＡＴ用アドレス管理情報の更新時間の負担を少なくし、また半導体メモリとしての寿命を縮めることなく、論理アドレス範囲、例えば論理アドレス範囲ナンバー０のみの書き換え集中を回避することができる。

また、データ用アドレス管理情報を制御用不揮発性メモリから主記憶用不揮発性メモリに書き戻すタイミングを、ホストからの読み書き指示の対象論理アドレスが所定の論理アドレス範囲から異なる論理アドレス範囲に移行するタイミングとすることにより、アドレス管理情報の書き戻し処理に起因するアクセス速度の低下を回避することができる。

制御用不揮発性メモリとして長寿命、即ち書き換え耐性が大きいメモリを用いると、不揮発性メモリ上のアドレス管理情報領域を多く確保したり、アドレス管理情報のアドレスを指し示すポインタ情報を不揮発性メモリ上に固定的に割り当てる必要がなくなる。このためデータ用アドレス管理情報の管理を簡素化することができる。

本発明の実施の形態における半導体メモリ装置について説明する。図１は本実施の形態における半導体メモリ装置の構成図である。図１において半導体メモリ装置は不揮発性メモリコントローラ１１４及び主記憶用不揮発性メモリ１１５により構成される。ホスト１００は不揮発性メモリコントローラ１１４を介して主記憶用不揮発性メモリ１１５にユーザデータ（以下、データという）の読み書き命令及び書き込みアドレスとデータとを転送するものである。不揮発性メモリコントローラ１１４は、ホストＩ／Ｆ部１０１、ＣＰＵ１０２、ＲＡＭ１０３、ＲＯＭ１０４、制御用不揮発性メモリ１０７、アドレス管理情報制御部１０８、主記憶用不揮発性メモリアクセス部１０９、ＲＡＭ１１３を含んで構成される。

ＣＰＵ１０２は不揮発性メモリコントローラ１１４内全体を制御するＣＰＵである。ＲＡＭ１０３はＣＰＵ１０２のワーク用ＲＡＭである。ＲＯＭ１０４はＣＰＵ１０２が実行するプログラムを格納したＲＯＭである。制御用不揮発性メモリ１０７は、ＦＡＴ用アドレス管理情報１０６と、データ用アドレス管理情報１１２の一部とを記憶するもので、一般のフラッシュメモリよりも高速アクセス、且つ長寿命（高書き換え耐性）である不揮発性メモリで構成される。制御用不揮発性メモリ１０７として、例えば強誘電体メモリ（ＦｅＲＡＭ）、磁気記録式随時書込読出メモリ（ＭＲＡＭ）、オボニックユニファイドメモリ（ＯＵＭ）、又はレジスタンスＲＡＭ（ＲＲＡＭ）を用いることができる。ＦＡＴ用アドレス管理情報１０６内のアドレス変換テーブル１０５は、ホスト１００が転送したＦＡＴの論理アドレスを物理アドレスに変換する変換テーブルである。

アドレス管理情報制御部１０８はＦＡＴ用アドレス管理情報１０６及びデータ用アドレス管理情報１１２の更新制御等を行う制御部である。主記憶用不揮発性メモリアクセス部１０９は、ホスト１００からの読み書き指示等に応じて主記憶用不揮発性メモリ１１５の読み書き制御を行うものである。

ＲＡＭ１１３は、主記憶用不揮発性メモリ１１５に記憶されたデータ用アドレスについてのデータ用アドレス管理情報１１２を記憶する読み書きメモリである。データ用アドレス管理情報１１２はアドレス変換テーブル１１０と物理領域管理テーブル１１１の総称である。アドレス変換テーブル１１０は、ホスト１００がホストＩ／Ｆ１０１を介して転送したデータ（ＦＡＴを除く）の論理アドレスを、主記憶用不揮発性メモリ１１５の物理アドレスに変換するテーブルである。物理領域管理テーブル１１１は主記憶用不揮発性メモリ１１５の物理領域の使用状況を管理する管理テーブルである。

主記憶用不揮発性メモリ１１５は、不揮発性メモリコントローラ１１４によりアクセスされる不揮発性メモリであり、例えばフラッシュメモリにより構成される。主記憶用不揮発性メモリ１１５の情報記録領域は複数の論理アドレス範囲に分割され、ホストから転送されるデータを記憶すると共に、各論理アドレス範囲に対応したデータ用アドレス管理情報を記憶する。データ１１６〜１１８はホスト１００が指定する各論理アドレス範囲に応じたデータであり、複数のイレーズブロックにより構成される。データ用アドレス管理情報１１９〜１２１はホスト１００が指定する各論理アドレス範囲に応じたデータ用アドレス管理情報であり、複数のイレーズブロックにより構成される。なおイレーズブロックとは選択的に消去できる最小単位をいう。

図２は本実施の形態における主記憶用不揮発性メモリ１１５の情報記録領域を示した説明図である。ここでは１ＧＢの半導体メモリを使用するものとする。因みに１ＧＢの半導体メモリ装置を実現する場合は、１２８ｋＢの主記憶用不揮発性メモリ１１５を８チップ実装すればよい。主記憶用不揮発性メモリ１１５は縦方向に論理アドレス範囲０〜７の８つの範囲に論理分割されており、各論理アドレス毎にデータ領域とデータ用アドレス管理領域とを有する。なお、以降は論理アドレス範囲をユニット（ＵＮＩＴ）と呼び、論理アドレス範囲ナンバーをユニットナンバーと呼ぶ。主記憶用不揮発性メモリ１１５は横方向にバンク０〜３の４バンクに分割されており、最大同時書き込み数は４バンクの各１ページ、即ち最大４ページ分が同時に書き込める。なお、論理アドレス範囲０〜７に対応する各データ用アドレス管理領域は１つの領域にまとめてもってもよい。各論理アドレス範囲は記憶単位であるイレーズブロック（図中で太い実線で囲む部分）は、１つあたり約４ｋＢの容量を有するブロックを４ｋ個有する。なおセキュリティ関係の情報やメーカコード等が書き込まれた所謂システム領域については、ここでは簡単化のため説明を省略する。

図３は本実施の形態におけるイレーズブロックの構成を示した説明図である。イレーズブロックは２ページから構成され、各ページは４セクタ（各５１２バイトずつ、計２０４８バイト）と管理領域（６４バイト）とから構成される。

図４は本実施の形態における論理アドレスフォーマットを示した説明図である。図４において下位ビットから順に、セクタナンバー、ページナンバー、論理ブロックナンバー、ユニットナンバーであり、論理ブロックナンバーに対応する１２ビット分がアドレス変換の対象、即ちアドレス変換テーブル１１０のアドレスに相当する。

図５は本実施の形態における物理管理領域テーブル１１１を示した説明図である。物理管理領域テーブル１１１のアドレスは、主記憶用不揮発性メモリ１１５の各物理ブロックナンバー（イレーズブロックのアドレス）であり、各イレーズブロックの状態を２ビットで記憶する。２進数で値「００」は有効なデータが記憶されているブロックを示し、同「０１」は有効なＦＡＴが記憶されているブロックを示し、同「１１」は消去済みブロック又は既にデータやＦＡＴが書き込まれているが不要なブロックを示し、同「１０」はメモリセル上のソリッドエラー等により使用できなくなったブロックを示す。

図６は本実施の形態におけるアドレス変換テーブル１１０を示した説明図である。図６においてそのアドレスは、ホスト１００が指定したデータ（ＦＡＴを除く）の論理アドレスの論理ブロックナンバーであり、当該論理ブロックナンバーに対する物理ブロックナンバーが記憶されている。

図７は本実施の形態におけるＦＡＴ用のアドレス変換テーブル１０５を示した説明図である。ホスト１００が転送したＦＡＴの論理アドレスは論理ブロックナンバー（１イレーズブロック分、即ち４ｋＢを識別するもの）である。ここでは当該論理ブロックナンバーに対する物理ブロックナンバーとユニットナンバーとが記憶されている。

以上のように構成された本実施の形態の半導体メモリ装置について、以下にその動作を説明する。まず本半導体メモリ装置が出荷され、最初に使用される際は、主記憶用不揮発性メモリ１１５の良ブロックは全て消去された状態となっている。実際はシステム領域には所定の値が書き込まれているが、ここでは省略する。電源オン後、図1のＣＰＵ１０２はＲＯＭ１０４に記憶されたプログラムに基づいて初期化処理を行った後、ホスト１００からの読み書き等のコマンド受付状態に入る。その後ホスト１００が任意の論理アドレス範囲内への書き込み指示を行う。ここでは論理アドレス範囲０への書き込みを行う場合について説明する。

ＣＰＵ１０２は、ユニット０に対応するデータ用アドレス管理情報を、主記憶用不揮発性メモリ１１５からＲＡＭ１１３内のアドレス変換テーブル１１０及び物理領域管理テーブル１１１に読み込むために、主記憶用不揮発性メモリアクセス部１０９に読み込み指示を発行する。ここで読み込まれるデータ用アドレス管理情報１１２は、図２に示すようにユニット０内のデータ用アドレス管理情報領域内における最新のデータ用アドレス管理情報である。どれが最新であるかの判断については、データ用アドレス管理情報領域に存在するイレーズブロックのページの最上位アドレス、具体的には図２における１０２３＿ａ１〜１０２３＿ｄ１の４ページ分（全８ｋＢ）をセットとして消去されているか否かを判断基準として図２中の上位方向にサーチする。そして消去されていない何らかの値が書き込まれた４ページ分を最新のデータアドレス管理情報として選択すればよい。

なお工場出荷直後は全て消去されているので、その場合は最下位（図面上、最上位方向）の４ページ、即ち１０２２＿ａ０〜１０２２＿ｄ０を最新のデータアドレス管理情報としてＲＡＭに読み込むこととなる。この場合は図５に示す物理領域管理テーブル１１１は全て無効ブロック（２進で「１１」）、即ち有効なデータは主記憶用不揮発性メモリ１１５には記憶されていないということになる。ここで、ホスト１００からの書き込み命令がなされ、主記憶用不揮発性メモリ１１５に有効データが書かれている状態において、例えば最新のアドレス管理情報が１０２３＿ａ０〜１０２３＿ｄ０であるとすると、それより下位（図２中では上位方向）のデータ用アドレス管理情報（１０２２＿ａ１〜１０２２＿ｄ１と１０２２＿ａ０〜１０２２＿ｄ０）は無効ブロックとして消去し、後々使用できるようにしておく必要がある。ここでは本発明における本質的な処理ではないので説明を省略する。

図８は本発明の実施の形態における書き込みシーケンス（その１）を表すフローチャートであり、データ用アドレス管理情報をＲＡＭ１１３に記憶させた場合を示している。図９は本発明の実施の形態における書き込みシーケンス（その２）を示したフローチャートであり、データ用アドレス管理情報１１２の一部を制御用不揮発性メモリ１０７に記憶させた場合を示している。この場合は同一ユニット内の処理であり、ＡＴライト期間は存在しない。尚、ＡＴとはアロケーションテーブルの略であり、データ用アドレス管理情報に相当する。

前述したデータ用アドレス管理情報の読み込み処理を示したのが、図８のＡＴリード期間に相当する。電源オン後の初期化直後において、ホスト１００のアクセス指示時、もしくはホストが転送する論理アドレスがユニットを越えたとき、即ちユニットナンバーが切り替わった直後に、データ用アドレス管理情報が主記憶用不揮発性メモリ１１５からＲＡＭ１１３への読み込まれる。その後は、アドレス管理情報制御部１０８が、ＲＡＭ１１３に読み込まれたデータ用アドレス管理情報であるアドレス管理テ−ブル１１０と物理領域管理テーブル１１１を参照あるいは更新しながら、ホスト１００の指示に応じた処理を行う。

ここで図８を用いて一連の書き込み処理について説明する。まずデータ用アドレス管理情報をＲＡＭ１１３に読み込む。その後アドレス管理情報制御部１０８は、ホスト１００が指定した論理アドレスに基づいてＲＡＭ１１３内の物理領域管理テーブル１１１を参照し、ブロックステータスが無効ブロックとなっている物理ブロックを探し、主記憶用不揮発性メモリアクセス部１０９がその物理ブロックに所定のデータを書き込む。更にアドレス管理制御部１０８は、データが書き込まれた物理ブロックに対応する物理領域管理テーブル１１１のブロックステータスを有効ブロック（２進で値「００」）とし、アドレス変換テーブル１１０のホスト１００が指定した論理アドレスに対応する記憶位置（図６）にその物理ブロックナンバーを記録する。ここまでの処理が図８のデータライト期間に対応する。

その後ＲＡＭ１１３上のデータ用アドレス管理情報１１２を主記憶用不揮発性メモリ１１５に書き戻す。この期間が図８のＡＴライト期間に対応する。なお図８のＡＴリード期間は、電源オン後の初期化後において、あるユニットが初めてアクセスされる時に発生する期間であり、その後同一ユニットがアクセスされる場合は、ＡＴリード期間の発生はない。即ちデータ用アドレス管理情報の読み出しは必要ない。但し、ホスト１００から転送された論理アドレスに応じてユニットナンバーが切り替わった際、即ちそれまでアクセスされていたユニットとは別のユニットに対してホスト１００からアクセス指示がきた際には、改めてそのユニットに対応するデータ用アドレス管理情報が読み出される。この場合、図８のＡＴリード期間が発生する。

以上説明した通り、データ用アドレス管理情報の管理範囲は、各ユニット範囲内で独立して行われる。このことは、従来はいわゆる画像情報などのコンテンツデータのアクセスだけでなく、ＦＡＴに関しても同じデータとしてユニット毎に独立に管理されていた。通常ＦＡＴは論理アドレスの０番地から連続した所定の範囲内に論理アドレスが割り当てられるため、例えば１ＧＢ程度の容量の半導体メモリであれば、約１ＭＢ程度であるので、ユニット０に記憶されることになる。ＦＡＴは比較的頻繁に更新されるため、ユニット０が他のユニットに比べて書き換えが集中することになり、半導体メモリ装置としての寿命が短くなる。

本発明は、この問題を回避するためにＦＡＴを通常のデータ（いわゆるコンテンツデータ）と区別し、ＦＡＴのみ全ユニットを移動するように図７に示すようなＦＡＴ用アドレス管理情報を備えた。ＦＡＴ用アドレス管理情報は１ユニットあたりの物理ブロックナンバーに加え、ユニットナンバーのビットを備えているので、全ユニットの物理領域に記憶させることとなる。実際にＦＡＴをどの物理ブロックに割り当てるかは、現在アクセスされているユニットの物理領域管理テーブル１１１のブロックステータスが無効ブロック（２進で値「１１」の物理ブロック）に基づいて決定する。即ちブロックステータスが無効ブロックとなっている物理ブロックを探し、そこにＦＡＴを記憶する。そしてＦＡＴを記憶した物理ブロックに対応するブロックステータスをＦＡＴ有効ブロックとし（２進で値「０１」を設定する）、その物理ブロックアドレスとユニットナンバーを図７のアドレス変換テーブル１０５に書き込む。

なおＦＡＴ有効ブロックが別の物理ブロックに書き換えられた場合は、それまでのＦＡＴ有効ブロックを無効ブロックにする必要がある。アドレス管理情報制御部１０８が、ユニットが変更になる都度、例えばユニット３からユニット４に変更したとき、物理ブロックナンバーとユニットナンバーを含むアドレス変換テーブル１０５と、新たにＲＡＭ１１３に読み込まれてきた物理領域管理テーブル１１１を参照する。そして、アドレス変換テーブル１０５上に記憶されているユニットナンバーがユニット４である物理ブロックナンバーであり、且つアドレス管理情報制御部１０８上の対応する物理ブロックナンバーのブロックステータスがＦＡＴ有効ブロック（２進で値「０１」）の物理ブロックナンバーのブロックステータスを無効ブロック（２進で値「１１」）にする。

以上のように、データは１つのユニット範囲内で論理／物理変換がなされ、ＦＡＴは全ユニットで論物変換がなされる。なお、アドレス変換テーブル１０５のフォーマットを変更、例えばユニットナンバー３ビット中のＭＳＢを削除することにより、ＦＡＴの論物変換できる領域をユニット０からユニット３までに限定することも可能である。

またＦＡＴの論理アドレス範囲（０番地からのサイズ）は、半導体メモリ装置の全記憶容量に対応して規格等で決められている。従って予めその領域分を確保しておけばよい。もしくはホスト１００から指定してもよい。以上説明したように、ＦＡＴの物理的記憶位置が全ユニットに渡って移動でき、即ちユニット０にのみ集中するのを回避することができるので、半導体メモリ装置の寿命を長くすることができる。

なお、本実施の形態では、データ用アドレス管理情報１１２をＲＡＭ１１３に記憶させるようにしたが、データ用アドレス管理情報１１２の一部を制御用不揮発性メモリ１０７に記憶させることにより、図８に示したＡＴライト、即ちデータ用アドレス管理情報を主記憶用不揮発性メモリ１１５に書き戻す処理を合理化できる。具体的にはあるユニット内での書き込み処理等に伴うデータ用アドレス管理情報は、制御用不揮発性メモリ１０７に記憶したデータ用アドレス管理情報上で行い、ユニットが変更になった際にデータ用アドレス管理情報を主記憶用不揮発性メモリ１１５に書き戻す。これにより、図９に示すようにあるユニット内での処理においてはＡＴライト処理を削除することができ、半導体メモリ装置としてのアクセス速度を高めることが可能となる。

また、本実施の形態では、データ用アドレス管理情報が図２のデータ用アドレス管理情報領域に固定的に割り当てられているが、データ用アドレス管理情報の更新頻度がデータの更新頻度よりも大きい場合や、データ用アドレス管理情報領域の方がデータ用領域よりも早く書き換え回数保証値（例えば１０万回）になる場合は、データ用アドレス管理情報を図２に示すような固定領域に割り当てるのではなく、データ領域も含めたユニット全体の領域を移動できるようにすればよい。その一つの方法として、図１０に示すようなデータ用アドレス管理情報ポインタテーブル（全ユニット分、即ち８組）を制御用不揮発性メモリ１０７に記憶させる。工場出荷時においては０番地にデータ用アドレス管理情報のアドレス（初期アドレス）が書き込まれ、０番地以外は値０（ポインタとしては無効）が書き込まれているとする。アドレス管理情報制御部１０８は物理領域管理テーブル１１１のブロックステータス（図５の無効ブロックフラグ）に基づいてデータ用アドレス管理情報の物理ブロックナンバーを決定する。

制御用不揮発性メモリ１０７として高速かつ長寿命の不揮発性メモリを用いているので、データ用アドレス管理情報ポインタテーブル内の物理ブロックナンバーが格納されている番地（０〜７番地）の更新時間は、フラッシュメモリの書き換えに比べると殆ど無視でき、また長寿命である。例えば書き換え回数保証が１０の１０乗以上のレベルである。このためデータ用アドレス管理情報ポインタテーブルの容量も少なくて済み、データ用アドレス管理情報のウェアレベリング（書き換え集中の回避）を簡単な方法で実現できる。

なお、上述したように主記憶用不揮発性メモリ１１５は、複数の不揮発性メモリチップを内蔵しても構わない。また主記憶用不揮発性メモリ１１５は、フラッシュメモリ以外の不揮発性メモリを用いても良い。また制御用不揮発性メモリ１０７はＦｅＲＡＭ、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように、フラッシュメモリよりも高速アクセスで且つ長寿命（高書き換え耐性）の不揮発性メモリであれば、どのメモリ種を用いても良い。

本発明にかかる半導体メモリ装置は、特に大容量の不揮発性メモリを用いたメモリカード等の長寿命化と高速処理化、及びアドレス管理情報のポインタ管理の簡素化により回路の簡素化を図ることができるので、メモリカード等の半導体メモリ装置を使用した機器、例えば静止画記録再生装置や動画記録再生装置、あるいは携帯電話において有益である。

本発明の実施の形態における半導体メモリ装置の全体構成図である。 本実施の形態における主記憶用不揮発性メモリの情報記録領域の説明図である。 本実施の形態におけるイレーズブロックの説明図である。 本実施の形態における論理アドレスフォーマットの説明図である。 本実施の形態における物理管理領域テーブルの説明図である。 本実施の形態におけるデータ用のアドレス変換テーブルの説明図である。 本実施の形態におけるＦＡＴ用のアドレス変換テーブルの説明図である。 本実施の形態における書き込みシーケンスを示したフローチャートであり、データ用アドレス管理情報をＲＡＭ１１３に記憶させた場合を示す。 本実施の形態における書き込みシーケンスを示したフローチャート図であり、データ用アドレス管理情報を制御用不揮発性メモリ１０７に記憶させた場合を示している。 本実施の形態におけるデータ用アドレス管理情報ポインタテーブルの説明図である。

符号の説明

１００ ホスト
１０１ ホストＩ／Ｆ部
１０２ ＣＰＵ
１０３，１１３ ＲＡＭ
１０４ ＲＯＭ
１０５，１１０ アドレス変換テーブル
１０６ ＦＡＴ用アドレス管理情報
１０７ 制御用不揮発性メモリ
１０８ アドレス管理情報制御部
１０９ 主記憶用不揮発性メモリアクセス部
１１１ 物理領域管理テーブル
１１２ データ用アドレス管理情報
１１４ 不揮発性メモリコントローラ
１１５ 主記憶用不揮発性メモリ
１１６〜１１８ データ
１１９〜１２１ データ用アドレス管理情報

Claims (10)

1. 複数の論理アドレス範囲に分割され、データを記憶すると共に各論理アドレス範囲に対応したデータ用アドレス管理情報を記憶する主記憶用不揮発性メモリと、
   ホストのデータ読み書き指示に応じて前記主記憶用不揮発性メモリに対してデータの読み書き制御を行う主記憶用不揮発性メモリアクセス部と、
   前記主記憶用不揮発性メモリに記憶されたデータ用アドレス管理情報を一時記憶する読み書きメモリと、
   前記主記憶用不揮発性メモリに記憶されたデータに対するファイルシステム（ＦＡＴ）用アドレス管理情報を記憶する制御用不揮発メモリと、を具備し、
   前記データ用アドレス管理情報は、前記複数の論理アドレス範囲のうち、１つの論理アドレス範囲内の物理アドレスを管理する情報であり、
   前記ＦＡＴ用アドレス管理情報は、１つの論理アドレス範囲よりも広い範囲の物理アドレスを管理する情報であることを特徴とする半導体メモリ装置。
2. 前記制御用不揮発性メモリは、前記主記憶用不揮発性メモリより高速アクセスが可能で、且つアクセス回数において長寿命であることを特徴とする請求項１記載の半導体メモリ装置。
3. 複数の論理アドレス範囲に分割され、ホストから転送されるデータを記憶すると共に、各論理アドレス範囲に対応したデータ用アドレス管理情報を記憶する主記憶用不揮発性メモリと、
   前記主記憶用不揮発性メモリからホストが指定した論理アドレス範囲に対応する前記データ用アドレス管理情報を読み出し、一時記憶する読み書きメモリと、
   ホストが前記主記憶用不揮発性メモリに記憶されたデータを管理するファイルシステム（ＦＡＴ）用アドレス管理情報を記憶する制御用不揮発性メモリと、
   前記データ用アドレス管理情報及び前記ＦＡＴ用アドレス管理情報の更新制御を行うアドレス管理情報制御部と、
   ホストからの読み書き指示に応じて前記主記憶用不揮発性メモリの読み書き制御を行う主記憶用不揮発性メモリアクセス部と、を具備し、
   前記制御用不揮発性メモリは、前記主記憶用不揮発性メモリよりも高速アクセスが可能で、且つアクセス回数において長寿命であり、
   前記データ用アドレス管理情報は、前記データ用アドレス管理情報に対応する論理アドレス範囲内のデータの物理的記憶位置を決定する情報を含み、
   前記ＦＡＴ用アドレス管理情報は、前記論理アドレス範囲内よりも広いアドレス空間にわたってＦＡＴの物理的記憶位置を決定する情報を含むことを特徴とする半導体メモリ装置。
4. 前記制御用不揮発メモリは、前記ＦＡＴ用アドレス管理情報に加えて、前記データ用アドレス管理情報の一部を記憶するものであることを特徴とする請求項１又は３記載の半導体メモリ装置。
5. 前記データ用アドレス管理情報の一部を一時記憶する記憶先が前記制御用不揮発性メモリとする場合、ホストからの読み書き指示の対象論理アドレスが所定の論理アドレス範囲から異なる他の論理アドレス範囲に移行した際に、前記データ用アドレス管理情報を前記制御用不揮発性メモリから前記主記憶用不揮発性メモリに書き戻すことを特徴とする請求項３記載の半導体メモリ装置。
6. 前記制御用不揮発性メモリは、前記データ用アドレス管理情報が記憶されている主記憶用不揮発性メモリ上の物理アドレスも記憶することを特徴とする請求項５記載の半導体メモリ装置。
7. 前記制御用不揮発性メモリは、強誘電体メモリ（ＦｅＲＡＭ）であることを特徴とする請求項１〜６の何れか１項記載の半導体メモリ装置。
8. 前記制御用不揮発性メモリは、磁性記録式随時書き込み読み出しメモリ（ＭＲＡＭ）であることを特徴とする請求項１〜６の何れか１項記載の半導体メモリ装置。
9. 前記制御用不揮発性メモリは、オボニックユニファイドメモリ（ＯＵＭ）であることを特徴とする請求項１〜６の何れか１項記載の半導体メモリ装置。
10. 前記制御用不揮発性メモリは、レジスタンスＲＡＭ（ＲＲＡＭ）であることを特徴とする請求項１〜６の何れか１項記載の半導体メモリ装置。

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