JP2005235927A - Semiconductor apparatus and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a thermal stress which is applied to an IC chip carried by a die bonding material on a heatsink as much as possible in a resin mold package type semiconductor apparatus. <P>SOLUTION: The semiconductor apparatus S1 includes the heatsink 10; the IC chip 20 carried on the heatsink 10 through the die bonding material 30; a lead frame 40 disposed around the IC chip 20 and electrically connected to the IC chip 20; and the mold resin 60 which seals so that the IC chip 20, the heatsink 10, and the lead frame 40 may be wrapped in. In the semiconductor apparatus S1, the upper end side of the die bonding material 30 is lower than the upper surface of the IC chip 20 in the state with the distance t1 of 0.1 mm or more preferably between the upper surface of the IC chip 20 and the upper end surface of the die bonding material 30 in the end surface of the IC chip 20. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、リードフレームのアイランドやヒートシンクなどの金属製のチップ搭載部の上にダイボンド材を介して搭載された半導体チップおよび半導体チップと電気的に接続されたリードとを備え、これらをモールド樹脂で包み込むように封止してなる半導体装置、いわゆる樹脂モールドパッケージタイプの半導体装置に関する。   The present invention includes a semiconductor chip mounted on a metal chip mounting portion such as an island of a lead frame or a heat sink via a die bond material, and leads electrically connected to the semiconductor chip, which are molded resin The present invention relates to a semiconductor device that is sealed so as to be wrapped in a so-called resin mold package type semiconductor device.

この種の樹脂モールドパッケージタイプの半導体装置としては、ＳＯＰ（スモールアウトラインパッケージ）、ＱＦＰ（クワッドフラットパッケージ）、ＱＦＮ（クワッドフラットノンリードパッケージ）、ＢＧＡ（ボールグリッドアレイ）などが知られている。   As this type of resin mold package type semiconductor device, SOP (Small Outline Package), QFP (Quad Flat Package), QFN (Quad Flat Non-Lead Package), BGA (Ball Grid Array), and the like are known.

図７（ａ）は、ヒートシンクを用いた従来の一般的な樹脂モールドパッケージタイプの半導体装置の概略断面構成を示す図であり、図７（ｂ）は、図７（ａ）中の丸で囲んだＢ部の拡大図である。   FIG. 7A is a diagram showing a schematic cross-sectional configuration of a conventional general resin mold package type semiconductor device using a heat sink, and FIG. 7B is circled in FIG. 7A. It is an enlarged view of part B.

このものは、チップ搭載部としてのヒートシンク１０の上に、銀ペーストなどのダイボンド材３０を介して半導体チップ２０を搭載し、半導体チップ２０とリード４０とをワイヤ５０などによって電気的に接続し、ヒートシンク１０、半導体チップ２０およびリード４０を包み込むようにモールド樹脂６０にて封止してなる。   The semiconductor chip 20 is mounted on the heat sink 10 as a chip mounting portion via a die bond material 30 such as silver paste, and the semiconductor chip 20 and the lead 40 are electrically connected by a wire 50 or the like. The heat sink 10, the semiconductor chip 20, and the leads 40 are encapsulated with a mold resin 60 so as to wrap.

ここでは、ヒートシンク１０の他面側はモールド樹脂６０から露出させることで、放熱性を確保している。また、ヒートシンク１０は、その一面と他面との間の側面に突起部（コイニング）１２を有する。これは、突起部１２をモールド樹脂６０に食い込ませることにより、モールド樹脂６０とヒートシンク１０との密着性を高めるためである。   Here, the other surface side of the heat sink 10 is exposed from the mold resin 60 to ensure heat dissipation. The heat sink 10 has a protrusion (coining) 12 on the side surface between the one surface and the other surface. This is to increase the adhesion between the mold resin 60 and the heat sink 10 by causing the protrusion 12 to bite into the mold resin 60.

そして、図７に示されるように、この半導体装置は、基板１００上に搭載され、モールド樹脂６０から露出するリード４０の部分において、はんだ１２０を介して基板１００のランド１１０に接続されるようになっている。   Then, as shown in FIG. 7, the semiconductor device is mounted on the substrate 100 and is connected to the land 110 of the substrate 100 via the solder 120 at the portion of the lead 40 exposed from the mold resin 60. It has become.

ところで、近年、はんだ材料のＰｂ（鉛）フリー化が望まれており、それに伴い、はんだの溶融温度も高温化している。そのため、上記した半導体装置を基板１００上にはんだ１２０を介して接合する際、はんだリフローの温度は、従来のＰｂ含有はんだにおける２２５℃から２４０〜２６０℃へと高温化している。   By the way, in recent years, it has been desired to make Pb (lead) free of the solder material, and accordingly, the melting temperature of the solder is also increased. Therefore, when the above-described semiconductor device is joined to the substrate 100 via the solder 120, the solder reflow temperature is increased from 225 ° C. to 240-260 ° C. in the conventional Pb-containing solder.

そのため、従来の半導体装置では、装置の実装におけるリフローの際に、モールド樹脂６０の半導体チップ２０からの剥離が顕著に発生しやすくなり問題である。なお、上記図７において、太線Ｈ１は、このモールド樹脂６０と半導体チップ２０との間の剥離（チップ剥離）Ｈ１を示すものである。   Therefore, in the conventional semiconductor device, peeling of the mold resin 60 from the semiconductor chip 20 tends to occur remarkably during reflow in mounting the device, which is a problem. In FIG. 7, a thick line H <b> 1 indicates peeling (chip peeling) H <b> 1 between the mold resin 60 and the semiconductor chip 20.

本発明は、上記問題に鑑みてなされたものであり、金属製のチップ搭載部の上にダイボンド材を介して半導体チップを搭載し、半導体チップおよびチップ搭載部を樹脂で包み込むように封止してなる半導体装置において、ダイボンド材で搭載された半導体チップに加わる熱応力を極力低減することを目的とする。   The present invention has been made in view of the above problems, and a semiconductor chip is mounted on a metal chip mounting portion via a die bonding material, and the semiconductor chip and the chip mounting portion are sealed so as to be wrapped with a resin. It is an object of the present invention to reduce as much as possible the thermal stress applied to a semiconductor chip mounted with a die bond material.

上記目的を達成するため、鋭意検討を行ったところ、従来の半導体装置では、上記図７（ｂ）に示されるように、半導体チップ２０の端面において半導体チップ２０の上面までダイボンド材３０が這い上がっていることが問題であるとわかった。   As a result of diligent studies to achieve the above object, in the conventional semiconductor device, as shown in FIG. 7B, the die bond material 30 crawls up to the upper surface of the semiconductor chip 20 at the end face of the semiconductor chip 20. It turned out to be a problem.

本発明者のＦＥＭ（有限要素法）などによる応力解析によれば、ダイボンド材がこのような状態となっていると、半導体チップの上端角部に応力が集中し、その結果、上記図７に示されるようなチップ剥離Ｈ１が発生することがわかった。   According to the stress analysis by the inventor's FEM (finite element method) or the like, when the die bond material is in such a state, the stress concentrates on the upper end corner of the semiconductor chip, and as a result, the above FIG. It was found that chip peeling H1 occurred as shown.

そこで、本発明者は、半導体チップの上端角部近傍のダイボンド材を無くすことにより、当該角部における応力集中を緩和すればよいと考えた。   Therefore, the present inventor has thought that the stress concentration at the corner may be alleviated by eliminating the die bond material in the vicinity of the upper corner of the semiconductor chip.

実際に、半導体チップの上端角部近傍にてダイボンド材を無くした構成について、応力解析を行ったところ、当該角部における応力集中の緩和が確認された（図２参照）。本発明はこのような検討結果に基づいて創出されたものである。   Actually, when stress analysis was performed on the configuration in which the die bonding material was removed in the vicinity of the upper end corner of the semiconductor chip, relaxation of stress concentration at the corner was confirmed (see FIG. 2). The present invention has been created based on such examination results.

すなわち、請求項１に記載の発明では、金属製のチップ搭載部（１０）と、チップ搭載部（１０）の上にダイボンド材（３０）を介して搭載された半導体チップ（２０）と、半導体チップ（２０）の周囲に配置され半導体チップ（２０）と電気的に接続されたリード（４０）と、半導体チップ（２０）、チップ搭載部（１０）、リード（４０）を包み込むように封止するモールド樹脂（６０）とを備える半導体装置において、半導体チップ（２０）の端面における半導体チップ（２０）の上面とダイボンド材（３０）の上端面との間に距離（ｔ１）を有した状態で、半導体チップ（２０）の上面よりもダイボンド材（３０）の上端面の方が低くなっていることを特徴としている。   That is, in the first aspect of the invention, a metal chip mounting portion (10), a semiconductor chip (20) mounted on the chip mounting portion (10) via a die bond material (30), and a semiconductor A lead (40) disposed around the chip (20) and electrically connected to the semiconductor chip (20), and sealed so as to enclose the semiconductor chip (20), the chip mounting portion (10), and the lead (40). In a semiconductor device comprising a mold resin (60) to be operated, a distance (t1) is provided between the upper surface of the semiconductor chip (20) and the upper end surface of the die bond material (30) at the end surface of the semiconductor chip (20). The upper surface of the die bond material (30) is lower than the upper surface of the semiconductor chip (20).

それによれば、半導体チップ（２０）の端面における半導体チップ（２０）の上面とダイボンド材（３０）の上端面との間に距離（ｔ１）を有した状態で、半導体チップ（２０）の上面よりもダイボンド材（３０）の上端面の方が低くなっているため、半導体チップ（２０）の上端角部近傍にてダイボンド材（３０）を無くした構成を実現することができる。   According to this, in a state where there is a distance (t1) between the upper surface of the semiconductor chip (20) at the end surface of the semiconductor chip (20) and the upper end surface of the die bond material (30), the upper surface of the semiconductor chip (20) In addition, since the upper end surface of the die bond material (30) is lower, it is possible to realize a configuration in which the die bond material (30) is eliminated in the vicinity of the upper end corner of the semiconductor chip (20).

したがって、本発明によれば、金属製のチップ搭載部（１０）の上にダイボンド材（３０）を介して半導体チップ（２０）を搭載し、半導体チップ（２０）およびチップ搭載部（１０）をモールド樹脂（６０）で包み込むように封止してなる半導体装置において、ダイボンド材（３０）で搭載された半導体チップ（２０）に加わる熱応力を極力低減することができる。   Therefore, according to the present invention, the semiconductor chip (20) is mounted on the metal chip mounting portion (10) via the die bonding material (30), and the semiconductor chip (20) and the chip mounting portion (10) are mounted. In the semiconductor device that is sealed so as to be wrapped with the mold resin (60), the thermal stress applied to the semiconductor chip (20) mounted with the die bond material (30) can be reduced as much as possible.

それにより、結果的に、半導体装置の実装時において、熱によるモールド樹脂（６０）の半導体チップ（２０）からの剥離を防止することができる。   As a result, when the semiconductor device is mounted, it is possible to prevent the mold resin (60) from being peeled off from the semiconductor chip (20) due to heat.

ここで、請求項２に記載の発明のように、請求項１に記載の半導体装置において、半導体チップ（２０）の端面における半導体チップ（２０）の上面とダイボンド材（３０）の上端面との間の距離（ｔ１）を、０．１ｍｍ以上にすれば、半導体チップ（２０）に加わる熱応力を大幅に安定して低減することができ、好ましい（図２参照）。   Here, as in the invention described in claim 2, in the semiconductor device described in claim 1, the upper surface of the semiconductor chip (20) at the end surface of the semiconductor chip (20) and the upper end surface of the die bond material (30) If the distance (t1) is 0.1 mm or more, the thermal stress applied to the semiconductor chip (20) can be greatly stably reduced, which is preferable (see FIG. 2).

また、請求項３に記載の発明のように、請求項２に記載の半導体装置においては、半導体チップ（２０）の厚さ（ｄ）は４００μｍであるものにできる。   As in the invention described in claim 3, in the semiconductor device described in claim 2, the thickness (d) of the semiconductor chip (20) can be 400 μm.

また、請求項４に記載の発明のように、請求項１〜請求項３に記載の半導体装置においては、ダイボンド材（３０）は、銀ペーストであるものにできる。   As in the invention described in claim 4, in the semiconductor device described in claims 1 to 3, the die bond material (30) can be a silver paste.

ここで、請求項５に記載の発明では、請求項１〜請求項４に記載の半導体装置において、モールド樹脂（６０）からリード（４０）の一部が露出しており、このリード（４０）の露出部が、外部基板（１００）にはんだ（１２０）を介して接合される部位となっていることを特徴としている。   Here, in the invention according to claim 5, in the semiconductor device according to claims 1 to 4, a part of the lead (40) is exposed from the mold resin (60), and the lead (40). The exposed portion is a portion joined to the external substrate (100) via the solder (120).

さらに、請求項６に記載の発明では、請求項５に記載の半導体装置において、はんだ（１２０）は、Ｐｂフリーはんだであることを特徴としている。   Further, in the invention described in claim 6, in the semiconductor device described in claim 5, the solder (120) is Pb-free solder.

それによれば、半導体装置を外部基板へはんだ付け実装する時にＰｂフリーはんだを用いるため、リフロー温度が高温化するが、そのような状況に対して上記した各剥離や樹脂クラックの抑制が適切になされる。   According to this, since the Pb-free solder is used when the semiconductor device is soldered and mounted on the external substrate, the reflow temperature is increased, but the above-described peeling and resin cracking are appropriately suppressed in such a situation. The

また、請求項７に記載の発明では、金属製のチップ搭載部（１０）の上に、ダイボンド材（３０）を介して半導体チップ（２０）を搭載し、半導体チップ（２０）およびチップ搭載部（１０）をモールド樹脂（６０）で包み込むように封止してなる半導体装置の製造方法において、チップ搭載部（１０）の一面のうち半導体チップ（２０）が搭載されるチップ搭載領域に、ダイボンド材（３０）を塗布して配設する際に、当該チップ搭載領域の外周から０．２ｍｍ以上離れた内側の領域に、ダイボンド材（３０）を配設することを特徴としている。   According to the seventh aspect of the invention, the semiconductor chip (20) is mounted on the metal chip mounting portion (10) via the die bond material (30), and the semiconductor chip (20) and the chip mounting portion are mounted. In the method of manufacturing a semiconductor device in which (10) is sealed so as to be wrapped with a mold resin (60), a die bond is formed on a chip mounting region in which the semiconductor chip (20) is mounted on one surface of the chip mounting portion (10). When the material (30) is applied and disposed, the die bond material (30) is disposed in an inner region separated by 0.2 mm or more from the outer periphery of the chip mounting region.

本製造方法によれば、上記請求項１に記載されている半導体装置を適切に製造することができる。   According to this manufacturing method, the semiconductor device described in claim 1 can be appropriately manufactured.

また、請求項８に記載の発明では、金属製のチップ搭載部（１０）の上に、ダイボンド材（３０）を介して半導体チップ（２０）を搭載し、半導体チップ（２０）およびチップ搭載部（１０）をモールド樹脂（６０）で包み込むように封止してなる半導体装置の製造方法において、チップ搭載部（１０）の一面のうち半導体チップ（２０）が搭載されるチップ搭載領域に、ダイボンド材（３０）を塗布して配設する際に、当該チップ搭載領域の中央部から外周へ行くほど、ダイボンド材（３０）の塗布量が少なくなるようにすることを特徴としている。   In the invention according to claim 8, the semiconductor chip (20) is mounted on the metal chip mounting portion (10) via the die bond material (30), and the semiconductor chip (20) and the chip mounting portion are mounted. In the method of manufacturing a semiconductor device in which (10) is sealed so as to be wrapped with a mold resin (60), a die bond is formed on a chip mounting region in which the semiconductor chip (20) is mounted on one surface of the chip mounting portion (10). When the material (30) is applied and disposed, the amount of the die bond material (30) applied decreases from the center of the chip mounting region to the outer periphery.

本製造方法によれば、上記請求項１に記載されている半導体装置を適切に製造することができる。   According to this manufacturing method, the semiconductor device described in claim 1 can be appropriately manufactured.

なお、上記各手段における上下方向は、天地方向を意味するものではなく、後述する実施形態に示される各断面図における上下方向に相当するものである。   In addition, the up-down direction in each said means does not mean a top-and-bottom direction, but is equivalent to the up-down direction in each sectional view shown by embodiment mentioned later.

また、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   Moreover, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, parts that are the same or equivalent to each other are given the same reference numerals in the drawings for the sake of simplicity.

図１（ａ）は、本発明の実施形態に係る樹脂モールドパッケージタイプの半導体装置Ｓ１の概略断面構成を示す図であり、図１（ｂ）は、図１（ａ）中の丸で囲んだＡ部の拡大図である。この半導体装置Ｓ１は、たとえばＱＦＰ（クワッドフラットパッケージ）、ＳＯＰ（スモールアウトラインパッケージ）などに適用できる。   FIG. 1A is a diagram showing a schematic cross-sectional configuration of a resin mold package type semiconductor device S1 according to an embodiment of the present invention, and FIG. 1B is surrounded by a circle in FIG. It is an enlarged view of A section. The semiconductor device S1 can be applied to, for example, QFP (quad flat package), SOP (small outline package), and the like.

金属製のチップ搭載部としてのヒートシンク１０は、ＣｕもしくはＣｕ合金などの金属を用いた矩形板状をなすものであり、本例では、熱膨張係数が１７ｐｐｍ／℃程度のＣｕ板からなる。   The heat sink 10 as a metal chip mounting portion has a rectangular plate shape using a metal such as Cu or Cu alloy. In this example, the heat sink 10 is made of a Cu plate having a thermal expansion coefficient of about 17 ppm / ° C.

このヒートシンク１０の一面側には、半導体チップとしてのＩＣチップ２０が搭載されている。このＩＣチップは、シリコン基板などからなるもので、たとえば、その熱膨張係数は３ｐｐｍ／℃程度である。   An IC chip 20 as a semiconductor chip is mounted on one surface side of the heat sink 10. This IC chip is made of a silicon substrate or the like, and has a thermal expansion coefficient of about 3 ppm / ° C., for example.

そして、ヒートシンク１０とＩＣチップ２０とはダイボンド材３０を介して接着固定されている。このダイボンド材３０は、銀ペーストや、樹脂に導電性のフィラーが含有された導電性接着剤などからなるものであり、本例では、ダイボンド材３０は銀ペーストからなる。   The heat sink 10 and the IC chip 20 are bonded and fixed via a die bond material 30. The die bond material 30 is made of a silver paste or a conductive adhesive containing a conductive filler in a resin. In this example, the die bond material 30 is made of a silver paste.

また、ヒートシンク１０およびＩＣチップ２０の周囲には、Ｃｕや４２アロイ合金などの金属からなるリードとしてのリードフレーム４０が配置されている。そして、ＩＣチップ２０とリードフレーム４０とは、金やアルミニウムなどからなるワイヤ５０によって結線され電気的に接続されている。   Further, around the heat sink 10 and the IC chip 20, a lead frame 40 as a lead made of a metal such as Cu or 42 alloy alloy is disposed. The IC chip 20 and the lead frame 40 are connected and electrically connected by a wire 50 made of gold or aluminum.

そして、モールド樹脂６０は、ヒートシンク１０、ＩＣチップ２０、リードフレーム４０およびワイヤ５０を包み込むように封止している。ここでは、モールド樹脂６０は、ヒートシンク１０の他面およびリードフレーム４０のアウターリードを露出させつつ、各部の封止を行っている。   The mold resin 60 is sealed so as to enclose the heat sink 10, the IC chip 20, the lead frame 40, and the wires 50. Here, the mold resin 60 seals each part while exposing the other surface of the heat sink 10 and the outer leads of the lead frame 40.

このモールド樹脂６０は、エポキシ系樹脂などの通常のモールド材料からなるものである。本例では、モールド樹脂６０は、エポキシ系樹脂からなり、さらに熱膨張係数を調整する等のためにシリカなどからなるフィラーが含有されたものである。モールド樹脂６０の熱膨張係数としては、たとえば１０ｐｐｍ／℃程度のものにできる。   The mold resin 60 is made of a normal mold material such as an epoxy resin. In this example, the mold resin 60 is made of an epoxy resin, and further contains a filler made of silica or the like for adjusting the thermal expansion coefficient. The thermal expansion coefficient of the mold resin 60 can be, for example, about 10 ppm / ° C.

また、図１に示されるように、ヒートシンク１０は、その一面と他面との間の側面に、モールド樹脂６０とヒートシンク１０との密着性を高めるための突起部（コイニング）１２を有する。このような突起部１２を有するヒートシンク１０は、プレス加工などにより形成することができる。   Further, as shown in FIG. 1, the heat sink 10 has a protrusion (coining) 12 for improving the adhesion between the mold resin 60 and the heat sink 10 on the side surface between the one surface and the other surface. The heat sink 10 having such protrusions 12 can be formed by pressing or the like.

また、本実施形態の半導体装置Ｓ１においては、図１（ｂ）に示されるように、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を有した状態で、ＩＣチップ２０の上面よりもダイボンド材３０の上端面の方が低くなっている。つまり、ＩＣチップ２０の上端角部近傍にてダイボンド材３０を無くした構成となっている。   In the semiconductor device S1 of the present embodiment, as shown in FIG. 1B, a distance t1 is provided between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20. In this state, the upper end surface of the die bond material 30 is lower than the upper surface of the IC chip 20. That is, the die bond material 30 is eliminated in the vicinity of the upper end corner of the IC chip 20.

ここでは、ＩＣチップ２０の厚さｄ（図１（ｂ）参照）は４００μｍであり、ダイボンド材３０の厚さは３０μｍ程度である。このような場合には、上記距離ｔ１は０．１ｍｍ以上であることが好ましい。逆に言えば、ＩＣチップ２０の端面におけるＩＣチップ２０の下面を起点としたダイボンド材３０の這い上がり高さｔ２は、０．３ｍｍ以下であることが好ましい。   Here, the thickness d of the IC chip 20 (see FIG. 1B) is 400 μm, and the thickness of the die bond material 30 is about 30 μm. In such a case, the distance t1 is preferably 0.1 mm or more. In other words, the rising height t2 of the die bond material 30 starting from the lower surface of the IC chip 20 at the end face of the IC chip 20 is preferably 0.3 mm or less.

このような半導体装置Ｓ１は、ヒートシンク１０とリードフレーム４０とをかしめなどにより一体に固定した後、ＩＣチップ２０をヒートシンク１０に搭載し、ワイヤボンディングを行い、樹脂モールドを行い、リードフレームの成形・カットを行うことにより、製造することができる。   In such a semiconductor device S1, the heat sink 10 and the lead frame 40 are fixed together by caulking or the like, and then the IC chip 20 is mounted on the heat sink 10, wire bonding, resin molding, lead frame molding / It can be manufactured by cutting.

そして、半導体装置Ｓ１は、図１に示されるように、外部基板１００上に搭載され実装される。ここで、外部基板１００は、たとえばセラミック基板、プリント基板などであり、半導体装置Ｓ１が搭載される面には、ランド１１０が設けられている。   The semiconductor device S1 is mounted and mounted on the external substrate 100 as shown in FIG. Here, the external substrate 100 is, for example, a ceramic substrate or a printed circuit board, and a land 110 is provided on a surface on which the semiconductor device S1 is mounted.

そして、半導体装置Ｓ１においては、モールド樹脂６０からリードフレーム４０の一部が露出しており、このリードフレーム４０の露出部すなわちアウターリードが、外部基板１００のランド１１０にはんだ１２０を介して接合されている。   In the semiconductor device S 1, a part of the lead frame 40 is exposed from the mold resin 60, and the exposed portion of the lead frame 40, that is, the outer lead, is joined to the land 110 of the external substrate 100 via the solder 120. ing.

また、ヒートシンク１０の他面も、外部基板１００のランド１１０にはんだ１２０を介して接合されている。これにより、本実施形態では、ヒートシンク１０の他面から外部基板１００への放熱が適切になされる。   The other surface of the heat sink 10 is also joined to the land 110 of the external substrate 100 via the solder 120. Thereby, in this embodiment, the heat radiation from the other surface of the heat sink 10 to the external substrate 100 is appropriately performed.

ここで、このはんだ１２０は、Ｐｂを実質的に含まないＰｂフリーはんだである。これは、はんだリフローの温度が従来のＰｂ含有はんだにおける２２５℃から２４０〜２６０℃へと高温化したものである。   Here, the solder 120 is a Pb-free solder substantially not containing Pb. This is because the solder reflow temperature is increased from 225 ° C. to 240-260 ° C. in the conventional Pb-containing solder.

具体的なＰｂフリーはんだとしては、たとえば、Ｓｎ−Ａｇ（Ａｇ３．５）系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだなどが挙げられる。さらに、前記Ｓｎ−Ａｇ−Ｃｕ系はんだとしては、Ａｇ１〜４、Ｃｕ０〜１で３Ａｇ−０．５Ｃｕ、３．５Ａｇ−０．７Ｃｕなどが挙げられる。   Specific examples of the Pb-free solder include Sn-Ag (Ag3.5) solder and Sn-Ag-Cu solder. Furthermore, examples of the Sn-Ag-Cu solder include Ag1-4, Cu0-1, and 3Ag-0.5Cu, 3.5Ag-0.7Cu.

次に、本実施形態においては、上述したように、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を設けることで、ＩＣチップ２０の上端角部近傍にてダイボンド材３０を無くした構成としていることの根拠について述べる。   Next, in the present embodiment, as described above, by providing the distance t1 between the upper surface of the IC chip 20 and the upper end surface of the die bonding material 30 at the end surface of the IC chip 20, the upper end corner portion of the IC chip 20 is provided. The grounds for the configuration in which the die bonding material 30 is eliminated in the vicinity will be described.

これは、ＩＣチップ２０に加わる熱応力を極力低減するためのものであり、本発明者が行った実験検討の結果に基づくものである。その検討結果の一例を述べる。   This is for reducing the thermal stress applied to the IC chip 20 as much as possible, and is based on the result of the experimental study conducted by the present inventors. An example of the examination results will be described.

まず、上記したダイボンド材３０の這い上がり高さｔ２と、ＩＣチップ２０の上端角部に発生する応力との関係についてＦＥＭ（有限要素法）で解析を行った。その結果、ＩＣチップ２０の端面においてＩＣチップ２０の上面までダイボンド材３０が這い上がっている従来構成では、ＩＣチップ２０の上端角部近傍に最も応力が集中していることが確認された。   First, the relationship between the above-described climbing height t2 of the die bond material 30 and the stress generated at the upper end corner of the IC chip 20 was analyzed by FEM (finite element method). As a result, it was confirmed that in the conventional configuration in which the die bond material 30 crawls up to the upper surface of the IC chip 20 at the end face of the IC chip 20, the stress is most concentrated in the vicinity of the upper end corner of the IC chip 20.

一方、ＩＣチップ２０の上端角部近傍にてダイボンド材３０を無くした構成とすれば、当該角部における応力集中の緩和が確認された。そして、さらに解析を進め、ダイボンド材の這い上がり高さｔ２を変えていき、ＩＣチップ２０の上端角部に発生する応力の変化を調査した。その結果が図２に示される。   On the other hand, if the die bond material 30 is eliminated in the vicinity of the upper end corner of the IC chip 20, relaxation of stress concentration at the corner is confirmed. Then, the analysis was further advanced to change the creeping height t2 of the die bond material, and the change in stress generated at the upper end corner of the IC chip 20 was investigated. The result is shown in FIG.

なお、図２では、横軸のダイボンド材の這い上がり高さｔ２は単位：μｍであり、縦軸の応力は任意単位である。また、ここでは、ＩＣチップ２０の厚さｄは４００μｍとしている。   In FIG. 2, the creeping height t2 of the die bond material on the horizontal axis is a unit: μm, and the stress on the vertical axis is an arbitrary unit. Here, the thickness d of the IC chip 20 is 400 μm.

つまり、図２中、ダイボンド材の這い上がり高さｔ２が４００μｍのところは、上記図７に示される従来のものと同様、ＩＣチップ２０の端面においてＩＣチップ２０の上面までダイボンド材３０が這い上がっている構成である。そして、この応力を１００としている。   That is, in FIG. 2, the die bond material 30 rises up to the upper surface of the IC chip 20 at the end face of the IC chip 20, as in the conventional case shown in FIG. It is the composition which is. This stress is set to 100.

図２に示される結果から、ダイボンド材の這い上がり高さｔ２が４００μｍよりも小さくなる、すなわちＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を設ければ、ＩＣチップ２０の上端角部に発生する応力が大幅に低減することがわかる。   From the result shown in FIG. 2, the creeping height t2 of the die bond material is smaller than 400 μm, that is, a distance t1 is provided between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20. Then, it can be seen that the stress generated at the upper corner of the IC chip 20 is greatly reduced.

そして、ダイボンド材の這い上がり高さｔ２が３００μｍ以下になる、すなわち上記距離ｔ１が１００μｍ以上になると、応力の低下度合もほぼ飽和し、ほぼ安定して低い応力が実現されることがわかる。   Then, it can be seen that when the creeping height t2 of the die bond material is 300 μm or less, that is, the distance t1 is 100 μm or more, the degree of decrease in stress is almost saturated and low stress is realized almost stably.

実際に、上記図１に示される半導体装置において、当該這い上がり高さｔ２を変えたサンプルを作製し、装置実装時のリフロー条件と同様の高温試験を行ったところ、這い上がり高さｔ２が３００μｍ以下のものは、ほとんどチップ剥離は発生しなかった。なお、チップ剥離の確認はＳＥＭ（電子顕微鏡）観察などにより容易に可能である。   Actually, in the semiconductor device shown in FIG. 1, a sample with the rising height t2 changed was manufactured, and a high-temperature test similar to the reflow condition at the time of mounting the device was performed. As a result, the rising height t2 was 300 μm. In the following cases, chip peeling hardly occurred. Note that chip peeling can be easily confirmed by SEM (electron microscope) observation or the like.

このような検討結果に基づいて、本実施形態では、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を設けることで、ＩＣチップ２０の上端角部近傍にてダイボンド材３０を無くした構成としている。また、好ましくは当該距離ｔ１を０．１ｍｍ以上としている。   Based on the result of such examination, in this embodiment, by providing a distance t1 between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20, the upper end corner portion of the IC chip 20 is provided. The die bond material 30 is eliminated in the vicinity. Preferably, the distance t1 is 0.1 mm or more.

ところで、本実施形態によれば、金属製のチップ搭載部としてのヒートシンク１０と、ヒートシンク１０の上にダイボンド材３０を介して搭載された半導体チップとしてのＩＣチップ２０と、ＩＣチップ２０の周囲に配置されＩＣチップ２０と電気的に接続されたリードフレーム４０と、ＩＣチップ２０、ヒートシンク１０、リードフレーム４０を包み込むように封止するモールド樹脂６０とを備える半導体装置において、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を有した状態で、ＩＣチップ２０の上面よりもダイボンド材３０の上端面の方が低くなっていることを特徴とする半導体装置Ｓ１が提供される。   By the way, according to the present embodiment, the heat sink 10 as a metal chip mounting portion, the IC chip 20 as a semiconductor chip mounted on the heat sink 10 via the die bonding material 30, and the periphery of the IC chip 20 In a semiconductor device including a lead frame 40 that is disposed and electrically connected to the IC chip 20, and the IC chip 20, the heat sink 10, and a mold resin 60 that seals the lead frame 40 so as to enclose the lead frame 40. The semiconductor device characterized in that the upper end surface of the die bond material 30 is lower than the upper surface of the IC chip 20 in a state where the distance t1 is provided between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30. A device S1 is provided.

それによれば、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に距離ｔ１を有した状態で、ＩＣチップ２０の上面よりもダイボンド材３０の上端面の方が低くなっているため、ＩＣチップ２０の上端角部近傍にてダイボンド材３０を無くした構成を実現することができる。   According to this, the upper end surface of the die bond material 30 is more than the upper surface of the IC chip 20 with a distance t1 between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20. Since it is low, the structure which eliminated the die-bonding material 30 in the vicinity of the upper end corner of the IC chip 20 can be realized.

したがって、本実施形態によれば、金属製のヒートシンク１０の上にダイボンド材３０を介してＩＣチップ２０を搭載し、ＩＣチップ２０およびヒートシンク１０をモールド樹脂６０で包み込むように封止してなる半導体装置において、ダイボンド材３０で搭載されたＩＣチップ２０に加わる熱応力を極力低減することができる。   Therefore, according to this embodiment, the IC chip 20 is mounted on the metal heat sink 10 via the die bond material 30, and the IC chip 20 and the heat sink 10 are sealed so as to be wrapped with the mold resin 60. In the apparatus, the thermal stress applied to the IC chip 20 mounted with the die bond material 30 can be reduced as much as possible.

それにより、結果的に、半導体装置の実装時において、熱によるモールド樹脂６０のＩＣチップ２０からの剥離を防止することができる。   As a result, it is possible to prevent peeling of the mold resin 60 from the IC chip 20 due to heat when the semiconductor device is mounted.

また、上述したように、本実施形態の半導体装置Ｓ１においては、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間の距離ｔ１を、０．１ｍｍ以上にすれば、ＩＣチップ２０に加わる熱応力を大幅に安定して低減することができ、好ましい（図２参照）。   Further, as described above, in the semiconductor device S1 of the present embodiment, if the distance t1 between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20 is 0.1 mm or more. The thermal stress applied to the IC chip 20 can be greatly stably reduced, which is preferable (see FIG. 2).

また、本実施形態の半導体装置Ｓ１では、モールド樹脂６０からリード４０の一部が露出しており、このリード４０の露出部が、外部基板１００にはんだ１２０を介して接合される部位となっている。そして、この接合部のはんだ１２０としては、Ｐｂフリーはんだを採用している。   Further, in the semiconductor device S1 of the present embodiment, a part of the lead 40 is exposed from the mold resin 60, and the exposed portion of the lead 40 becomes a part joined to the external substrate 100 via the solder 120. Yes. And as the solder 120 of this junction part, Pb free solder is employ | adopted.

それによれば、半導体装置Ｓ１を外部基板１００へはんだ付け実装する時にＰｂフリーはんだを用いるため、リフロー温度が高温化するが、そのような状況に対して上記したチップ剥離、リード剥離や樹脂クラックの抑制が適切になされる。   According to this, since the Pb-free solder is used when the semiconductor device S1 is soldered and mounted on the external substrate 100, the reflow temperature is increased. However, the chip peeling, lead peeling, and resin cracking described above are caused in such a situation. Suppression is done appropriately.

次に、ＩＣチップ２０の端面におけるＩＣチップ２０の上面とダイボンド材３０の上端面との間に、好ましくは０．１ｍｍ以上の距離ｔ１を有した状態で、ＩＣチップ２０の上面よりもダイボンド材３０の上端面の方が低くなっている構成を実現するための、ダイボンド材３０の形成方法について述べる。   Next, the die bond material is more than the upper surface of the IC chip 20 with a distance t1 of preferably 0.1 mm or more between the upper surface of the IC chip 20 and the upper end surface of the die bond material 30 at the end surface of the IC chip 20. A method for forming the die-bonding material 30 for realizing a configuration in which the upper end surface of 30 is lower will be described.

ダイボンド材３０の形成は、半導体装置Ｓ１の製造工程において、ヒートシンク１０とリードフレーム４０とをかしめなどにより一体に固定した後、ＩＣチップ２０をヒートシンク１０に搭載する前に行う。   The die bond material 30 is formed before the IC chip 20 is mounted on the heat sink 10 after the heat sink 10 and the lead frame 40 are fixed together by caulking or the like in the manufacturing process of the semiconductor device S1.

このとき、ダイボンド材３０は、ヒートシンク１０の一面のうちＩＣチップ２０が搭載されるチップ搭載領域に配設する。   At this time, the die-bonding material 30 is disposed in a chip mounting area where the IC chip 20 is mounted on one surface of the heat sink 10.

その後、ダイボンド材３０の上にＩＣチップ２０を搭載し、ダイボンド材３０を硬化してＩＣチップ２０を接着し、次に、ワイヤボンディングを行い、金型を用いて樹脂モールドを行い、リードフレームの成形・カットを行うことにより、半導体装置Ｓ１ができあがる。   Thereafter, the IC chip 20 is mounted on the die bond material 30, the die bond material 30 is cured and the IC chip 20 is bonded, then wire bonding is performed, resin molding is performed using a mold, and the lead frame By performing molding and cutting, the semiconductor device S1 is completed.

［従来のダイボンド材の形成方法］
まず、従来のダイボンド材の形成方法について図３を参照して述べておく。 [Conventional Die Bond Material Forming Method]
First, a conventional die bonding material forming method will be described with reference to FIG.

図３（ａ）、（ｂ）、（ｃ）に示されるように、ヒートシンク１０の上にディスペンスノズルＫ１を用いてダイボンド材３０を塗布し、その上にＩＣチップ２０を搭載する。このとき、従来では、ダイボンド材３０は、チップ搭載領域よりも外側まで配設されているため、ダイボンド材３０の這い上がりが大きくなってしまう。   As shown in FIGS. 3A, 3 </ b> B, and 3 </ b> C, the die bonding material 30 is applied on the heat sink 10 using the dispensing nozzle K <b> 1, and the IC chip 20 is mounted thereon. At this time, conventionally, since the die bond material 30 is disposed to the outside of the chip mounting region, the die bond material 30 is greatly increased.

［第１のダイボンド材の形成方法］
図４は、本実施形態の第１のダイボンド材の形成方法を示す工程図である。本形成方法では、図４（ａ）、（ｂ）、（ｃ）に示されるように、ヒートシンク１０の一面のうちチップ搭載領域にダイボンド材３０を塗布して配設する際に、当該チップ搭載領域の外周から０．２ｍｍ以上離れた内側の領域に、ダイボンド材３０を配設する。 [First Die Bond Material Forming Method]
FIG. 4 is a process diagram showing the first die bonding material forming method of the present embodiment. In this forming method, as shown in FIGS. 4A, 4B, and 4C, when the die bonding material 30 is applied and disposed in the chip mounting region of one surface of the heat sink 10, the chip mounting is performed. The die bond material 30 is disposed in an inner region that is 0.2 mm or more away from the outer periphery of the region.

それにより、ダイボンド材３０の這い上がりを抑制することができ、上述したＩＣチップ２０の端面におけるダイボンド材３０構成を実現することができる。なお、この０．２ｍｍは、ダイボンド材３０の形成位置精度、ＩＣチップ２０のマウント精度を考慮して決めている。   Thereby, the creeping of the die bond material 30 can be suppressed, and the configuration of the die bond material 30 on the end face of the IC chip 20 described above can be realized. This 0.2 mm is determined in consideration of the formation position accuracy of the die bond material 30 and the mounting accuracy of the IC chip 20.

［第２のダイボンド材の形成方法］
図５は、本実施形態の第２のダイボンド材の形成方法を示す工程図である。本形成方法では、図５（ａ）、（ｂ）、（ｃ）に示されるように、チップ搭載領域にダイボンド材３０を塗布して配設する際に、当該チップ搭載領域の中央部から外周へ行くほど、ダイボンド材３０の塗布量が少なくなるようにする。 [Second Die Bond Material Forming Method]
FIG. 5 is a process diagram showing a method for forming a second die bond material of the present embodiment. In this forming method, as shown in FIGS. 5A, 5B, and 5C, when the die bonding material 30 is applied and disposed in the chip mounting area, the outer periphery from the center of the chip mounting area The amount of application of the die bond material 30 decreases as the distance increases.

この例では、ダイボンド材３０を塗布するディスペンスノズルＫ１の径を、最外周のみ小さくすることにより、塗布量の多少を実現している。そして、本形成方法によれば、ダイボンド材３０の這い上がりを抑制することができる。   In this example, the amount of coating is realized by reducing the diameter of the dispensing nozzle K1 for applying the die bonding material 30 only at the outermost periphery. And according to this formation method, the creeping of the die-bonding material 30 can be suppressed.

（他の実施形態）
図６は、他の実施形態に係る樹脂モールドパッケージタイプの半導体装置の概略断面構成を示す図である。この半導体装置は、ヒートシンクのない標準的なパッケージに本発明が適用された例である。 (Other embodiments)
FIG. 6 is a diagram showing a schematic cross-sectional configuration of a resin mold package type semiconductor device according to another embodiment. This semiconductor device is an example in which the present invention is applied to a standard package without a heat sink.

つまり、この半導体装置においては、チップ搭載部がリードフレームのアイランド１０’となっているものである。なお、チップ搭載部はヒートシンクやアイランドに限定されるものではなく、半導体チップをダイボンド材を介して搭載できるならば、これらに限定されるものではない。   That is, in this semiconductor device, the chip mounting portion is the island 10 'of the lead frame. The chip mounting portion is not limited to a heat sink or an island, and is not limited to these as long as a semiconductor chip can be mounted via a die bond material.

また、上記実施形態では、ＩＣチップ２０とリードフレーム４０との電気的な接続はワイヤ５０にて行っていたが、これに限定されるものではない。それ以外にも、バンプなどにより、ＩＣチップ２０とリードフレーム４０との電気的な接続が行われていてもよい。   In the above-described embodiment, the electrical connection between the IC chip 20 and the lead frame 40 is performed by the wire 50, but the present invention is not limited to this. In addition, the IC chip 20 and the lead frame 40 may be electrically connected by bumps or the like.

以上のように、本発明は、金属製のチップ搭載部１０と、チップ搭載部１０の上にダイボンド材３０を介して搭載された半導体チップ２０と、半導体チップ２０の周囲に配置され半導体チップ２０と電気的に接続されたリード４０と、半導体チップ２０、ヒートシンク１０、リード４０を包み込むように封止するモールド樹脂６０とを備える半導体装置Ｓ１において、上述したように、半導体チップ２０の端面におけるダイボンド材３０の構成を規定したことを要部とするものであり、その他の部分については適宜設計変更することが可能である。   As described above, the present invention includes the metal chip mounting portion 10, the semiconductor chip 20 mounted on the chip mounting portion 10 via the die bonding material 30, and the semiconductor chip 20 disposed around the semiconductor chip 20. In the semiconductor device S <b> 1 including the lead 40 electrically connected to the semiconductor chip 20, the heat sink 10, and the mold resin 60 that encapsulates the lead 40, as described above, the die bond on the end surface of the semiconductor chip 20 is performed. The main part is that the configuration of the material 30 is defined, and the design of the other parts can be changed as appropriate.

（ａ）は、本発明の実施形態に係る樹脂モールドパッケージタイプの半導体装置の概略断面構成を示す図であり、（ｂ）は、（ａ）中のＡ部拡大図である。(A) is a figure which shows schematic sectional structure of the resin mold package type semiconductor device which concerns on embodiment of this invention, (b) is the A section enlarged view in (a). ダイボンド材の這い上がり高さｔ２とＩＣチップ２０の上端角部に発生する応力との関係について解析した結果を示す図である。6 is a diagram illustrating a result of analyzing a relationship between a rising height t2 of a die bond material and a stress generated at an upper end corner of the IC chip 20. FIG. 従来のダイボンド材の形成方法を示す工程図である。It is process drawing which shows the formation method of the conventional die-bonding material. 上記実施形態の第１のダイボンド材の形成方法を示す工程図である。It is process drawing which shows the formation method of the 1st die-bonding material of the said embodiment. 上記実施形態の第２のダイボンド材の形成方法を示す工程図である。It is process drawing which shows the formation method of the 2nd die-bonding material of the said embodiment. 本発明の他の実施形態に係る樹脂モールドパッケージタイプの半導体装置の概略断面構成を示す図である。It is a figure which shows schematic cross-sectional structure of the resin mold package type semiconductor device which concerns on other embodiment of this invention. 従来の一般的な樹脂モールドパッケージタイプの半導体装置の概略断面構成を示す図である。It is a figure which shows schematic cross-sectional structure of the conventional general resin mold package type semiconductor device.

符号の説明Explanation of symbols

１０…チップ搭載部としてのヒートシンク、
２０…半導体チップとしてのＩＣチップ、３０…ダイボンド材、
４０…リードとしてのリードフレーム、６０…モールド樹脂、１００…外部基板、
１２０…はんだ、ｄ…半導体チップの厚さ、
ｔ１…ＩＣチップの端面におけるＩＣチップの上面とダイボンド材の上端面との間の距離。 10 ... heat sink as chip mounting part,
20 ... IC chip as a semiconductor chip, 30 ... Die bond material,
40 ... Lead frame as lead, 60 ... Mold resin, 100 ... External substrate,
120 ... solder, d ... thickness of semiconductor chip,
t1 is the distance between the upper surface of the IC chip and the upper end surface of the die bond material at the end surface of the IC chip.

Claims (8)

金属製のチップ搭載部（１０）と、
前記チップ搭載部（１０）の上にダイボンド材（３０）を介して搭載された半導体チップ（２０）と、
前記半導体チップ（２０）の周囲に配置され前記半導体チップ（２０）と電気的に接続されたリード（４０）と、
前記半導体チップ（２０）、前記チップ搭載部（１０）、前記リード（４０）を包み込むように封止するモールド樹脂（６０）とを備える半導体装置において、
前記半導体チップ（２０）の端面における前記半導体チップ（２０）の上面と前記ダイボンド材（３０）の上端面との間に距離（ｔ１）を有した状態で、前記半導体チップ（２０）の上面よりも前記ダイボンド材（３０）の上端面の方が低くなっていることを特徴とする半導体装置。 A metal chip mounting portion (10);
A semiconductor chip (20) mounted on the chip mounting portion (10) via a die bond material (30);
A lead (40) disposed around the semiconductor chip (20) and electrically connected to the semiconductor chip (20);
In a semiconductor device comprising the semiconductor chip (20), the chip mounting portion (10), and a mold resin (60) for sealing so as to wrap the lead (40).
From the upper surface of the semiconductor chip (20) with a distance (t1) between the upper surface of the semiconductor chip (20) at the end surface of the semiconductor chip (20) and the upper end surface of the die bond material (30). Further, the upper end surface of the die bond material (30) is lower. 前記半導体チップ（２０）の端面における前記半導体チップ（２０）の上面と前記ダイボンド材（３０）の上端面との間の距離（ｔ１）は、０．１ｍｍ以上であることを特徴とする請求項１に記載の半導体装置。 The distance (t1) between the upper surface of the semiconductor chip (20) and the upper end surface of the die bonding material (30) at the end surface of the semiconductor chip (20) is 0.1 mm or more. 2. The semiconductor device according to 1. 前記半導体チップ（２０）の厚さ（ｄ）は４００μｍであることを特徴とする請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein a thickness (d) of the semiconductor chip (20) is 400 μm. 前記ダイボンド材（３０）は、銀ペーストであることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the die bond material (30) is a silver paste. 前記モールド樹脂（６０）から前記リード（４０）の一部が露出しており、このリード（４０）の露出部が、外部基板（１００）にはんだ（１２０）を介して接合される部位となっていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 A part of the lead (40) is exposed from the mold resin (60), and the exposed portion of the lead (40) becomes a part to be joined to the external substrate (100) via the solder (120). The semiconductor device according to claim 1, wherein the semiconductor device is provided. 前記はんだ（１２０）は、Ｐｂフリーはんだであることを特徴とする請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the solder is Pb-free solder. 金属製のチップ搭載部（１０）の上に、ダイボンド材（３０）を介して半導体チップ（２０）を搭載し、前記半導体チップ（２０）および前記チップ搭載部（１０）をモールド樹脂（６０）で包み込むように封止してなる半導体装置の製造方法において、
前記チップ搭載部（１０）の一面のうち前記半導体チップ（２０）が搭載されるチップ搭載領域に、前記ダイボンド材（３０）を塗布して配設する際に、前記チップ搭載領域の外周から０．２ｍｍ以上離れた内側の領域に、前記ダイボンド材（３０）を配設することを特徴とする半導体装置の製造方法。 A semiconductor chip (20) is mounted on a metal chip mounting portion (10) via a die bond material (30), and the semiconductor chip (20) and the chip mounting portion (10) are molded resin (60). In the manufacturing method of the semiconductor device formed by sealing so as to be wrapped in,
When the die bonding material (30) is applied and disposed on the chip mounting area on which the semiconductor chip (20) is mounted on one surface of the chip mounting section (10), the outer periphery of the chip mounting area is zero. A method of manufacturing a semiconductor device, wherein the die bond material (30) is disposed in an inner region separated by 2 mm or more. 金属製のチップ搭載部（１０）の上に、ダイボンド材（３０）を介して半導体チップ（２０）を搭載し、前記半導体チップ（２０）および前記チップ搭載部（１０）をモールド樹脂（６０）で包み込むように封止してなる半導体装置の製造方法において、
前記チップ搭載部（１０）の一面のうち前記半導体チップ（２０）が搭載されるチップ搭載領域に、前記ダイボンド材（３０）を塗布して配設する際に、前記チップ搭載領域の中央部から外周へ行くほど、前記ダイボンド材（３０）の塗布量が少なくなるようにすることを特徴とする半導体装置の製造方法。
A semiconductor chip (20) is mounted on a metal chip mounting portion (10) via a die bond material (30), and the semiconductor chip (20) and the chip mounting portion (10) are molded resin (60). In the manufacturing method of the semiconductor device formed by sealing so as to be wrapped in,
When the die-bonding material (30) is applied and disposed in a chip mounting area where the semiconductor chip (20) is mounted on one surface of the chip mounting part (10), from the center of the chip mounting area A method of manufacturing a semiconductor device, characterized in that the amount of the die-bonding material (30) applied decreases toward the outer periphery.
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