JP2005229177A - Impedance adjusting circuit and adjusting method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an impedance adjusting circuit capable of reducing the effect of an error occurring in adjusting the impedance of an output buffer into a value desired to be matched. <P>SOLUTION: An output buffer 104 for adjustment and an external resistor R1 are connected in series between a VDD power source and a ground. The output buffer 104 is adjusted by a control signal to be entered from a control circuit 103 so that its impedance may be N×R. The size of the transistor of the output buffer 104 is adjusted to 1/N times the size of a transistor of an output buffer. Therefore, the impedance of the output buffer becomes 1/N times the impedance of the output buffer 104, and an error component contained in the impedance of the output buffer 104 also becomes 1/N times. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、インピーダンス調整回路及びその調整方法に関し、更に詳しくは、インピーダンス調整が可能な出力バッファのインピーダンスが所望の値となるように調整するインピーダンス調整回路及びその調整方法に関する。   The present invention relates to an impedance adjustment circuit and an adjustment method thereof, and more particularly to an impedance adjustment circuit and an adjustment method thereof for adjusting an impedance of an output buffer capable of impedance adjustment to a desired value.

近年、半導体装置の動作速度は高速化しており、複数の半導体装置間で信号の送受信を行う信号線を伝播する信号も高速化している。高速信号が伝播する信号線にインピーダンスが不連続な箇所がある場合には、その箇所で、信号の反射等が発生し、信号伝達に不具合が発生する。この不具合を回避するため、通常、出力バッファのインピーダンス、ボード上の伝送路のインピーダンス、及び、終端抵抗は、全て同じ値に整合するように設計される。このうち、出力バッファのインピーダンスは、プロセス条件等のばらつきにより変動することがあるため、出力バッファは、半導体装置に搭載された状態で、インピーダンス調整が可能であることが望ましい。   In recent years, the operation speed of semiconductor devices has been increased, and the signal propagating through a signal line for transmitting and receiving signals between a plurality of semiconductor devices has also been increased. When there is a location where the impedance is discontinuous in the signal line through which the high-speed signal propagates, signal reflection or the like occurs at that location, causing a problem in signal transmission. In order to avoid this problem, the impedance of the output buffer, the impedance of the transmission line on the board, and the termination resistance are usually designed to all match the same value. Among these, since the impedance of the output buffer may vary due to variations in process conditions and the like, it is desirable that the output buffer be capable of adjusting the impedance while mounted on the semiconductor device.

半導体装置に搭載された状態で、インピーダンス調整可能な出力バッファに関する技術としては、例えば特許文献１に記載された技術がある。図２は、特許文献１に記載された出力バッファの構成を示している。図２を参照すると、この出力バッファ２０１は、プルアップ用トランジスタ列２０３と、プルダウン用トランジスタ列２０４とを有する。プルアップ用トランジスタ列２０３は、出力端子２０２とＶｄｄ線との間に並列に接続された、サイズが相互に異なる複数のＰ型トランジスタからなる。また、プルダウン用トランジスタ列２０４は、出力端子２０２とグランド線との間に並列に接続された、サイズが相互に異なる複数のＮ型トランジスタからなる。   As a technique related to an output buffer that can be adjusted in impedance in a state of being mounted on a semiconductor device, for example, there is a technique described in Patent Document 1. FIG. 2 shows the configuration of the output buffer described in Patent Document 1. Referring to FIG. 2, the output buffer 201 includes a pull-up transistor array 203 and a pull-down transistor array 204. The pull-up transistor array 203 includes a plurality of P-type transistors having different sizes connected in parallel between the output terminal 202 and the Vdd line. The pull-down transistor array 204 includes a plurality of N-type transistors having different sizes connected in parallel between the output terminal 202 and the ground line.

プルアップ用トランジスタ列２０３及びプルダウン用トランジスタ列２０４は、それぞれ制御回路２０５によって制御される。出力バッファ２０１がＨレベルの信号を出力する際には、制御回路２０５は、制御信号ＰＧ０〜ＰＧ５により、プルアップ用トランジスタ列２０３のトランジスタＰ０〜Ｐ５のうちのいくつかを選択的にオンにする。このようにすることで、出力バッファ２０１がＨレベルを出力する際の出力バッファ２０１のインピーダンスが制御される。また、出力バッファ２０１がＬレベルの信号を出力する際には、制御回路２０５は、制御信号ＮＧ０〜ＮＧ５により、プルダウン用トランジスタ列２０４のトランジスタＮ０〜Ｎ５のうちのいくつかを選択的にオンにし、出力バッファ２０１がＬレベルを出力する際の出力バッファ２０１のインピーダンスを制御する。   The pull-up transistor row 203 and the pull-down transistor row 204 are respectively controlled by the control circuit 205. When the output buffer 201 outputs an H level signal, the control circuit 205 selectively turns on some of the transistors P0 to P5 of the pull-up transistor array 203 by the control signals PG0 to PG5. . By doing so, the impedance of the output buffer 201 when the output buffer 201 outputs H level is controlled. When the output buffer 201 outputs an L level signal, the control circuit 205 selectively turns on some of the transistors N0 to N5 of the pull-down transistor array 204 by the control signals NG0 to NG5. The impedance of the output buffer 201 when the output buffer 201 outputs L level is controlled.

図３は、インピーダンス制御が可能な出力バッファのインピーダンスを、所望の値に調整するインピーダンス調整回路を含む半導体装置の構成を示している。出力バッファ群２１０は、複数の出力バッファ２０１を有する。各出力バッファ２０１は、インピーダンス調整が可能な出力バッファとして構成される。出力バッファ２０１のインピーダンス調整には、制御回路２０５と、調整用のダミー出力バッファ２０６と、比較器２０７と、外部抵抗２０９とが用いられる。なお、実際には、出力バッファ２０１のプルアップ用トランジスタ列とプルダウン用トランジスタ列とに対応して、調整用のダミー出力バッファ２０６、比較器２０７、及び、外部抵抗２０９が、２組配置されるが、図３では、そのうちの一方のみを図示し、他方を省略している。   FIG. 3 shows a configuration of a semiconductor device including an impedance adjustment circuit that adjusts the impedance of an output buffer capable of impedance control to a desired value. The output buffer group 210 has a plurality of output buffers 201. Each output buffer 201 is configured as an output buffer capable of adjusting impedance. For the impedance adjustment of the output buffer 201, a control circuit 205, a dummy output buffer 206 for adjustment, a comparator 207, and an external resistor 209 are used. Actually, two sets of the dummy output buffer 206 for adjustment, the comparator 207, and the external resistor 209 are arranged corresponding to the pull-up transistor row and the pull-down transistor row of the output buffer 201. However, in FIG. 3, only one of them is shown and the other is omitted.

ダミー出力バッファ２０６は、出力バッファ２０１（図２）と同様な構成を有する。出力バッファ２０１の各トランジスタと、ダミー出力バッファ２０６の各トランジスタとは、同じサイズ（チャネル幅Ｗ及びチャネル長Ｌ）で構成される。ダミー出力バッファ２０６は、制御回路２０５から出力される制御信号に基づいて、そのインピーダンスが制御される。   The dummy output buffer 206 has a configuration similar to that of the output buffer 201 (FIG. 2). Each transistor of the output buffer 201 and each transistor of the dummy output buffer 206 have the same size (channel width W and channel length L). The impedance of the dummy output buffer 206 is controlled based on a control signal output from the control circuit 205.

ダミー出力バッファ２０６は、外部抵抗接続端子２０８とＶｄｄ電源との間に接続され、外部抵抗２０９は、外部抵抗接続端子２０８とグランドとの間に接続される。適合させたい出力バッファ２０１のインピーダンスをＲとするとき、外部抵抗接続端子２０８には、抵抗値Ｒを有する外部抵抗２０９が接続される。外部抵抗２０９は、通常、出力バッファ２０１を内蔵する半導体装置２００を搭載するボード上に配置される。   The dummy output buffer 206 is connected between the external resistance connection terminal 208 and the Vdd power supply, and the external resistance 209 is connected between the external resistance connection terminal 208 and the ground. When the impedance of the output buffer 201 to be matched is R, an external resistor 209 having a resistance value R is connected to the external resistor connection terminal 208. The external resistor 209 is normally disposed on a board on which the semiconductor device 200 that incorporates the output buffer 201 is mounted.

比較器２０７は、一方の入力端子からダミー出力バッファ２０６の出力電位が入力され、他方の入力端子から電圧（１／２）×Ｖｄｄが入力される。制御回路２０５がダミー出力バッファ２０６に送信する制御信号は、比較器２０７の比較結果に基づいて、ダミー出力バッファ２０６の出力端子の電位がＶｄｄの半分となるように、つまり、ダミー出力バッファ２０６の電圧降下が、外部抵抗２０９の電圧降下と等しくなるように調整される。   The comparator 207 receives the output potential of the dummy output buffer 206 from one input terminal, and receives the voltage (1/2) × Vdd from the other input terminal. The control signal transmitted by the control circuit 205 to the dummy output buffer 206 is based on the comparison result of the comparator 207 so that the potential of the output terminal of the dummy output buffer 206 becomes half of Vdd, that is, the dummy output buffer 206 The voltage drop is adjusted to be equal to the voltage drop of the external resistor 209.

ダミー出力バッファ２０６の電圧降下と、外部抵抗２０９の電圧降下とが等しいとき、ダミー出力バッファ２０６には、そのインピーダンスが、外部抵抗２０９の抵抗値Ｒと等しくなるような制御信号が送信されている。制御回路２０５は、このときにダミー出力バッファ２０６に送信している制御信号と同じ制御信号を、対象となる各出力バッファ２０１に送信する。これにより、出力バッファ２０１のインピーダンスは、ダミー出力バッファ２０６のインピーダンスと同じ値となり、外部抵抗２０９の抵抗値Ｒに適合することとなる。このような、適合させたいインピーダンスと同じインピーダンスを有する外部抵抗を使用してインピーダンス調整を行う技術としては、特許文献２に記載された技術がある。
特開２００２−１１１４７４号公報（図１） 特開２００１−９４０４８号公報 特開２００２−２４６８７８号公報 When the voltage drop of the dummy output buffer 206 is equal to the voltage drop of the external resistor 209, a control signal is transmitted to the dummy output buffer 206 so that its impedance is equal to the resistance value R of the external resistor 209. . The control circuit 205 transmits the same control signal as the control signal transmitted to the dummy output buffer 206 at this time to each target output buffer 201. As a result, the impedance of the output buffer 201 becomes the same value as the impedance of the dummy output buffer 206 and matches the resistance value R of the external resistor 209. As a technique for performing impedance adjustment using such an external resistor having the same impedance as that to be matched, there is a technique described in Patent Document 2.
JP 2002-111474 A (FIG. 1) JP 2001-94048 A JP 2002-246878 A

ところで、図３に示すインピーダンス調整回路によるインピーダンスの調整では、ダミー出力バッファ２０６と外部抵抗接続端子２０８との間の配線抵抗や、外部抵抗接続端子２０８と外部抵抗２０９の間のボード上配線の配線抵抗、或いは、比較器２０７が有するオフセット等により、出力バッファ２０１のインピーダンスに誤差が生じる。ダミー出力バッファ２０６と外部抵抗接続端子２０８との間の配線抵抗をＲP、外部抵抗接続端子２０８と外部抵抗２０９の間のボード上配線の配線抵抗をＲB、比較器２０７が有するオフセットによる誤差をＲAとすると、調整された出力バッフ２０１のインピーダンス（調整用出力バッファのインピーダンス）Ｚは、
Ｚ＝Ｒ＋（ＲP＋ＲB＋ＲA）
となり、適合させたいインピーダンスから、（ＲP＋ＲB＋ＲA）だけ誤差が生じる。 Incidentally, in the impedance adjustment by the impedance adjustment circuit shown in FIG. 3, the wiring resistance between the dummy output buffer 206 and the external resistance connection terminal 208 and the wiring on the board between the external resistance connection terminal 208 and the external resistance 209 are arranged. An error occurs in the impedance of the output buffer 201 due to the resistance or the offset of the comparator 207. The wiring resistance between the dummy output buffer 206 and the external resistance connection terminal 208 is R P , the wiring resistance of the wiring on the board between the external resistance connection terminal 208 and the external resistance 209 is R B , and the error due to the offset of the comparator 207 Is RA , the adjusted impedance of the output buffer 201 (the impedance of the output buffer for adjustment) Z is
Z = R + (R P + R B + R A )
Thus, an error of (R P + R B + R A ) occurs from the impedance to be matched.

上記誤差は、信号速度が低速であるときには無視できる程度の誤差であるが、近年の信号速度の高速化に伴い、上記誤差が無視できない状況となっている。このため、出力バッファのインピーダンスをより高精度に制御したいという要求がある。また、整合させるインピーダンスも、従来の５０Ωから、３３Ωや２５Ωと小さくなっているため、誤差と整合させたいインピーダンスとの比（誤差の割合）が増加しており、出力バッファ２０１のインピーダンスを高精度に制御したいという要求はより高まっている。   The error is negligible when the signal speed is low, but with the recent increase in signal speed, the error cannot be ignored. For this reason, there is a demand for controlling the impedance of the output buffer with higher accuracy. Also, since the impedance to be matched is reduced from 50Ω to 33Ω or 25Ω, the ratio between the error and the impedance to be matched (ratio of error) is increased, and the impedance of the output buffer 201 is highly accurate. There is a growing demand for control.

ここで、特許文献３には、外部抵抗接続端子２０８にＮ倍のインピーダンスを有する抵抗を接続する技術が記載されている。特許文献３では、外部抵抗２０９として、Ｎ倍のインピーダンスを有する抵抗を用い、比較器２０８の反転入力端子に｛Ｎ／（Ｎ＋Ｍ）｝×Ｖｄｄの電位を入力することで、Ｍ倍の内部インピーダンスを発生させる旨が記載されている。しかし、特許文献３には、この発生させたＭ倍の内部インピーダンスをどのように使用して、出力回路（バッファ）のインピーダンスを制御するかについての記載はない。   Here, Patent Document 3 describes a technique of connecting a resistor having N times impedance to the external resistance connection terminal 208. In Patent Document 3, a resistor having N times impedance is used as the external resistor 209, and a potential of {N / (N + M)} × Vdd is input to the inverting input terminal of the comparator 208, whereby M times internal impedance is obtained. Is described. However, Patent Document 3 does not describe how to use the generated internal impedance of M times to control the impedance of the output circuit (buffer).

本発明は、調整用抵抗によって、出力バッファのインピーダンスを適合させたい値に調整する際に発生する誤差の影響を低減できるインピーダンス調整回路を提供することを目的とする。   It is an object of the present invention to provide an impedance adjustment circuit that can reduce the influence of an error that occurs when adjusting the impedance of an output buffer to a value that is desired to be adjusted by an adjustment resistor.

上記目的を達成するために、本発明のインピーダンス調整回路は、出力信号線と電源ラインとの間に並列接続されインピーダンス制御信号によって制御される複数のトランジスタを有する出力バッファの出力インピーダンスを調整するインピーダンス調整回路において、ダミー信号線と電源ラインとの間に並列接続され調整用制御信号によって制御される複数のトランジスタを有し、前記ダミー信号線を介して調整用抵抗と接続されて電源電圧を分圧して出力する調整用バッファであって、該調整用バッファの各トランジスタのサイズが前記出力バッファの対応するトランジスタのサイズの１／Ｎである調整用バッファと、前記電源電圧の１／２の電圧と、前記調整用バッファの出力電圧とを比較する比較回路と、調整用制御信号を変化させつつ前記調整用バッファに入力すると共に前記比較回路の出力を監視し、該比較回路の出力に基づいて、該比較回路の双方の入力電圧が一致するか否かを判断する制御部とを備え、前記制御部は、前記比較回路の双方の入力電圧が一致したと判断した際に入力した調整用制御信号に基づいて生成したインピーダンス制御信号を前記出力バッファに入力することを特徴とする   In order to achieve the above object, the impedance adjusting circuit of the present invention is an impedance adjusting the output impedance of an output buffer having a plurality of transistors connected in parallel between an output signal line and a power supply line and controlled by an impedance control signal. The adjustment circuit includes a plurality of transistors connected in parallel between the dummy signal line and the power supply line and controlled by the adjustment control signal, and is connected to the adjustment resistor via the dummy signal line to divide the power supply voltage. An adjustment buffer that outputs the compressed voltage, the size of each transistor of the adjustment buffer being 1 / N of the size of the corresponding transistor of the output buffer, and a voltage that is ½ of the power supply voltage And a comparison circuit that compares the output voltage of the adjustment buffer and a control signal for adjustment are changed. A control unit that inputs the adjustment buffer and monitors the output of the comparison circuit, and determines whether or not the input voltages of both of the comparison circuits match based on the output of the comparison circuit; The control unit inputs an impedance control signal generated based on an adjustment control signal input when it is determined that both input voltages of the comparison circuit match each other to the output buffer.

本発明のインピーダンス調整回路では、例えば、適合させたい出力バッファのインピーダンスをＲとするとき、調整用抵抗として、Ｎ×Ｒの抵抗値を有する抵抗を使用する。制御部から入力する調整用信号によって、調整用バッファのインピーダンスがＮ×Ｒとなるとき、調整用抵抗と調整用バッファによって分圧された電圧が電源電圧の１／２となり、制御部は、比較回路に入力する双方の電圧が一致したと判断する。制御部は、比較回路に入力された双方の電圧が一致したと判断した際に、調整用バッファに入力した調整用信号調整用信号によってオンとなる調整用バッファのトランジスタに対応する出力バッファのトランジスタがオンとなるようなインピーダンス制御信号を生成して、そのインピーダンス制御信号を出力バッファに入力する。
ここで、調整用バッファは、出力バッファを模擬したバッファであり、調整用バッファの各トランジスタのサイズ（チャネル長Ｗ）は、出力バッファの各トランジスタのサイズ（Ｗ）の１／Ｎ倍に設定されている。このため、出力バッファに、調整用制御信号によってオンとなる調整用バッファのトランジスタに対応するトランジスタをオンにするようなインピーダンス制御信号を入力すると、出力バッファのインピーダンスは、調整用バッファのインピーダンスの１／Ｎ倍となる。調整用バッファのインピーダンスがＮ×Ｒとなるように調整用制御信号を制御した場合、調整用バッファのインピーダンスには実際には誤差成分が含まれているが、出力バッファのインピーダンスは、制御部から入力するインピーダンス制御信号によって、調整用バッファのインピーダンスの１／Ｎ倍となるように調整されるため、出力バッファのインピーダンスに含まれる誤差成分を、調整用バッファのインピーダンスに含まれる誤差成分の１／Ｎ倍とすることができる。 In the impedance adjustment circuit of the present invention, for example, when the impedance of the output buffer to be matched is R, a resistor having a resistance value of N × R is used as the adjustment resistor. When an adjustment signal input from the control unit causes the impedance of the adjustment buffer to be N × R, the voltage divided by the adjustment resistor and the adjustment buffer is ½ of the power supply voltage. It is determined that both voltages input to the circuit match. When the control unit determines that both voltages input to the comparison circuit match, the transistor of the output buffer corresponding to the transistor of the adjustment buffer that is turned on by the adjustment signal adjustment signal input to the adjustment buffer Is generated, and the impedance control signal is input to the output buffer.
Here, the adjustment buffer is a buffer that simulates the output buffer, and the size (channel length W) of each transistor of the adjustment buffer is set to 1 / N times the size (W) of each transistor of the output buffer. ing. Therefore, when an impedance control signal that turns on the transistor corresponding to the transistor of the adjustment buffer that is turned on by the adjustment control signal is input to the output buffer, the impedance of the output buffer is 1 of the impedance of the adjustment buffer. / N times. When the adjustment control signal is controlled so that the impedance of the adjustment buffer becomes N × R, the impedance of the adjustment buffer actually includes an error component, but the impedance of the output buffer is Since the impedance is adjusted to be 1 / N times the impedance of the adjustment buffer by the input impedance control signal, the error component included in the impedance of the output buffer is reduced to 1 / of the error component included in the impedance of the adjustment buffer. N times.

本発明のインピーダンス調整回路では、前記制御部は、調整用制御信号を変化させることによって調整用バッファの出力電圧を単調に上昇又は下降させ、比較回路の出力が反転すると比較回路に入力する双方の入力電圧が一致したと判断する構成を採用することができる。
調整用バッファに入力する調整用制御信号により、例えば調整用バッファのインピーダンスを徐々に上昇させていくと、調整用バッファと調整用抵抗とによって分圧される電圧は、徐々に上昇していく。この場合、制御部は、比較回路に入力される調整用バッファと調整用抵抗とによって分圧される電圧が上昇し、電源電圧の１／２の電圧よりも大きくなって、比較回路の出力が反転するときが、調整用バッファと調整用抵抗とによって分圧される電圧と、電源電圧の１／２の電圧とが最も近くなるときであると認識して、比較回路の双方の入力電圧が一致したもの判断する。 In the impedance adjustment circuit of the present invention, the control unit monotonously increases or decreases the output voltage of the adjustment buffer by changing the adjustment control signal, and both of the inputs to the comparison circuit when the output of the comparison circuit is inverted. A configuration in which it is determined that the input voltages match can be employed.
For example, when the impedance of the adjustment buffer is gradually increased by the adjustment control signal input to the adjustment buffer, the voltage divided by the adjustment buffer and the adjustment resistor is gradually increased. In this case, in the control unit, the voltage divided by the adjustment buffer and the adjustment resistor input to the comparison circuit rises and becomes larger than half the power supply voltage, and the output of the comparison circuit is Recognizing that the time when the voltage divided by the adjusting buffer and the adjusting resistor is the closest to the half of the power supply voltage, the input voltage of both of the comparison circuits is Judge what matches.

本発明のインピーダンス調整方法は、出力信号線と電源ラインとの間に並列接続されインピーダンス制御信号によって制御される複数のトランジスタを有する出力バッファの出力インピーダンスを所望の値に調整するインピーダンス調整方法において、ダミー信号線と電源ラインとの間に並列接続され調整用制御信号によって制御される複数のトランジスタを有し、前記ダミー信号線を介して調整用抵抗と接続されて電源電圧を分圧して出力する調整用バッファであって、該調整用バッファの各トランジスタのサイズが前記出力バッファの対応するトランジスタのサイズの１／Ｎである調整用バッファと、前記所望の値のＮ倍の抵抗値を有する調整用抵抗とを直列に接続して電源電圧を分圧し、前記調整用バッファに入力する調整用制御信号を変化させつつ、前記調整用バッファと前記調整用抵抗とによって分圧された電圧と、前記電源電圧の１／２の電圧とを比較して、双方の電圧が一致するか否かを判断し、双方の電圧が一致したと判断した際に入力された調整用制御信号に基づいて前記出力バッファに入力するインピーダンス制御信号を生成することを特徴とする。   The impedance adjustment method of the present invention is an impedance adjustment method for adjusting an output impedance of an output buffer having a plurality of transistors connected in parallel between an output signal line and a power supply line and controlled by an impedance control signal to a desired value. A plurality of transistors connected in parallel between the dummy signal line and the power supply line and controlled by the adjustment control signal are connected to the adjustment resistor via the dummy signal line, and the power supply voltage is divided and output. An adjustment buffer, wherein the size of each transistor in the adjustment buffer is 1 / N of the size of the corresponding transistor in the output buffer, and an adjustment buffer having a resistance value N times the desired value A control signal for adjustment that is connected in series with a resistor for dividing the power supply voltage and that is input to the adjustment buffer While changing, the voltage divided by the adjustment buffer and the adjustment resistor is compared with a voltage that is ½ of the power supply voltage to determine whether or not the two voltages match, An impedance control signal to be input to the output buffer is generated based on an adjustment control signal input when it is determined that both voltages match.

本発明のインピーダンス調整方法では、例えば、適合させたい出力バッファのインピーダンスをＲとするとき、調整用抵抗として、Ｎ×Ｒの抵抗値を有する抵抗を使用し、調整用抵抗と調整用バッファによって分圧された電圧が電源電圧の１／２となるように、調整用バッファに入力する調整用制御信号を調整する。調整用抵抗と調整用バッファによって分圧された電圧が電源電圧の１／２と一致するとき、調整用バッファのインピーダンスは、調整用抵抗と同じＮ×Ｒに調整されており、このとき調整用バッファに入力した調整用信号調整用信号によってオンとなる調整用バッファのトランジスタに対応する、出力バッファのトランジスタがオンとなるようなインピーダンス制御信号を生成して、そのインピーダンス制御信号を出力バッファに入力する。
調整用バッファは、出力バッファを模擬したバッファであり、調整用バッファの各トランジスタのサイズ（Ｗ）は、出力バッファの各トランジスタのサイズ（Ｗ）の１／Ｎ倍に設定されているため、出力バッファに、調整用バッファのインピーダンスがＮ×Ｒとなるような調整用制御信号によってオンとなる調整用バッファのトランジスタに対応するトランジスタをオンにするようなインピーダンス制御信号を入力すると、出力バッファのインピーダンスは、調整用バッファの適合させたいインピーダンスＲに調整される。この場合、調整用バッファのインピーダンスには実際には誤差成分が含まれているが、出力バッファのインピーダンスは、制御部から入力するインピーダンス制御信号によって、調整用バッファのインピーダンスの１／Ｎ倍となるように調整されるため、出力バッファのインピーダンスに含まれる誤差成分を、調整用バッファのインピーダンスに含まれる誤差成分の１／Ｎ倍とすることができる。 In the impedance adjustment method of the present invention, for example, when the impedance of the output buffer to be adapted is R, a resistor having a resistance value of N × R is used as the adjustment resistor, and is divided by the adjustment resistor and the adjustment buffer. The adjustment control signal input to the adjustment buffer is adjusted so that the pressed voltage is ½ of the power supply voltage. When the voltage divided by the adjusting resistor and the adjusting buffer matches 1/2 of the power supply voltage, the impedance of the adjusting buffer is adjusted to the same N × R as the adjusting resistor. An adjustment signal corresponding to the adjustment buffer transistor that is turned on by the adjustment signal adjustment signal input to the buffer is generated so that the output buffer transistor is turned on, and the impedance control signal is input to the output buffer. To do.
The adjustment buffer is a buffer simulating an output buffer, and the size (W) of each transistor in the adjustment buffer is set to 1 / N times the size (W) of each transistor in the output buffer. When an impedance control signal that turns on the transistor corresponding to the transistor of the adjustment buffer that is turned on by the adjustment control signal that causes the impedance of the adjustment buffer to be N × R is input to the buffer, the impedance of the output buffer Is adjusted to the impedance R desired to be adjusted by the adjustment buffer. In this case, the impedance of the adjustment buffer actually includes an error component, but the impedance of the output buffer becomes 1 / N times the impedance of the adjustment buffer by the impedance control signal input from the control unit. Therefore, the error component included in the impedance of the output buffer can be set to 1 / N times the error component included in the impedance of the adjustment buffer.

本発明のインピーダンス調整方法は、前記調整用信号の変化によって前記調整用バッファの出力電圧を単調に上昇又は下降させ、前記双方の力電圧の大小関係が逆転すると該双方の入力電圧が一致したと判断する、とすることができる。   According to the impedance adjustment method of the present invention, when the output voltage of the adjustment buffer is monotonously increased or decreased according to the change of the adjustment signal, the input voltages of the both coincide with each other when the magnitude relationship between the two force voltages is reversed. Judgment can be made.

本発明のインピーダンス調整回路及びその調整方法は、出力バッファのインピーダンスを、調整用バッファのインピーダンスを１／Ｎ倍したインピーダンスに調整するため、調整用抵抗と調整用バッファによって分圧された電圧が電源電圧の１／２となるように調整された調整用バッファのインピーダンスに誤差成分が含まれるときでも、得られた出力バッファのインピーダンスに含まれる誤差成分は、調整用バッファのインピーダンスに含まれる誤差成分の１／Ｎ倍とすることができ、誤差の影響を低減して、出力バッファのインピーダンスを精度よく調整することができる。   According to the impedance adjusting circuit and the adjusting method of the present invention, since the impedance of the output buffer is adjusted to an impedance obtained by multiplying the impedance of the adjusting buffer by 1 / N, the voltage divided by the adjusting resistor and the adjusting buffer is supplied with power. Even when an error component is included in the impedance of the adjustment buffer adjusted to be ½ of the voltage, the error component included in the obtained impedance of the output buffer is the error component included in the impedance of the adjustment buffer. 1 / N times, and the influence of the error can be reduced, and the impedance of the output buffer can be adjusted accurately.

以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のインピーダンス調整回路を含む半導体装置の構成を示している。図１を参照すると、インピーダンス調整回路１００は、半導体装置１１０に内蔵された制御回路１０３と、調整用出力バッファ１０４、１０５と、コンパレータ１０６、１０７とを備え、それぞれ外部抵抗接続端子１０８、１０９に接続された外部抵抗（調整用抵抗）Ｒ1、Ｒ2を用いて、出力バッファ１０１のインピーダンスを所望の値に適合させる。なお、同図に示す抵抗ＲB及びＲPは、それぞれ配線抵抗等の寄生抵抗を表している。 Hereinafter, with reference to the drawings, the present invention will be described in more detail based on exemplary embodiments of the present invention. FIG. 1 shows a configuration of a semiconductor device including an impedance adjustment circuit according to an embodiment of the present invention. Referring to FIG. 1, the impedance adjustment circuit 100 includes a control circuit 103 built in the semiconductor device 110, adjustment output buffers 104 and 105, and comparators 106 and 107, and external resistance connection terminals 108 and 109, respectively. The impedance of the output buffer 101 is adjusted to a desired value using the connected external resistors (adjusting resistors) R 1 and R 2 . The resistor R B and R P shown in the figure each represent a parasitic resistance of the wiring resistance or the like.

出力バッファ群１１１は、複数の出力バッファ１０１を有する。各出力バッファ１０１は、それぞれ出力端子１０２に接続されており、図示は省略しているが、図２に示す従来の出力バッファと同様に、複数のＰ型トランジスタからなるプルアップ用トランジスタ列と、複数のＮ型トランジスタからなるプルダウン用トランジスタ列とを有する。各出力バッファ１０１のプルアップ用トランジスタ列及びプルダウン用トランジスタ列は、それぞれ、制御回路１０３から送信される制御信号に基づいて制御される。   The output buffer group 111 has a plurality of output buffers 101. Each output buffer 101 is connected to an output terminal 102 and is not shown in the figure. However, similarly to the conventional output buffer shown in FIG. 2, a pull-up transistor array composed of a plurality of P-type transistors, A pull-down transistor array including a plurality of N-type transistors. The pull-up transistor row and the pull-down transistor row of each output buffer 101 are controlled based on a control signal transmitted from the control circuit 103, respectively.

調整用出力バッファ１０４、コンパレータ１０６、及び、外部抵抗Ｒ1は、出力バッファ１０１のプルアップ用トランジスタ列の出力インピーダンスを制御するために用いられる。調整用出力バッファ１０４は、電源Ｖｄｄと外部抵抗接続端子１０８との間に接続され、外部抵抗Ｒ1は、外部抵抗接続端子１０８とグランドの間に接続される。つまり、調整用出力バッファ１０４と外部抵抗Ｒ1とは、外部抵抗接続端子１０８を介して、電源Ｖｄｄとグランドとの間に直列に接続されている。外部抵抗Ｒ1の抵抗値は、適合させたい出力バッファのインピーダンスをＲとすると、そのＲのＮ倍（Ｎ＞１）の抵抗値（Ｎ×Ｒ）に設定される。 Adjusting the output buffer 104, a comparator 106 and an external resistor R 1 is used to control the output impedance of the pull-up transistor array of the output buffer 101. Adjusting the output buffer 104 is connected between the power supply Vdd and the external resistor connection terminal 108, an external resistor R 1 is connected between the external resistor connection terminal 108 and the ground. That is, the adjustment output buffer 104 and the external resistor R 1 are connected in series between the power supply Vdd and the ground via the external resistor connection terminal 108. The resistance value of the external resistor R 1 is set to a resistance value (N × R) that is N times N (N> 1), where R is the impedance of the output buffer to be matched.

調整用出力バッファ１０４は、出力バッファ１０１のプルアップ側を模擬するバッファであり、その出力（ダミー信号線）は、外部抵抗接続端子１０８に接続されている。調整用出力バッファ１０４は、電源Ｖｄｄとダミー信号線との間に、出力バッファ１０１のプルアップ用トランジスタ列と同様な構成のトランジスタ列を有する。出力バッファ１０１のプルアップ用トランジスタ列がｎ個のトランジスタからなるときには、調整用出力バッファ１０４のトランジスタ列はｎ個のトランジスタを有しており、そのｎ個のトランジスタのそれぞれは、プルアップ用トランジスタ列の対応するトランジスタのサイズ（Ｗｐ）の１／Ｎ倍のサイズ（（１／Ｎ）×Ｗｐ）に設定される。   The adjustment output buffer 104 is a buffer that simulates the pull-up side of the output buffer 101, and its output (dummy signal line) is connected to the external resistance connection terminal 108. The adjustment output buffer 104 includes a transistor row having a configuration similar to that of the pull-up transistor row of the output buffer 101 between the power supply Vdd and the dummy signal line. When the pull-up transistor row of the output buffer 101 is composed of n transistors, the transistor row of the adjustment output buffer 104 has n transistors, and each of the n transistors is a pull-up transistor. It is set to a size ((1 / N) × Wp) that is 1 / N times the size (Wp) of the corresponding transistor in the column.

調整用出力バッファ１０４のトランジスタ列の各トランジスタは、それぞれ、制御回路１０３から送信される調整用の制御信号に基づいて、そのオン・オフが制御される。調整用出力バッファ１０４のトランジスタ列のトランジスタのサイズと、出力バッファ１０１のトランジスタ列のトランジスタのサイズとの比は、１：Ｎに設定されているため、調整用出力バッファ１０４に送信される制御信号と、出力バッファ１０１に送信される制御信号（インピーダンス制御信号）とが同じときには、調整用出力バッファ１０４のインピーダンスは、出力バッファ１０１のプルアップ側のインピーダンスのＮ倍の値となる。   Each transistor in the transistor row of the adjustment output buffer 104 is controlled to be turned on / off based on an adjustment control signal transmitted from the control circuit 103. Since the ratio between the transistor size of the transistor row of the adjustment output buffer 104 and the transistor size of the transistor row of the output buffer 101 is set to 1: N, the control signal transmitted to the adjustment output buffer 104 When the control signal (impedance control signal) transmitted to the output buffer 101 is the same, the impedance of the adjustment output buffer 104 is N times the impedance of the output buffer 101 on the pull-up side.

コンパレータ１０６は、アナログコンパレータとして構成され、２つの入力端子の電位を比較した比較結果を制御回路１０３に入力する。コンパレータ１０６の一方の入力端子には、調整用出力バッファ１０４の出力電位、つまり、電源電圧Ｖｄｄが調整用出力バッファ１０４と外部抵抗Ｒ1とによって分圧された電圧が入力される。コンパレータ１０６の他方の入力端子には、電源Ｖｄｄを直列接続された２つの抵抗Ｒ3によって分圧することによって得られた電圧（１／２）×Ｖｄｄが入力される。 The comparator 106 is configured as an analog comparator, and inputs the comparison result obtained by comparing the potentials of the two input terminals to the control circuit 103. One input terminal of the comparator 106, the output potential of the adjusting an output buffer 104, that is, the voltage supply voltage Vdd is divided by the adjustment output buffer 104 and the external resistor R 1 is inputted. The voltage (½) × Vdd obtained by dividing the power supply Vdd by two resistors R 3 connected in series is input to the other input terminal of the comparator 106.

調整用出力バッファ１０５、コンパレータ１０７、及び、外部抵抗Ｒ2は、出力バッファ１０１のプルダウン用トランジスタ列の出力インピーダンスを制御するために用いられる。調整用出力バッファ１０５は、電源グランドと外部抵抗接続端子１０９との間に接続され、外部抵抗Ｒ2は、外部抵抗接続端子１０８と電源Ｖｄｄの間に接続される。つまり、外部抵抗Ｒ2と調整用出力バッファ１０５とは、外部抵抗接続端子１０８を介して、電源Ｖｄｄとグランドとの間に直列に接続されている。外部抵抗Ｒ1の抵抗値は、適合させたい出力バッファのインピーダンスをＲとすると、そのＲのＭ倍（Ｍ＞１）の抵抗値（Ｍ×Ｒ）に設定される。 Adjusting the output buffer 105, a comparator 107 and an external resistor R 2 is used to control the output impedance of the pull-down transistor row of the output buffer 101. Adjusting the output buffer 105 is connected between the power ground and the external resistor connection terminal 109, the external resistor R 2 is connected between the external resistor connection terminal 108 and the power supply Vdd. That is, the external resistor R 2 and the adjustment output buffer 105 are connected in series between the power supply Vdd and the ground via the external resistor connection terminal 108. The resistance value of the external resistor R 1 is set to a resistance value (M × R) that is M times M (M> 1), where R is the impedance of the output buffer to be matched.

調整用出力バッファ１０５は、出力バッファ１０１のプルダウン側を模擬したバッファであり、その出力（ダミー信号線）は、外部抵抗接続端子１０９に接続されている。調整用出力バッファ１０５は、ダミー信号線とグランドとの間に、出力バッファ１０１のプルダウン用トランジスタ列と同様なトランジスタ列を有する。出力バッファ１０１のプルダウン用トランジスタ列がｎ個のトランジスタからなるときには、調整用出力バッファ１０５のトランジスタ列はｎ個のトランジスタを有しており、そのｎ個のトランジスタのそれぞれは、プルダウン用トランジスタ列の対応するトランジスタのサイズ（Ｗｎ）の１／Ｍ倍のサイズ（（１／Ｍ）×Ｗｎ）に設定されている。   The adjustment output buffer 105 is a buffer simulating the pull-down side of the output buffer 101, and its output (dummy signal line) is connected to the external resistance connection terminal 109. The adjustment output buffer 105 has a transistor row similar to the pull-down transistor row of the output buffer 101 between the dummy signal line and the ground. When the pull-down transistor row of the output buffer 101 is composed of n transistors, the transistor row of the adjustment output buffer 105 has n transistors, and each of the n transistors is a pull-down transistor row. The size is set to 1 / M times the size of the corresponding transistor (Wn) ((1 / M) × Wn).

調整用出力バッファ１０５のトランジスタ列の各トランジスタは、出力バッファ１０１にトランジスタ列の各トランジスタと同様に、それぞれ、制御回路１０３から送信される制御信号に基づいて、そのオン・オフが制御される。調整用出力バッファ１０５のトランジスタ列のトランジスタのサイズと、出力バッファ１０１のトランジスタ列のトランジスタのサイズとの比は、１：Ｍに設定されているため、調整用出力バッファ１０５に送信される制御信号と、出力バッファ１０１とに送信される制御信号が同じであるときには、調整用出力バッファ１０５のインピーダンスは、出力バッファ１０１のプルダウン側のインピーダンスのＭ倍の値となる。   Each transistor in the transistor array of the adjustment output buffer 105 is controlled to be turned on / off based on a control signal transmitted from the control circuit 103 to each of the transistors in the transistor array to the output buffer 101. Since the ratio between the transistor size of the transistor row of the adjustment output buffer 105 and the transistor size of the transistor row of the output buffer 101 is set to 1: M, the control signal transmitted to the adjustment output buffer 105 When the control signal transmitted to the output buffer 101 is the same, the impedance of the adjustment output buffer 105 is M times the impedance of the output buffer 101 on the pull-down side.

コンパレータ１０７は、アナログコンパレータとして構成され、その２つの入力端子の電位を比較した比較結果を制御回路１０３に入力する。コンパレータ１０７の一方の入力端子には、調整用出力バッファ１０５の出力電位が入力され、他方の入力端子には、電源Ｖｄｄを直列接続された２つの抵抗Ｒ3によって分圧することによって得られた電位（１／２）×Ｖｄｄが入力される。 The comparator 107 is configured as an analog comparator, and inputs a comparison result obtained by comparing the potentials of the two input terminals to the control circuit 103. One input terminal of the comparator 107, the output potential of the adjusting the output buffer 105 is input to the other input terminal, obtained by dividing by two resistors R 3 of the power supply Vdd are connected in series potential (1/2) × Vdd is input.

以下、各出力バッファ１０１のプルアップ側のインピーダンスを、適合させたい値Ｒに調整する際の各部の動作について説明する。制御回路１０３は、例えばｎビットのカウンタによって、調整用出力バッファ１０４に送信する制御信号を順次に変化させ、調整用出力バッファ１０４のプルアップ側トランジスタ列のインピーダンスを、徐々に上昇又は下降させる。コンパレータ１０６は、制御信号の各状態での調整用出力バッファ１０４の出力電位と、（１／２）×Ｖｄｄとを比較し、その比較結果を制御回路１０３に出力する。   Hereinafter, the operation of each unit when the impedance on the pull-up side of each output buffer 101 is adjusted to a value R to be adapted will be described. The control circuit 103 sequentially changes the control signal to be transmitted to the adjustment output buffer 104 using, for example, an n-bit counter, and gradually increases or decreases the impedance of the pull-up side transistor string of the adjustment output buffer 104. The comparator 106 compares the output potential of the adjustment output buffer 104 in each state of the control signal with (1/2) × Vdd, and outputs the comparison result to the control circuit 103.

制御信号を変化させることによって、調整用出力バッファ１０４のインピーダンスを上昇又は下降させていくと、調整用出力バッファ１０４の出力電位は、上昇又は下降する。調整用出力バッファ１０４と外部抵抗接続端子１０８との間の配線抵抗をＲP、外部抵抗接続端子１０８と外部抵抗Ｒ1の間のボード上配線の配線抵抗をＲB、コンパレータ１０６が有するオフセットによる誤差をＲAとすると、コンパレータ１０６が出力する比較結果は、調整用出力バッファ１０４のインピーダンスＺＰ１が、Ｒ1＋（ＲP＋ＲB＋ＲA）よりも大きくなった、或いは、小さくなった時点で反転する。 When the impedance of the adjustment output buffer 104 is raised or lowered by changing the control signal, the output potential of the adjustment output buffer 104 rises or falls. The wiring resistance between the adjustment output buffer 104 and the external resistance connection terminal 108 is R P , the wiring resistance of the wiring on the board between the external resistance connection terminal 108 and the external resistance R 1 is R B , and the offset of the comparator 106 is used. Assuming that the error is R A , the comparison result output from the comparator 106 shows that the impedance ZP1 of the adjustment output buffer 104 becomes larger or smaller than R 1 + (R P + R B + R A ). Invert.

コンパレータ１０６が出力する比較結果が反転したとき、調整用出力バッファ１０４の出力電位は、最も（１／２）×Ｖｄｄに近くなる。制御回路１０３は、コンパレータ１０６の比較結果が反転すると、その時点を、調整用出力バッファ１０４の出力電位が、（１／２）×Ｖｄｄと一致しているときとみなして、調整用出力バッファ１０４に出力している制御信号の状態を保持する。このときの調整用出力バッファ１０４のインピーダンスＺＰ１は、
ＺＰ１＝Ｒ1＋（ＲP＋ＲB＋ＲA）＝Ｎ×Ｒ＋（ＲP＋ＲB＋ＲA） （１）
となる。 When the comparison result output from the comparator 106 is inverted, the output potential of the adjustment output buffer 104 is closest to (1/2) × Vdd. When the comparison result of the comparator 106 is inverted, the control circuit 103 regards that time as when the output potential of the adjustment output buffer 104 is equal to (1/2) × Vdd, and the adjustment output buffer 104. Holds the state of the control signal output to. The impedance ZP1 of the adjustment output buffer 104 at this time is
ZP1 = R 1 + (R P + R B + R A ) = N × R + (R P + R B + R A ) (1)
It becomes.

制御回路１０３は、調整用出力バッファ１０４のインピーダンスＺＰ１を式（１）の値に調整する制御信号と同じ制御信号を生成し、その制御信号を出力バッファ１０１に送信する。出力バッファ１０１のプルアップ用トランジスタ列のトランジスタのサイズ（Ｗｐ）は、調整用出力バッファ１０４のトランジスタのサイズのＮ倍に設定されているため、出力バッファ１０１のプルアップ側の出力インピーダンスＺＰは、調整用出力バッファ１０４のインピーダンスＺＰ１の１／Ｎ倍となり、
ＺＰ＝ＺＰ１／Ｎ＝｛Ｎ×Ｒ＋（ＲP＋ＲB＋ＲA）｝／Ｎ
＝Ｒ＋（ＲP＋ＲB＋ＲA）／Ｎ （２）
となる。 The control circuit 103 generates the same control signal as the control signal for adjusting the impedance ZP1 of the adjustment output buffer 104 to the value of Expression (1), and transmits the control signal to the output buffer 101. Since the transistor size (Wp) of the pull-up transistor array of the output buffer 101 is set to N times the size of the transistor of the adjustment output buffer 104, the output impedance ZP on the pull-up side of the output buffer 101 is 1 / N times the impedance ZP1 of the output buffer 104 for adjustment,
ZP = ZP1 / N = {N × R + (R P + R B + R A )} / N
= R + (R P + R B + R A ) / N (2)
It becomes.

各出力バッファ１０１のプルダウン側のインピーダンスを、適合させたい値Ｒに調整する際の各部の動作は、各出力バッファ１０１のプルアップ側のインピーダンスを、適合させたい値Ｒに調整する際の各部の動作と同様である。具体的には、調整用出力バッファ１０５のインピーダンスＺＮ１が
ＺＮ１＝Ｒ2＋（ＲP＋ＲB＋ＲA）＝Ｍ×Ｒ＋（ＲP＋ＲB＋ＲA） （３）
となるように調整する制御信号と同じ制御信号を生成して、生成した制御信号を出力バッファ１０１に送信する。出力バッファ１０１のプルダウン用トランジスタ列のトランジスタのサイズ（Ｗｎ）は、調整用出力バッファ１０４のトランジスタのサイズのＭ倍に設定されており、出力バッファ１０１のプルダウン側の出力インピーダンスＺＮは、
ＺＮ＝ＺＮ１／Ｍ＝｛Ｍ×Ｒ＋（ＲP＋ＲB＋ＲA）｝／Ｍ
＝Ｒ＋（ＲP＋ＲB＋ＲA）／Ｍ （４）
となる。 The operation of each part when adjusting the impedance on the pull-down side of each output buffer 101 to the value R to be adapted is the operation of each part when adjusting the impedance on the pull-up side of each output buffer 101 to the value R to be adapted. The operation is the same. Specifically, the impedance ZN1 of the adjustment output buffer 105 is ZN1 = R 2 + (R P + R B + R A ) = M × R + (R P + R B + R A ) (3)
The same control signal as the control signal to be adjusted is generated, and the generated control signal is transmitted to the output buffer 101. The transistor size (Wn) of the pull-down transistor array of the output buffer 101 is set to M times the transistor size of the adjustment output buffer 104, and the output impedance ZN on the pull-down side of the output buffer 101 is
ZN = ZN1 / M = {M × R + (R P + R B + R A )} / M
= R + (R P + R B + R A ) / M (4)
It becomes.

本実施形態例では、出力バッファ１０１のプルアップ側のインピーダンスを調整するための外部抵抗Ｒ1として、適合させたいインピーダンスＲのＮ倍のインピーダンスを有する抵抗を使用し、プルアップ側の調整用出力バッファ１０４のトランジスタのサイズと、出力バッファ１０１のトランジスタのサイズとの比を１：Ｎとしている。従来のように、外部抵抗として適合させたいインピーダンスＲと同じ抵抗値の抵抗を使用する場合には、調整用出力バッファ及び出力バッファのインピーダンスに、（ＲP＋ＲB＋ＲA）の誤差成分が含まれていた。本実施形態例では、調整用出力バッファ１０４のインピーダンスには、（ＲP＋ＲB＋ＲA）の誤差成分が含まれるが、出力バッファ１０１のインピーダンスに含まれる誤差成分は（ＲP＋ＲB＋ＲA）／Ｎとなり、従来に比して、出力バッファ１０１のインピーダンス適合の精度を向上させることができる。 In this embodiment, a resistor having an impedance N times the impedance R to be matched is used as the external resistor R 1 for adjusting the impedance on the pull-up side of the output buffer 101, and the adjustment output on the pull-up side is used. The ratio between the size of the transistor in the buffer 104 and the size of the transistor in the output buffer 101 is 1: N. When a resistor having the same resistance value as the impedance R to be adapted as an external resistor is used as in the prior art, an error component of (R P + R B + R A ) is included in the impedance of the output buffer for adjustment and the output buffer. It was. In this embodiment, the impedance of the adjustment output buffer 104 includes an error component (R P + R B + R A ), but the error component included in the impedance of the output buffer 101 is (R P + R B + R A). ) / N, and the impedance matching accuracy of the output buffer 101 can be improved as compared with the conventional case.

また、本実施形態例では、出力バッファ１０１のプルダウン側のインピーダンスを調整するための外部抵抗Ｒ2として、適合させたいインピーダンスＲのＭ倍のインピーダンスを有する抵抗を使用し、プルダウン側の調整用出力バッファ１０５のトランジスタのサイズと、出力バッファ１０１のトランジスタのサイズとの比を１：Ｍとしている。これにより、プルアップ側と同様に、出力バッファ１０１のインピーダンスに含まれる誤差成分は（ＲP＋ＲB＋ＲA）／Ｍとなり、従来に比して、出力バッファ１０１のインピーダンス適合の精度を向上させることができる。 In this embodiment, a resistor having an impedance M times the impedance R to be matched is used as the external resistor R 2 for adjusting the pull-down impedance of the output buffer 101, and the pull-down adjustment output is used. The ratio between the transistor size of the buffer 105 and the transistor size of the output buffer 101 is 1: M. As a result, similarly to the pull-up side, the error component included in the impedance of the output buffer 101 is (R P + R B + R A ) / M, and the impedance matching accuracy of the output buffer 101 is improved as compared with the conventional case. be able to.

本実施形態例では、外部抵抗Ｒ1が適合させたいインピーダンスＲのＮ倍に設定されており、調整用出力バッファ１０４は、制御回路１０３によって、そのインピーダンスが式（１）を満たすように調整されるため、電源Ｖｄｄから調整用出力バッファ１０４及び外部抵抗Ｒ1を介してグランドに流れる電流の電流値を、適合させたいインピーダンスＲと同じ抵抗値を有する外部抵抗を使用する場合に比して小さくすることができ、消費電力を低減できるという効果もある。また、外部抵抗Ｒ2が適合させたいインピーダンスＲのＭ倍に設定されており、調整用出力バッファ１０５は、制御回路１０３によって、そのインピーダンスが式（３）を満たすように調整されるため、プルダウン側についても同様に、電源Ｖｄｄから調整用出力バッファ１０５及び外部抵抗Ｒ2を介してグランドに流れる電流の電流値を、小さくすることができ、消費電力を低減できる。 In the present embodiment, the external resistance R 1 is set to N times the impedance R to be adapted, and the adjustment output buffer 104 is adjusted by the control circuit 103 so that the impedance satisfies the expression (1). Therefore, the current value of the current flowing from the power source Vdd through the adjustment output buffer 104 and the external resistor R 1 to the ground is smaller than when an external resistor having the same resistance value as the impedance R to be adapted is used. The power consumption can be reduced. Further, the external resistance R 2 is set to M times the impedance R to be adapted, and the adjustment output buffer 105 is adjusted by the control circuit 103 so that the impedance satisfies the expression (3). Similarly, the side, the current value of the current flowing to ground from the power supply Vdd through the adjustment output buffer 105 and an external resistor R 2, can be reduced, power consumption can be reduced.

なお、上記実施形態例では、プルアップ側の倍率をＮとし、プルダウン側の倍率をＭとしたが、プルダウン側とプルアップ側の倍率は同じでもよく、Ｍ＝Ｎとすることもできる。例えば、Ｍ＝Ｎ＝２として、適合させたいインピーダンスＲの２倍のインピーダンスを有する抵抗Ｒ1及びＲ2を使用し、調整用出力バッファ１０４及び１０５のそれぞれのトランジスタのサイズ（Ｗ）を出力バッファ１０１のトランジスタのサイズの１／２に設定する場合には、プルアップ側及びプルダウン側それぞれでの誤差を１／２とすることができ、かつ、消費電力をそれぞれ１／２にすることができる。 In the above embodiment, the pull-up side magnification is N and the pull-down side magnification is M. However, the pull-down side and pull-up side magnifications may be the same, and M = N. For example, assuming that M = N = 2, resistors R 1 and R 2 having an impedance twice the impedance R to be matched are used, and the size (W) of each transistor in the adjustment output buffers 104 and 105 is set as the output buffer. When the transistor size is set to ½ of the size of the transistor 101, the errors on the pull-up side and the pull-down side can be halved, and the power consumption can be halved. .

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のインピーダンス調整回路及びその調整方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。   Although the present invention has been described based on the preferred embodiment thereof, the impedance adjustment circuit and the adjustment method of the present invention are not limited to the above embodiment example. Various modifications and changes are also included in the scope of the present invention.

本発明の一実施形態例のインピーダンス調整回路を含む半導体装置の構成を示すブロック図。1 is a block diagram illustrating a configuration of a semiconductor device including an impedance adjustment circuit according to an embodiment of the present invention. 特許文献１に記載された従来の出力バッファの構成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a conventional output buffer described in Patent Document 1. インピーダンス制御が可能な出力バッファのインピーダンスを、所望の値に調整する従来のインピーダンス調整回路を含む半導体装置の構成を示すブロック図。The block diagram which shows the structure of the semiconductor device containing the conventional impedance adjustment circuit which adjusts the impedance of the output buffer in which impedance control is possible to a desired value.

符号の説明Explanation of symbols

１００：インピーダンス調整回路
１０１：出力バッファ
１０２：出力端子
１０３：制御回路
１０４、１０５：調整用出力バッファ
１０６、１０７：コンパレータ
１０８、１０９：外部抵抗接続端子
１１０：半導体装置
Ｒ1、Ｒ2：外部抵抗 100: Impedance adjustment circuit 101: Output buffer 102: Output terminal 103: Control circuit 104, 105: Adjustment output buffer 106, 107: Comparator 108, 109: External resistance connection terminal 110: Semiconductor devices R 1 , R 2 : External resistance

Claims (4)

出力信号線と電源ラインとの間に並列接続されインピーダンス制御信号によって制御される複数のトランジスタを有する出力バッファの出力インピーダンスを調整するインピーダンス調整回路において、
ダミー信号線と電源ラインとの間に並列接続され調整用制御信号によって制御される複数のトランジスタを有し、前記ダミー信号線を介して調整用抵抗と接続されて電源電圧を分圧して出力する調整用バッファであって、該調整用バッファの各トランジスタのサイズが前記出力バッファの対応するトランジスタのサイズの１／Ｎ（Ｎ＞１）である調整用バッファと、
前記電源電圧の１／２の電圧と、前記調整用バッファの出力電圧とを比較する比較回路と、
調整用制御信号を変化させつつ前記調整用バッファに入力すると共に前記比較回路の出力を監視し、該比較回路の出力に基づいて、該比較回路の双方の入力電圧が一致するか否かを判断する制御部とを備え、
前記制御部は、前記比較回路の双方の入力電圧が一致したと判断した際に入力した調整用制御信号に基づいて生成したインピーダンス制御信号を前記出力バッファに入力することを特徴とするインピーダンス調整回路。 In an impedance adjustment circuit for adjusting the output impedance of an output buffer having a plurality of transistors connected in parallel between an output signal line and a power supply line and controlled by an impedance control signal,
A plurality of transistors connected in parallel between the dummy signal line and the power supply line and controlled by the adjustment control signal are connected to the adjustment resistor via the dummy signal line, and the power supply voltage is divided and output. An adjustment buffer, wherein the size of each transistor in the adjustment buffer is 1 / N (N> 1) of the size of the corresponding transistor in the output buffer;
A comparison circuit that compares a voltage half the power supply voltage with an output voltage of the adjustment buffer;
The adjustment control signal is input to the adjustment buffer while being changed, and the output of the comparison circuit is monitored to determine whether or not the input voltages of the comparison circuits match based on the output of the comparison circuit. And a control unit that
The control unit inputs an impedance control signal generated based on an adjustment control signal input when it is determined that both input voltages of the comparison circuit match each other to the output buffer. . 前記制御部は、前記調整用制御信号を変化させることによって前記調整用バッファの出力電圧を単調に上昇又は下降させ、前記比較回路の出力が反転すると前記双方の入力電圧が一致したと判断する、請求項１に記載のインピーダンス調整回路。   The control unit monotonously increases or decreases the output voltage of the adjustment buffer by changing the adjustment control signal, and determines that the input voltages of the both match when the output of the comparison circuit is inverted. The impedance adjustment circuit according to claim 1. 出力信号線と電源ラインとの間に並列接続されインピーダンス制御信号によって制御される複数のトランジスタを有する出力バッファの出力インピーダンスを所望の値に調整するインピーダンス調整方法において、
ダミー信号線と電源ラインとの間に並列接続され調整用制御信号によって制御される複数のトランジスタを有し、前記ダミー信号線を介して調整用抵抗と接続されて電源電圧を分圧して出力する調整用バッファであって、該調整用バッファの各トランジスタのサイズが前記出力バッファの対応するトランジスタのサイズの１／Ｎ（Ｎ＞１）である調整用バッファと、前記所望の値のＮ倍の抵抗値を有する調整用抵抗とを直列に接続して電源電圧を分圧し、
前記調整用バッファに入力する調整用制御信号を変化させつつ、前記調整用バッファと前記調整用抵抗とによって分圧された電圧と、前記電源電圧の１／２の電圧とを比較して、双方の電圧が一致するか否かを判断し、
双方の電圧が一致したと判断した際に入力された調整用制御信号に基づいて前記出力バッファに入力するインピーダンス制御信号を生成することを特徴とするインピーダンス調整方法。 In an impedance adjustment method for adjusting the output impedance of an output buffer having a plurality of transistors connected in parallel between an output signal line and a power supply line and controlled by an impedance control signal to a desired value,
A plurality of transistors connected in parallel between the dummy signal line and the power supply line and controlled by the adjustment control signal are connected to the adjustment resistor via the dummy signal line, and the power supply voltage is divided and output. An adjustment buffer, wherein the size of each transistor in the adjustment buffer is 1 / N (N> 1) of the size of the corresponding transistor in the output buffer; and N times the desired value A power supply voltage is divided by connecting an adjustment resistor having a resistance value in series,
While changing the adjustment control signal input to the adjustment buffer, the voltage divided by the adjustment buffer and the adjustment resistor is compared with a voltage that is ½ of the power supply voltage. To determine whether or not the voltages match,
An impedance adjustment method for generating an impedance control signal to be input to the output buffer based on an adjustment control signal input when it is determined that both voltages match. 前記調整用信号の変化によって前記調整用バッファの出力電圧を単調に上昇又は下降させ、前記双方の力電圧の大小関係が逆転すると該双方の入力電圧が一致したと判断する、請求項３に記載のインピーダンス調整方法。   4. The output voltage of the adjustment buffer is monotonously increased or decreased according to a change in the adjustment signal, and when the magnitude relationship between the two force voltages is reversed, it is determined that the input voltages of the two coincide with each other. Impedance adjustment method.
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