JP2005228820A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2005228820A JP2005228820A JP2004033876A JP2004033876A JP2005228820A JP 2005228820 A JP2005228820 A JP 2005228820A JP 2004033876 A JP2004033876 A JP 2004033876A JP 2004033876 A JP2004033876 A JP 2004033876A JP 2005228820 A JP2005228820 A JP 2005228820A
- Authority
- JP
- Japan
- Prior art keywords
- electrode pad
- sensor element
- semiconductor substrate
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は、ベアチップに設けられた電極パッドと電極パッドに接続されるボンディング部材とを有する半導体装置およびその製造方法に関するものである。なお、ベアチップとは、半導体基板の上に導電層および絶縁層のそれぞれが積層され、最上層に電極パッドが形成されているが、未だ樹脂封止が行なわれていない状態のチップ構造物を意味する。 The present invention relates to a semiconductor device having an electrode pad provided on a bare chip and a bonding member connected to the electrode pad, and a manufacturing method thereof. The bare chip means a chip structure in which a conductive layer and an insulating layer are laminated on a semiconductor substrate and an electrode pad is formed on the uppermost layer, but the resin is not sealed yet. To do.
従来より、電極パッドに導電性部材がボンディングされた半導体装置が用いられている。従来の半導体装置においては、ボンディングによる悪影響を考慮して、動作信号の入出力用の電極パッドの下側の領域には、機能素子が形成されていない。しかしながら、半導体装置の小型化が進むにつれて、電極パッドの下側の領域に配線層および機能素子を形成する必要性が高まっている。そのため、ワイヤボンディングによって電極パッドの下側の配線層および機能素子にどのような悪影響が与えられたかを把握することが必要である。つまり、電極パッドと他のワイヤとがボンディングされた後の半導体基板の状態を把握することが必要である。したがって、ワイヤが電極パッドにボンディングされた後の電極パッドの下側の領域の状態の定量的な評価を行なう必要がある。 Conventionally, a semiconductor device in which a conductive member is bonded to an electrode pad has been used. In the conventional semiconductor device, a functional element is not formed in a region below the electrode pad for input / output of an operation signal in consideration of an adverse effect due to bonding. However, as miniaturization of semiconductor devices progresses, the need to form wiring layers and functional elements in the region below the electrode pads is increasing. Therefore, it is necessary to grasp what adverse effect is exerted on the wiring layer and the functional element below the electrode pad by the wire bonding. That is, it is necessary to grasp the state of the semiconductor substrate after the electrode pad and another wire are bonded. Therefore, it is necessary to quantitatively evaluate the state of the lower region of the electrode pad after the wire is bonded to the electrode pad.
そのための手法としては、半導体基板の歪みを測定する手法がある。この手法においては、半導体基板内に不純物拡散領域からなる拡散抵抗が形成される。この拡散抵抗の抵抗値のボンディング中の変化を測定することによって、拡散抵抗のボンディングによる歪みが測定される。この拡散抵抗を用いる手法においては、拡散抵抗の歪みに対応して拡散抵抗の抵抗値が変化するというピエゾ効果が利用されている。 As a technique for that purpose, there is a technique for measuring the strain of the semiconductor substrate. In this method, a diffusion resistor composed of an impurity diffusion region is formed in a semiconductor substrate. By measuring a change in the resistance value of the diffused resistor during bonding, distortion due to bonding of the diffused resistor is measured. In the method using the diffused resistor, a piezo effect in which the resistance value of the diffused resistor changes corresponding to the strain of the diffused resistor is used.
この方法によれば、拡散抵抗の抵抗値を測定することによって、ボンディングに起因して半導体基板に生じる歪みの度合を定量的に把握することが可能である。
しかしながら、拡散抵抗の抵抗値の変化量は、数パーセントという非常に小さいな値であるとともに、半導体基板の温度の変化に大きく依存する。そのため、従来の方法では、拡散抵抗の抵抗値の測定の精度を向上させるために、高い精度で拡散抵抗の温度の変化を測定する必要がある。 However, the amount of change in the resistance value of the diffusion resistor is a very small value of several percent and greatly depends on the change in the temperature of the semiconductor substrate. Therefore, in the conventional method, in order to improve the accuracy of measurement of the resistance value of the diffused resistor, it is necessary to measure the temperature change of the diffused resistor with high accuracy.
また、従来の方法では、高い精度で抵抗値を測定するためには、4つの端子を用いて抵抗の測定(4端子抵抗測定法)を行なう必要がある。その結果、多数の信号を同時に把握しなければならないため、半導体装置に設けられる測定用の端子が多数必要になる。その結果、従来の方法によれば、拡散抵抗の抵抗値の測定に手間がかかるとともに、測定用の端子を別途ベアチップに設けることが必要になる。 Further, in the conventional method, in order to measure the resistance value with high accuracy, it is necessary to perform resistance measurement (four-terminal resistance measurement method) using four terminals. As a result, since a large number of signals must be grasped simultaneously, a large number of measurement terminals provided in the semiconductor device are required. As a result, according to the conventional method, it takes time to measure the resistance value of the diffused resistor, and it is necessary to separately provide a measurement terminal on the bare chip.
したがって、従来の方法では、ボンディング中の電極パッドの下側の半導体基板の状態を容易に把握することはできない。 Therefore, the conventional method cannot easily grasp the state of the semiconductor substrate below the electrode pad during bonding.
本発明は、上述のような問題に鑑みてなされたものであり、その目的は、ボンディング工程での電極パッドの下側の半導体基板の状態を容易に把握することが可能な半導体装置および製造方法を提供することである。 The present invention has been made in view of the above-described problems, and a purpose thereof is a semiconductor device and a manufacturing method capable of easily grasping the state of a semiconductor substrate below an electrode pad in a bonding process. Is to provide.
本発明の一の局面の半導体装置は、次のような構成である。 The semiconductor device according to one aspect of the present invention has the following configuration.
半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。センサ素子に抵抗素子が直列に接続されている。センサ素子および抵抗素子のうちの一方に接地電極が電気的に接続されている。センサ素子および抵抗素子のうちの他方には、電源電極が電気的に接続されている。センサ素子が検出した情報を外部端子へ出力する配線が設けられている。その配線は、一方端がセンサ素子と抵抗素子との間に接続され、かつ、他方端が積層膜および半導体基板の外部の出力端子に接続されている。 An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad. A resistive element is connected in series with the sensor element. A ground electrode is electrically connected to one of the sensor element and the resistance element. A power supply electrode is electrically connected to the other of the sensor element and the resistance element. Wiring for outputting information detected by the sensor element to an external terminal is provided. The wiring has one end connected between the sensor element and the resistance element, and the other end connected to the laminated film and an output terminal outside the semiconductor substrate.
上記の構成によれば、センサ素子に印加される電圧の情報を外部に送信することができる。また、センサ素子が検出した情報を出力するために用いられる外部端子は、1つだけである。そのため、センサ素子が検出した情報を送信するための配線の数を最小限にすることができる。 According to said structure, the information of the voltage applied to a sensor element can be transmitted outside. Further, there is only one external terminal used for outputting information detected by the sensor element. Therefore, the number of wires for transmitting information detected by the sensor element can be minimized.
前述のセンサ素子は、第1拡散抵抗であり、かつ、抵抗素子は、半導体基板内であって第1拡散抵抗の近傍に設けられた第2拡散抵抗であることが望ましい。これによれば、半導体装置の製造プロセスにおける熱処理工程において、第1拡散抵抗に与えられる影響と第2拡散抵抗に与えられる影響とがほぼ等しくなる。そのため、熱処理工程に起因して生じる、センサ素子が検出した情報のばらつきが低減される。 The aforementioned sensor element is preferably a first diffused resistor, and the resistive element is preferably a second diffused resistor provided in the vicinity of the first diffused resistor in the semiconductor substrate. According to this, in the heat treatment step in the manufacturing process of the semiconductor device, the influence given to the first diffusion resistance is almost equal to the influence given to the second diffusion resistance. Therefore, variation in information detected by the sensor element caused by the heat treatment process is reduced.
また、前述のセンサ素子は、複数のセンサ配線部を含んでいてもよい。また、複数のセンサ配線部のそれぞれは、一方端が一の結線部に接続され、他方端が他の結線部に接続されていてもよい。一の結線部が、接地電極に電気的に接続され、かつ、他の結線部が、電源電極に電気的に接続されていてもよい。 The sensor element described above may include a plurality of sensor wiring portions. In addition, each of the plurality of sensor wiring portions may have one end connected to one connection portion and the other end connected to another connection portion. One connection part may be electrically connected to the ground electrode, and the other connection part may be electrically connected to the power supply electrode.
上記の構成によれば、複数のセンサ素子と接地電極および電源電極のそれぞれとを接続するための配線数を極力低減することができる。 According to said structure, the number of wiring for connecting a some sensor element and each of a ground electrode and a power supply electrode can be reduced as much as possible.
本発明の他の局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。センサ素子が検出した情報が電極パッドを介して外部へ出力される。 A semiconductor device according to another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad. Information detected by the sensor element is output to the outside through the electrode pad.
上記の構成において、電極パッド、接地電極および電源電極のいずれもが、半導体装置にとって必須の構成要素である。そのため、上記の構成によれば、何らさらなる電極を付加することなく、センサ素子が検出した情報を外部に出力することが可能になる。 In the above configuration, the electrode pad, the ground electrode, and the power supply electrode are all essential components for the semiconductor device. Therefore, according to the above configuration, it is possible to output information detected by the sensor element to the outside without adding any further electrodes.
本発明のさらに他の局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。センサ素子は、電極パッドの下側の領域を横切っている。接地電極および電源電極のそれぞれとセンサ素子とは、電極パッドの下側の領域の外側の領域で電気的に接続されている。 A semiconductor device according to still another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad. The sensor element crosses the area below the electrode pad. Each of the ground electrode and the power supply electrode and the sensor element are electrically connected in a region outside the region below the electrode pad.
上記の構成によれば、接地電極および電源電極のそれぞれとセンサ素子との結線部のそれぞれは、電極パッドの下側の領域の外側の領域に存在するため、電極パッドの下側の領域に存在する場合に比較して、ボンディング時の悪影響を受け難い。そのため、ボンディング時の悪影響によってセンサ素子の精度が低下するおそれが低減される。 According to the above configuration, each of the connection portions between the ground electrode and the power supply electrode and the sensor element exists in the region outside the region below the electrode pad, and therefore exists in the region below the electrode pad. Compared to the case, it is less susceptible to adverse effects during bonding. Therefore, the possibility that the accuracy of the sensor element is lowered due to an adverse effect during bonding is reduced.
本発明の別の局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。 A semiconductor device according to another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad.
センサ素子は、第1方向に延びるように設けられた第1センサ素子と、第1方向とは異なる第2方向に延びるように設けられた第2センサ素子と、第1および第2方向のいずれとも異なる第3方向に延びるように設けられた第3センサ素子とを有している。 The sensor element includes a first sensor element provided to extend in the first direction, a second sensor element provided to extend in a second direction different from the first direction, and any of the first and second directions. And a third sensor element provided to extend in a different third direction.
上記の構成によれば、半導体基板の3方向におけるボンディングによる悪影響が測定される。そのため、ボンディングによる悪影響が方向によってどのように異なるかを分析することができる。 According to said structure, the bad influence by bonding in three directions of a semiconductor substrate is measured. Therefore, it is possible to analyze how the adverse effect of bonding varies depending on the direction.
本発明のさらに別の局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、第1センサ素子が形成されている。電極パッドの下側の領域の半導体基板内には、出力値が温度に依存する第2センサ素子が形成されている。 A semiconductor device according to still another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A first sensor element is formed in the semiconductor substrate in the region below the electrode pad. A second sensor element whose output value depends on temperature is formed in the semiconductor substrate in the region below the electrode pad.
上記の構成によれば、第1センサ素子へ与えられる熱による悪影響を第2センサ素子を用いて測定することができる。そのため、第1センサ素子が検出した情報から熱による悪影響の成分を除外して、ボンディング時に半導体基板に与えられる悪影響を把握することができる。 According to said structure, the bad influence by the heat given to a 1st sensor element can be measured using a 2nd sensor element. Therefore, it is possible to grasp the adverse effect given to the semiconductor substrate during bonding by excluding the adverse component due to heat from the information detected by the first sensor element.
本発明のまたさらなる局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。電極パッドの下側の領域の半導体基板内には、機能素子が形成されている。これによれば、機能素子に与えられるボンディング時の悪影響をセンサ素子を用いて測定することができる。 A semiconductor device according to still another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad. Functional elements are formed in the semiconductor substrate in the region below the electrode pads. According to this, the bad influence at the time of bonding given to a functional element can be measured using a sensor element.
本発明のまたさらに別の局面の半導体装置は、次のような構成である。半導体基板の上方に電極パッドが形成されている。電極パッドの下側の領域の半導体基板内には、センサ素子が形成されている。そのセンサ素子を用いて得られたデータであって、電極パッドの上に接続用導体が接続される工程が実行されたか否かを示すデータがメモリ部に記憶されている。 A semiconductor device according to still another aspect of the present invention has the following configuration. An electrode pad is formed above the semiconductor substrate. A sensor element is formed in the semiconductor substrate in the region below the electrode pad. Data obtained by using the sensor element and indicating whether or not the process of connecting the connection conductor on the electrode pad has been performed is stored in the memory unit.
上記の構成によれば、ボンディング時に半導体基板に与えられる悪影響のデータをメモリ部に記憶させることにより、電極パッドに接続用導体がボンディングされた経歴があるか否かを判別することができる。その結果、電極パッドにボンディングされていた接続用導体が剥がれたような不都合が生じたのか、それとも、当初からボンディングされずに使用されるべき電極パッドにボンディングが行なわれていない正常な状態であるのかを、メモリ部に記憶されているデータにより判別することができる。 According to the above configuration, it is possible to determine whether or not there is a history of bonding of the connection conductor to the electrode pad by storing in the memory unit the data of adverse effects given to the semiconductor substrate during bonding. As a result, inconvenience that the connecting conductor bonded to the electrode pad was peeled off, or the electrode pad to be used without being bonded from the beginning is in a normal state. Can be determined from the data stored in the memory unit.
前述の複数の局面の半導体装置のそれぞれは、電極パッドにワイヤがボンディングされたものであってもよい。また、前述の複数の局面の半導体装置のそれぞれは、電極パッド上にバンプが設けられ、バンプを介して他のベアチップが電気的に接続されたものであってもよい。さらに、前述の複数の局面の半導体装置のそれぞれは、電極パッドの上にバンプが設けられ、バンプを介して有機基板が電気的に接続されたものであってもよい。 Each of the semiconductor devices of the plurality of aspects described above may be formed by bonding a wire to an electrode pad. In addition, each of the semiconductor devices according to the plurality of aspects described above may be one in which bumps are provided on the electrode pads and other bare chips are electrically connected via the bumps. Furthermore, each of the semiconductor devices according to the plurality of aspects described above may be configured such that bumps are provided on the electrode pads and the organic substrate is electrically connected via the bumps.
本発明の上記とは異なる局面の半導体装置は、第1半導体基板の上方に第1電極パッドが形成された第1ベアチップを備えている。また、その半導体装置は、半導体基板の上方に第2電極パッドが形成された第2ベアチップとを備えている。第1ベアチップと第2ベアチップとは、接続用導体によって接続されている。さらに、第1電極パッドの下側の領域の第1半導体基板内および第2電極パッドの下側の領域の第2半導体基板内のうち少なくともいずれか一方にセンサ素子が形成されている。 According to another aspect of the present invention, there is provided a semiconductor device including a first bare chip having a first electrode pad formed above a first semiconductor substrate. The semiconductor device includes a second bare chip having a second electrode pad formed above the semiconductor substrate. The first bare chip and the second bare chip are connected by a connecting conductor. Further, a sensor element is formed in at least one of the first semiconductor substrate in the region below the first electrode pad and the second semiconductor substrate in the region below the second electrode pad.
上記の構成によれば、第1半導体基板および第2半導体基板のうち少なくともいずれか一方に与えられたボンディングによる悪影響を把握することができる。 According to said structure, the bad influence by the bonding given to at least any one among a 1st semiconductor substrate and a 2nd semiconductor substrate can be grasped | ascertained.
本発明の半導体装置の製造方法においては、次のような構成のベアチップが用いられる。 In the semiconductor device manufacturing method of the present invention, a bare chip having the following configuration is used.
半導体基板の上方に第1電極パッド、第2電極パッドおよび第3電極パッドが形成されている。第1電極パッドの下側の領域の半導体基板内には、第1センサ素子が形成されている。第2電極パッドの下側の領域の半導体基板内には、第2センサ素子が形成されている。第3電極パッドの下側の領域の半導体基板内には、第3センサ素子が形成されている。 A first electrode pad, a second electrode pad, and a third electrode pad are formed above the semiconductor substrate. A first sensor element is formed in the semiconductor substrate in the region below the first electrode pad. A second sensor element is formed in the semiconductor substrate in the region below the second electrode pad. A third sensor element is formed in the semiconductor substrate in the region below the third electrode pad.
また、本発明の半導体装置の製造方法においては、第1接続用導体、第2接続用導体、および第3接続用導体を有する他の装置がベアチップに電気的に接続されるステップが実行される。このステップにおいては、第1電極パッドに第1接続用導体が接続され、第2電極パッドに第2接続用導体が接続され、かつ第3電極パッドに第3接続用導体が接続される。また、前述のステップにおいては、第1センサ素子、第2センサ素子、および第3センサ素子のそれぞれの出力値が監視される。 In the method for manufacturing a semiconductor device of the present invention, the step of electrically connecting the other device having the first connection conductor, the second connection conductor, and the third connection conductor to the bare chip is executed. . In this step, the first connection conductor is connected to the first electrode pad, the second connection conductor is connected to the second electrode pad, and the third connection conductor is connected to the third electrode pad. In the above-described steps, the output values of the first sensor element, the second sensor element, and the third sensor element are monitored.
上記の構成によれば、ボンディング時の半導体基板内の3つの位置に生じる応力のそれぞれを監視することができる。その結果、ボンディング時に3つの接続用導体を含む平面に対してどの程度傾いてベアチップが他の装置に押し付けられているかを把握しながら、ボンディングを行なうことができる。 According to said structure, each of the stress which arises in three positions in the semiconductor substrate at the time of bonding can be monitored. As a result, it is possible to perform bonding while grasping how much the bare chip is pressed against another device at the time of bonding with respect to the plane including the three connection conductors.
また、第1センサ素子、第2センサ素子、および第3センサ素子のうちのいずれか2つの出力値の差が所定値以上になった場合には、ベアチップと他の装置との間の電気的な接続のための動作が停止されることが望ましい。 In addition, when the difference between the output values of any one of the first sensor element, the second sensor element, and the third sensor element is equal to or greater than a predetermined value, electrical connection between the bare chip and another device is performed. It is desirable to stop the operation for a secure connection.
これによれば、ボンディング時に3つの接続用導体を含む平面に対して大きく傾いた状態でベアチップが他の装置に押し付けられることに起因したベアチップの損傷が防止される。 According to this, damage to the bare chip due to the bare chip being pressed against another device while being largely inclined with respect to the plane including the three connection conductors during bonding is prevented.
以下図を用いて本発明の実施の形態の半導体装置を説明する。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.
まず、図1を用いて、本実施の形態の半導体装置の構造を具体的に説明する。本実施の形態のベアチップ1000の半導体基板10には、その主表面の近傍に拡散抵抗15a,15bおよび15cのそれぞれが設けられている。拡散抵抗15a,15bおよび15cのそれぞれは、半導体基板10内において不純物が拡散することによって形成された領域である。したがって、ボンディング時の悪影響によって半導体基板10が歪んだ場合には、拡散抵抗15a,15bおよび15cのそれぞれも歪む。
First, the structure of the semiconductor device of this embodiment will be specifically described with reference to FIG. The
そのため、拡散抵抗15a,15bおよび15cのそれぞれに印加される電圧の変化を測定することによって、拡散抵抗15a,15bおよび15cが設けられている3つの位置のそれぞれの半導体基板10の歪みを測定することが可能である。
Therefore, by measuring the change in the voltage applied to each of the
また、半導体基板10の主表面の上には積層膜20が形成されている。積層膜20は、半導体装置の製造プロセスにおいて積層された膜であって、素子および素子同士の間を電気的に接続する配線層のそれぞれを構成する複数の導電部、および、その素子および配線層のそれぞれを互いに絶縁する複数の層間絶縁膜により構成されている。積層膜20の上には、電極パッド25a,25bおよび25cが形成されている。積層膜20の上であって電極パッド25a,25bおよび25cのそれぞれを取囲むように保護膜30が形成されている。
A
上記の構成において、拡散抵抗15aは電極パッド25aの下側の領域に形成されている。また、拡散抵抗15bは電極パッド25bの下側の領域に形成されている。また、拡散抵抗15cは、電極パッド25cの下側の領域に形成されている。
In the above configuration, the diffused
また、電極パッド25a,25bおよび25cには、他のベアチップ2000のバンプ90a,90bおよび90cが、この順番でかつ1対1の対応で、接続されている。他のベアチップ2000においては、半導体基板60の主表面の近傍に拡散抵抗65a,65bおよび65cが形成されている。半導体基板60の主表面に接するように積層膜70が形成されている。積層膜70は、積層膜20と同様に、半導体装置の製造プロセスにおいて積層された、複数の層間絶縁膜および複数の導電性部である。
Further, bumps 90a, 90b and 90c of other
また、積層膜70の表面に接するように電極パッド75a,75bおよび75cが形成されている。電極パッド75a,75bおよび75cには、バンプ90a,90bおよび90cが、この順番でかつ1対1の関係で、接続されている。電極パッド75a,75bおよび75cのそれぞれは、保護膜80に囲まれている。なお、拡散抵抗15d,15eおよび15fと拡散抵抗15a,15bおよび15cとは、半導体基板の歪みを測定するための電気回路としての構成および機能は同一である。したがって、以下においては、拡散抵抗15a,15bおよび15cについてのみその構成および機能の説明がなされる。
上記のような半導体装置は、チップオンチップFCB(Flip Chip Bonding)構造である。なお、図1においては、ベアチップ1000および2000の双方に拡散抵抗が設けられている。そのため、ベアチップ1000および2000の双方の拡散抵抗を用いれば、半導体基板10および60のそれぞれに生じたボンディングによる悪影響の度合いを把握することができる。しかしながら、ベアチップ1000および2000の双方に拡散抵抗が設けれていることは必須の事項はない。ベアチップ1000および2000のいずれか一方に拡散抵抗が設けられていれば、少なくとも、拡散抵抗が設けられているベアチップの半導体基板に与えられるボンディングによる悪影響を把握することは可能である。
The semiconductor device as described above has a chip-on-chip FCB (Flip Chip Bonding) structure. In FIG. 1, diffusion resistors are provided on both
上記の半導体装置の構造において、拡散抵抗15a,15b,15c,15d,15eおよび15fについて、回路図を描くと、図2のようになる。図2に示すように、入力電位1の電極は接地電極GNDであり、入力電位2の電極は接地電極GNDよりも高い電位である電源電極VDDである。3つの拡散抵抗15a,15bおよび15cは、電極パッド25a,25bおよび25cが形成されている3つの領域の下側に、この順番でかつ1対1の関係で、形成されている。
In the structure of the semiconductor device described above, a circuit diagram of the diffused
また、拡散抵抗15a,15bおよび15cに対し、この順番で、1対1の関係で、かつ、直列に、拡散抵抗15d,15eおよび15fが接続されている。すなわち、拡散抵抗15aと拡散抵抗15dとが直列に接続されている。また、拡散抵抗15bと拡散抵抗15eとが直列に接続されている。さらに、拡散抵抗15cと拡散抵抗15fとが直列に接続されている。拡散抵抗15a,15b,15c,15d,15eおよび15fのそれぞれは、一方端が電源電極VDDに電気的に接続されており、他方端が接地電極GNDに電気的に接続されている。接地電極GNDおよび電源電極VDDは、半導体装置が完成した後に半導体装置の動作信号の入出力のために用いられる接地電極および電源電極である。
Further, diffusion resistors 15d, 15e, and 15f are connected in series with the
また、拡散抵抗15aは、拡散抵抗15a1,15a2,15a3,15a4,15a5および15a6からなる6つの拡散抵抗領域によって形成されている。拡散抵抗15a1,15a2,15a3,15a4,15a5および15a6は、拡散抵抗15dを構成する6つの拡散抵抗領域15d1,15d2,15d3,15d4,15d5および15d6に、この順番でかつ1対1の対応で、接続されている。また、拡散抵抗15a1,15a2,15a3,15a4,15a5および15a6のそれぞれは、電源電極VDDに電気的に接続されている1つの配線部に接続されている。
The
また、拡散抵抗15dを構成する6つの拡散抵抗領域15d1,15d2,15d3,15d4,15d5および15d6は、1つにまとめられて、接地電極GNDに電気的に接続されている配線部に接続されている。さらに、6つの拡散抵抗領域からなる拡散抵抗15aと6つの拡散抵抗領域からなる拡散抵抗15dとの間の6つの結線部は、6つの出力端子13〜18に、1対1の関係で接続れている。出力端子13〜18のそれぞれは、ベアチップ1000の外部に設けられている。
The six diffusion resistance regions 15d 1 , 15d 2 , 15d 3 , 15d 4 , 15d 5 and 15d 6 constituting the diffusion resistance 15d are combined into one and electrically connected to the ground electrode GND. Connected to the wiring section. Further, the six connection portions between the diffused
また、図2に示すように、拡散抵抗15b、拡散抵抗15e、および出力端子7〜12の電気回路としての構成、および、拡散抵抗15c、拡散抵抗15f、および出力端子1〜6の電気回路としての構成は、拡散抵抗15a、拡散抵抗15d、および出力端子13〜18の電気回路としての構成と同様である。
Further, as shown in FIG. 2, the configuration of the
ただし、拡散抵抗15aおよび拡散抵抗15dのそれぞれは、図2において斜め方向に延びるように設けられている。また、拡散抵抗15bおよび拡散抵抗15eのそれぞれは、図2において上下方向に延びるように設けられている。さらに、拡散抵抗15cおよび拡散抵抗15fは、図2において左右方向に延びるように設けられる。すなわち、上下、左右、および斜めの方向のそれぞれの方向において2つずつ拡散抵抗が形成されている。
However, each of the diffused
図1および図2においては、拡散抵抗15a,15bおよび15cを構成する18個の拡散抵抗領域と拡散抵抗15d,15eおよび15fを構成する18個の拡散抵抗領域との間の18個の結線部には、18個の出力端子1〜18が、1対1の関係で、接続されている。出力端子1〜18のそれぞれの電位を測定すると、拡散抵抗15a,15bおよび15cのそれぞれに印加されている電圧が算出される。
In FIG. 1 and FIG. 2, 18 connection portions between 18 diffusion resistance regions constituting
上述のように、半導体基板10に歪みが発生していない場合の抵抗値が既知の拡散抵抗15d,15eおよび15fを、拡散抵抗15a,15bおよび15cに、この順番で、1対1の関係で、かつ、直列に接続する場合を考える。この場合において、拡散抵抗15d,15eおよび15fのそれぞれは、それ自身に対して直列に接続された拡散抵抗の近傍の半導体基板10内に形成されていることが望ましい。すなわち、拡散抵抗15dは拡散抵抗15aの近傍に設けられていることが望ましい。拡散抵抗15eは拡散抵抗15bの近傍に設けられていることが望ましい。拡散抵抗15fは拡散抵抗15cの近傍に設けられていることが望ましい。
As described above, the diffused resistors 15d, 15e, and 15f whose resistance values are known when no distortion occurs in the
一般に、シリコンからなる半導体基板10は熱伝導率が高い。そのため、たとえば、前述の構成によれば、半導体基板10の温度の変化に起因した拡散抵抗15aの抵抗値の変化と、半導体基板10の温度の変化に起因した拡散抵抗15dの抵抗値の変化とはほぼ等しくなる。このことは、拡散抵抗bと拡散抵抗eとの関係、および、拡散抵抗cと拡散抵抗fとの関係のそれぞれにおいても同様である。つまり、拡散抵抗15a(15bまたは15c)と拡散抵抗15d(15bまたは15c)とが、それぞれの機能を果たす範囲内で、互いに接近して設けられていれば、拡散抵抗15a(15bまたは15c)と拡散抵抗15d(15eまたは15f)とは、半導体基板10において温度に分布が生じることに起因した互いの抵抗値の変化量の差が小さくなる。
In general, the
したがって、電極パッド25a,25bおよび25cのそれぞれにワイヤ等をボンディングすることにのみ起因した、拡散抵抗15a,15b,15cのそれぞれの抵抗値の変化の度合いを取得し易くなる。その結果、本実施の形態の歪みの測定方法によれば、拡散抵抗15a,15bおよび15cのそれぞれの抵抗値のみを測定する場合に比較して、半導体基板10において温度に分布が生じることに起因した拡散抵抗15a,15bおよび15cのそれぞれの抵抗値の変化量のばらつきが補正される。つまり、拡散抵抗の抵抗値の変化量の全体から熱に起因した抵抗値の変化量が減算される。その結果、半導体基板10の歪みにのみ起因した拡散抵抗の抵抗値の変化量のみを抽出する状態により近い状態が実現される。
Therefore, it becomes easy to obtain the degree of change in the resistance value of each of the diffused
また、本実施の形態の歪みの測定方法によれば、入力電位1および入力電位2の双方が、拡散抵抗15a,15d、拡散抵抗15b,15e、および拡散抵抗15c,15fからなる3つの組合わせに対して、共通に用いられるため、出力端子数(出力用パッド)が削減されている。その結果、本実施の形態の歪みの測定方法によれば、拡散抵抗の抵抗値を出力する端子の数が一定値以下に制限される場合、多数のバンプが多数の電極パッドへボンディングされるときの半導体基板への悪影響を把握する必要がある場合、および、1つの電極パッドの下側の領域の半導体基板の歪みの分布を把握する必要がある場合に有利である。たとえば、図2に示すように、拡散抵抗15a,15bおよび15cが、3つの方向のそれぞれに沿って延びるように形成されていれば、3つの方向の拡散抵抗の抵抗値の変化のそれぞれを同時に把握することができる。そのため、半導体基板10の歪みの成分を3方向に分解して把握することができる。
Further, according to the distortion measuring method of the present embodiment, both of the input potential 1 and the input potential 2 are three combinations of the
さらに、本実施の形態の歪みの測定方法によれば、拡散抵抗15a,15bおよび15cのそれぞれの抵抗値が極めて小さくても、出力端子に出力される値が電位の値であるため、容易にその出力値を増幅させることができるという利点もある。
Furthermore, according to the strain measurement method of the present embodiment, even if the resistance values of
また、上述の拡散抵抗15a(15bまたは15c)は、図3に示すように、電極パッド25a(25bまたは25c)を包んでいる保護膜30の開口領域35a(35bまたは35c)よりも外側の領域において配線層5および415のそれぞれに接続されている。超音波振動によってワイヤボンディングを行なう場合および超音波フリップチップ接合においては、拡散抵抗15a(15bまたは15c)と配線層5および415のそれぞれとの間の結線部18および19に悪影響が及ぼされるおそれがある。そのため、拡散抵抗15a(15bまたは15c)の抵抗値が変化するおそれがある。したがって、開口領域35a,35bおよび35のそれぞれの下側であって、開口領域35a,35bおよび35のそれぞれの外側の領域に、結線部18および19が設けられている。
Further, as shown in FIG. 3, the
また、図1には、チップオンチップ構造の半導体装置が示されているが、図4に示すように、電極パッド25の上にワイヤ200がボンディングされた半導体装置であっても、前述の効果と同様の効果を得ることができる。
1 shows a semiconductor device having a chip-on-chip structure. However, even if the semiconductor device has a
さらに、図5に示すように、電極パッド75の下側にバンプ90aを介して基板ランド600が設けられた有機基板500が接続されても前述の効果と同様の効果を得ることができる。
Furthermore, as shown in FIG. 5, even if the
このように、本実施の形態の半導体装置においては、1つのセンサ素子としての1つの拡散抵抗に対して1つの出力端子としての電極パッドが設けられている。そのため、接続用導体としてのバンプ等に接続された1つの電極パッドを介して1つの拡散抵抗に印加された1つの電圧値をベアチップの外部へ出力することができる。すなわち、拡散抵抗と電極パッドとが1対1の関係であれば、拡散抵抗の上側の領域に設けられた電極パッドを出力端子1〜18のいずれかとして用いるだけで、拡散抵抗の歪みの度合いを検出することができる。したがって、半導体装置が完成した後に信号の入出力用の端子として使用される電極パッド以外に、歪みの測定の結果を出力するための専用の出力端子としての電極パッドを設ける必要がない。 Thus, in the semiconductor device of the present embodiment, one electrode pad as one output terminal is provided for one diffused resistor as one sensor element. Therefore, one voltage value applied to one diffusion resistor can be output to the outside of the bare chip via one electrode pad connected to a bump or the like as a connection conductor. That is, if the diffusion resistance and the electrode pad have a one-to-one relationship, the degree of distortion of the diffusion resistance can be achieved simply by using the electrode pad provided in the region above the diffusion resistance as one of the output terminals 1 to 18. Can be detected. Therefore, it is not necessary to provide an electrode pad as a dedicated output terminal for outputting the result of distortion measurement other than the electrode pad used as a signal input / output terminal after the semiconductor device is completed.
また、図6に示すように、拡散抵抗15が、配線層5を介して接地電極GNDに接続されるとともに、配線層415を介してメモリ部140に接続され、かつ、配線層415が配線層215を介して電極パッド25に接続される構造の半導体装置であっても、上記の半導体装置と同様の効果得ることができる。図6に示す半導体装置においては、半導体基板10の歪みに起因した拡散抵抗15の抵抗値の変化のデータが配線層415を介してメモリ部140に記憶される。この拡散抵抗15の抵抗値の変化のデータは、電極パッド25にワイヤ200が押し付けられたか否かによって、その値が異なる。そのため、ボンディング工程のときのみならず、ボンディング工程の後においても、メモリ部140に記憶された拡散抵抗15の抵抗値の変化のデータを用いて、電極パッド25にワイヤ200を接続するための接続用導体が押し付けられる工程が実行されたか否かを判別することが可能である。なお、メモリ部400に記憶されているデータは、配線層215、電極パッド25およびワイヤ200を介して外部の出力端子へ出力される。
In addition, as shown in FIG. 6, the
さらに、図7に示すように、拡散抵抗65bが、配線層5を介して接地電極GNDに接続されるとともに、配線層475を介してメモリ部400に接続され、かつ、配線層475が配線層715を介してパッド電極75aに接続されているような構造の半導体装置であっても、上記の半導体装置と同様の効果を得ることができる。なお、図7においては、有機基板500の上には、基板ランド600aおよび600bが設けられており、基板ランド600aおよび600bを介して、有機基板500とベアチップ2000とが電気的に接続されている。
Further, as shown in FIG. 7, the
図7に示す半導体装置においては、半導体基板60の歪みに起因した拡散抵抗65bの抵抗値の変化のデータが配線層475を介してメモリ部400に送信される。この拡散抵抗65cの抵抗値の変化のデータは、電極パッド75bにバンプ90bが押し付けられたか否かによって、その値が異なる。そのため、ボンディング工程のときのみならず、ボンディング工程の後においても、メモリ部400に記憶された拡散抵抗65bの抵抗値の変化のデータを用いて、電極パッド75bにバンプ90bが押し付けられる工程が実行されたか否かを判別することが可能である。なお、メモリ部400に記憶されているデータは、電極パッド75aを介して外部へ出力される。
In the semiconductor device illustrated in FIG. 7, data on change in resistance value of the
上記図6および図7に示すように、メモリ部400に拡散抵抗15によるセンシング情報を記憶させておけば、バンプ等の形成工程の後に、対象とする電極パッドの下側の半導体基板にバンプ等の接続用導体の形成による悪影響があったか否かを判別することができる。その結果、電極パッドに接続用導体が形成されていない場合に、当初から接続用導体が形成される必要がなかったのか、それとも、何らかの原因でバンプが剥がれてしまったのかを判別することができる。つまり、電極パッドに接続用導体が押し付けられたことを示すデータがメモリ部に記憶されている場合であって、接続用導体が電極パッドに接合されていない状態であれば、接続用導体が剥がれるという不都合が生じていると判別される。また、電極パッドに接続用導体が押し付けられたことを示すデータがメモリ部に記憶されていない場合であって、接続用導体が電極パッドに接合されていない状態であれば、当初から接続用導体が形成される必要がなかった電極パッドであると判別される。
As shown in FIGS. 6 and 7, if the sensing information by the
また、ある電極パッドに接続用導体が接続されているか否かでその機能を変更することができるチップを用いる場合がある。この場合には、電極パッドに接続用導体が接続されているかどうかの情報を得る必要がある。上記の構造によれば、チップのメモリ部に記憶されているデータを参照することによって電極パッドに接続用導体が接続されているか否かの情報を得ることができる。この情報の取得方法によれば、電極パッドに接続用導体が接続されているか否かの情報を電極パッドに電気信号を流すことによって得る手法よりも、高速でその情報を得ることが可能になる。 In some cases, a chip whose function can be changed depending on whether or not a connection conductor is connected to a certain electrode pad may be used. In this case, it is necessary to obtain information on whether or not the connection conductor is connected to the electrode pad. According to the above structure, it is possible to obtain information on whether or not the connection conductor is connected to the electrode pad by referring to the data stored in the memory portion of the chip. According to this information acquisition method, it is possible to obtain the information at a higher speed than a method of obtaining information on whether or not the connection conductor is connected to the electrode pad by flowing an electric signal through the electrode pad. .
さらに、図8に示すように、拡散抵抗15およびトランジスタ等の機能素子100の双方が電極パッド25の下側の領域の半導体基板10内に設けられているような構造の半導体装置であってもよい。また、機能素子100の一例としてのトランジスタにおいては、出力電圧が温度に依存するため、電極パッドの下側の領域のトランジスタの出力電圧の変化を測定することにより、電極パッドの下側の領域の半導体基板の温度の変化を監視することができる。その結果、電極パッドの下側の領域の半導体基板の温度が管理された状態で、電極パッドに導電性材料のボンディングを行なうことができる。したがって、トランジスタの近傍に設けられ、かつ温度依存性を有する、材料の硬度等の物性値がほぼ一定な状態に維持された状態で、電極に接続用導体をボンディングすることが可能となる。
Further, as shown in FIG. 8, even a semiconductor device having a structure in which both the diffused
上記本実施の形態の半導体装置の特徴およびその特徴により得られる効果をまとめると次のようになる。 The characteristics of the semiconductor device of the present embodiment and the effects obtained by the characteristics are summarized as follows.
本実施の形態の半導体装置は、次のような構成である。 The semiconductor device of this embodiment has the following configuration.
図1に示すように、半導体基板10の上に積層膜20が形成されている。積層膜20の上には、電極パッド25a,25bおよび25cのそれぞれが形成されている。電極パッド25a,25bおよび25cの下側の領域の半導体基板10内には、この順番でかつ1対1の関係で、センサ素子としての拡散抵抗15a,15bおよび15cが形成されている。
As shown in FIG. 1, a
また、図2に示すように、拡散抵抗15a,15bおよび15cに、この順番で、1対1の関係で、かつ、直列に、拡散抵抗15d,15e,および15fが接続されている。拡散抵抗15d,15eおよび15fのそれぞれには、接地電極GNDが電気的に接続されている。拡散抵抗15a,15bおよび15cのそれぞれには、電源電極VDDが電気的に接続されている。
Further, as shown in FIG. 2, diffusion resistors 15d, 15e, and 15f are connected to
図2に示すように、拡散抵抗15a,15bおよび15cのそれぞれが検出した情報として、拡散抵抗15a,15bおよび15cと拡散抵抗15d,15eおよび15fとの間の18個所の結線部の電位の値は、1対1の関係で、外部端子としての出力端子1〜18へ出力される。出力端子1〜18と結線部との間には、1対1の関係で、18本の配線が設けられている。その18本の配線は、一方端が拡散抵抗15a,15bおよび15cを構成する18個の拡散抵抗領域と拡散抵抗15d,15eおよび15fを構成する18個の拡散抵抗領域との間の18個の結線部に、1対1の関係で、接続されている。また、18本の配線は、3つのグループに分けられ、その3つのグループは、他方端が積層膜20および半導体基板10の外部に存在する、出力端子1〜6としての電極パッド25a、出力端子7〜12としての電極パッド25b、および出力端子13〜18としての電極パッド25cに、この順番でかつ1対1の関係で、接続されている。
As shown in FIG. 2, as information detected by each of the
上記の構成によれば、18本の配線を用いて、拡散抵抗15a,15bおよび15cのそれぞれに印加される電圧の情報を外部に送信することができる。また、拡散抵抗15a,15bおよび15cのそれぞれが検出した情報を出力するために用いられる出力端子としての電極パッドは、拡散抵抗15a,15bおよび15cのそれぞれに対して1つずつでよい。そのため、拡散抵抗15a,15bおよび15cのそれぞれが検出した情報を送信するための電極パッドの数を最小限にすることができる。
According to said structure, the information of the voltage applied to each of diffused
また、拡散抵抗15dは、拡散抵抗15aの近傍に設けられている。そのため、半導体装置の製造プロセスにおける熱処理工程において、拡散抵抗15aに与えられる影響と拡散抵抗15dに与えられる影響とがほぼ等しくなる。その結果、熱処理工程に起因して生じる、拡散抵抗15aが検出した情報のばらつきが低減される。拡散抵抗15eは、拡散抵抗15bの近傍に設けられている。そのため、半導体装置の製造プロセスにおける熱処理工程において、拡散抵抗15bに与えられる影響と拡散抵抗15eに与えられる影響とがほぼ等しくなる。その結果、熱処理工程に起因して生じる、拡散抵抗15bが検出した情報のばらつきが低減される。拡散抵抗15cは、拡散抵抗15fの近傍に設けられている。そのため、半導体装置の製造プロセスにおける熱処理工程において、拡散抵抗15cに与えられる影響と拡散抵抗15fに与えられる影響とがほぼ等しくなる。その結果、熱処理工程に起因して生じる、拡散抵抗15aが検出した情報のばらつきが低減される。
The diffused resistor 15d is provided in the vicinity of the diffused
また、拡散抵抗15aは、複数のセンサ配線部としての拡散抵抗15a1,15a2,15a3,15a4,15a5および15a6を含んでいる。拡散抵抗15bは、複数のセンサ配線部としての拡散抵抗15b1,15b2,15b3,15b4,15b5および15b6を含んでいる。また、拡散抵抗15cは、拡散抵抗15c1,15c2,15c3,15c4,15c5および15c6を含んでいる。
The diffused
また、複数のセンサ配線部のそれぞれは、一方端が一の結線部に接続され、他方端が他の結線部に接続されていていることが望ましい。また、一の結線部が、接地電極に電気的に接続され、かつ、他の結線部が、電源電極に電気的に接続されていることが望ましい。たとえば、図3においては、複数のセンサ配線部としての拡散抵抗15a1,15a2,15a3,15a4,15a5および15a6のそれぞれは、一方端が接地電極GNDに接続された配線層5の結線部18に接続され、その他方端が電源電極VDDに接続された配線層415の結線部19に接続されている。拡散抵抗15b1,15b2,15b3,15b4,15b5および15b6、ならびに、拡散抵抗15c1,15c2,15c3,15c4,15c5および15c6のそれぞれの周辺の構造は、図3に示す拡散抵抗15a1,15a2,15aa3,15a4,15a5および15a6の構造とほぼ同様の構造である。
In addition, each of the plurality of sensor wiring portions is desirably connected at one end to one connection portion and connected at the other end to another connection portion. In addition, it is desirable that one connection portion is electrically connected to the ground electrode, and the other connection portion is electrically connected to the power supply electrode. For example, in FIG. 3, each of diffused
上記の構成によれば、拡散抵抗15a,15bおよび15cのそれぞれと接地電極GNDならびに電源電極VDDのそれぞれとを接続するための配線部の数を極力低減することができる。
According to said structure, the number of the wiring parts for connecting each of diffused
また、拡散抵抗15a,15bおよび15cのそれぞれが検出した18個の情報、すなわち電位を示す18個の信号は、電極パッド25a,25bおよび25cを介して外部へ出力されることが望ましい。これによれば、電極パッド25a,25bおよび25c、接地電極GNDならびに電源電極VDDが、半導体装置を動作させるために必要な部位であるため、何らさらなる電極をベアチップ1000に付加することなく、拡散抵抗15a,15bおよび15cのそれぞれが検出した情報を外部に出力することが可能になる。
It is desirable that 18 pieces of information detected by the
また、拡散抵抗15aは、電極パッド25aの下側の領域を横切っている。拡散抵抗15bは、電極パッド25bの下側の領域を横切っている。拡散抵抗15cは、電極パッド25cの下側の領域を横切っている。接地電極GNDおよび電源電極VDDの双方と拡散抵抗15a,15bおよび15cのそれぞれとは、電極パッド25a,25bおよび25cのそれぞれの下側の領域の外側の領域で電気的に接続されている。
The diffused
上記の構成によれば、たとえば、図3に示すように、結線部18および19のそれぞれは、電極パッド25bの下側の領域の外側の領域に存在するため、ボンディング時の悪影響を受け難い。そのため、ボンディング時の悪影響によって拡散抵抗15bの精度が低下することが防止される。
According to the above configuration, for example, as shown in FIG. 3, each of the
センサ素子としての拡散抵抗15a,15bおよび15cは、図2に示すように、紙面において縦方向に延びるように設けられた拡散抵抗15aと、紙面において横方向に延びるように設けられた拡散抵抗15bと、紙面において斜め方向に延びるように設けられた拡散抵抗15cとを有していることが望ましい。
As shown in FIG. 2, the diffused
上記の構成によれば、半導体基板10および60のそれぞれに関して、縦、横および斜めの3方向のそれぞれのボンディングによる悪影響が測定される。そのため、ボンディングが半導体基板に与える悪影響が方向によってどのように異なるかを分析することができる。
According to said structure, the bad influence by bonding of each of the vertical, horizontal, and diagonal three directions is measured regarding each of the
また、図8に示すように、電極パッド25の下側の領域の半導体基板10内に、拡散抵抗15とともに、出力値が温度に依存するトランジスタ等の機能素子100が形成されていることが望ましい。これによれば、拡散抵抗15に与えられる熱による悪影響を機能素子100としてのトランジスタを用いて測定することができる。そのため、拡散抵抗15が検出した情報から熱による悪影響の成分を除外して、ボンディング時に半導体基板10に与えられる悪影響を把握することができる。また、逆に、機能素子100としてのトランジスタに与えられるボンディング時の悪影響を拡散抵抗15を用いて測定することもできる。
Further, as shown in FIG. 8, it is desirable that a
上記のような半導体装置においては、ボンディング工程の後において、電極パッドからバンプまたはワイヤが剥がれてしまうという不都合が生じることがある。しかしながら、半導体装置によっては、バンプまたはワイヤを接続しない電極パッドが残存する状態を正常な状態として使用されるものもある。したがって、ボンディング工程の後において、電極パッドからバンプまたはワイヤが剥がれてしまうという不都合が生じたのか、それとも、バンプまたはワイヤを接続しない電極パッドが残存する状態が正常な状態であるのかの判別ができないという問題が生じる。 In the semiconductor device as described above, there may be a disadvantage that the bump or the wire is peeled off from the electrode pad after the bonding process. However, some semiconductor devices may be used as a normal state in which electrode pads that do not connect bumps or wires remain. Therefore, after the bonding process, it is impossible to determine whether the inconvenience that the bumps or wires are peeled off from the electrode pads or whether the state in which the electrode pads not connected to the bumps or wires remain is normal is not possible. The problem arises.
そのため、図6に示すように、拡散抵抗15による歪みの測定のデータであって、電極パッド25の上にワイヤ200が形成される工程が行なわれたか否かの履歴を示すデータを記憶するメモリ部140を有していることが望ましい。
Therefore, as shown in FIG. 6, a memory for storing distortion measurement data by the
上記の構成によれば、ボンディング時に半導体基板10に与えられる悪影響のデータをメモリ部140に記憶させることができる。それにより、そのデータを確認すれば、電極パッド25に接続用導体としてのワイヤ200がボンディングされる工程が実行された否かを判別することができる。その結果、ボンディング工程後において、電極パッド25にボンディングされていた接続用導体としてのワイヤ200が剥がれたような不都合が生じたのか、それとも、当初からボンディングされずに使用されるべき電極パッド25にボンディングが行なわれていない正常な状態であるのかを判別することができる。
According to the above configuration, data of adverse effects given to the
また、図7に示すように、拡散抵抗65bによる歪みの測定のデータであって、電極パッド75bの上にバンプ90bが形成される工程が行なわれたか否かの履歴を示すデータを記憶するメモリ部400を有していることが望ましい。
Further, as shown in FIG. 7, a memory for storing distortion measurement data by the
上記の構成によれば、ボンディング時に半導体基板60に与えられる悪影響のデータをメモリ部400に記憶させることができる。それにより、そのデータを確認すれば、電極パッド75bに対するボンディングの有無を判別することができる。その結果、ボンディング工程後において、電極パッド75bにボンディングされていた接続用導体としてのバンプ90bが剥がれたような不都合が生じたのか、それとも、当初からボンディングされずに使用されるべき電極パッド75bにボンディングが行なわれていない正常な状態であるのかを、判別することができる。
According to the above configuration, data of adverse effects given to the
また、ベアチップ2000においては、図1に示すように、電極パッド25a,25bおよび25cの上に、この順番でかつ1対1の対応で、バンプ90a,90bおよび90cが設けられ、バンプ90a,90bおよび90cのそれぞれを介してベアチップ1000とベアチップ2000とが電気的に接続されている。
In the
また、ベアチップ2000は、図5に示すように、電極パッド75の下にバンプ90aが設けられ、バンプ90aを介して有機基板500が電気的に接続されたものであってもよい。
Further, as shown in FIG. 5, the
また、図1に示すように、本実施の形態の半導体装置は、ベアチップ1000の半導体基板10内およびベアチップ2000の半導体基板60内のそれぞれに拡散抵抗が形成されている。そのため、半導体基板10および半導体基板60のそれぞれに与えられたボンディングによる悪影響を把握することができる。ただし、ベアチップ1000および2000のいずれか一方のみに拡散抵抗が形成されている半導体装置であってもよい。
As shown in FIG. 1, in the semiconductor device of the present embodiment, diffusion resistors are formed in the
また、本実施の形態においては、ベアチップ2000は、図1に示すように、第1接続用導体としてのバンプ90a、第2接続用導体としてのパンプ90b、および第3接続用導体としてのバンプ90cを有する。このベアチップ2000が、ベアチップ1000に電気的に接続される。このとき、電極パッド25aにバンプ90aが接続され、電極パッド25bにバンプ90bが接続され、かつ電極パッド25cにバンプ90cが接続される。
In this embodiment, as shown in FIG. 1, the
本実施の形態の半導体装置の製造方法においては、前述の工程において、図2に示す出力端子1〜18のそれぞれに出力される電位の値を用いて、拡散抵抗15a,15bおよび15cのそれぞれに印加されている電圧の変化が監視される。
In the method of manufacturing the semiconductor device according to the present embodiment, in the above-described steps, each of the
図1に示す半導体装置においては、通常、ベアチップ1000の電極パッド25a,25bおよび25cに対してベアチップ2000のバンプ90a,90bおよび90cを、この順番で、かつ、1対1の関係で、強く押し付けることによって、ベアチップ1000とベアチップ2000とが接続される。このとき、ベアチップ1000の主表面に対して、ベアチップ2000の主表面が平行な状態で、ベアチップ1000にベアチップ2000が押し付けられれば、電極パッド25a,25bおよび25cのそれぞれは、バンプ90a,90bおよび90cのそれぞれからほぼ同一の押圧力を受ける。したがって、拡散抵抗15a,15bおよび15cのそれぞれにほぼ同一の応力が加えられる。その結果、拡散抵抗15a,15bおよび15cのそれぞれはほぼ同じ量だけ歪むため、拡散抵抗15a,15bおよび15cのそれぞれに印加される電圧の変化の度合同士は、ほぼ同一になる。
In the semiconductor device shown in FIG. 1, normally, bumps 90a, 90b and 90c of
しかしながら、ベアチップ2000の主表面が、ベアチップ1000の主表面に対して、平行ではなく、すなわち傾いた状態で、バンプ90a,90bおよび90cが、電極パッド25a,25bおよび25cに押し付けられれば、バンプ90a,90bおよび90cのそれぞれが電極パッド25a,25bおよび25cのそれぞれへ加える力同士は、互いに異なる。そのため、拡散抵抗15a,15bおよび15cのそれぞれの歪み量同士は互いに異なる値になる。その結果、拡散抵抗15a,15bおよび15cのそれぞれに印加される電圧の変化の度合同士は互いに異なる。
However, if the
この場合、局所的に大きな応力が電極パッド25a,25bおよび25cのいずれかに生じるおそれがある。そのため、ベアチップ1000および2000のうち少なくともいずれか一方が損傷するおそれがある。
In this case, a large local stress may be generated in any of the
しかしながら、上記の本実施の形態の半導体装置の製造方法によれば、ボンディング時の半導体基板10内の3つの位置に生じる応力のそれぞれを監視することができる。その結果、ボンディング時に3つのバンプ90a,90bおよび90cが形成されている3つの位置を含む平面に対してベアチップ2000がどの程度傾いて押し付けられているかを把握しながら、ボンディングを行なうことができる。
However, according to the semiconductor device manufacturing method of the present embodiment described above, each of the stresses generated at the three positions in the
したがって、拡散抵抗15a,15bおよび15cのうちのいずれか2つの拡散抵抗に印加されている電圧同士を比較し、それらの電圧同士の差が所定値以上になった場合に、ベアチップ1000とベアチップ2000との間の電気的な接続のための動作、すなわち、ベアチップ1000にベアチップ2000を押し付ける動作を停止することが可能になる。このようにするのは、次のような理由のためである。
Therefore, when the voltages applied to any two of the
2つの拡散抵抗に印加される電圧同士の差が大きくなるということは、2つの拡散抵抗に生じている歪み同士の差が大きくことなること、つまり、2つの拡散抵抗に生じている応力同士の差が大きくことなることを意味する。このような事態が生じるのは、たとえば、電極パッド25aと電極パッド25bとを比較した場合に、電極パッド25aがバンプ90aから受ける力の大きさと電極パッド25bがバンプ90bから受ける力の大きさとが大きく相違しているためである。この場合、ベアチップ1000の主表面とベアチップ2000の主表面とは、平行ではなく、大きく傾いている、すなわち、大きな交差角を有する状態で交差していることが原因である。このとき、ベアチップ1000がボンディング時に3つの接続用導体を含む平面に対して大きく傾いた状態でベアチップ2000に押し付けられることに起因して、局所的に大きな力がベアチップ1000に加えられるとによって、ベアチップ1000の損傷するおそれがある。
The difference between the voltages applied to the two diffusion resistors becomes large, which means that the difference between the strains generated in the two diffusion resistors is large, that is, between the stresses generated in the two diffusion resistors. It means that the difference will be big. Such a situation occurs because, for example, when the
本実施の形態の半導体装置の製造方法によれば、ベアチップ1000に局所的に力が働いているかどうかが、3つの拡散抵抗のそれぞれの抵抗値の変化を監視することによって、間接的に監視される。したがって、ベアチップ1000に局所的に大きな力が働いた場合には、ベアチップ1000とベアチップ2000とを接合するための動作を停止することが可能となる。すなわち、半導体基板10に局所的に大きな力がかけられる前に、半導体基板10のいずれかの位置に所定値以上の応力がかけられた場合に、ベアチップ1000に対してベアチップ2000を押し付けるための動作を停止することができる。その結果、ベチップ1000とベアチップ2000との接合時にベチップ1000が損傷することが防止される。
According to the method of manufacturing a semiconductor device of the present embodiment, whether or not a force is acting locally on the
なお、本実施の形態においては、電極パッド25a,25bおよび25cからなる3つの電極パッドのそれぞれの下側の領域に形成された3つの拡散抵抗の電圧の変化を監視しながら、ベアチップ1000とベアチップ2000とを接続用導体としてのバンプ90a,90bおよび90cを介して接続する方法を示した。しかしながら、測定される拡散抵抗の数が3つであることは、半導体基板10が平行であることを確認するための最低限の条件であり、半導体基板の平行度をより精確に把握するには、半導体基板の4隅のそれぞれの近傍に、拡散抵抗が少なくとも1つずつ設けられていることが望ましい。また、半導体基板の歪みの分布を確認するためには、半導体基板の主表面に拡散抵抗が点在するように設けられていることが望ましい。
In the present embodiment, the
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれていることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
5,215,415,475,715 配線層、10,60 半導体基板、20,70 積層膜、30,80 保護膜、15a,15b,15c,15d,15e,15f 拡散抵抗、25a,25b,25c,75a,75b,75c 電極パッド、90a,90b,90c バンプ、100 機能素子、200 ワイヤ、140,400 メモリ部、500 有機基板、600a,600b 基板ランド、1000,2000 ベアチップ。 5, 215, 415, 475, 715 Wiring layer, 10, 60 Semiconductor substrate, 20, 70 Laminated film, 30, 80 Protective film, 15a, 15b, 15c, 15d, 15e, 15f Diffusion resistance, 25a, 25b, 25c, 75a, 75b, 75c Electrode pads, 90a, 90b, 90c Bumps, 100 functional elements, 200 wires, 140, 400 memory units, 500 organic substrates, 600a, 600b substrate lands, 1000, 2000 bare chips.
Claims (15)
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子と、
前記センサ素子に直列に接続された抵抗素子と、
前記センサ素子および前記抵抗素子のうちの一方に電気的に接続された接地電極と、
前記センサ素子および前記抵抗素子のうちの他方に電気的に接続され電源電極と、
一方端が前記センサ素子と前記抵抗素子との間に接続され、かつ、他方端が前記積層膜および前記半導体基板の外部の出力端子に接続され、該外部端子に前記センサ素子が検出した情報を出力する配線とを備えた、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region under the electrode pad;
A resistance element connected in series to the sensor element;
A ground electrode electrically connected to one of the sensor element and the resistance element;
A power supply electrode electrically connected to the other of the sensor element and the resistance element;
One end is connected between the sensor element and the resistance element, and the other end is connected to the output terminal outside the laminated film and the semiconductor substrate, and the information detected by the sensor element is connected to the external terminal. A semiconductor device comprising wiring for outputting.
前記抵抗素子は、前記半導体基板内であって前記第1拡散抵抗の近傍に設けられた第2拡散抵抗である、請求項1に記載の半導体装置。 The sensor element is a first diffusion resistor;
2. The semiconductor device according to claim 1, wherein the resistance element is a second diffusion resistor provided in the vicinity of the first diffusion resistor in the semiconductor substrate.
前記複数のセンサ配線部のそれぞれは、一方端が一の結線部に接続され、他方端が他の結線部に接続され、
前記一の結線部が、前記接地電極に電気的に接続され、
前記他の結線部が、前記電源電極に電気的に接続された、請求項1に記載の半導体装置。 The sensor element includes a plurality of sensor wiring portions,
Each of the plurality of sensor wiring portions has one end connected to one connection portion and the other end connected to another connection portion.
The one connection portion is electrically connected to the ground electrode;
The semiconductor device according to claim 1, wherein the other connection portion is electrically connected to the power supply electrode.
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子とを備え、
前記センサ素子が検出した情報が前記電極パッドを介して外部へ出力される、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region below the electrode pad,
A semiconductor device in which information detected by the sensor element is output to the outside through the electrode pad.
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子とを備え、
前記センサ素子は、前記電極パッドの下側の領域を横切っており、
前記接地電極および前記電源電極のそれぞれと前記センサ素子とは、前記電極パッドの下側の領域の外側の領域で電気的に接続されている、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region below the electrode pad,
The sensor element crosses a lower region of the electrode pad;
Each of the ground electrode and the power supply electrode and the sensor element are electrically connected in a region outside a region below the electrode pad.
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子とを備え、
前記センサ素子は、
第1方向に延びるように設けられた第1センサ素子と、
前記第1方向とは異なる第2方向に延びるように設けられた第2センサ素子と、
前記第1および第2方向のいずれとも異なる第3方向に延びるように設けられた第3センサ素子とを有している、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region below the electrode pad,
The sensor element is
A first sensor element provided to extend in a first direction;
A second sensor element provided to extend in a second direction different from the first direction;
And a third sensor element provided to extend in a third direction different from both the first and second directions.
前記電極パッドの下側の領域の前記半導体基板内に形成された第1センサ素子と、
前記電極パッドの下側の領域の前記半導体基板内に形成され、出力値が温度に依存する第2センサ素子とを備えた、半導体装置。 An electrode pad formed above the semiconductor substrate;
A first sensor element formed in the semiconductor substrate in a region below the electrode pad;
A semiconductor device comprising: a second sensor element formed in the semiconductor substrate in a lower region of the electrode pad, the output value of which depends on temperature.
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子と、
前記電極パッドの下側の領域の前記半導体基板内に形成された機能素子とを備えた、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region under the electrode pad;
And a functional device formed in the semiconductor substrate in a region below the electrode pad.
前記電極パッドの下側の領域の前記半導体基板内に形成されたセンサ素子と、
前記センサ素子を用いて得られたデータであって、前記電極パッドの上に接続用導体が接続される工程が実行されたか否かの履歴を示すデータが記憶されたメモリ部とを備えた、半導体装置。 An electrode pad formed above the semiconductor substrate;
A sensor element formed in the semiconductor substrate in a region under the electrode pad;
Data obtained using the sensor element, comprising a memory unit storing data indicating a history of whether or not a process of connecting a connection conductor on the electrode pad was performed, Semiconductor device.
前記バンプを介して有機基板が電気的に接続された、請求項1〜9のいずれかに記載の半導体装置。 Bumps are provided on the electrode pads,
The semiconductor device according to claim 1, wherein an organic substrate is electrically connected through the bumps.
第2半導体基板の上方に形成された第2電極パッドを有する第2ベアチップと、
前記第1ベアチップと前記第2ベアチップとを接続する接続用導体と、
前記第1電極パッドの下側の領域の前記第1半導体基板内および前記第2電極パッドの下側の領域の前記第2半導体基板内のうち少なくともいずれか一方に形成されたセンサ素子とを備えた、半導体装置。 A first bare chip having a first electrode pad formed above the first semiconductor substrate;
A second bare chip having a second electrode pad formed above the second semiconductor substrate;
A connection conductor connecting the first bare chip and the second bare chip;
A sensor element formed in at least one of the first semiconductor substrate in the lower region of the first electrode pad and the second semiconductor substrate in the lower region of the second electrode pad. Semiconductor devices.
前記第1電極パッドの下側の領域の前記半導体基板内に形成された第1センサ素子と、
前記第2電極パッドの下側の領域の前記半導体基板内に形成された第2センサ素子と、
前記第3電極パッドの下側の領域の前記半導体基板内に形成された第3センサ素子と、
を備えたベアチップを用いる半導体装置の製造方法であって、
第1接続用導体、第2接続用導体、および第3接続用導体を有する他の装置を前記ベアチップに電気的に接続する接続ステップを含み、
前記接続ステップにおいては、前記第1電極パッドに第1接続用導体が接続され、前記第2電極パッドに第2接続用導体が接続され、かつ前記第3電極パッドに第3接続用導体が接続されるときに、前記第1センサ素子、前記第2センサ素子、および前記第3センサ素子のそれぞれの出力値が監視される、半導体装置の製造方法。 A first electrode pad, a second electrode pad, and a third electrode pad formed above the semiconductor substrate;
A first sensor element formed in the semiconductor substrate in a region below the first electrode pad;
A second sensor element formed in the semiconductor substrate in a region below the second electrode pad;
A third sensor element formed in the semiconductor substrate in a region below the third electrode pad;
A method for manufacturing a semiconductor device using a bare chip comprising:
A connection step of electrically connecting another device having a first connection conductor, a second connection conductor, and a third connection conductor to the bare chip;
In the connection step, a first connection conductor is connected to the first electrode pad, a second connection conductor is connected to the second electrode pad, and a third connection conductor is connected to the third electrode pad. When this is done, the output values of the first sensor element, the second sensor element, and the third sensor element are monitored.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004033876A JP2005228820A (en) | 2004-02-10 | 2004-02-10 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004033876A JP2005228820A (en) | 2004-02-10 | 2004-02-10 | Semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005228820A true JP2005228820A (en) | 2005-08-25 |
Family
ID=35003310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004033876A Withdrawn JP2005228820A (en) | 2004-02-10 | 2004-02-10 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005228820A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022176341A1 (en) * | 2021-02-17 | 2022-08-25 | パナソニックIpマネジメント株式会社 | Device, device manufacturing apparatus, and device manufacturing method |
JP7462270B2 (en) | 2020-05-28 | 2024-04-05 | パナソニックIpマネジメント株式会社 | Inspection method for device manufacturing equipment and device manufacturing equipment |
-
2004
- 2004-02-10 JP JP2004033876A patent/JP2005228820A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7462270B2 (en) | 2020-05-28 | 2024-04-05 | パナソニックIpマネジメント株式会社 | Inspection method for device manufacturing equipment and device manufacturing equipment |
WO2022176341A1 (en) * | 2021-02-17 | 2022-08-25 | パナソニックIpマネジメント株式会社 | Device, device manufacturing apparatus, and device manufacturing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7934429B2 (en) | Stress-distribution detecting semiconductor package group and detection method of stress distribution in semiconductor package using the same | |
TWI443349B (en) | Semiconductor device having chip crack detection structure | |
TWI299791B (en) | Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits | |
US7847626B2 (en) | Structure and method for coupling signals to and/or from stacked semiconductor dies | |
CN110160681B (en) | Load sensing device, package and system | |
GB2353401A (en) | An integrated circuit package incorporating a capacitive sensor probe | |
JP6793025B2 (en) | Semiconductor device | |
JP4635901B2 (en) | Module package | |
JP6231279B2 (en) | Semiconductor device | |
US8717059B2 (en) | Die having wire bond alignment sensing structures | |
JP2005228820A (en) | Semiconductor device and its manufacturing method | |
JP2008028274A (en) | Manufacturing method for semiconductor device | |
JP2021182589A (en) | Semiconductor device and manufacturing method for semiconductor device | |
JP3837898B2 (en) | Semiconductor device | |
TWI305273B (en) | A test assembly for testing a ball grid array package device | |
JP2001284394A (en) | Semiconductor element | |
JP2006108231A (en) | Semiconductor device | |
JP4877465B2 (en) | Semiconductor device, semiconductor device inspection method, semiconductor wafer | |
US10859638B2 (en) | Passive bridge circuit with oxide windows as leakage sink | |
JP3573113B2 (en) | Bonding damage measuring device and measuring method | |
JP4732642B2 (en) | Semiconductor device | |
KR100871386B1 (en) | Semicodnuctor package and method of manufacturing the same | |
US10153229B2 (en) | Method of manufacturing semiconductor products, corresponding semiconductor product and device | |
JP5604992B2 (en) | Semiconductor wafer, semiconductor device, and method for manufacturing the semiconductor device | |
JP5252027B2 (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070501 |