JP2005223951A - Comparator circuit - Google Patents
Comparator circuit Download PDFInfo
- Publication number
- JP2005223951A JP2005223951A JP2005117942A JP2005117942A JP2005223951A JP 2005223951 A JP2005223951 A JP 2005223951A JP 2005117942 A JP2005117942 A JP 2005117942A JP 2005117942 A JP2005117942 A JP 2005117942A JP 2005223951 A JP2005223951 A JP 2005223951A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- current
- transistor
- voltage
- differential pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Abstract
Description
本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのコンパレータ回路（いわゆるウィンドウ電圧コンパレータ）に関し、特に、ＩＣ化に適したウィンドウ電圧コンパレータに関する。 The present invention relates to a comparator circuit (so-called window voltage comparator) for determining whether a difference between two voltages is larger or smaller than a set value, and more particularly to a window voltage comparator suitable for integration into an IC.
従来のウィンドウ電圧コンパレータの一般的な構成を図３に示す。このウィンドウ電圧コンパレータは、第１の入力電圧ＶA及び第２の入力電圧ＶBを入力してそれらの差に比例する電圧を出力する第１のインスツルメンテーションアンプ（計装増幅器）３１と、第１のウィンドウ電圧ＶW1及び第２のウィンドウ電圧ＶW2を入力してそれらの差に比例する電圧を出力する第２のインスツルメンテーションアンプ３２と、第１のインスツルメンテーションアンプ３１の出力電圧と第２のインスツルメンテーションアンプ３２の出力電圧とを比較して比較結果に応じた出力ＶOUTを発生するコンパレータ３３とを含んでいる。
A general configuration of a conventional window voltage comparator is shown in FIG. The window voltage comparator includes a first instrumentation amplifier (instrumentation amplifier) 31 that inputs a first input voltage V A and a second input voltage V B and outputs a voltage proportional to the difference between them. The second instrumentation amplifier 32 that inputs the first window voltage V W1 and the second window voltage V W2 and outputs a voltage proportional to the difference between them, and the
各インスツルメンテーションアンプのゲインＧは、例えば１倍とすることができる。しかしながら、広い入力電圧に対応して正確なゲインで演算を行うインスツルメンテーションアンプをＩＣ内で実現することは困難である。また、ウィンドウ電圧コンパレータの動作速度は、インスツルメンテーションアンプの応答速度によって決まってしまう。通常のインスツルメンテーションアンプの応答周波数はｋＨｚオーダー止まりであり、ＭＨｚオーダーの周波数で動作させたい場合には、性能が不足してしまう。 The gain G of each instrumentation amplifier can be, for example, 1 time. However, it is difficult to realize in the IC an instrumentation amplifier that performs an operation with an accurate gain corresponding to a wide input voltage. In addition, the operating speed of the window voltage comparator is determined by the response speed of the instrumentation amplifier. The response frequency of a normal instrumentation amplifier is only in the order of kHz, and performance is insufficient when it is desired to operate at a frequency in the order of MHz.
ところで、日本国特許出願公開（特開）昭６２−２６９５１２号公報には、電圧依存性の無い容量素子を用いずに、ＭＯＳトランジスタのゲート容量とスイッチを用いることで、差動増幅器のオフセット電圧の影響を低減した高精度にして高速な電圧比較器が掲載されている。しかしながら、この電圧比較器は、１つの入力電圧が１つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。 Incidentally, Japanese Patent Application Publication (JP-A) No. 62-269512 discloses an offset voltage of a differential amplifier by using a gate capacitor and a switch of a MOS transistor without using a capacitor having no voltage dependency. A high-speed, high-accuracy voltage comparator with reduced effects is published. However, this voltage comparator determines whether one input voltage is larger or smaller than one reference voltage, and the difference between the two input voltages based on the four voltages is the difference between the two reference voltages. It cannot be determined whether it is larger or smaller than the set value defined by the difference.
また、特開平１−９１３７３号公報には、ウィンドウコンパレータに対する上限と下限の２個の参照電圧を一定にした状態でウィンドウコンパレータの電圧軸に対する相対位置のみをシフト可能として、回路部分の偏位位置を調節する可変型ウィンドウコンパレータが掲載されている。しかしながら、この可変型ウィンドウコンパレータは、１つの入力電圧が２つの参照電圧に対して大きいか小さいかを判定するものであり、４種の電圧に基づいて２つの入力電圧の差が２つの基準電圧の差で規定される設定値よりも大きいか小さいかを判定することはできない。 Japanese Patent Application Laid-Open No. 1-91373 discloses that only the relative position of the window comparator with respect to the voltage axis can be shifted in a state where the upper and lower reference voltages for the window comparator are fixed, and the displacement position of the circuit part is disclosed. A variable window comparator that adjusts the frequency is posted. However, this variable window comparator determines whether one input voltage is larger or smaller than two reference voltages, and the difference between the two input voltages based on the four voltages is the two reference voltages. It is impossible to determine whether the value is larger or smaller than the set value defined by the difference.
そこで、上記の点に鑑み、本発明は、２つの電圧の差が設定値よりも大きいか小さいかを判定するためのウィンドウ電圧コンパレータにおいて、高速動作を実現し、かつ、ＩＣ化に適した回路構成を提供することを目的とする。 Accordingly, in view of the above points, the present invention is a circuit that realizes high-speed operation and is suitable for IC implementation in a window voltage comparator for determining whether a difference between two voltages is larger or smaller than a set value. The purpose is to provide a configuration.
以上の課題を解決するため、本願は次の構成とした。 In order to solve the above problems, the present application has the following configuration.
ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含むＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含むＰチャネルトランジスタ差動対と、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、前記第１の電流合成手段の出力ノード及び前記第２の電流合成手段の出力ノードとがそれぞれ接続され、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和との大小を比較する比較手段と、を具備し、前記比較手段は、前記第２の電流合成手段の出力電流と、前記第１の電流合成手段の出力電流との差に基づいた電流を、出力ノードに出力し、前記出力された電流に対応する出力電圧を得ることを特徴とするコンパレータ回路。 An N-channel transistor differential pair including a first N-channel transistor to which a first input voltage is applied to the gate and a second N-channel transistor to which a second input voltage is applied to the gate, and a second to the gate A P-channel transistor differential pair including a first P-channel transistor to which the first input voltage is applied and a second P-channel transistor to which the first input voltage is applied to the gate; the first N-channel transistor; First current synthesis means for obtaining a sum of drain currents of the first P-channel transistor, and second current synthesis means for obtaining a sum of drain currents of the second N-channel transistor and the second P-channel transistor Are connected to the output node of the first current synthesis means and the output node of the second current synthesis means, respectively. Comparing means for comparing the sum of the drain currents of the N-channel transistor and the first P-channel transistor and the sum of the drain currents of the second N-channel transistor and the second P-channel transistor. The comparing means outputs a current based on the difference between the output current of the second current synthesizing means and the output current of the first current synthesizing means to the output node, and adds the output current to the output node. A comparator circuit characterized by obtaining a corresponding output voltage.
また、さらに、前記第１および第２のＰチャネルトランジスタのソース電位と前記第１及び第２のＮチャネルトランジスタのソース電位との間の電位差を第１及び第２の入力信号の電圧に従って制御することにより、前記差動対のトータルゲインを制御する制御手段をさらに具備する請求項１記載のコンパレータ回路。 Further, the potential difference between the source potential of the first and second P-channel transistors and the source potential of the first and second N-channel transistors is controlled according to the voltages of the first and second input signals. The comparator circuit according to claim 1, further comprising control means for controlling a total gain of the differential pair.
また、本発明の第１の観点に係るコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のトランジスタとゲートに第２の入力電圧が印加される第２のトランジスタとを含む第１の差動対と、ゲートに第１の基準電圧が印加される第３のトランジスタとゲートに第２の基準電圧が印加される第４のトランジスタとを含む第２の差動対と、少なくとも第１及び第４のトランジスタのドレイン電流の和と少なくとも第２及び第３のトランジスタのドレイン電流の和とを比較することにより、第１の入力電圧と第２の入力電圧との差が第１の基準電圧と第２の基準電圧との差よりも大きいか小さいかを判定する比較手段とを具備する。 The comparator circuit according to the first aspect of the present invention includes a first transistor having a gate to which a first input voltage is applied and a second transistor having a gate to which a second input voltage is applied. A second differential pair including at least one differential pair, a third transistor having a first reference voltage applied to a gate and a fourth transistor having a second reference voltage applied to a gate; By comparing the sum of the drain currents of the first and fourth transistors with the sum of the drain currents of at least the second and third transistors, the difference between the first input voltage and the second input voltage is And comparing means for determining whether the difference between the reference voltage and the second reference voltage is larger or smaller.
また、本発明の第２の観点に係るコンパレータ回路は、ゲートに第１の入力電圧が印加される第１のＮチャネルトランジスタとゲートに第２の入力電圧が印加される第２のＮチャネルトランジスタとを含む第１のＮチャネルトランジスタ差動対と、ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含む第１のＰチャネルトランジスタ差動対と、第１のＮチャネルトランジスタ及び第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、第２のＮチャネルトランジスタ及び第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、ゲートに第１の基準電圧が印加される第３のＮチャネルトランジスタとゲートに第２の基準電圧が印加される第４のＮチャネルトランジスタとを含む第２のＮチャネルトランジスタ差動対と、ゲートに第２の基準電圧が印加される第３のＰチャネルトランジスタとゲートに第１の基準電圧が印加される第４のＰチャネルトランジスタとを含む第２のＰチャネルトランジスタ差動対と、第３のＮチャネルトランジスタ及び第３のＰチャネルトランジスタのドレイン電流の和を求める第３の電流合成手段と、第４のＮチャネルトランジスタ及び第４のＰチャネルトランジスタのドレイン電流の和を求める第４の電流合成手段と、第１及び第４の電流合成手段の出力電流の和と第２及び第３の電流合成手段の出力電流の和とを比較することにより、第１の入力電圧と第２の入力電圧との差が第１の基準電圧と第２の基準電圧との差よりも大きいか小さいかを判定する比較手段とを具備する。 The comparator circuit according to the second aspect of the present invention includes a first N-channel transistor in which a first input voltage is applied to a gate and a second N-channel transistor in which a second input voltage is applied to a gate. A first N-channel transistor differential pair including: a first P-channel transistor to which a second input voltage is applied to a gate; and a second P-channel transistor to which a first input voltage is applied to a gate; A first P-channel transistor differential pair including the first N-channel transistor, the first N-channel transistor and the first P-channel transistor, a first current synthesizing unit for obtaining a sum of drain currents, a second N-channel transistor and a second Second current synthesizing means for obtaining the sum of drain currents of the P-channel transistors, and a third N-channel transistor in which the first reference voltage is applied to the gate. A second N-channel transistor differential pair including a star and a fourth N-channel transistor to which a second reference voltage is applied to the gate; and a third P-channel transistor to which the second reference voltage is applied to the gate And a second P-channel transistor differential pair including a fourth P-channel transistor to which a first reference voltage is applied to the gate, and a sum of drain currents of the third N-channel transistor and the third P-channel transistor Third current synthesis means for obtaining the fourth current synthesis means for obtaining the sum of drain currents of the fourth N-channel transistor and the fourth P-channel transistor, and output currents of the first and fourth current synthesis means Is compared with the sum of the output currents of the second and third current combining means, so that the difference between the first input voltage and the second input voltage is the first reference voltage and the second output voltage. Comprising a determining comparing means whether greater or less than the difference between the reference voltage.
ここで、第１及び第２のＰチャネルトランジスタのソース電位と第１及び第２のＮチャネルトランジスタのソース電位との間の電位差を第１及び第２の入力信号の電圧に従って制御することにより、差動対のトータルゲインを制御する制御手段をさらに具備しても良い。 Here, by controlling the potential difference between the source potentials of the first and second P-channel transistors and the source potentials of the first and second N-channel transistors according to the voltages of the first and second input signals, Control means for controlling the total gain of the differential pair may be further provided.
以上において、比較手段が、ゲート電位を共通にし、各々のソースに差動対の出力が接続される２つの入力トランジスタを含む折り返しカスコード増幅回路で構成されるようにしても良い。 In the above, the comparison means may be constituted by a folded cascode amplifier circuit including two input transistors having a common gate potential and the outputs of the differential pair connected to each source.
上記構成によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。 According to the above configuration, it is possible to determine whether the difference between the two input voltages is larger or smaller than the set value by comparing the difference between the two input voltages with the difference between the two reference voltages. In addition, since the differential pair of transistors has a high response speed and is suitable for IC implementation, a high-speed window voltage comparator can be realized in a semiconductor integrated circuit.
以下、図面に基づいて、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るコンパレータ回路の構成を示す図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a configuration of a comparator circuit according to an embodiment of the present invention.
図１に示すように、このコンパレータ回路は、入力電圧ＶA及びＶBが印加されるトランジスタの差動対１と、基準電圧ＶW1及びＶW2が印加されるトランジスタの差動対２と、これらの差動対の出力電流を比較するための増幅回路３とを含んでいる。ここで、基準電圧ＶW1とＶW2との差が設定値を表している。
As shown in FIG. 1, the comparator circuit includes a differential pair 1 of transistors to which input voltages V A and V B are applied, a differential pair 2 of transistors to which reference voltages V W1 and V W2 are applied, An
差動対１において、第１のトランジスタは電流Ｉ11を出力し、第２のトランジスタは電流Ｉ12を出力する。また、差動対２において、第３のトランジスタは電流Ｉ21を出力し、第４のトランジスタは電流Ｉ22を出力する。増幅回路３は、電流Ｉ11と電流Ｉ22との和（Ｉ11＋Ｉ22）と、電流Ｉ12と電流Ｉ21との和（Ｉ12＋Ｉ21）とを比較することにより、入力電圧ＶAとＶBとの差が基準電圧ＶW1とＶW2との差よりも大きいか小さいかを判定し、その結果を出力電圧ＶOUTとして出力する。
In the differential pair 1, the first transistor outputs a current I 11 and the second transistor outputs a current I 12 . In the differential pair 2, the third transistor outputs a current I 21 and the fourth transistor outputs a current I 22 . The
増幅回路３は、折り返しカスコード接続された増幅回路である。増幅回路３において、ＰチャネルトランジスタＱＰ１３とＱＰ１４のゲートには、バイアス電圧ＶB1が印加されており、これらのトランジスタは所定のドレイン電流を供給する。トランジスタＱＰ１３とＱＰ１４には、ＰチャネルトランジスタＱＰ１１とＱＰ１２がそれぞれカスコード接続されている。また、ＰチャネルトランジスタＱＰ１１とＱＰ１２のゲートには、バイアス電圧ＶB2が印加されている。さらに、トランジスタＱＰ１１のソースには、差動対１に含まれる第１のトランジスタ及び差動対２に含まれる第４のトランジスタのドレインが接続されている。また、トランジスタＱＰ１２のソースには、差動対１に含まれる第２のトランジスタ及び差動対２に含まれる第３のトランジスタのドレインが接続されている。
The amplifying
トランジスタＱＰ１１とＱＰ１２は、差動対１と２の出力電流の和を増幅して、ドレインから出力する。
トランジスタＱＰ１１とＱＰ１２にそれぞれ接続されているＮチャネルトランジスタＱＮ１１とＱＮ１２は、カレントミラーを構成しており、ＱＮ１２のドレイン電流はトランジスタＱＰ１１のドレイン電流と等しくなる。これにより、トランジスタＱＰ１１の出力が折り返えされてトランジスタＱＰ１２の出力と合成され、トランジスタＱＰ１２とＱＮ１２のドレインにおいて、電流（Ｉ11＋Ｉ22）と電流（Ｉ12＋Ｉ21）との差に対応する出力電圧ＶOUTが得られる。この増幅回路は、電流入力タイプとなっているので、電圧飽和が起こり難いという特徴を有している。
The transistors QP11 and QP12 amplify the sum of the output currents of the differential pairs 1 and 2 and output from the drain.
N-channel transistors QN11 and QN12 connected to transistors QP11 and QP12 respectively constitute a current mirror, and the drain current of QN12 is equal to the drain current of transistor QP11. As a result, the output of the transistor QP11 is folded back and combined with the output of the transistor QP12, which corresponds to the difference between the current (I 11 + I 22 ) and the current (I 12 + I 21 ) at the drains of the transistors QP12 and QN12. An output voltage V OUT is obtained. Since this amplifier circuit is a current input type, it has a feature that voltage saturation hardly occurs.
すなわち、出力ノードには、ＱＰ１２のドレイン電流とＱＰ１１のドレイン電流との差の電流が出力される。その結果、ＱＰ１２のドレイン電流とＱＰ１１のドレイン電流との差に対応した出力電圧ＶOUTが得られる。 In other words, the difference between the drain current of QP12 and the drain current of QP11 is output to the output node. As a result, an output voltage VOUT corresponding to the difference between the drain current of QP12 and the drain current of QP11 is obtained.
次に、本実施形態に係るコンパレータ回路において用いる差動対の回路構成について詳しく説明する。
図２は、図１に示す差動対１の具体的な回路構成例を示す図である。差動対２についても、同様の回路構成を使用できる。
Next, the circuit configuration of the differential pair used in the comparator circuit according to the present embodiment will be described in detail.
FIG. 2 is a diagram showing a specific circuit configuration example of the differential pair 1 shown in FIG. A similar circuit configuration can be used for the differential pair 2.
図２に示すように、差動対１には、入力電圧が高いときに動作するＮチャネルトランジスタ差動対を構成するＮチャネルトランジスタＱＮ１及びＱＮ２と、入力電圧が低いときに動作するＰチャネルトランジスタ差動対を構成するＰチャネルトランジスタＱＰ１及びＱＰ２とが含まれている。 As shown in FIG. 2, the differential pair 1 includes N-channel transistors QN1 and QN2 constituting an N-channel transistor differential pair that operates when the input voltage is high, and a P-channel transistor that operates when the input voltage is low. P-channel transistors QP1 and QP2 constituting a differential pair are included.
入力電圧が高いときに動作するＮチャネルトランジスタ差動対においては、トランジスタＱＮ１のゲートに入力電圧ＶAが印加され、トランジスタＱＮ２のゲートに入力電圧ＶBが印加される。また、トランジスタＱＮ１とＱＮ２のソースには、ゲートにバイアス電圧ＶB4が印加されたＮチャネルトランジスタＱＮ５が接続されている。トランジスタＱＮ１のドレイン電流は出力電流Ｉ11の一部となり、トランジスタＱＮ２のドレイン電流は出力電流Ｉ12の一部となる。 In an N-channel transistor differential pair that operates when the input voltage is high, input voltage V A is applied to the gate of transistor QN1, and input voltage V B is applied to the gate of transistor QN2. The sources of the transistors QN1 and QN2 are connected to an N-channel transistor QN5 having a bias voltage V B4 applied to the gate. The drain current of the transistor QN1 becomes part of the output current I 11, the drain current of the transistor QN2 becomes part of the output current I 12.
入力電圧が低いときに動作するＰチャネルトランジスタ差動対においては、トランジスタＱＰ１のゲートに入力電圧ＶBが印加され、トランジスタＱＰ２のゲートに入力電圧ＶAが印加される。また、トランジスタＱＰ１とＱＰ２のソースには、ゲートにバイアス電圧ＶB3が印加されたＰチャネルトランジスタＱＰ５から電流が供給される。トランジスタＱＰ１のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ６とＱＮ７によって、出力電流Ｉ11の一部となる。また、トランジスタＱＰ２のドレイン電流は、カレントミラーを構成するＮチャネルトランジスタＱＮ８とＱＮ９によって、出力電流Ｉ12の一部となる。 In the P-channel transistor differential pair that operates when the input voltage is low, the input voltage V B is applied to the gate of the transistor QP1, and the input voltage V A is applied to the gate of the transistor QP2. Further, current is supplied to the sources of the transistors QP1 and QP2 from a P-channel transistor QP5 having a bias voltage V B3 applied to its gate. The drain current of the transistor QP1 becomes part of the output current I 11 by the N-channel transistors QN6 and QN7 constituting the current mirror. Further, the drain current of the transistor QP2 becomes a part of the output current I 12 by the N-channel transistors QN8 and QN9 constituting the current mirror.
なお、入力電圧が高くもなく低くもないときには、Ｎチャネルトランジスタ差動対とＰチャネルトランジスタ差動対との両方が動作して、差動対のトータルゲインが増加してしまう。これを防止するために、ＰチャネルトランジスタＱＰ３及びＱＰ４とＮチャネルトランジスタＱＮ３及びＱＮ４とによって構成される回路を設けて、Ｎチャネルトランジスタ差動対のソース電位とＰチャネルトランジスタ差動対のソース電位との間の電位差を制御することにより、差動対のトータルゲインを低下させている。このようにすれば、広い入力電圧範囲に対して、一定のゲインで差動増幅を行い、正確に入力電圧を出力電流に変換することができる。 When the input voltage is neither high nor low, both the N-channel transistor differential pair and the P-channel transistor differential pair operate and the total gain of the differential pair increases. In order to prevent this, a circuit constituted by P-channel transistors QP3 and QP4 and N-channel transistors QN3 and QN4 is provided, and the source potential of the N-channel transistor differential pair and the source potential of the P-channel transistor differential pair are By controlling the potential difference between the two, the total gain of the differential pair is reduced. In this way, differential amplification can be performed with a constant gain over a wide input voltage range, and the input voltage can be accurately converted into an output current.
以上述べた様に、本発明によれば、２つの入力電圧の差を２つの基準電圧の差と比較することにより、２つの入力電圧の差が設定値よりも大きいか小さいかを判定することができる。また、トランジスタの差動対は応答速度が速く、ＩＣ化にも適しているため、半導体集積回路において高速なウィンドウ電圧コンパレータを実現することができる。 As described above, according to the present invention, it is determined whether the difference between the two input voltages is larger or smaller than the set value by comparing the difference between the two input voltages with the difference between the two reference voltages. Can do. In addition, since the differential pair of transistors has a high response speed and is suitable for IC implementation, a high-speed window voltage comparator can be realized in a semiconductor integrated circuit.
１、２ 差動対
３ 増幅回路
ＱＰ１〜ＱＰ１４ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ１２ Ｎチャネルトランジスタ
1, 2
Claims (2)
ゲートに第２の入力電圧が印加される第１のＰチャネルトランジスタとゲートに第１の入力電圧が印加される第２のＰチャネルトランジスタとを含むＰチャネルトランジスタ差動対と、
前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和を求める第１の電流合成手段と、
前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和を求める第２の電流合成手段と、
前記第１の電流合成手段の出力ノード及び前記第２の電流合成手段の出力ノードとがそれぞれ接続され、前記第１のＮチャネルトランジスタ及び前記第１のＰチャネルトランジスタのドレイン電流の和と、前記第２のＮチャネルトランジスタ及び前記第２のＰチャネルトランジスタのドレイン電流の和との大小を比較する比較手段と、を具備し、
前記比較手段は、前記第２の電流合成手段の出力電流と、前記第１の電流合成手段の出力電流との差に基づいた電流を、出力ノードに出力し、前記出力された電流に対応する出力電圧を得ることを特徴とするコンパレータ回路。 An N-channel transistor differential pair including a first N-channel transistor having a first input voltage applied to the gate and a second N-channel transistor having a second input voltage applied to the gate;
A P-channel transistor differential pair including a first P-channel transistor to which a second input voltage is applied to the gate and a second P-channel transistor to which the first input voltage is applied to the gate;
First current synthesis means for obtaining a sum of drain currents of the first N-channel transistor and the first P-channel transistor;
Second current synthesis means for obtaining a sum of drain currents of the second N-channel transistor and the second P-channel transistor;
An output node of the first current synthesis unit and an output node of the second current synthesis unit are respectively connected, and a sum of drain currents of the first N-channel transistor and the first P-channel transistor, Comparing means for comparing the magnitude of the second N-channel transistor and the sum of the drain currents of the second P-channel transistor,
The comparison unit outputs a current based on a difference between the output current of the second current synthesis unit and the output current of the first current synthesis unit to an output node, and corresponds to the output current. A comparator circuit characterized by obtaining an output voltage.
By controlling the potential difference between the source potentials of the first and second P-channel transistors and the source potentials of the first and second N-channel transistors according to the voltages of the first and second input signals, 2. The comparator circuit according to claim 1, further comprising control means for controlling a total gain of the differential pair.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005117942A JP2005223951A (en) | 2005-04-15 | 2005-04-15 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005117942A JP2005223951A (en) | 2005-04-15 | 2005-04-15 | Comparator circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001028648A Division JP3687545B2 (en) | 2001-02-05 | 2001-02-05 | Comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005223951A true JP2005223951A (en) | 2005-08-18 |
Family
ID=34999168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005117942A Withdrawn JP2005223951A (en) | 2005-04-15 | 2005-04-15 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005223951A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233915A (en) * | 1984-04-19 | 1985-11-20 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | Differential amplifier |
| JPH01286604A (en) * | 1987-09-10 | 1989-11-17 | Livingston Realisations Ltd | Amplifier for position setting of voice coil actuator |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| JP2002232273A (en) * | 2001-02-05 | 2002-08-16 | Seiko Epson Corp | Comparator circuit |
-
2005
- 2005-04-15 JP JP2005117942A patent/JP2005223951A/en not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233915A (en) * | 1984-04-19 | 1985-11-20 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | Differential amplifier |
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| JPH01286604A (en) * | 1987-09-10 | 1989-11-17 | Livingston Realisations Ltd | Amplifier for position setting of voice coil actuator |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| JP2002232273A (en) * | 2001-02-05 | 2002-08-16 | Seiko Epson Corp | Comparator circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101972031B1 (en) | Offset calibration and precision hysteresis for a rail-rail comparator with large dynamic range | |
| JP4722502B2 (en) | Band gap circuit | |
| JP3687545B2 (en) | Comparator circuit | |
| JP5527056B2 (en) | Differential amplifier circuit and series regulator | |
| JP5690469B2 (en) | Differential amplifier, reference voltage generation circuit, differential amplification method, and reference voltage generation method | |
| US20080290942A1 (en) | Differential amplifier | |
| JP2009037372A (en) | Constant current circuit and constant voltage circuit | |
| CN110568896B (en) | Comparator, integrated circuit and method | |
| JP2005244276A (en) | Differential amplification circuit | |
| JP5411415B2 (en) | Temperature characteristic correction circuit | |
| JP4058334B2 (en) | Hysteresis comparator circuit | |
| KR102483031B1 (en) | Current generating circuit | |
| JP5425257B2 (en) | Temperature characteristic correction circuit | |
| JP4814556B2 (en) | Regulator circuit | |
| JP2010086013A (en) | Linear regulator circuit and semiconductor device | |
| JP3673479B2 (en) | Voltage regulator | |
| JP2002268758A (en) | Voltage regulator | |
| JP2005223951A (en) | Comparator circuit | |
| JP2008301083A (en) | Differential-signal generating circuit | |
| JP2014007471A (en) | Hysteresis comparator circuit and method of controlling hysteresis comparator circuit | |
| US20050184804A1 (en) | Differential amplifier and semiconductor device | |
| JP4782471B2 (en) | Regulator circuit | |
| JP2005354172A (en) | COMMON MODE FEEDBACK CIRCUIT, MUTUAL CONDUCTANCE AMPLIFIER, AND gmC FILTER | |
| JP3855810B2 (en) | Differential amplifier circuit | |
| JP6510165B2 (en) | Operational amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070305 |