JP2005210179A - 情報保護回路 - Google Patents

Abstract

【課題】 複数の冗長系を有する多重化伝送装置のネットワーク監視システムにおいて、切替情報を取り込む回路の不要な切替を抑制するための保護回路規模が膨大で、デバイスの大容量化、回路の複雑化を招き、装置の原価が高騰する。
【解決手段】 パス情報のシリアルデータを時分割状態のまま蓄積するメモリＡ１０３〜Ｄ１０９と、シリアルデータとシリアルデータの前値とを比較する比較回路１０４と、比較回路による一致回数をカウントアップするカウントアップ回路１０５と、カウントアップ回路によるカウント値に対応して受信値を更新する値更新回路１０７とを備える情報保護回路１。最終段に、外部のアドレスデータの内容を統一して直接メモリ内の情報を出力するデュアルアクセス可能なメモリＤ１０９を備え、メモリＡ〜Ｄに、ＰＬＤの回路セルとは別途標準搭載されている内部メモリを用いることが好ましい。
【選択図】 図１

Description

本発明は、情報保護回路に関し、特に、複数のネットワーク経路から正常な経路を選択するための切替制御を行う際に用いられる情報保護回路に関する。

電話や電子メール等の情報を遠方に大量に伝送する際に、情報を時多重して伝送する多重化伝送装置、特に、SONET/SDH伝送装置は、不測の伝送路障害による情報の寸断を避けるため、複数の冗長経路を備え、装置間の伝送品質を監視し、受信側で正常な系の回線へ切り替える。このSONET/SDH伝送装置における伝送方式のレイヤ構成は、物理的な光ファイバを意味する物理レイヤ、セクション終端装置（Section Terminating Equipment:STE)により物理レイヤを用いて伝送するセクションレイヤ、ライン終端装置（Line Terminating Equipment:LTE)によりパスレイヤの同期・多重を行うラインレイヤ、様々なSONET終端多重装置間を伝送するために細分化されたパスレイヤの順で構成されている。

本発明は、上記ラインレイヤとパスレイヤとの切替箇所が混在する構成、特に図１３に示すような構成に適用するものである。ここで、留意すべき点は、ラインレイヤがパスレイヤより上位レイヤに位置するため、ラインレイヤの障害または切替は、パスレイヤの障害または切替より優先される。そのため、ラインレイヤの切替時のパス切替のばたつきの発生は、ユーザにとって切替誤動作のように見えるため、好ましくない。これを抑制するため、パスレイヤ情報を抽出するにあたって保護回路を設け、保護中にマスクを行い、不要な切替情報を切替制御部に通知しないようにする必要がある。

図１３は、主信号の各レイヤ情報を検出して冗長系に切り替える装置の一例を示し、この装置は、主信号からラインレイヤの情報を抽出するライン情報抽出部２と、同様に、パスレイヤの情報を抽出するパス情報抽出部３と、ラインレイヤ情報や上流障害情報を収集してパスレイヤ情報のマスク要因を生成するマスク生成部４と、パスレイヤの情報をＮ段保護している間に、上流障害またはライン情報でマスク優先するようにした情報保護回路１と、収集された切替情報により切替制御を行う切替制御部５と、切替制御部５により主信号の切替を行う切替部６とで構成される。

次に、上記構成を有する装置の動作について説明する。上流装置から主信号と上流障害情報を入力し、入力された主信号からライン情報抽出部２でラインレイヤの切替要因の情報を抽出し、マスク生成部４へ転送する。同様に、パス情報抽出部３でパスレイヤの切替要因の情報を抽出し、情報保護回路１へ転送する。ラインレイヤの情報は、上流障害情報とのマスク処理が行われ、制御バスにより切替制御部５へ転送される。パス情報抽出部３から転送されてきたパス情報は、Ｎ段保護されているうちに、上流装置からの上流障害情報及び該当パスのライン切替情報から生成したマスク信号でマスク処理され、制御バスによって切替制御部５に転送される。そして、切替制御部５から切替制御信号を切替部６へ転送して主信号の切替を行う。この情報保護回路１は、特に、ライン障害または回復時のパス切替誤動作を回避するのに有効である。

図１２は、従来の情報保護回路１の一例を示し、この情報保護回路１は、１情報であるｋビットについて各々フリップフロップ(ff)をＮ段有するシフトレジスタ１〜Ｍと、シフトレジスタ１〜Ｍの各々の出力を比較して一致した場合にイネーブルを出力する比較一致検出回路１〜Ｍと、比較一致検出回路１〜Ｍにより生成されたイネーブルで出力制御する出力許可回路１〜Ｍと、前段にパス情報抽出部３（図１３参照）からシリアルデータとクロック(CLK)とフレームパルス(FP)を入力し、１：(ｋ×Ｍ)のシリアルパラレル変換を行うＳ／Ｐ（シリアル／パラレル）部とで構成されている。

次に、上記情報保護回路１の動作について説明する。パス情報抽出部３からシリアルデータとクロックとフレームパルスを入力し、Ｓ／Ｐ部によって１：(ｋ×Ｍ)のシリアルパラレル変換を行う。ｋビット×Ｍ個のパラレルデータは、各々シフトレジスタ１〜ＭとCLKによりＮ段遅延させ、このＮ段遅延するまでのフリップフロップの全出力を比較一致検出回路１〜Ｍに入力し、入力がＮ段進む間、マスク無しで、かつｋビットの値の一致がＮ回以上続くときにイネーブル０を、ｋビットの値の一致がＮ回未満、またはマスク有りのときディセーブル１を出力許可回路１〜Ｍへ出力する。比較一致検出回路１〜Ｍからのイネーブルによって、出力許可回路１〜Ｍは、イネーブル０であれば、Ｎ段保護で一致した値を出力保持し、ディセーブル１であれば、ALL1を出力保持する。上記の動作をＭ個のパス情報ｍについて個々に行う。その後、各出力許可回路１〜Ｍの出力を切替制御部５（図１３参照）とのインタフェース(アドレス・データ・チップセレクト・リードイネーブル等)である制御バスにより、パス情報をすべてのアドレスについてデコードし、データセレクタで出力するデータを切り替え、切替制御部５に転送する。

しかし、上記従来の技術においては、図１２に示すように、情報を保護して外部からの制御バスによりタイムリーに所望のデータを出力するためには、保護段数分遅延させて途中段階も含めて取り出せるシフトレジスタ等で情報保護回路１を構成するのが通常であるが、情報の高密度化から同ライン内に多重化されるパスの増加及び情報抽出量の増加により、膨大な回路規模を必要とする。そのため、大容量デバイスを必要とし、原価が高騰するという問題があった。

また、第２の問題点として、受信情報及びケーブル抜け監視を含む上流障害等の検出を保護する段数は、少なすぎると受信情報に過敏に反応して切替誤動作を引き起こしやすくなるが、多すぎると切替動作が遅くなって障害時の切替が遅れる。従って、段数は、評価後に決定することが多く、設計時には不明確である。そのため、柔軟な仕様が必須となるが、この段数幅をサポートできるようにすると、選択回路が複雑となる上、保護段数が多くなることを考慮して余分な回路を割り当てる必要がある。また、ＰＬＤ(Programable Logic Device)等に標準で用意されているメモリは、シフトレジスタとしては使用できないため、有効利用することができず、新規に回路を作成する必要があるという問題があった。

そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、回線障害時の動作の誤動作、特に、ライン障害発生時／回復時に発生する不要なパス切替を抑制するにあたって、保護段数に関してフレキシブルに対応するとともに、膨大な回路規模を大幅に削減することを目的とする。特に、フレキシブルに変更可能な回路セルと回路が固定されている内部メモリを有する汎用のＰＬＤにおいて、内部メモリを有効活用していない場合に、回路の簡略化、回路セル使用量の削減によってデバイスの規模を縮小し、コストダウンを図ることを目的とする。

上記目的を達成するため、本発明は、情報保護回路であって、パス情報のシリアルデータを時分割状態のまま蓄積するメモリと、前記シリアルデータと該シリアルデータの前値とを比較する比較回路と、該比較回路による一致回数をカウントアップするカウントアップ回路と、該カウントアップ回路によるカウント値に対応して受信値を更新する値更新回路とを備えることを特徴とする。

そして、本発明によれば、メモリに対してシリアルデータをアドレスをカウンタで回し、書き込みタイミングのみずらすことによってデータを連続的に書き込み、切替情報の受信値、出力値、前値との一致回数を蓄積し、連続一致の回数をカウントする簡単なロジック回路に対して回数値の設定を行うだけで、柔軟に検出時間を設定することができるため、回路規模の増減を容易に行うことができるとともに、回路の簡単化を実現することができる。

上記情報保護回路において、最終段に、外部のアドレスデータの内容を統一して直接メモリ内の情報を出力するデュアルアクセス可能なメモリを設けることができる。これによって、外部制御バスから直接メモリにアクセスするため、回路を簡単にすることができるとともに、レスポンスが遅くなることもない。

さらに、前記メモリに、プログラマブルロジックデバイスの回路セルとは別途標準搭載されている内部メモリを用いるようにすることができる。これによって、アドレスデコード回路、データセレクタ回路等が不要となるとともに、回路セルの使用量を削減し、デバイスの規模を縮小し、コストダウンを図ることができる。

以上説明したように、本発明によれば、ライン障害発生時／回復時等に発生する不要なパス切替を抑制するにあたって、保護段数に関してフレキシブルに対応し、回路規模を大幅に削減することのできる情報保護回路を提供することができる。

図１は、本発明にかかる情報保護回路の一実施の形態を示し、この情報保護回路１は、パス情報抽出部３（図１３参照）から入力したクロック（CLK1）と、フレームパルス（FP1）と、パス抽出情報であるシリアルデータとを１：ｋでシリアルパラレル変換するＳ／Ｐ部１０２と、１ワードがｋビットとなるパス情報Ｍ組を順序良く格納するｋビット×深さＭのメモリＡ１０３と、Ｓ／Ｐ部１０２の出力とメモリＡ１０３の出力を比較する比較回路１０４と、比較回路１０４による比較結果により一致回数ｎ(メモリＢ１０６の値)を１つカウントアップし、一致しないときにｎを１にセットし、マスク信号有りのとき入力したパス情報の連続一致回数ｎを０にリセットするカウントアップ回路１０５と、カウントアップ回路１０５の出力を時分割状態で保持するＰビット×深さＭのメモリＢ１０６(Ｐは、log２Ｎ以上の最小整数)と、メモリＢ１０６の出力である段数カウント値ｎがＮのときにメモリＡ１０３の出力を選択し、Ｎより小さい値のときにメモリＣ１０８の出力を選択(前値保持)し、マスク信号有りのときに値の無効を宣言する無効コード(例えば、ALL1)を選択出力する値更新回路１０７と、値更新回路１０７の出力を時分割状態で保持するｋビット×深さＭのメモリＣ１０８と、メモリＣ１０８の出力をアドレスデコード回路、データセレクタ回路を介さず、外部の切替制御部に直接メモリ内の情報を出力するｋビット×深さＭのデュアルアクセス可能なメモリＤ１０９と、各メモリの書き込みアドレスと各書き込みタイミング（WE）を生成するタイミング生成部１０１と、時多重されたマスク信号（MSK）をアドレス１（ADDR1）に基づき該当のものを選択するセレクタ回路１１０とを備え、制御バスのデータバスについて双方向切替する双方向制御１１１を行い、外部からの制御バスは通常のＣＰＵインタフェースと同様のアドレス・データ・ライトイネーブル・リードイネーブル・(クロック)で制御される。

ＰＬＤにおいて、回路セルとは別途搭載するメモリＡ１０３、Ｂ１０６、Ｃ１０８は、図２に示すように、入力において、ENはイネーブル状態、RSTは常時リセットしない極性にしておき、ADDRによりメモリ内の格納場所を特定し、WEがイネーブルかつCLKの立ち上がり時にDIの値をメモリ内に格納する。メモリＡ〜Ｃは、アドレスに基づき(読み出しイネーブル無しに)格納されているデータを同時に出力することとする。

比較回路１０４は、図３に示すように、EXORで比較し、ロジック特有のひげを抑制するため、フリップフロップ（FF）で打ち直して出力する。

カウントアップ回路１０５は、図４に示すように、段数Ｎの設定値等が入力され、比較回路１０４による比較結果により一致回数ｎ(メモリＢ１０６の値)を１つカウントアップし、一致しないときにｎを１にセットする。また、マスク信号有りのときには、入力したパス情報の連続一致回数ｎを０にリセットする。

値更新回路１０７では、図５に示すように、入力値がＮのときに、Ｎ識別回路が、2:1SELの出力をメモリＡ１０３にする。

ＰＬＤにおいて、回路セルとは別途搭載するメモリＤ１０９は、図６に示すように、外部の切替制御部側のWEを常時書き込み禁止状態にする。出力するデータは、外部からのチップセレクト及びリードイネーブルを用いて双方向制御１１１を行う。

次に、上記構成を有する情報保護回路１の動作について詳細に説明する。

まず、図１において、初期立ち上げ時に、カウントアップ回路１０５に外部からカウントアップ上限値のＮを設定する。このＮの設定値は、カウントアップ回路１０５のデコード値を変更するだけで可能となる。

最初にマスク信号有りの状態の動作について説明する。マスク信号有りのときは、入力値に依存せず、カウントアップ回路１０５は、図７のシーケンスのINVALID状態となり、n＝0をメモリＢ１０６に出力し、値更新回路１０７では、INVALID状態で即時に無効コード(ALL1)を出力する。その後、メモリＣ１０８、メモリＤ１０９に順次書き込まれ、切替制御部５（図１３参照）の制御バスにより読み出される。上記動作は、時間軸上のＭ個の情報について別個マスク信号が存在し、個々に行われる。

次に、マスク無しの状態で、連続した値(n＝1〜N-1)を入力したときの動作について説明する。図１３のパス情報抽出部３からパス情報(クロック、フレームパルス及びシリアルデータ)を入力し、１：ｋシリアルパラレル変換し、ｋ本のシリアルデータを得る。シリアルデータの一例を図８に示す。同図におけるコード値の例にあるように、ｋビットで構成される値が切替情報として意味をなすものとする。このシリアルデータは、タイミング生成部１０１内のカウンタによって生成したアドレス１(ADDR1)と、書き込みイネーブル１(WE1)により、ｋビット×深さＭのメモリＡ１０３にＭ組の情報を順序良く格納する。

次に、メモリＡ１０３の入力と出力を比較回路１０４に入力し、値が同値のときに１を、異なる値であれば０をカウントアップ回路１０５に渡す。カウントアップ回路１０５は、メモリＢ１０６の出力のカウント値と、比較回路１０４の出力と、マスク信号を参照し、図７のシーケンスによりCOUNTUP状態へ遷移する。最初はn=1が出力され、次回も同値であればメモリＢ１０６の出力に１を加算してCOUNTUP状態は1〜N-1まで続く。

次に、カウントアップ回路１０５の出力をタイミング生成部１０１で生成したアドレス１(ADDR1)と書き込みイネーブル2(WE2)により、メモリＢ１０６にＭ個の連続一致カウント値ｎを順序良く格納する。尚、メモリＢ１０６は、図２に示したものと基本構成は同じであるがＰビット×深さＭの容量でよい。

値更新回路１０７では、メモリＡ１０３の出力と、後段のメモリＣ１０８の出力と保護カウント値であるメモリＢ１０６の出力と、マスク信号とを参照し、図９のシーケンスを実行する。メモリＢ１０６の出力がn＝1〜N-1であれば、HOLD状態へ遷移して前値保持としてメモリＣ１０８の出力を出力する。従って、パス情報がN-1回続くまでは、前値であるメモリＣ１０８の出力が選択される。

次に、値更新回路１０７の出力をタイミング生成部１０１で生成したアドレス１(ADDR1)と、書き込みイネーブル3(WE3)により、メモリＣ１０８にＭ個の情報を順序良く格納する。さらに、タイミング生成部１０１で生成したアドレス１(ADDR1)と、書き込みイネーブル4(WE4)により、メモリＤ１０９にＭ個の情報を順序良く格納する。もう一方のメモリアクセスについて各メモリのアドレスアサイン・ビットアサインに外部の制御切替部のアドレス・ビット内容を合わせる仕様とすることで、切替制御部５から直接アドレス指定で値の読み出しが可能となる。

上記の回路構成により、外部のアドレスをメモリＤ１０９用に変換するアドレスデコード回路と、アドレスデコードに基づき出力を選択するデータセレクタ回路が不要となる。仮に、マスク信号が有りとなった場合には、図７のシーケンスは、INVALID状態でｎは０にリセットされ、値更新回路１０７でも即時に無効コードが出力されることとなる。上記動作は、時間軸上のＭ個の情報について別個行われる。一例として、ｋ＝４、Ｍ＝192の時のタイムチャートを図１０に示す。

次に、パス情報の値の一致がN回目のときの動作を説明する。

シリアルデータは、同様にメモリＡ１０３に格納される。次に、メモリＡ１０３の入力と出力を比較回路１０４に入力し、値が同値であるため、１をカウントアップ回路１０５に渡す。カウントアップ回路１０５は、図７のシーケンスにより、ｎ＝Ｎ-1がメモリＢ１０６の出力に１を加算してＮとなり、COUNTUP状態からSTOP状態に遷移する。次に、カウントアップ回路１０５の出力をメモリＢ１０６に順序良く格納する(次回にメモリＢ１０６はＮを出力する)。値更新回路１０７では、図９のシーケンスを実行し、メモリＢ１０６の出力がn＝Ｎ-1であるため、まだHOLD状態で前述のように出力される。

次に、パス情報の値の一致がN＋1回目のときの動作について説明する。

シリアルデータは、同様にメモリＡ１０３に格納される。次に、メモリＡ１０３の入力と出力を比較回路１０４に入力し、値が同値であるため、１をカウントアップ回路１０５に渡す。カウントアップ回路１０５は、図７のシーケンスにより、STOP状態のままｎ＝Ｎを出力する。次に、カウントアップ回路１０５の出力をメモリＢ１０６からＮが出力される。

値更新回路１０７では、図９のシーケンスを実行し、メモリＢ１０６の出力がn＝Ｎであるため、HOLD状態からRENEW状態へ遷移し、はじめてメモリＡ１０３の出力を選択出力する。次に、メモリＣ１０８に更新した値が格納される。仮に、マスク信号が有りとなった場合には、図７のシーケンスはINVALID状態で、ｎは０にリセットされ、値更新回路１０７でも無条件に無効コードが出力されることとなる。上記動作は、時間軸上のＭ個の情報について別個行われる。ｋ＝４、Ｍ＝192、Ｎ＝16の時のタイムチャート例を図１１に示す。

次に、パス情報の値が一致していた状態から異なった値が入力されたときの動作について説明する。

シリアルデータは、同様にメモリＡ１０３に順序良く格納する。次に、メモリＡ１０３の入力と出力を比較回路１０４に入力し、値が異なるので０をカウントアップ回路１０５に渡す。カウントアップ回路１０５は、図７のシーケンスにより、n=1をセットしてSTOP状態からCOUNTUP状態に遷移する。次に、カウントアップ回路１０５の出力をメモリＢ１０６に順序良く格納する(この時点のメモリＢ１０６はＮを出力し、次回１を出力する)。

値更新回路１０７では、図９のシーケンスを実行し、メモリＢ１０６の出力がn＝Ｎであるため、それ以降はｎ＝Ｎと同じ処理を行う。次フレームになると、メモリＢ１０６の出力は、n＝1になるため、RENWE状態からHOLD状態へ遷移し、メモリＣ１０８の出力を選択出力するようになる。次に、メモリＣ１０８、メモリＤ１０９に格納されて通知される。上記の動作内で、仮にマスク信号が有りとなった場合には、図７のシーケンスはINVALID状態でｎは０にリセットされ、値更新回路１０７でも即時に無効コードが出力されることとなる。

上述のように、本発明によれば、回線をラインとパスの切替を双方とも同時に備える伝送装置の瞬時の誤切替を防止する保護回路について、従来より回路規模を大幅に削減することができる。例えば、ｋ＝4ビット、Ｍ＝1536情報、Ｎ＝64段であれば、最低196,608個のフリップフロップ及びアドレスデコードの論理回路が必要となり、回路規模またはコスト的に実施が困難であったが、本発明にかかる情報保護回路のカウンタでアドレスを生成し、シリアルデータを順序良く格納するメモリＡ１０３、Ｃ１０８、比較回路１０４及びカウント値のみ計算するカウントアップ回路１０５、カウントアップ値を同アドレスで格納するメモリＢ１０６、アドレスデコード回路の代替として用いるデュアルメモリＤ１０９を用いることにより、約ｋビット×Ｍ×３＋Ｐビット×Ｍ分のフリップフロップで構成することができる。

上記の例では、4ビット×1536×３＋６ビット×1536＝18432＋9216＝27648個となり、従来の回路の回路規模と比較して約７分の１まで削減することができる。一般に、使用するＰＬＤデバイスの価格と集積度の関係は指数的に増加する傾向であるため、デバイスの原価を７分の１以上低下させることができる。同時に、消費電力も削減でき、さらに、ＰＬＤで実現するときには、１回路セルについてフリップフロップ１個を搭載することが一般的であるため、従来、フリップフロップにより回路使用率を大きく占有することとなるが、本発明例では、ＰＬＤ等に一般に標準搭載されているメモリを使用するため、回路セルをほとんど使用せず、回路使用率は激減する。

本発明にかかる情報保護回路の一実施の形態を示す全体構成図である。 図１の情報保護回路のメモリＡ、Ｂ、Ｃを示す図である。 図１の情報保護回路の比較回路を示す図である。 図１の情報保護回路のカウントアップ回路を示す図である。 図１の情報保護回路の値更新回路を示す図である。 図１の情報保護回路のメモリＤを示す図である。 図１の情報保護回路のカウントアップ回路のシーケンス図である。 図１の情報保護回路に入力されるシリアルデータの内容を示す図である。 図１の情報保護回路の値更新回路のシーケンス図である。 図１の情報保護回路の初期状態からのタイムチャートである。 図１の情報保護回路の値更新時のタイムチャートある。 従来の情報保護回路の一例を示す図である。 情報保護回路を備えたネットワーク監視システムの一例を示す図である。

符号の説明

１ 情報保護回路
２ ライン情報抽出部
３ パス情報抽出部
４ マスク生成部
５ 切替制御部
６ 切替部
１０１ タイミング生成部
１０２ Ｓ／Ｐ部
１０３ メモリＡ
１０４ 比較回路
１０５ カウントアップ回路
１０６ メモリＢ
１０７ 値更新回路
１０８ メモリＣ
１０９ メモリＤ
１１０ セレクタ回路
１１１ 双方向制御

Claims (3)

1. パス情報のシリアルデータを時分割状態のまま蓄積するメモリと、
   前記シリアルデータと該シリアルデータの前値とを比較する比較回路と、
   該比較回路による一致回数をカウントアップするカウントアップ回路と、
   該カウントアップ回路によるカウント値に対応して受信値を更新する値更新回路とを備えることを特徴とする情報保護回路。
2. 最終段に、外部のアドレスデータの内容を統一して直接メモリ内の情報を出力するデュアルアクセス可能なメモリを備えることを特徴とする請求項１記載の情報保護回路。
3. 前記メモリに、プログラマブルロジックデバイスの回路セルとは別途標準搭載されている内部メモリを用いることを特徴とする請求項１または２記載の情報保護回路。

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