JP2005202072A - 表示装置の駆動回路 - Google Patents
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Abstract
【課題】消費電力を低減した表示装置の駆動回路を提供する。
【解決手段】基準電圧が印加される入力端子INと、表示装置の画素に接続される出力端子OUTとの電圧レベルを比較して出力レベルを変化させる比較器10a,10bと、比較器10a,10bからの出力レベルに応じて出力端子OUTを電源Vc又は接地GND又は入力端子INに接続することによって表示装置の画素を発光させ、比較器10a,10bからの出力レベルに基づいて比較器10a,10bを非動作状態とする調整回路150により上記課題を解決することができる。
【選択図】図2
【解決手段】基準電圧が印加される入力端子INと、表示装置の画素に接続される出力端子OUTとの電圧レベルを比較して出力レベルを変化させる比較器10a,10bと、比較器10a,10bからの出力レベルに応じて出力端子OUTを電源Vc又は接地GND又は入力端子INに接続することによって表示装置の画素を発光させ、比較器10a,10bからの出力レベルに基づいて比較器10a,10bを非動作状態とする調整回路150により上記課題を解決することができる。
【選択図】図2
Description
本発明は、表示装置の画素を発光させる駆動回路に関する。
従来、液晶ディスプレイやエレクトロ・ルミネセンス(EL)ディスプレイ等に画像を表示する際に、画面を構成する各画素に対して電力を供給するための駆動回路が用いられている。
図10に、画像信号Sが水平方向に64画素配置され、各画素が4ビット(16階調)のデジタル信号で表現される表示装置200の駆動回路100の構成の例を示す。駆動回路100は、基準電圧供給回路50、基準電圧選択回路52及び画像信号入力部54により構成される。基準電圧供給回路50は、電源から供給される電圧Vを抵抗R1〜R16により分圧し、基準電圧V1〜V16として基準電圧選択回路52に供給する。画像信号入力部54は、画像信号Sの入力を受けて、4ビットのデジタル信号で表される画像信号の各画素の階調に応じて16本のビット線のいずれか1つを「Hレベル」にして基準電圧選択回路52へ出力する。基準電圧選択回路52は、それぞれ16のトランジスタTr1〜Tr16を含む64画素分の画素単位選択回路52−1,52−2,・・・52−64を含んで構成される。各画素単位選択回路52−1〜52−64に含まれるトランジスタTr1〜Tr16のゲート端子には、1画素分の画像信号の各ビット線が接続される。また、トランジスタTr1〜Tr16のソース端子には、基準電圧供給回路50から基準電圧V1〜V16がそれぞれ供給される。従って、トランジスタTr1〜Tr16のうちゲート端子に接続されているビット信号が「Hレベル」となっているトランジスタのみがオン状態となり、その各画素単位選択回路52−1〜52−64には基準電圧V1〜V16のいずれかが出力される。表示装置200を構成する各画素には容量成分Cが含まれ、この容量成分Cは各画素単位選択回路52−1〜52−64から出力される基準電圧V1〜V16となるまで充電される。この容量成分Cの充電電圧が各画素の駆動電圧となり、表示装置の各画素が発光させられる。
この駆動回路100から出力される電圧は、基準電圧選択回路52において基準電圧V1〜V16のいずれかに選択される。例えば、出力電圧として基準電圧V1が選択された画素においては、どの画素に対しても同一の基準電圧V1が供給される。従って、表示装置の各画素の特性が等しいとすると、基準電圧V1が供給された画素においてはどの画素も基準電圧V1に対応する等しい強度で発光させることができる。同様に基準電圧V2〜V16が選択された画素ではどの画素もそれぞれ基準電圧V2〜V16に対応する強度で発光させることができる。
しかしながら、表示装置200に含まれる画素が多くなると表示装置200における消費電力が大きくなり、それに合わせて基準電圧供給回路50に含まれる電源の供給電力を増加させる必要がある。また、各画素に含まれる容量成分Cを足し合わせた表示装置200全体の容量値が大きくなり、各画素の駆動電圧を基準電圧V1〜V16まで充電する時間が長くなる問題もある。
これらの問題を解決するために、図11に示すように、各画素単位選択回路52−1’〜52−64’から出力される基準電圧V1〜V16を増幅するためのオペアンプOPを付加した駆動回路が開示されている。これにより、基準電圧供給回路50の電源の供給電力とは独立に表示装置200へ電力を供給できると共に、各画素の容量成分Cを駆動電圧まで充電する時間を短縮することができる。また、所定時間経過後に特性にばらつきのあるオペアンプと各画素の容量成分Cの接続を切り離し、各画素を基準電圧に直接接続することで同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる(特許第3226567号明細書)。
しかしながら、各画素の容量成分Cが余裕を持って充電されるだけの所定時間オペアンプを動作させる必要があり、既に充電の終了している画素についても所定時間の間はオペアンプで無駄な電力が消費されるという問題があった。
この問題を解決するために、図12に示すように、入力端子INと出力端子OUTとを比較器CMPT1に接続し、各画素単位選択回路52−1〜52−64からの入力電圧と各画素への出力電圧とを比較することにより、スイッチSW1及びSW2の開放・短絡を制御する回路が開示されている。レベルシフタLVSF1は、比較器CMPT1の出力側に接続され、比較器CMPT1の出力電圧レベルを電源及び接地電圧レベルに増幅し、その正転出力によりスイッチSW2の開放・短絡を制御し、その反転出力によりスイッチSW1の開放・短絡を制御する。入力端子電圧が出力端子電圧より高い場合、スイッチSW2は入力端子INと出力端子OUTを開放し、スイッチSW1は電源Vcと出力端子OUT間を短絡する。これにより、出力端子電圧が基準電圧V1〜V16に充電される。出力端子電圧が基準電圧V1〜V16に到達すると、スイッチSW1が開放され、スイッチSW2は短絡される。これにより、出力端子電圧の上昇が停止され、基準電圧に接続された入力端子電圧と出力端子電圧とが同一にされる(特許第3286300号明細書)。
しかしながら、上記従来技術では、入力端子電圧と出力端子電圧とが同一となり、スイッチSW2により入力端子INと出力端子OUTとが短絡された後にも比較器CMPT1が動作し続けるため、回路全体における消費電力が大きくなる問題があった。
本発明は、上記従来技術の問題を鑑み、消費電力を低減することができる表示装置の駆動回路を提供することを目的とする。
本発明は、基準電圧が印加される入力端子と、表示装置の画素に接続される出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器と、前記比較器からの出力レベルに応じて前記出力端子を電源又は接地又は前記入力端子に接続することによって表示装置の画素を発光させる駆動回路であって、前記比較器からの出力レベルに基づいて前記比較器を非動作状態とすることを特徴とする。
ここで、前記比較器は、ゲート端子が前記入力端子に接続される第1のトランジスタ及びゲート端子が前記出力端子に接続される第2のトランジスタの並列接続とスイッチングトランジスタとの直列接続を含めることにより、前記比較器の出力レベルに基づいて、前記スイッチングトランジスタをオフ状態とすることにより前記比較器を非動作状態とすることができる。
また、前記入力端子の電圧レベルが前記出力端子の電圧レベルより所定の変移幅D1だけ大きくなった場合に出力レベルを変化させる第1の比較器と、前記出力端子の電圧レベルが前記入力端子の電圧レベルより所定の変移幅D2だけ大きくなった場合に出力レベルを変化させる第2の比較器とを含めることにより、前記第1の比較器及び前記第2の比較器の出力レベルに基づいて前記第1の比較器及び前記第2の比較器を非動作状態とすることができる。
このとき、前記比較器の出力レベルに応じて、前記入力端子と前記出力端子とを電気的に接続又は切断するスイッチング素子を含むことが好ましい。
本発明によれば、少なくとも表示装置の駆動回路における消費電力を低減することができる。
<第1の実施の形態>
本発明の第1の実施の形態における表示装置の駆動回路140は、図1に示すように、基準電圧供給回路50、基準電圧選択回路52、画像信号入力部54及び調整回路150により構成される。基準電圧供給回路50、基準電圧選択回路52及び画像信号入力部54は従来の表示装置の駆動回路と同様であるので以下では説明を省略する。
本発明の第1の実施の形態における表示装置の駆動回路140は、図1に示すように、基準電圧供給回路50、基準電圧選択回路52、画像信号入力部54及び調整回路150により構成される。基準電圧供給回路50、基準電圧選択回路52及び画像信号入力部54は従来の表示装置の駆動回路と同様であるので以下では説明を省略する。
調整回路150は、図2に示すように、比較器10a,10b、ラッチ回路12a,12b、遅延回路14a,14b及びスイッチングトランジスタTR1〜TR5を含んで構成される。この調整回路150において、スイッチングトランジスタTR2〜TR5はNチャネルのMOSトランジスタである。また、スイッチングトランジスタTR1はPチャネルのMOSトランジスタである。
調整回路150の入力端子INには、従来と同様に基準電圧選択回路52が接続される。また、調整回路150の出力端子OUTには、従来と同様に表示装置200の画素を構成する容量成分Cが接続される。調整回路150は、基準電圧選択回路52からの基準電圧VINを受けて、容量成分Cの端子電圧を基準電圧VINに変化させ、表示装置200の画素を基準電圧VINに相当する強度で発光させる。
比較器10aは、負荷抵抗となる2つのトランジスタTR、トランジスタT1及びT2並びにスイッチングトランジスタTR6を含んで構成される。一方のトランジスタTRとトランジスタT1とが直列に接続され、他方のトランジスタTRとトランジスタT2とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタTR6を介して、電源端子Vcと接地端子GNDとが接続される。同様に、比較器10bは、負荷抵抗となる2つのトランジスタTR、トランジスタT3及びT4並びにスイッチングトランジスタTR7を含んで構成される。一方のトランジスタTRとトランジスタT3とが直列に接続され、他方のトランジスタTRとトランジスタT4とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタTR7を介して、電源端子Vcと接地端子GNDとが接続される。トランジスタT1〜T4並びにスイッチングトランジスタTR6及びTR7はNチャネルのMOSトランジスタである。
トランジスタT1及びT3のゲート端子は共通の入力端子INに接続される。トランジスタT2及びT4のゲート端子は共通の出力端子OUTに接続される。比較器10a及び10bは、差動増幅器を構成し、スイッチングトランジスタTR6及びTR7がオン状態にある場合、いずれも入力端子INの入力端子電圧VINと出力端子OUTの出力端子電圧VOUTとを比較し、その大小関係により比較器10a,10bの出力端子A及びBの出力電圧VA及びVBを変化させる。比較器10aにおいては、トランジスタT1のゲート幅W1とゲート長L1の比W1/L1をトランジスタT2のゲート幅W2とゲート長L2の比W2/L2よりも小さくする。一方、比較器10bにおいては、トランジスタT3のゲート幅W3とゲート長L3の比W3/L3をトランジスタT4のゲート幅W4とゲート長L4の比W4/L4よりも大きくする。このような特性を有するトランジスタを組み合わせて比較器10a及び10bを構成することで、入力端子電圧VINと出力端子電圧VOUTとが図3に示す領域1、領域2及び領域3のいずれにあるかによって出力端子A及びBの出力レベルを制御することができる。比較器10a及び10bの出力レベルは、図3に示すように、入力端子電圧VINと出力端子電圧VOUTとがちょうど等しくなるラインCを中心として所定の変移幅D1及び変移幅D2を持った遷移領域3を境に変化する。変移幅D1はトランジスタT1及びT2のゲート幅/ゲート長比の組み合わせ、並びに、変移幅D2はトランジスタT3及びT4のゲート幅/ゲート長比の組み合わせによって決定される。比較器10aの出力端子Aの出力レベルは、図4に示すように、入力端子電圧VINが出力端子電圧VOUTよりも小さい領域1及び遷移領域3では「Lレベル」となり、入力端子電圧VINが出力端子電圧VOUTよりも大きくなる領域2では「Hレベル」となる。一方、比較器10bの出力端子Bの出力レベルは、入力端子電圧VINが出力端子電圧VOUTよりも小さい領域1では「Lレベル」となり、入力端子電圧VINが出力端子電圧VOUTよりも大きくなる領域2及び遷移領域3では「Hレベル」となる。
なお、スイッチングトランジスタTR6及びTR7がオフ状態にある場合、比較器10a及び10bには電源から電力が供給されなくなり、比較器10a及び10bは回路全体として動作しなくなる。
比較器10a及び10bの出力端子A及びBは、それぞれスイッチングトランジスタTR4及びTR5のソース端子に接続される。スイッチングトランジスタTR4及びTR5のドレイン端子は、それぞれラッチ回路12a及び12bの入力端子に接続される。すなわち、比較器10a及び10bの出力電圧VA及びVBは、スイッチングトランジスタTR4及びTR5がオン状態のときにラッチ回路12a及び12bへ供給されることとなる。
ラッチ回路12a及び12bは、それぞれ比較器10a及び10bの出力電圧を受けて、その出力レベルの反転レベルを保持して出力する。すなわち、比較器10a又は10bの出力レベルが「Hレベル」の場合は「Lレベル」の出力を保持し、その出力電圧が「Lレベル」の場合には「Hレベル」の出力を保持して出力する。本実施の形態おける調整回路150では、ラッチ回路12a及び12bをNOT素子のループ回路で構成しているがこれに限定されるものではない。ラッチ回路12a及び12bの出力端子は、それぞれ遅延回路14a及び遅延回路14bの入力端子へ接続される。また、ラッチ回路12aの正転出力及びラッチ回路12bの反転出力はNAND素子22の入力端子へ入力される。
NAND素子22の出力βはOR素子20の入力端子へ入力される。さらに、調整回路150の外部から供給されるセンスアンプトリガαもOR素子20の入力端子へ接続される。OR素子20の出力端子は、スイッチングトランジスタTR4〜TR7のゲート端子へ直接接続される。また、OR素子20の出力端子は、NOT素子24を介して、スイッチングトランジスタTR3のゲート端子へ接続される。このような構成により、センスアンプトリガα又はラッチ回路12a及び12bの出力により、NAND素子22及びOR素子20を介して、スイッチングトランジスタTR3〜TR7のゲート端子の制御を行う。
遅延回路14a及び14bの出力端子は、それぞれスイッチングトランジスタTR1及びTR2のゲート端子へ接続される。スイッチングトランジスタTR1及びTR2のソース端子−ドレイン端子間のスイッチングは、それぞれラッチ回路12a及び12bの出力に応じて、遅延回路14a及び14bの遅延時間τだけ遅れて制御される。
スイッチングトランジスタTR1のソース端子は電源Vcに接続され、ドレイン端子は出力端子OUTに接続される。また、スイッチングトランジスタTR2のソース端子は接地(GND)に接続され、ドレイン端子は出力端子OUTに接続される。スイッチングトランジスタTR1は、遅延回路14aからの出力を受けて、その出力レベルが「Hレベル」であればオフ状態となり、その出力レベルが「Lレベル」であればオン状態となる。一方、スイッチングトランジスタTR2は、遅延回路14bからの出力を受けて、その出力レベルが「Hレベル」であればオン状態となり、その出力レベルが「Lレベル」であればオフ状態となる。従って、出力端子OUTは、スイッチングトランジスタTR1がオン状態であれば電源Vcに接続され、スイッチングトランジスタTR2がオン状態であれば接地GNDに接続される。出力端子OUTは、表示装置の画素を構成する容量成分Cに接続されているので、スイッチングトランジスタTR1がオン状態であれば容量成分Cは電源Vcに接続されて充電され、スイッチングトランジスタTR2がオン状態であれば容量成分Cは接地GNDに接続されて放電される。
また、調整回路150の入力端子INと出力端子OUTは、スイッチングトランジスタTR3を介して接続される。すなわち、OR素子20の出力γが「Lレベル」となった場合、スイッチングトランジスタTR3がオン状態となり、入力端子INと出力端子OUTとが短絡される。一方、OR素子20の出力γが「Hレベル」となった場合、スイッチングトランジスタTR3がオフ状態となり、入力端子INと出力端子OUTとが電気的に切断される。
図5は、調整回路150の動作時におけるタイミングチャートである。調整回路150の入力端子INには、基準電圧供給回路及び基準電圧選択回路から表示装置の各画素を発光させる強度に比例した基準電圧VINが供給される。
表示装置の画素の強度を変化させるタイミングt0において、基準電圧VINを変更すると共に、調整回路150のセンスアンプトリガαが「Hレベル」に立ち上げられる。これに伴って、調整回路150に含まれるOR素子20の出力γが「Hレベル」となる。これにより、比較器10a及び10bのスイッチングトランジスタTR6及びTR7がオン状態となり、比較器10a及び10bが動作状態となる。同時に、スイッチングトランジスタTR3はオフ状態となる。これによって、入力端子INと出力端子OUTとは電気的に切断される。また、スイッチングトランジスタTR4及びTR5はオン状態となり、比較器10aの出力端子A及び比較器10bの出力端子Bがそれぞれラッチ回路12a及び12bの入力端子と短絡される。
このとき、入力端子INと出力端子OUTとの関係により、図3及び図4で示したように、比較器10aの出力端子A及び比較器10bの出力端子Bの出力レベルが変化する。入力端子INのレベルが出力端子OUTよりも大きく図3の領域2にある場合、比較器10aの出力端子A及び比較器10bの出力端子Bは共に「Hレベル」となる。スイッチングトランジスタTR4及びTR5はオン状態であるので、ラッチ回路12a及びラッチ回路12bの出力は共に「Lレベル」に保持され、遅延回路14a及び14bで遅延時間τだけ遅延された後に、スイッチングトランジスタTR1及びTR2のゲート端子も「Lレベル」となる。これにより、スイッチングトランジスタTR1がオン状態となり、スイッチングトランジスタTR2がオフ状態となる。その結果、電源Vcが容量成分Cに接続されて充電され、出力端子OUTの電圧レベルが上昇する。
このとき、NAND素子22の出力βは「Hレベル」となる。従って、センスアンプトリガαが「Lレベル」とされた後も、OR素子20の出力γは「Hレベル」を保ち、調整回路150の状態が維持される。
電源Vcに接続された容量成分Cが充電されると、出力端子OUTの電圧レベルが入力端子INの電圧レベルに近づき、時刻t1において図3の領域3に入る。すると、比較器10aの出力端子Aは「Lレベル」となり、比較器10bの出力端子Bは「Hレベル」を維持する。スイッチングトランジスタTR4及びTR5はオン状態であるので、ラッチ回路12a及びラッチ回路12bの出力はそれぞれ「Hレベル」及び「Lレベル」に保持される。
このとき、NAND素子22の出力βは「Lレベル」となる。従って、センスアンプトリガαが「Lレベル」であれば、OR素子20の出力γは「Lレベル」となる。これにより、比較器10a及び10bのスイッチングトランジスタTR6及びTR7がオフ状態となり、比較器10a及び10bが非動作状態となる。同時に、スイッチングトランジスタTR3はオン状態となる。これによって、入力端子INと出力端子OUTとが電気的に接続される。また、スイッチングトランジスタTR4及びTR5はオフ状態となり、比較器10aの出力端子A及び比較器10bの出力端子Bがそれぞれラッチ回路12a及び12bの入力端子から切り離される。
また、ラッチ回路12a及び12bの出力は、遅延回路14a及び14bで遅延時間τだけ遅延された時刻t2においてスイッチングトランジスタTR1及びTR2のゲート端子に伝達される。従って、時刻t1からt2の間、容量成分Cは充電され続けることとなり、出力端子OUTの電圧レベルは入力端子INの電圧レベルにより近づけられる。時刻t2を過ぎると、スイッチングトランジスタTR1及びTR2はオフ状態となる。その結果、容量成分Cは電源Vc及び接地GNDから切り離され、入力端子INのみと接続される。これにより、出力端子OUTの電圧レベルは入力端子INの電圧レベルと完全に一致させられる。
時刻t3及びt4では、時刻t0と同様に、入力端子INに供給される基準電圧VINが変更されると共に、調整回路150のセンスアンプトリガαが「Hレベル」に立ち上げられる。このとき、基準電圧VINが前回の基準電圧VINよりも高いので、以降の調整回路150の動作は上記と同様となる。ただし、時刻t3では、入力端子INに供給される基準電圧VINが前回の基準電圧VINからわずかしか高くないのでセンスアンプトリガαが「Lレベル」となったときには、NAND素子22の出力βは既に「Lレベル」となっているので、このとき比較器10a及び10bが非動作状態となる。さらに、時刻t4では、入力端子INに供給される基準電圧VINが前回の基準電圧VINとほとんど変わらないので、センスアンプトリガαが「Hレベル」に立ち上げられたとき、図3の遷移領域3の状態となっている。そのため、出力端子OUTは、スイッチングトランジスタTR1による充電も、スイッチングトランジスタTR2による放電もされることなく、センスアンプトリガαが「Lレベル」となったときに比較器10a及び10bが非動作状態となる。
時刻t5では、入力端子INに供給される基準電圧VINが変更されると共に、調整回路150のセンスアンプトリガαが「Hレベル」に立ち上げられる。これに伴って、調整回路150に含まれるOR素子20の出力γが「Hレベル」となり、比較器10a及び10bのスイッチングトランジスタTR6及びTR7がオン状態となり、比較器10a及び10bが動作状態となる。同時に、スイッチングトランジスタTR3はオフ状態となり、入力端子INと出力端子OUTとは電気的に切断される。また、スイッチングトランジスタTR4及びTR5はオン状態となり、比較器10aの出力端子A及び比較器10bの出力端子Bがそれぞれラッチ回路12a及び12bの入力端子と短絡される。
時刻t5では、入力端子INに供給される基準電圧VINが前回の基準電圧VINよりも低く、図3の領域1にあるので、比較器10aの出力端子A及び比較器10bの出力端子Bは共に「Lレベル」となる。スイッチングトランジスタTR4及びTR5はオン状態であるので、ラッチ回路12a及びラッチ回路12bの出力は共に「Hレベル」に保持され、遅延回路14a及び14bで遅延時間τだけ遅延された後に、スイッチングトランジスタTR1及びTR2のゲート端子も「Hレベル」となる。これにより、スイッチングトランジスタTR1がオフ状態となり、スイッチングトランジスタTR2がオン状態となる。その結果、容量成分Cは接地GNDに接続され、容量成分Cに蓄積されていた電荷が放電される。これにより、出力端子OUTの電圧レベルが低下させられる。
このとき、NAND素子22の出力βは「Hレベル」となる。従って、センスアンプトリガαが「Lレベル」とされた後も、OR素子20の出力γは「Hレベル」を保ち、調整回路150の状態が維持される。
接地GNDに接続された容量成分Cの電荷が放電されると、出力端子OUTの電圧レベルが入力端子INの電圧レベル近傍まで低下し、時刻t6において図3の領域3に入る。すると、比較器10aの出力端子Aは「Lレベル」を維持し、比較器10bの出力端子Bは「Hレベル」となる。スイッチングトランジスタTR4及びTR5はオン状態であるので、ラッチ回路12a及びラッチ回路12bの出力はそれぞれ「Hレベル」及び「Lレベル」に保持される。
このとき、NAND素子22の出力βは「Lレベル」となる。従って、センスアンプトリガαが「Lレベル」であれば、OR素子20の出力γは「Lレベル」となる。これにより、比較器10a及び10bのスイッチングトランジスタTR6及びTR7がオフ状態となり、比較器10a及び10bが非動作状態となる。同時に、スイッチングトランジスタTR3はオン状態となり、入力端子INと出力端子OUTとが電気的に接続される。さらに、スイッチングトランジスタTR4及びTR5はオフ状態となり、比較器10aの出力端子A及び比較器10bの出力端子Bがそれぞれラッチ回路12a及び12bの入力端子から切り離される。
また、ラッチ回路12a及び12bの出力は、遅延回路14a及び14bで遅延時間τだけ遅延された時刻t7においてスイッチングトランジスタTR1及びTR2のゲート端子に伝達される。従って、時刻t6からt7の間、容量成分Cの電荷は放電され続けることとなり、出力端子OUTの電圧レベルは入力端子INの電圧レベルにより近づけられる。時刻t7を過ぎると、スイッチングトランジスタTR1及びTR2はオフ状態となる。その結果、容量成分Cは電源Vc及び接地GNDから切り離され、入力端子INのみと接続される。これにより、出力端子OUTの電圧レベルは入力端子INの電圧レベルと完全に一致させられる。
以上のように、本実施の形態によれば、入力端子INと出力端子OUTの電圧レベルが近づくと、出力端子OUTの充放電のみならず、比較器10a及び10bの動作も自動的に停止させることができる。従って、調整回路150における消費電力を低減することができる。
また、表示装置の画素はその周辺の画素とほぼ同程度の色彩や輝度を有することが多い。従って、出力端子OUTの電圧レベルを初期化しない本実施の形態における調整回路150では、出力端子OUTを入力端子INの基準電圧VINに近づけるだけの必要最低限の時間のみ比較器を動作させるため消費電力を低減させる効果が高い。
特に、将来表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って比較器の数も増加することが見込まれるので、比較器10a及び10bの動作を停止させることにより省電力化の効果は極めて高くなる。
なお、本実施の形態の調整回路150は、遅延回路14a及び14bを含むものであったが、遅延回路14a及び14bを含まない構成とすることも可能である。遅延回路14a及び14bを設けることにより、入力端子INと出力端子OUTの電圧レベルが近づいた領域3においても所定の遅延時間τだけ容量成分Cの充放電を継続させることができ、調整回路150の低消費電力化と高速化を両立させることができる利点がある。
また、本実施の形態における調整回路150は、図6に示すように、NAND素子22の代わりにNOR素子40及び2つのOR素子42,44を含む構成とすることも可能である。OR素子42の入力端子には、センスアンプトリガαとスイッチングトランジスタTR4の出力とが入力される。これにより、センスアンプトリガα又はスイッチングトランジスタTR4の出力のいずれか一方が「Hレベル」である場合には比較器10aは動作状態を維持すると共に、スイッチングトランジスタTR4もオン状態を維持する。一方、センスアンプトリガα及びスイッチングトランジスタTR4の出力の両方が「Lレベル」となった場合に比較器10aは非動作状態となり、それと共にスイッチングトランジスタTR4もオフ状態となる。スイッチングトランジスタTR4の出力は、入力端子電圧VINと出力端子電圧VOUTとが図3の領域2の関係にある場合のみに「Hレベル」となるので、センスアンプトリガαが「Lレベル」となっている状況では、入力端子電圧VINと出力端子電圧VOUTとが図3の領域2の関係にある場合に比較器10aが動作状態とされ、領域1及び遷移領域3にある場合には比較器10aが非動作状態とされる。また、OR素子44の入力端子には、センスアンプトリガαとラッチ回路12bの出力とが入力される。これにより、センスアンプトリガα又はラッチ回路12bの出力のいずれか一方が「Hレベル」である場合には比較器10bは動作状態を維持すると共に、スイッチングトランジスタTR5もオン状態を維持する。一方、センスアンプトリガα及びラッチ回路12bの出力の両方が「Lレベル」となった場合に比較器10bは非動作状態となり、それと共にスイッチングトランジスタTR5もオフ状態となる。ラッチ回路12bの出力は、入力端子電圧VINと出力端子電圧VOUTとが図3の領域1の関係にある場合のみに「Hレベル」となるので、センスアンプトリガαが「Lレベル」となっている状況では、入力端子電圧VINと出力端子電圧VOUTとが図3の領域1の関係にある場合に比較器10bが動作状態とされ、領域2及び遷移領域3にある場合には比較器10bが非動作状態とされる。
また、OR素子42及び44の出力は、NOR素子40に入力される。これにより、OR素子42及び44の出力の両方が「Lレベル」、すなわち比較器10a及び10bの両方が非動作状態となったときにスイッチングトランジスタTR3がオン状態とされ、入力端子INと出力端子OUTとが接続される。
<第2の実施の形態>
本発明の第2の実施の形態における調整回路152は、図7に示すように、比較器10c、ラッチ回路12c、遅延回路14c、変動検出回路30並びにスイッチングトランジスタTR1〜TR3及びTR9を含んで構成される。この調整回路152において、スイッチングトランジスタTR2,TR3,TR9はNチャネルのMOSトランジスタである。また、スイッチングトランジスタTR1はPチャネルのMOSトランジスタである。
本発明の第2の実施の形態における調整回路152は、図7に示すように、比較器10c、ラッチ回路12c、遅延回路14c、変動検出回路30並びにスイッチングトランジスタTR1〜TR3及びTR9を含んで構成される。この調整回路152において、スイッチングトランジスタTR2,TR3,TR9はNチャネルのMOSトランジスタである。また、スイッチングトランジスタTR1はPチャネルのMOSトランジスタである。
入力端子INには、従来と同様に基準電圧選択回路52が接続される。また、出力端子OUTには、従来と同様に表示装置200の画素を構成する容量成分Cが接続される。調整回路152は、基準電圧選択回路52からの基準電圧VINを受けて、容量成分Cの端子電圧を基準電圧VINに変化させ、表示装置200の画素を基準電圧VINに相当する強度で発光させる。
比較器10cは、負荷抵抗となる2つのトランジスタTR、トランジスタT5及びT6並びにスイッチングトランジスタTR8を含んで構成される。一方のトランジスタTRとトランジスタT5とが直列に接続され、他方のトランジスタTRとトランジスタT6とが直列接続され、これらの回路が並列接続され、スイッチングトランジスタTR8を介して、電源端子Vcと接地端子GNDとが接続される。トランジスタT5及びT6並びにスイッチングトランジスタTR8はNチャネルのMOSトランジスタである。比較器10cは差動増幅器を構成する。
トランジスタT5のゲート端子は入力端子INに接続される。トランジスタT6のゲート端子は出力端子OUTに接続される。スイッチングトランジスタTR8がオン状態にある場合、入力端子INの入力端子電圧VINと出力端子OUTの出力端子電圧VOUTとを比較し、その大小関係により出力端子OUTの電圧レベルを変化させる。比較器10cにおいては、トランジスタT5のゲート幅W5とゲート長L5の比W5/L5とトランジスタT6のゲート幅W6とゲート長L6の比W6/L6とをほぼ等しくする。このような特性を有するトランジスタを組み合わせて比較器10cを構成することで、入力端子INと出力端子OUTとの電圧レベルがちょうど等しくなるラインを境に比較器10cの出力レベルは「Hレベル」と「Lレベル」とを切り替える。比較器10cの出力レベルは、入力端子INの電圧レベルが出力端子OUTの電圧レベルよりも小さい領域では「Lレベル」となり、入力端子INの電圧レベルが出力端子OUTの電圧レベルよりも大きい領域では「Hレベル」となる。比較器10cの出力端子Cは、NOT素子を介して、遅延回路14c及び変動検出回路30の入力端子に接続される。なお、スイッチングトランジスタTR8がオフ状態にある場合、比較器10cには電源Vcから電力が供給されなくなり、比較器10cの動作を停止させることができる。
変動検出回路30は、遅延回路32及びXOR素子34を含んで構成される。比較器10cの出力端子Cの出力の反転信号φは、XOR素子34及び遅延回路32の入力端子に入力される。遅延回路32は、反転信号φを所定の遅延時間τ2だけ遅延し、遅延信号φ’として出力する。遅延信号φ’はXOR素子34の入力端子に入力される。XOR素子34は、反転信号φとその遅延信号φ’との排他的論理和を求めて出力する。従って、反転信号φが変化していない期間は、変動検出回路30の出力は「Lレベル」に維持される。一方、反転信号φが「Hレベル」から「Lレベル」又は「Lレベル」から「Hレベル」へと変化した場合には、変動検出回路30の出力は「Lレベル」から「Hレベル」に変化し、反転信号φが変化してから遅延時間τ2だけ経過したときに再び「Hレベル」から「Lレベル」に戻される。変動検出回路30の出力は、スイッチングトランジスタTR9のソース端子に入力される。
スイッチングトランジスタTR9のドレイン端子は、ラッチ回路12cの入力端子に接続される。また、ラッチ回路12cの出力端子はOR素子20の入力端子へ接続される。スイッチングトランジスタTR9がオン状態である場合、変動検出回路30の出力の反転レベルがラッチ回路12cにより保持されると共に、出力信号βとして出力端子へ出力される。なお、本実施の形態おける調整回路152では、ラッチ回路12cをNOT素子のループ回路で構成しているがこれに限定されるものではない。
OR素子20には、ラッチ回路12cの出力βと共に、調整回路152の外部から供給されるセンスアンプトリガαも入力される。OR素子20の出力端子は、スイッチングトランジスタTR8及びTR9並びにAND素子28の入力端子に直接接続される。また、OR素子20の出力端子は、NOT素子を介して、スイッチングトランジスタTR3のゲート端子及びOR素子26の入力端子に接続される。このような構成により、センスアンプトリガα及びラッチ回路12cの出力βにより、OR素子26、AND素子28及びスイッチングトランジスタTR3,TR8,TR9の制御を行う。
遅延回路14cは、反転信号φを受けて、その出力レベルを所定の遅延時間τ1だけ遅延させて出力する。遅延回路14cの出力端子は、OR素子26及びAND素子28の入力端子に接続される。OR素子26の出力端子はスイッチングトランジスタTR1のゲート端子に接続される。また、AND素子28の出力端子はスイッチングトランジスタTR2のゲート端子に接続される。従って、スイッチングトランジスタTR1及びTR2のソース端子−ドレイン端子間のスイッチングは、反転信号φの変化に応じて、遅延時間τ1だけ遅れて制御される。
スイッチングトランジスタTR1のソース端子は電源Vcに接続され、ドレイン端子は出力端子OUTに接続される。また、スイッチングトランジスタTR2のソース端子は接地(GND)に接続され、ドレイン端子は出力端子OUTに接続される。スイッチングトランジスタTR1は、遅延回路14cの出力が「Lレベル」かつOR素子20の出力γが「Hレベル」であればオン状態となり、遅延回路14cからの出力が「Hレベル」又はOR素子20の出力γが「Lレベル」であればオフ状態となる。一方、スイッチングトランジスタTR2は、遅延回路14cからの出力及びOR素子20の出力γがいずれも「Hレベル」であればオン状態となり、遅延回路14cからの出力及びOR素子20の出力γのいずれかが「Lレベル」であればオフ状態となる。出力端子OUTは、スイッチングトランジスタTR1がオン状態であれば電源Vcに接続され、スイッチングトランジスタTR2がオン状態であれば接地GNDに接続される。出力端子OUTには、表示装置の画素を構成する容量成分Cに接続されているので、スイッチングトランジスタTR1がオン状態であれば容量成分Cは電源Vcに接続されて充電され、スイッチングトランジスタTR2がオン状態であれば容量成分Cは接地GNDに接続されて放電される。
また、調整回路152の入力端子INと出力端子OUTは、スイッチングトランジスタTR3を介して接続される。すなわち、OR素子20の出力γが「Lレベル」となった場合、スイッチングトランジスタTR3がオン状態となり、入力端子INと出力端子OUTとが短絡される。一方、OR素子20の出力γが「Hレベル」となった場合、スイッチングトランジスタTR3がオフ状態となり、入力端子INと出力端子OUTとが電気的に切断される。
図8は、調整回路152の動作時におけるタイミングチャートである。調整回路152の入力端子INには、基準電圧供給回路及び基準電圧選択回路から表示装置の各画素を発光させる強度に比例した基準電圧VINが供給される。基準電圧供給回路及び基準電圧選択回路の動作は従来技術と同様であるので説明は省略する。
表示装置の画素の強度を変化させるタイミングt0において、基準電圧VINを変更すると共に、センスアンプトリガαが「Hレベル」に立ち上げられる。これに伴って、OR素子20の出力γが「Hレベル」となる。これにより、比較器10cのスイッチングトランジスタTR8がオン状態となり、比較器10cが動作状態となる。同時に、スイッチングトランジスタTR3はオフ状態となり、入力端子INと出力端子OUTとは電気的に切断される。
このとき、入力端子INと出力端子OUTとの関係により、比較器10cの出力端子Cの出力レベルが変化する。入力端子INのレベルが出力端子OUTよりも大きい場合、出力端子Cは「Hレベル」となり、反転信号φは「Lレベル」となる。遅延回路14cで遅延時間τ1だけ遅延された後に、OR素子26の出力は「Lレベル」となり、AND素子28の出力は「Lレベル」を維持する。これにより、スイッチングトランジスタTR1がオン状態となり、スイッチングトランジスタTR2がオフ状態となる。その結果、電源Vcが容量成分Cに接続されて充電され、出力端子OUTの電圧レベルが上昇する。
また、変動検出回路30の出力は、時刻t0から遅延時間τ2の期間だけ「Hレベル」となる。したがって、ラッチ回路12cの出力βは、時刻t0から遅延時間τ2の期間だけ「Lレベル」となり、その後は「Hレベル」に維持される。従って、センスアンプトリガαが「Lレベル」とされた後も、OR素子20の出力γは「Hレベル」を保ち、調整回路152の状態が維持される。
電源Vcに接続された容量成分Cが充電されると、出力端子OUTの電圧レベルが入力端子INの電圧レベルに近づき、時刻t1において出力端子OUTの電圧レベルが入力端子INの電圧レベルを超える。すると、比較器10cの出力端子Cは「Hレベル」から「Lレベル」に変化し、反転信号φは「Lレベル」から「Hレベル」に変化する。
このとき、遅延信号φ’は時刻t1から遅延時間τ2だけ遅延した時刻t2において「Lレベル」から「Hレベル」に変化する。従って、変動検出回路30の出力は、時刻t1から遅延時間τ2の期間だけ「Hレベル」となる。これに伴って、ラッチ回路12cの出力βは時刻t1から遅延時間τ2の期間だけ「Lレベル」となる。
このとき、センスアンプトリガαが「Lレベル」にされていれば、OR素子20の出力γは「Lレベル」となる。従って、スイッチングトランジスタTR9はオフ状態となり、時刻t2において変動検出回路30の出力が「Lレベル」に回復した後もラッチ回路12cの出力βは「Lレベル」に維持される。また、比較器10cのスイッチングトランジスタTR8がオフ状態となり、比較器10cが非動作状態となる。同時に、スイッチングトランジスタTR3はオン状態となり、入力端子INと出力端子OUTとが電気的に接続される。
遅延回路14cは入力端子INと出力端子OUTが同じ電圧になったときに変動検出回路30が確実に反転出力φの変化を検出させるために遅延時間τ1だけ出力端子OUTの充放電を維持させるものである。ただし、変動検出回路30が反転出力φの変化を検出すると直ちに比較器10cを非動作状態とすると共に、スイッチングトランジスタTR1及びTR2はオフ状態となる。その結果、容量成分Cは電源Vc及び接地GNDから切り離され、入力端子INのみと接続される。従って、以後、出力端子OUTの電圧レベルは入力端子INの電圧レベルに収束していく。
時刻t3及びt4では、時刻t0と同様に、入力端子INに供給される基準電圧VINが変更されると共に、調整回路152のセンスアンプトリガαが「Hレベル」に立ち上げられる。このとき、基準電圧VINが前回の基準電圧VINよりも高いので、以降の調整回路152の動作は上記と同様となる。
時刻t5では、入力端子INに供給される基準電圧VINが前回の基準電圧VINよりも低く変更されると共に、センスアンプトリガαが「Hレベル」に立ち上げられる。これにより、比較器10cのスイッチングトランジスタTR8がオン状態となり、比較器10cが動作状態となる。同時に、スイッチングトランジスタTR3はオフ状態となり、入力端子INと出力端子OUTとは電気的に切断される。
入力端子INの電圧レベルが出力端子OUTの電圧レベルよりも低いので、比較器10cの出力端子Cは「Lレベル」となり、反転信号φは「Hレベル」となる。遅延回路14cで遅延時間τ1だけ遅延された後に、OR素子26及びAND素子28の出力は「Hレベル」となる。これにより、スイッチングトランジスタTR1がオフ状態となり、スイッチングトランジスタTR2がオン状態となる。その結果、容量成分Cは接地GNDに接続され、容量成分Cに蓄積されていた電荷が放電される。これにより、出力端子OUTの電圧レベルが低下させられる。
また、変動検出回路30の出力は時刻t5から遅延時間τ2だけ経過した後は「Lレベル」を維持するので、ラッチ回路12cの出力βは「Hレベル」に維持される。従って、センスアンプトリガαが「Lレベル」とされた後も、OR素子20の出力γは「Hレベル」を保ち、調整回路152の状態が維持される。
接地GNDに接続された容量成分Cの電荷が放電されると、出力端子OUTの電圧レベルが入力端子INの電圧レベルまで低下し、時刻t6において出力端子OUTの電圧レベルが入力端子INの電圧レベルより低くなる。すると、比較器10cの出力端子Cは「Lレベル」から「Hレベル」に変化し、反転信号φは「Hレベル」から「Lレベル」に変化する。
このとき、遅延信号φ’は時刻t6から遅延時間τ2だけ遅延した時刻t7において「Hレベル」から「Lレベル」に変化する。従って、変動検出回路30の出力は、時刻t6から遅延時間τ2の期間だけ「Hレベル」となる。これに伴って、ラッチ回路12cの出力βは時刻t6から遅延時間τ2の期間だけ「Lレベル」となる。
このとき、センスアンプトリガαが「Lレベル」にされていれば、OR素子20の出力γは「Lレベル」となる。従って、スイッチングトランジスタTR9はオフ状態となり、時刻t7において変動検出回路30の出力が「Lレベル」に回復した後もラッチ回路12cの出力βは「Lレベル」に維持される。また、比較器10cのスイッチングトランジスタTR8がオフ状態となり、比較器10cが非動作状態となる。同時に、スイッチングトランジスタTR3はオン状態となり、入力端子INと出力端子OUTとが電気的に接続される。
遅延回路14cは入力端子INと出力端子OUTが同じ電圧になったときに変動検出回路30が確実に反転出力φの変化を検出させるために遅延時間τ1だけ出力端子OUTの充放電を維持させるものである。ただし、変動検出回路30が反転出力φの変化を検出すると直ちに比較器10cを非動作状態とすると共に、スイッチングトランジスタTR1及びTR2はオフ状態となる。その結果、容量成分Cは電源Vc及び接地GNDから切り離され、入力端子INのみと接続される。従って、以後、出力端子OUTの電圧レベルは入力端子INの電圧レベルに収束していく。
以上のように、本実施の形態によれば、入力端子INと出力端子OUTの電圧レベルが反転すると、出力端子OUTの充放電のみならず、比較器10cの動作も自動的に停止させることができる。従って、調整回路152における消費電力を低減することができる。
また、表示装置の画素はその周辺の画素とほぼ同程度の色彩や輝度を有することが多い。従って、出力端子OUTの電圧レベルを初期化しない本実施の形態における調整回路152では、出力端子OUTを入力端子INの基準電圧VINに近づけるだけの必要最低限の時間のみ比較器を動作させるため消費電力を低減させる効果が高い。
特に、将来表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って比較器の数も増加することが見込まれるので、比較器10cの動作を停止させることにより省電力化の効果は極めて高くなる。
なお、本実施の形態の調整回路152は、遅延回路14cを含むものであったが、遅延回路14cは寄生容量による構成とすることも可能である。また、遅延回路14c及び遅延回路32を1つの遅延回路により実現してもよい。
また、図9に示す調整回路154のように、OR素子26及びAND素子28の代わりにトランジスタTR10及びTR11をそれぞれ用いて回路を構成することもできる。この調整回路154の動作は、図8に示したタイミングチャートと同様となる。なお、第1及び第2の実施の形態におけるスイッチングトランジスタTR3は、画素間における輝度のばらつきを抑制するためのものであるから、高精細を必要としない場合などはこれを含まない構成とすることも可能である。また、スイッチングトランジスタTR3を含む構成であっても、この開閉制御を比較器の出力レベルによらず、外部の制御信号によることも可能である。このように、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。
10a,10b,10c 比較器、12a,12b,12c ラッチ回路、14a,14b,14c 遅延回路、20 OR素子、22 NAND素子、26 OR素子、28 AND素子、30 変動検出回路、32 遅延回路、34 XOR素子、40 NOR素子、42,44 OR素子、50 基準電圧供給回路、52 基準電圧選択回路、54 画像信号入力部、100,140 駆動回路、150,152,154 調整回路、200 表示装置。
Claims (4)
- 基準電圧が印加される入力端子と、表示装置の画素に接続される出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器と、
前記比較器からの出力レベルに応じて前記出力端子を電源又は接地又は前記入力端子に接続することによって表示装置の画素を発光させる駆動回路であって、
前記比較器からの出力レベルに基づいて前記比較器を非動作状態とすることを特徴とする駆動回路。 - 請求項1に記載の駆動回路において、
前記比較器は、ゲート端子が前記入力端子に接続される第1のトランジスタ及びゲート端子が前記出力端子に接続される第2のトランジスタの並列接続とスイッチングトランジスタとの直列接続を含み、
前記比較器の出力レベルに基づいて、前記スイッチングトランジスタをオフ状態とすることにより前記比較器を非動作状態とすることを特徴とする駆動回路。 - 請求項2に記載の駆動回路において、
前記入力端子の電圧レベルが前記出力端子の電圧レベルより所定の変移幅D1だけ大きくなった場合に出力レベルを変化させる第1の比較器と、
前記出力端子の電圧レベルが前記入力端子の電圧レベルより所定の変移幅D2だけ大きくなった場合に出力レベルを変化させる第2の比較器と、を含み、
前記第1の比較器及び前記第2の比較器の出力レベルに基づいて前記第1の比較器及び前記第2の比較器を非動作状態とすることを特徴とする駆動回路。 - 請求項1〜3のいずれか1つに記載の駆動回路において、
前記比較器の出力レベルに応じて、前記入力端子と前記出力端子とを電気的に接続又は切断するスイッチング素子を含むことを特徴とする駆動回路。
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