JP2005197566A

JP2005197566A - 容量素子

Info

Publication number: JP2005197566A
Application number: JP2004003977A
Authority: JP
Inventors: Kazuhiro Kaihara; 一裕海原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-01-09
Filing date: 2004-01-09
Publication date: 2005-07-21

Abstract

【課題】容量素子の特性の向上、並びに特性の均質化が図られた容量素子を提供する。
【解決手段】下部電極１０３の材料表面の結晶粒の方位に対応して強誘電体膜１００を成膜することにより、強誘電体膜の結晶粒の方位を揃える。これにより、強誘電体膜が単結晶、もしくは全結晶粒の自発分極の方位の標準偏差が１０°以内である多結晶で構成されている容量素子を得ることができ、この容量素子は、各容量素子の特性を均質化させることが可能となる。さらに、容量絶縁膜中の単結晶もしくは多結晶の自発分極の方位を上部及び下部電極の電界印加方向に揃えることで容量素子の高分極量を得ることができると共に、容量絶縁膜の隣接した結晶粒の方位差を小さくすることで、容量素子の信頼性を向上させることが可能となる。
【選択図】図１

Description

本発明は、強誘電体材料を容量絶縁膜として用いた容量素子に関するものである。

近年、デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進されている。その中で、扱うデータの大容量化に伴って電子機器が一段と高度化し、機器に使用される半導体装置を構成する半導体素子の微細化が急速に進んできている。それに伴って、ダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。

さらに、低動作電圧で且つ書き込み及び読み出しを高速で行なうことが可能な従来にない不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜を用いた半導体記憶装置に関する研究開発が盛んに行われている。ＦｅＲＡＭ等の強誘電体膜を利用した不揮発性ＲＡＭのメモリセルは、トランジスタと該トランジスタに接続された強誘電体容量素子とで構成されている。そこで、これらの半導体記憶装置を実現するために、容量素子を特性劣化なくＣＭＯＳ集積回路に集積化をすることが望まれている。現状で量産されている強誘電体不揮発メモリの容量素子のサイズ（平面上の面積）は約１．５μｍ²程まで微細化が進んでおり、今後更なる微細化薄膜化が進むと予想される。

半導体素子の微細化が進展するにつれ、従来起こらなかった問題が表面化してきている。例えば、従来まで量産されてきた強誘電体不揮発メモリの容量絶縁膜では、結晶粒がランダムに配向していても、容量素子の面積が十分に大きかったために、容量素子間のバラツキは大きな問題とは認められていなかった。但し、従来の容量素子の特性バラツキについて、Ｘ線で容量絶縁膜全体としての結晶配向の評価により規定する技術は存在した（例えば特許文献１参照）。
特開平１０−１４４８７６号公報

容量素子の微細化に伴い、結晶の配向のバラツキによる強誘電体特性のバラツキ、特性の劣化が顕著になってきている。そのため、１つ１つの結晶の配向を評価できる手法が強く求められている。しかしながら、特許文献１に記載された方法においては、結晶粒一個一個の評価を行うことができなかった。そのため、不良な容量素子などの発生、歩留りの低下などの問題が顕在化している。

本発明の目的は、上記の課題を解決し、各容量素子の特性の向上、並びに特性の均質化が図られた容量素子を提供することにある。

上記課題を解決するために、本発明の第１の容量素子は、基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、上記容量絶縁膜が、単結晶の強誘電体材料、もしくは、全結晶粒の自発分極の方位における標準偏差が１０°以内である多結晶の強誘電体材料で構成されている。

これにより、容量絶縁膜が単結晶の強誘電体で構成されることにより、容量素子の分極量、信頼性、圧電効果、焦電効果などの強誘電体特性がいずれも一様となり、課題である微細な容量素子においてもそのバラツキをなくすことができる。また、容量絶縁膜が多結晶の強誘電体で構成される場合、容量絶縁膜の全結晶粒の自発分極の方位にバラツキが少ないことにより、容量素子の特性バラツキを軽減することができる。特に、自発分極の方位の標準偏差が１０°以内であることにより、容量素子の強誘電体特性のバラツキが問題となり始める面積が１．５μｍ²以下の容量素子においても、その分極量２Ｐｒの（標準偏差/平均分極量）の値を約０．４以内に留めることが可能であり、不良な容量素子を一切作製しない設計マージンを決定する指針とすることが可能となる。

また、本発明の第２の容量素子は、基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、上記容量絶縁膜を構成する強誘電体の各結晶粒の自発分極の方位が、上記下部電極及び上記上部電極による電界印加方向に対して、３５°以内である。

これにより、容量素子の分極特性を、他要因による減衰がなければ、持ち得る最大分極量の約−１５％以内とすることができる。

本発明の第３の容量素子は、基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、上記容量絶縁膜を構成する強誘電体の結晶粒のうち、隣接した結晶粒同士の自発分極の方位差が３０°以内である。

これにより、隣接した結晶粒の分極反転時に圧電効果により変化する結晶の伸縮で受ける圧力や歪の影響を、結晶粒の自発分極の方位が９０°傾いている時の１／２程度に抑えることができる。そのため、本発明の容量素子では、インプリント、リテンション、ファティーグなどの信頼性劣化の原因である応力や歪を減らすことができ、従来の容量素子に比べて信頼性が著しく向上している。

また、本発明の第１〜第３の容量素子において、上記容量絶縁膜が、一軸方向のみに自発分極を持つ層状ペロブスカイト構造材料で構成されていることにより、量産が可能で且つ信頼性の高いＳｒＢｉＴａＯやＢｉＬａＴｉＯなどのＢｉ系層状ペロブスカイト構造の材料を用いて信頼性の高い容量素子を製造することが可能となる。

また、上記容量絶縁膜が、二軸以上の方向に自発分極を持つペロブスカイト構造材料で構成されていても好ましい。ＰｂＺｒＴｉＯやＰｂＺｒＬａＴｉＯなど使用実績のあるＰｂ含有ペロブスカイト構造材料は二軸以上の方向に自発分極を持っているので、これらの材料を用いることで、容量素子の信頼性を高めることができる。

なお、上記容量絶縁膜の個々の結晶粒の方位を測定する方法として、単結晶のように結晶サイズが大きいものはＸ線解析法も可能であるが、ナノレベルの結晶粒については、照射径が数十μｍのＸ線回折法では測定できない。そこで、照射径を１ｎｍ以下まで絞ることが可能である電子線を利用した、走査型電子顕微鏡による電子線後方散乱回折法や、透過型電子顕微鏡による菊池線の観察により測定するのが望ましい。

以上のように、本発明によれば、強誘電体を容量絶縁膜として用いる微細な容量素子において、特性の向上および均一性を図ることができる。

本発明に係る容量素子を作製するにあたり、本願発明者は、電子線を用いた回折法により強誘電体からなる容量絶縁膜のナノサイズの結晶粒の方位を定義し、また、隣り合った結晶粒の方位による影響について着目した。以下、本発明の実施の形態を、図面を参照しながら説明する。

図１は、単結晶の強誘電体膜を容量絶縁膜とする場合の本発明の容量素子を示す断面図であり、図２は、多結晶の強誘電体膜を容量絶縁膜とする場合の本発明の容量素子を示す断面図である。また、図４は、自発分極の方位を電界印加方向の３５°以内に揃えた単結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図であり、図５は、自発分極の方位を電界印加方向の３５°以内に揃えた他結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。さらに、図６は、隣接した結晶粒の方位差を３０％以内に抑えた強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。

図１に示すように、本発明の容量素子は、基板（図示せず）上に設けられた下部電極１０３と、下部電極（第１の電極）１０３の上に設けられた強誘電体からなる容量絶縁膜１００と、容量絶縁膜１００の上に設けられた上部電極（第２の電極）１０２とを備えている。すなわち、下部電極１０３と上部電極１０２とは容量絶縁膜１００を挟んで対向するように設けられている。なお、図２，図４，図５及び図６に示す容量素子も、図１とは符号を変えているが、同様の構成を有している。ただし、容量絶縁膜１００，４００は、単結晶の強誘電体からなり、容量絶縁膜２００，５００，６００は多結晶の強誘電体からなる。

容量絶縁膜１００，２００，４００，５００，６００は、一軸方向のみに自発分極を持つＳｒＢｉＴａＯやＢｉＬａＴｉＯなどのビスマス（Ｂｉ）系層状ペロブスカイト構造の材料や、二軸以上の自発分極を持つＰｂＺｒＴｉＯやＰｂＺｒＬａＴｉＯなどの、鉛（Ｐｂ）を含有するペロブスカイト構造の材料などで構成される。容量絶縁膜がＳｒＢｉＴａＯである場合の厚みは例えば５０ｎｍ以上で、結晶粒径は例えば５０ｎｍ以上５００ｎｍ以下である。

また、下部電極及び上部電極の材料としては、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｓｒを含む酸化物、Ｂｉを含む酸化物、Ｔｉを含む酸化物などが挙げられる。

本発明の容量素子の特徴は、容量絶縁膜を構成する強誘電体の自発分極の方位が制御されている点にある。

すなわち、本発明の容量素子における容量絶縁膜は、図１に示すように単結晶の強誘電体で構成されているか、もしくは図２に示すように全結晶粒の自発分極の方位２０１の標準偏差が１０°以内である多結晶で構成されている。

このように、容量絶縁膜の各部位にエッチングダメージ、組成、膜厚、結晶性などのバラツキがない場合、容量絶縁膜が一様な単結晶となるようにすることで、各容量素子の分極量、信頼性、圧電効果、焦電効果などの強誘電体特性がいずれも一様となり、微細な容量素子においてもそのバラツキをなくすことができる。また、容量絶縁膜が多結晶の強誘電体からなる場合、全結晶粒の自発分極の方位にバラツキが少なければ、単結晶の強誘電体を用いた場合と同様にバラツキを軽減することができる。このとき、方位の標準偏差を１０°以内とすることにより、容量素子の強誘電体特性のバラツキが問題となり始める平面面積が１．５μｍ²以下の容量素子においても、その分極量２Ｐｒの（標準偏差/平均分極量）の値を約０．４以内に留めることが可能であり、不良な容量素子を一切作製しない設計マージンを決定する指針とすることが可能である。

また、図４及び図５に示すように、本発明の容量素子の容量絶縁膜では、強誘電体の各結晶粒の自発分極の方位が、単結晶の場合と多結晶の場合とも、上部電極と下部電極によって印加される電界の方向に対して、３５°以内である。

これにより、容量素子の分極特性は、他要因による減衰がなければ、いずれも、持ち得る最大分極量の約−１５％以内とすることができる。

さらに、図６に示すように、容量絶縁膜６００が多結晶の強誘電体で構成された容量素子の場合、容量絶縁膜６００内において、隣接した結晶粒の自発分極の方位６０１の誤差が３０°以内となっている。

図７は、本発明の容量素子と従来の容量素子における、容量絶縁膜の疲労特性を示す図である。同図に示す結果から、容量絶縁膜が多結晶の強誘電体で構成される場合、隣接する結晶粒の方位差を３０°以内にすることで、分極反転を繰り返しても分極特性が劣化しにくくすることが可能となることが分かる。また、容量絶縁膜中の多結晶の自発分極の方位を上部電極及び下部電極から容量絶縁膜に印加される電界方向に揃えることで、従来よりも分極量が高められていることが分かる。

そのため、本発明の容量素子を用いたＦｅＲＡＭなどの半導体記憶装置では、読み出し／書き込み回数を従来よりも増加させると共に信頼性を向上させることができる。

なお、容量素子がトレンチ型のような立体形状を有する場合でも、自発分極の方位を上述の容量素子と同様に揃えることで、特性のばらつきを抑えることができる。

次に、本発明の容量素子の製造方法を簡単に説明する。

まず、スパッタリング等の公知の方法により基板上に例えばＰｔを堆積した後、所定の形状の下部電極を形成する。この際には、下部電極の容量絶縁膜と接する側の面の結晶格子間隔が、容量絶縁膜の結晶粒の自発分極の方向の結晶格子間隔と非常に近くなるように、下部電極の材料を決定すると共に、その配向を制御する。ここで、配向を制御する、とは、下部電極の材料表面の結晶粒の方位を制御しておくを意味している。

次に、スピンコート法、ＭＯＣＶＤ法、エピタキシャル成長、ゾルゲル状の前駆体を用いた焼結などの方法により、厚さ５０ｎｍ以上の強誘電体からなる容量絶縁膜を下部電極の上に形成する。この際には、下部電極の結晶粒の方位に対応して強誘電体膜を成膜することで、強誘電体膜の結晶粒の方位を揃えての成膜が可能となる。ここでは、各結晶粒の自発分極の方位を動作中に印加される電界方向との差が３５°以内で、且つ隣接した結晶粒の方位差を３０％以内に抑えるように強誘電体膜を成膜する。本工程での焼結、または堆積過程において、下部電極の結晶方位の影響を受けやすいように、下部電極に直接熱を加える、もしくは、強誘電体膜の下部電極側から優先的に熱がかかるようにすることが望ましい。これにより、強誘電体材料の下部電極側からの成長が促される。

配向が揃った強誘電体膜を作製するには、この方法の他に、強誘電体が前駆体である状態から、非常に大きな電場、もしくは磁場を印加し続けながら焼結する方法によっても、高配向膜を得ることができる。

その後、容量絶縁膜の上にスパッタリング等公知の方法により、Ｐｔなどからなる上部電極を形成する。

上述の作製法によって成膜した強誘電体膜の結晶粒の方位評価法としては、単結晶など１結晶粒の大きさが５０μｍ以上のものであれば微小部Ｘ線回折法を用いることもできるが、それ以下の面積であれば、電子線を利用した走査型電子顕微鏡による電子線後方散乱回折法、または、透過型電子線顕微鏡で測定した菊池線の解析を用いる。これらの方法によって初めて結晶粒単位での方位評価が可能となる。

電子線後方散乱回折法による容量絶縁膜の結晶粒の方位解析は、試料内部で散乱した入射電子線が試料最表面部の結晶格子で回折して生じる菊池線を高感度カメラにより二次元情報として取込み、これら菊池線の交差角度を、容量絶縁膜を構成する結晶の格子座標（強誘電体ペロブスカイト構造）を用いて解析することで、数十ｎｍの微小領域における結晶粒方位を評価することが可能である。この分解能は、高分解能な走査型電子顕微鏡で前記電子線後方散乱回折法を実施することで実現する。

図３は、電子線後方散乱回折法によるＳｒＢｉＴａＯ薄膜の結晶方位解析結果を示す図である。同図中、「３００」は、ＳｒＢｉＴａＯ薄膜の電子線顕微鏡像であり、「３０１」は、「３００」と同部位を電子線後方散乱回折法におり解析した方位マップであり、「３０２」は、「３０１」における方位を示す図である。

この図３に示すように、電子線後方散乱回折法を用いることで、膜厚５０ｎｍ以上、結晶粒径５０〜５００ｎｍのＳｒＢｉＴａＯ薄膜において、表面および断面からの全ての大きさの結晶粒の方位測定が可能となる。さらに、立体形状の容量素子膜においても表面及び断面からの評価が可能であり、特に側壁部など複雑な形状でかつ微細な部位についても、容量素子膜の結晶粒の方位を解析できることは特徴的である。

また、走査型電子顕微鏡視野内の複数の結晶粒の方位を簡便かつ高速に測定可能であり、結晶粒の形状、大きさと共にマッピングデータとして方位の検証を行うことができるので、隣り合う結晶粒の方位差の評価も行うことができる。また、上述のマッピングデータにより特定方位における極点図も作成することができる。上記極点図とＸ線回折法による極点図との比較より、多結晶強誘電体薄膜の結晶粒について、表面および断面の結晶方位が、電子線後方散乱回折法によって簡便かつ高速に、測定および解析可能であることを確かめることが可能である。

この透過型電子顕微鏡を用いた菊池線の解析による方位測定手法は、前記透過型電子顕微鏡を用いた電子線後方散乱回折法による解析よりも空間分解能が高く、同様の測定が可能である。

本発明は、微細な強誘電体容量素子の作製、開発に有用である。

単結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。自発分極の方位の標準偏差を１０％に抑えた多結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。電子線後方散乱回折法によるＳｒＢｉＴａＯ薄膜の結晶方位解析結果を示す図である。自発分極の方位を電界印加方向の３５°以内に揃えた単結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。自発分極の方位を電界印加方向の３５°以内に揃えた他結晶の強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。隣接した結晶粒の方位差を３０％以内に抑えた強誘電体膜を容量絶縁膜とする本発明の容量素子を示す断面図である。本発明の容量素子と従来の容量素子における、容量絶縁膜の疲労特性を示す図である。

符号の説明

１００，４００容量絶縁膜（単結晶）
１０１，２０１，４０１，５０１，６０１自発分極の方位
１０２，２０２，４０２，５０２，６０２上部電極
１０３，２０３，４０３，５０３，６０３下部電極
２００，５００，６００容量絶縁膜（多結晶）
３００ＳｒＢｉＴａＯの電子線顕微鏡像
３０１３００と同部位を電子線後方散乱回折法により解析した方位マップ
３０２３０１における方位を示す方位図

Claims

基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、
上記容量絶縁膜が、単結晶の強誘電体材料、もしくは、全結晶粒の自発分極の方位における標準偏差が１０°以内である多結晶の強誘電体材料で構成されている容量素子。
基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、
上記容量絶縁膜を構成する強誘電体の各結晶粒の自発分極の方位が、上記下部電極及び上記上部電極による電界印加方向に対して、３５°以内である、容量素子。
基板上に設けられた第１の電極と、上記第１の電極の上に設けられ、強誘電体材料からなる容量絶縁膜と、上記容量絶縁膜の上に設けられた第２の電極とを備えている容量素子であって、
上記容量絶縁膜を構成する強誘電体の結晶粒のうち、隣接した結晶粒同士の自発分極の方位差が３０°以内である容量素子。
請求項１〜３のうちいずれか１つに記載の容量素子において、
上記容量絶縁膜が、一軸方向のみに自発分極を持つ層状ペロブスカイト構造材料で構成されている、容量素子。
請求項１〜４のうちいずれか１つに記載の容量素子において、
上記容量絶縁膜が、二軸以上の方向に自発分極を持つペロブスカイト構造材料で構成されている、容量素子。