JP2005189473A

JP2005189473A - 最大値検出回路及び測距装置

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Publication number: JP2005189473A
Application number: JP2003430010A
Authority: JP
Inventors: Yasuhiro Fukunaga; 康弘福永
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2003-12-25
Filing date: 2003-12-25
Publication date: 2005-07-14

Abstract

【課題】製造工程が単純で高い検出精度を有する最大値検出回路、及びこのような最大値検出回路を備える測距装置を提供すること。
【解決手段】入力部がフォトダイオード１１〜１５に接続され、出力部が共通に接続された複数のフォロワ構成のトランジスタ２１〜２５と、非反転端子がトランジスタ２１〜２５の出力部に接続された差動増幅器４０と、入力部が差動増幅器４０の出力端子に出力部が差動増幅器４０の反転入力端子にそれぞれ接続されている、トランジスタ２１〜２５と同種類のトランジスタ３０とを含んで構成される最大値検出回路において、トランジスタ２１〜２５とトランジスタ３０とが共に、寄生バイポーラトランジスタで構成される。
【選択図】図１

Description

本発明は、複数の入力の中の最大値を検出する最大値検出回路及びこのような最大値検出回路を備える測距装置に関する。

一般に、カメラ等のＡＦセンサで用いられる１次元のラインセンサでは、被写体の明るさに応じた最適な積分制御を行う必要がある。このため、カメラ等で用いられるＡＦセンサには、ＡＦセンサの各画素の積分状態を検出し、各積分値における最大値を検出するための最大値検出回路が設けられているものがある。例えば、特許文献１において提案されている最大値検出回路は、図８に示すような回路構成である。即ち、図８の回路は、ＡＦセンサの複数の画素１１１〜１１５からの入力を受けるフォロワ回路を含む。フォロワ回路は、図８に示すように、画素１つにつき１つのトランジスタで構成している。更に、フォロワ回路の出力部は、トランジスタ１３０と差動増幅器１４０とから構成される読み出し回路に接続されている。
特開平９−２６６４１０号公報

特許文献１では、図８の回路に用いるトランジスタをＭＯＳトランジスタやバイポーラトランジスタで実現できるとしている。しかしながら、図８の回路においてＭＯＳトランジスタを用いる場合には、最大値検出回路の検出精度、即ちフォロワ回路の検出精度を上げるためには、大面積のトランジスタが必要となる。

一方、バイポーラトランジスタであれば、このような問題が生じないが、ＡＦセンサを製造するために用いられるＣＭＯＳプロセスでは、バイポーラトランジスタを使用することができない。ＭＯＳトランジスタとバイポーラトランジスタの両方のトランジスタを組み合わせるＢｉＣＭＯＳプロセスというものも存在するが、このＢｉＣＭＯＳプロセスは製造工程が複雑になる。このため、ＢｉＣＭＯＳプロセスは、ＡＦセンサ製造に応用するのには向かない。

本発明は、上記の事情に鑑みてなされたもので、製造工程が単純で高い検出精度を有する最大値検出回路、及びこのような最大値検出回路を備える測距装置を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様による最大値検出回路は、複数の入力端子と、入力部が上記複数の入力端子に接続され、出力部が共通に接続された複数のフォロワ構成のトランジスタと、非反転端子が上記複数のフォロワ構成のトランジスタの出力部に接続された差動増幅器と、入力部が上記差動増幅器の出力端子に出力部が上記差動増幅器の反転入力端子にそれぞれ接続されている上記複数のフォロワ構成のトランジスタと同種類のトランジスタを少なくとも含む読み出し回路とを具備し、上記複数のフォロワ構成のトランジスタと上記読み出し回路に含まれるトランジスタとは共に、コレクタ端子が基板端子、ベース端子が基板と同じ半導体型のＭＯＳトランジスタのバックゲート端子、エミッタ端子が上記基板と同じ半導体型のＭＯＳトランジスタのソース端子又はドレイン端子で構成されるバイポーラトランジスタである。

この第１の態様によれば、単純な工程でバイポーラトランジスタを構成でき、高精度の最大値検出を行うことができる。

本発明によれば、製造工程が単純で高い検出精度を有する最大値検出回路、及びこのような最大値検出回路を備える測距装置を提供することができる。

以下、本発明の実施形態を図面を参照して説明する。
［第１の実施形態］
本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る最大値検出回路をＡＦセンサに適用した場合の電気回路図である。即ち、図１の回路において、光センサアレイを構成するフォトダイオード１１〜１５からの入力は、それぞれフォロワ構成のバイポーラトランジスタ２１〜２５のベース端子に接続されている。また、バイポーラトランジスタ２１〜２５のコレクタ端子は電源ＶＤＤに接続され、エミッタ端子は定電流源４１に接続されている。即ち、これらバイポーラトランジスタ２１〜２５はそれぞれエミッタフォロワ回路を形成している。そして、これらフォロワ回路の出力部は、差動増幅器４０の非反転端子に接続されている。この差動増幅器４０の出力端子はバイポーラトランジスタ２１〜２５と同種のバイポーラトランジスタ３０のベース端子に接続されている。また、バイポーラトランジスタ３０のエミッタ端子は定電流源４２に接続されており、エミッタフォロワ回路を形成している。更に、このエミッタフォロワ回路の出力部が差動増幅器４０の反転入力端子に接続されている。

このような最大値検出回路においては、各フォトダイオード１１〜１５の出力電圧のうちで最大の電圧に対応する電圧Ｖ_maxが差動増幅器４０から最大値出力端子Ｖ_maxから取り出される。また、バイポーラトランジスタ２１〜２５のゲート・ソース間電圧とバイポーラトランジスタ３０のゲート・ソース間電圧とが等しくなるように定電流源４１及び４２の電流値を決定することにより、各フォトダイオードにおけるオフセットやゲインの低下の影響のない正しい最大値電圧を検出することができる。

ここで、第１の実施形態では、バイポーラトランジスタ２１〜２５と、バイポーラトランジスタ３０にＣＭＯＳプロセスによって構成される寄生バイポーラトランジスタを用いる。

図２にＣＭＯＳプロセスによって実現される寄生バイポーラトランジスタの簡単な構成図を示す。なお、ここでは、ＮＰＮ構造の寄生バイポーラトランジスタについて説明する。なお、図１のその他の回路や素子は通常のＣＭＯＳプロセス、即ち、図２に示すＮＭＯＳトランジスタ構造及びＰＭＯＳトランジスタ構造の組合せで実現できるものである。なお、図２においては、フォトダイオードの光検出部のみを露出させ、その他の回路や素子は遮光膜５０によって遮光するようにしている。これは、光入射によりフォトダイオード以外の素子や回路が誤動作するのを防止するためである。

即ち、図２において寄生バイポーラトランジスタ部は、コレクタ端子がＮ基板から引き出された基板端子、ベース端子がＮＭＯＳトランジスタのバックゲート端子、エミッタ端子がＮＭＯＳトランジスタのソース端子の構造を利用して構成される。なお、エミッタ端子にはＮＭＯＳトランジスタのドレイン端子の構造（ソース端子と同構造）でも良いことは言うまでもない。

ここで、ＣＭＯＳプロセスにおいて製造された回路では、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの何れかのバックゲート端子を基準電圧として固定しておく必要がある。このため、図２においてはＮ基板がＮウェルを介してＰＭＯＳトランジスタのバックゲート端子に接続され、更にこのバックゲート端子が電源ＶＤＤに接続される。寄生バイポーラトランジスタのコレクタ端子は基板端子に接続されているので、Ｎ基板と同電位になっている。このため、ＣＭＯＳプロセスにおいて製造された寄生バイポーラトランジスタを利用する場合には、コレクタ端子を電源ＶＤＤに接続した状態で利用する必要がある。

ここで、図１に示す最大値検出回路は、コレクタ端子が電源ＶＤＤに接続される回路であるので、寄生バイポーラトランジスタを用いることができる。このように、寄生バイポーラトランジスタを利用して最大値検出回路を構成するようにすれば、全てのトランジスタをＭＯＳトランジスタで構成するよりも、安価でチップ占有面積の少ない最大値検出回路を構成することができる。また、ＭＯＳトランジスタを利用するよりもセンサのピッチを狭くすることができ、測距精度を高めることも可能である。

なお、図１及び図２では、ＮＰＮ構造のバイポーラトランジスタを例にして説明しているが、ＰＮＰ構造のバイポーラトランジスタを用いても第１の実施形態と同様の構成及び作用が得られることは言うまでもない。

［第２の実施形態］
次に本発明の第２の実施形態について説明する。本発明の第２の実施形態は図１の最大値検出回路の構成を利用して温度検出回路を構成する例である。図３は、第２の実施形態の構成を示す電気回路図である。なお、図３のバイポーラトランジスタは全て寄生バイポーラトランジスタで構成されるものである。

まず、図３の回路において、選択素子７１〜７５がバイポーラトランジスタ２１〜２５のベース端子側に設けられている。そして、これら選択素子７１〜７５のＡ接点側にはフォトダイオード１１〜１５からの入力が配置されている。一方、選択素子７１〜７５のＢ接点側には電源電圧端子ＶＤＤが配置されている。即ち、選択素子７１〜７５をＡ接点側に切り換えることによりバイポーラトランジスタ２１〜２５にフォトダイオード１１〜１５が接続され、選択素子７１〜７５をＢ接点側に切り換えることによりバイポーラトランジスタ２１〜２５に電源ＶＤＤが接続される。

また、図３の回路において、選択素子７６がバイポーラトランジスタ２５のエミッタ端子側に設けられている。ここで、選択素子７６のＡ接点側にはＭＯＳトランジスタ４４のドレイン端子が配置されている。このＭＯＳトランジスタ４４のドレイン端子は差動増幅器４０の非反転端子にも接続されている。一方、選択素子７６のＢ接点側には抵抗素子４３の一端が配置されている。即ち、選択素子７６をＡ接点側に切り換えることによりバイポーラトランジスタ２５のエミッタ端子に差動増幅器４０の非反転端子が接続され、選択素子７１〜７５をＢ接点側に切り換えることによりバイポーラトランジスタ２５のエミッタ端子に抵抗素子４３が接続される。

また、図３の回路において、抵抗素子４３の他端はＭＯＳトランジスタ４４のドレイン端子に接続されている。ＭＯＳトランジスタ４４のゲート端子はＭＯＳトランジスタ４５のゲート端子、ＭＯＳトランジスタ４６のゲート端子にそれぞれ接続されている。更に、ＭＯＳトランジスタ４５のドレイン端子は最大値出力端子Ｖ_maxに接続されている。また、ＭＯＳトランジスタ４６のソース端子は接地されており、ドレイン端子は温度比例電流出力端子Ｉ_PTATに接続されている。

ここで、図３の回路においてはＭＯＳトランジスタ４４とＭＯＳトランジスタ４５とでカレントミラー回路を構成しているが、このカレントミラー回路においては、ＭＯＳトランジスタ４４とＭＯＳトランジスタ４５のトランジスタサイズを等しくしておく。

また、図３の回路において、選択素子７７がバイポーラトランジスタ３０のベース端子側に設けられている。ここで、選択素子７７のＡ接点側には最大値出力端子Ｖ_maxが配置されており、選択素子７７のＢ接点側には電源電圧端子ＶＤＤが配置されている。更に図３の回路において、選択素子７８がバイポーラトランジスタ３０のエミッタ端子側に設けられている。ここで、選択素子７８のＡ接点側は開放端子であり、選択素子７８のＢ接点側には最大値出力端子Ｖ_maxとＭＯＳトランジスタ４５のドレイン端子との接点が配置されている。

即ち、選択素子７７及び選択素子７８をＡ接点側に切り換えることによりバイポーラトランジスタ３０のベース端子に差動増幅器４０の出力端子が接続される。一方、選択素子７７及び選択素子７８をＢ接点側に切り換えることによりバイポーラトランジスタ３０のベース端子に電源ＶＤＤが接続されると共にバイポーラトランジスタ３０のエミッタ端子に、最大値出力端子Ｖ_maxとＭＯＳトランジスタ４５との接点が接続される。

また、図３の回路において、選択素子７９が、差動増幅器４０の出力端子と、最大値出力端子Ｖ_maxとＭＯＳトランジスタ４５との接点との間に設けられている。ここで、選択素子７９のＡ接点側には最大値出力端子Ｖ_maxとＭＯＳトランジスタ４５との接点が配置され、Ｂ接点側は開放端子となっている。更に図３の回路において、選択素子８０が、差動増幅器４０の出力端子とＭＯＳトランジスタ４４及び４５のゲート端子との間に配置されている。ここで、選択素子８０のＡ接点側は開放端子であり、選択素子８０のＢ接点側には差動増幅器４０の出力端子が配置されている。

即ち、選択素子７９及び選択素子８０をＡ接点側に切り換えることにより差動増幅器４０の出力端子に最大値出力端子Ｖ_maxが接続される。一方、選択素子７９及び選択素子８０をＢ接点側に切り換えることにより差動増幅器４０の出力端子にＭＯＳトランジスタ４４及び４５のゲート端子が接続される。

また、図３の回路において、選択素子８１が定電圧源４７の一端側に設けられている。ここで、選択素子８１のＡ接点側にはＭＯＳトランジスタ４４及び４５のゲート端子が配置されており、選択素子８１のＢ接点側は開放端子となっている。即ち、選択素子８１をＡ接点側に切り換えることにより定電圧源４７がＭＯＳトランジスタ４４及び４５のゲート端子に接続される。

このような図３の回路は、各選択素子をＡ接点側に切り換えることにより図１の最大値検出回路と等価な回路となる。一方、各選択素子をＢ接点側に切り換えることにより所謂ＰＴＡＴ（Proportional To Absolute Temperature）回路と呼ばれる、絶対温度に比例した電流Ｉ_PTATが温度比例電流出力端子から取り出される回路になる。

次に図４を参照してＰＴＡＴ回路について説明する。図４の回路は、図３の回路において各選択素子をＢ接点側に切り換えたときの回路構成を示す図である。図４の回路において、差動増幅器４０の反転入力端子の電位と非反転入力端子の電位は、演算増幅器の仮想短絡効果によって等しくなっている。また、カレントミラー回路のＭＯＳトランジスタ４４及びＭＯＳトランジスタ４５には、同じ大きさの電流（ここで、この電流のことをＩ_PTATと記す）が供給される。

ここで、バイポーラトランジスタ２５、バイポーラトランジスタ３０、抵抗素子４３、及びＭＯＳトランジスタ４４のループで電圧方程式を立てると、

となる。ここで、Ｒは抵抗素子４３の抵抗値、Ｖ_Tはバイポーラトランジスタの熱電圧、Ｉ_Sはバイポーラトランジスタの逆飽和電流、Ｎはバイポーラトランジスタ２５のバイポーラトランジスタ３０に対するエミッタ面積比である。（式１）より、

となる。ここで、熱電圧Ｖ_Tは、

の式で表すことができる。ここで、ｋはボルツマン定数（=1.381×10^-23（J/K））、ｑは素電荷（=1.602×10^-19（C））、Ｔは絶対温度である。この（式３）の関係より、（式２）は、

で表すことができる。即ち、図４に示すＰＴＡＴ回路からは、絶対温度に比例した電流を取り出すことができる。

［第３の実施形態］
次に本発明の第３の実施形態について説明する。第３の実施形態は、寄生バイポーラトランジスタの構造を利用して光センサアレイの光検出精度を向上させる例である。図５は第３の実施形態の構成を示す図である。即ち、第３の実施形態においては、寄生バイポーラトランジスタ２１〜２５を遮光する遮光膜５０に開口部を設け、その開口部の位置に液晶シャッタ等の遮光部材６０を配置するものである。この遮光部材６０は、ＣＰＵ６２によって制御されるシャッタ駆動回路６１によって駆動されて、バイポーラトランジスタ２１〜２５への光入射の有無を制御する。

即ち、図６に示すように、寄生バイポーラトランジスタのベース端子とエミッタ端子の構造は、フォトダイオードの構造と同一のものである。そこで、この寄生バイポーラトランジスタのフォトダイオード構造を光検出に利用することで、回路の構成を変えることなく、フォトダイオードの数を増やすことができ、被写体からの光入射が少なくとも正しい光検出を行うことができる。

［第４の実施形態］
次に本発明の第４の実施形態について説明する。第４の実施形態は、本発明の実施形態に係る最大値検出回路を含む測距装置である。図７に第４の実施形態の測距装置の構成を示す。なお、最大値検出回路は、図７の演算制御部３の内部に設けられているものである。この測距装置においては、本発明の実施形態に係る最大値検出回路によりセンサアレイ２ａ、２ｂの積分信号の最大値を検出し、被写体の明るさに応じた最適な積分制御を行う。

図７において、受光レンズ１ａ，１ｂはそれぞれ基線長Ｂだけ離れて配置されている。また、センサアレイ２ａ，２ｂと受光レンズ１ａ，１ｂとの間の距離が受光レンズの焦点距離ｆである。このとき、被写体１００からの光束が受光レンズ１ａ，１ｂを介してそれぞれに対応するセンサアレイ２ａ，２ｂのフォトダイオードに入射する。ここで、受光レンズ１ａを介してセンサアレイ２ａに入射した光束の入射位置が受光レンズ１ａの光軸からＸ１の位置であり、また受光レンズ１ｂを介してセンサアレイ２ｂに入射した光束の入射位置が受光レンズ１ｂの光軸からＸ２の位置であるとき、測距装置から被写体１００までの距離Ｄが、
Ｄ＝Ｂ×ｆ／（Ｘ１＋Ｘ２）
で表される。この関係に基づいて、測距装置から被写体１００までの距離を算出することができる。

更に、本発明の実施形態に係る最大値検出回路を用いて積分制御を行い、センサアレイ２ａ，２ｂの出力を最適な動作範囲で検出して被写体からの距離を算出できる。即ち、被写体の明るさに応じて検出する信号レベルを、例えばアンプのゲインを調整したり積分時間を調整したりする等して最適化することにより、より安定した測距動作を実現できる。さらに、本発明の実施形態に係る最大値検出回路を用いれば、センサアレイ２ａ，２ｂの各画素毎に設けられたフォロワ構成のトランジスタ面積占有率を小さくすることができるので、センサアレイの画素ピッチを小さくすることができる。即ち、本発明の実施形態に係る最大値検出回路を用いて画素ピッチを小さくすることにより、より高精度な測距動作を実現することが可能になる。

以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の第１の実施形態に係る最大値検出回路の構成を示す電気回路図である。寄生バイポーラトランジスタの構造について説明するための図である。本発明の第２の実施形態に係る最大値検出回路の構成を示す電気回路図である。ＰＴＡＴ回路について説明するための電気回路図である。本発明の第３の実施形態に係る最大値検出回路の構成を示す電気回路図である。遮光部材と寄生バイポーラトランジスタとの構造を示す図である。本発明の第４の実施形態に係る測距装置の構成図である。従来の最大値検出回路の構成を示す電気回路図である。

符号の説明

１１〜１５…フォトダイオード、２１〜２５、３０…寄生バイポーラトランジスタ、４０…差動増幅器、４１，４２…定電流源、４３…抵抗素子、４４〜４６…ＭＯＳトランジスタ、４７…定電圧源、５０…遮光膜、６０…遮光部材、６１…シャッタ駆動回路、６２…ＣＰＵ、７１〜８１…選択素子

Claims

複数の入力端子と、
入力部が上記複数の入力端子に接続され、出力部が共通に接続された複数のフォロワ構成のトランジスタと、
非反転端子が上記複数のフォロワ構成のトランジスタの出力部に接続された差動増幅器と、入力部が上記差動増幅器の出力端子に出力部が上記差動増幅器の反転入力端子にそれぞれ接続されている上記複数のフォロワ構成のトランジスタと同種類のトランジスタを少なくとも含む読み出し回路と、
を具備し、
上記複数のフォロワ構成のトランジスタと上記読み出し回路に含まれるトランジスタとは共に、コレクタ端子が基板端子、ベース端子が基板と同じ半導体型のＭＯＳトランジスタのバックゲート端子、エミッタ端子が上記基板と同じ半導体型のＭＯＳトランジスタのソース端子又はドレイン端子で構成されるバイポーラトランジスタであることを特徴とする最大値検出回路。
上記複数のフォロワ構成のトランジスタと上記読み出し回路に含まれるトランジスタとは面積が異なることを特徴とする請求項１に記載の最大値検出回路。
当該最大値検出回路を遮光する遮光膜と、
この遮光膜に設けられた開口窓と、
この開口窓を遮光又は光透過状態にする遮光部材と、
この遮光部材を駆動する駆動回路と、
を更に具備することを特徴とする請求項１に記載の最大値検出回路。
請求項１乃至３の何れか１つに記載の最大値検出回路を少なくとも含むことを特徴とする測距装置。