JP2005184245A - Coupler and high frequency module - Google Patents

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Mamoru Matsuo
守 松尾
Heiyu Nakajima
平裕 中島
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a coupler that can be downsized and to provide a high frequency module with respect to the coupler for electromagnetically coupling first and second transmission lines and the high frequency module. <P>SOLUTION: The coupler (200) for electromagnetically coupling an unbalanced transmission line and a balanced transmission line includes: a first strip line (151) connected to the unbalanced transmission line; and a second strip line (152) electromagnetically coupled to the first strip line (151) and a constant potential is applied to a midpoint of the second strip line (152). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、結合装置及び高周波モジュールに係り、特に、第1の伝送路と第2の伝送路とを電磁結合する結合装置及び高周波モジュールに関する。   The present invention relates to a coupling device and a high-frequency module, and more particularly to a coupling device and a high-frequency module that electromagnetically couple a first transmission path and a second transmission path.

従来、携帯電話機や無線通信装置などでは、アンテナなどの不平衡伝送路と、信号処理ICなどの平衡伝送路とを結合するとき、その整合をとるためにバラン素子とよばれる結合素子を用いている。近年、小型化のため、結合線が形成された誘電体層に積層して形成されたバラン素子チップが開発されている(特許文献1)。   2. Description of the Related Art Conventionally, in a mobile phone or a wireless communication device, when an unbalanced transmission line such as an antenna and a balanced transmission line such as a signal processing IC are coupled, a coupling element called a balun element is used for matching. Yes. In recent years, for the purpose of miniaturization, a balun element chip formed by being laminated on a dielectric layer on which a coupling line is formed has been developed (Patent Document 1).

このようなバラン素子は、高周波モジュールに搭載されて使用される。   Such a balun element is mounted and used in a high-frequency module.

図16は従来の高周波モジュールのブロック構成図示す。   FIG. 16 is a block diagram of a conventional high frequency module.

従来の高周波モジュール1は、不平衡−平衡変換回路11、整合回路12、バイアス調整回路13、信号処理IC14から構成されている。   The conventional high frequency module 1 includes an unbalanced-balanced conversion circuit 11, a matching circuit 12, a bias adjustment circuit 13, and a signal processing IC.

不平衡−平衡変換回路11は、バラン素子などから構成されており、アンテナからの不平衡伝送路と平衡伝送路とを結合する。不平衡−平衡変換回路11に接続された平衡伝送路は、整合回路12に接続されている。整合回路12は、平衡伝送路のインピーダンスを信号処理IC14の入力インピーダンスに整合させる。   The unbalanced-balanced conversion circuit 11 is composed of a balun element or the like, and couples an unbalanced transmission line from the antenna and a balanced transmission line. The balanced transmission line connected to the unbalanced-balanced conversion circuit 11 is connected to the matching circuit 12. The matching circuit 12 matches the impedance of the balanced transmission line with the input impedance of the signal processing IC 14.

バイアス調整回路13は、整合回路と信号処理IC14との間に接続されたコンデンサC11、C12を有する。コンデンサC11、C12は、チップコンデンサから構成される。   The bias adjustment circuit 13 includes capacitors C11 and C12 connected between the matching circuit and the signal processing IC. The capacitors C11 and C12 are constituted by chip capacitors.

信号処理IC14とコンデンサC11、C12との接続点には、バイアス電圧端子Tbias11、Tbias12からバイアス電圧が供給される。信号処理IC14は、バイアス調整回路13を通して平衡伝送路から供給された信号から元の信号を復調する。   A bias voltage is supplied from the bias voltage terminals Tbias11 and Tbias12 to the connection point between the signal processing IC 14 and the capacitors C11 and C12. The signal processing IC 14 demodulates the original signal from the signal supplied from the balanced transmission line through the bias adjustment circuit 13.

特開2002−50910号JP 2002-50910 A

しかるに、従来のバラン素子チップは、回路基板上に表面実装して、使用するため、回路基板上にバラン素子チップを表面実装するためのスペースが必要であった。このため、更なる小型化が困難であった。   However, since the conventional balun element chip is surface-mounted on the circuit board and used, a space for surface-mounting the balun element chip on the circuit board is required. For this reason, further miniaturization has been difficult.

また、平衡伝送路を信号処理ICなどに接続する際にバイアス調整回路などが必要となり、チップコンデンサなどが必要となるため、表面実装面積が増大し、小型化を困難にしていた。   In addition, when a balanced transmission line is connected to a signal processing IC or the like, a bias adjustment circuit or the like is required, and a chip capacitor or the like is required, which increases the surface mounting area and makes it difficult to reduce the size.

本発明は上記の点に鑑みてなされたもので、小型化が可能となる結合装置及び高周波モジュールを提供することを目的とする。   The present invention has been made in view of the above points, and an object thereof is to provide a coupling device and a high-frequency module that can be miniaturized.

本発明は、不平衡伝送路と平衡伝送路とを電磁結合する結合装置(200)であって、 不平衡伝送路に接続された第1のストリップライン(151)と、不平衡伝送とに接続され、第1のストリップライン(151)と電磁結合した第2のストリップライン(152)とを有し、第2のストリップライン(151)の中間点に定電位が印加されることを特徴とする。   The present invention is a coupling device (200) for electromagnetically coupling an unbalanced transmission line and a balanced transmission line, which is connected to a first stripline (151) connected to the unbalanced transmission line and unbalanced transmission. And a second strip line (152) electromagnetically coupled to the first strip line (151), and a constant potential is applied to an intermediate point of the second strip line (151). .

また、本発明は、第1のストリップライン(151)に並列に接続された第1のキャパシタンス(C2)と、第2のストリップライン(152)に並列に接続された第2のキャパシタンス(C3)とを有することを特徴とする。   The present invention also provides a first capacitance (C2) connected in parallel to the first stripline (151) and a second capacitance (C3) connected in parallel to the second stripline (152). It is characterized by having.

さらに、本発明は、第1のストリップライン(151)を、少なくとも3層以上の基板(110、120、130)を積層した積層基板(101)の中間層に形成し、第2のストリップライン(152)を、積層基板(101)の中間層に形成されており、積層基板(101)上の、第1のストリップライン(151)及び第2のストリップライン(152)の上部に形成され、第1のストリップライン(151)及び第2のストリップライン(152)の上部をシールドする第1のシールド部(121b)と、積層基板(101)上の第1のストリップライン(151)及び第2のストリップライン(152)の下部に形成され、第1のストリップライン(151)及び第2のストリップライン(152)の下部をシールドする第2のシールド部(132a)とを設けたことを特徴とする。   Further, according to the present invention, the first stripline (151) is formed in the intermediate layer of the laminated substrate (101) in which the substrates (110, 120, 130) of at least three layers or more are laminated, and the second stripline ( 152) is formed in the intermediate layer of the multilayer substrate (101), and is formed on the multilayer substrate (101) above the first strip line (151) and the second strip line (152). A first shield part (121b) that shields the upper portions of the first strip line (151) and the second strip line (152), and the first strip line (151) and the second strip line on the laminated substrate (101). A second sheet is formed below the strip line (152) and shields the lower portions of the first strip line (151) and the second strip line (152). Characterized in that de unit and (132a) provided.

また、第1のストリップライン(151)と第2のストリップライン(152)とは、積層基板(101)の同一層に形成されたことを特徴とする。   In addition, the first strip line (151) and the second strip line (152) are formed in the same layer of the multilayer substrate (101).

さらに、第1のストリップライン(151)と第2のストリップライン(152)とは、積層基板(101)の互いに異なる層に形成されたことを特徴とする。   Further, the first strip line (151) and the second strip line (152) are formed in different layers of the multilayer substrate (101).

また、本発明は、回路基板(101)に、高周波回路と、不平衡伝送路と、平衡伝送路と、不平衡伝送路と平衡伝送路とを電磁結合する結合装置(200)とが搭載された高周波モジュール(100)であって、結合装置(200)は、不平衡伝送路に接続された第1のストリップライン(151)と、不平衡伝送とに接続され、第1のストリップライン(151)と電磁結合した第2のストリップライン(152)とを有し、第2のストリップライン(152)の中間点に定電位を印加されたことを特徴とする。   In the present invention, a high frequency circuit, an unbalanced transmission path, a balanced transmission path, and a coupling device (200) for electromagnetically coupling the unbalanced transmission path and the balanced transmission path are mounted on the circuit board (101). The high-frequency module (100) includes a coupling device (200) connected to the first stripline (151) connected to the unbalanced transmission line and the unbalanced transmission, and the first stripline (151). ) And a second stripline (152) electromagnetically coupled, and a constant potential is applied to an intermediate point of the second stripline (152).

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲の記載を限定しようとするものではない。   The above reference numerals are only for reference, and are not intended to limit the description of the scope of claims.

本発明によれば、不平衡伝送路に接続された第1のストリップライン(151)と、不平衡伝送とに接続され、第1のストリップライン(151)と電磁結合した第2のストリップライン(152)とを有し、第2のストリップライン(151)の中間点に定電位を印加することにより、平衡伝送路をICなどに接続する際に定電圧を印加する必要がないので、コンデンサなどを挿入する必要がなく、よって、チップ部品数を削減できる。このため、高密度化が可能となり、装置の小型化が図れる。   According to the present invention, the first stripline (151) connected to the unbalanced transmission path and the second stripline (coupled to the unbalanced transmission and electromagnetically coupled to the first stripline (151) ( 152), and applying a constant potential to the intermediate point of the second strip line (151) eliminates the need to apply a constant voltage when connecting the balanced transmission line to an IC or the like. Therefore, the number of chip parts can be reduced. For this reason, it is possible to increase the density and reduce the size of the apparatus.

〔第1実施例〕
〔高周波モジュール100〕
図1は本発明の第1実施例のブロック構成図、図2は本発明の第1実施例の斜視図、図3は本発明の第1実施例の分解斜視図を示す。
[First embodiment]
[High-frequency module 100]
1 is a block diagram of the first embodiment of the present invention, FIG. 2 is a perspective view of the first embodiment of the present invention, and FIG. 3 is an exploded perspective view of the first embodiment of the present invention.

本実施例の高周波モジュール100は、例えば、無線LAN(local area
network)、無線通信システムなどに搭載される。高周波モジュール100は、回路基板101に、高周波回路を構成する電子部品102を搭載した構成とされ、不平衡−平衡変換回路103、整合回路104、信号処理IC105を有する構成とされている。
The high-frequency module 100 of the present embodiment is, for example, a wireless LAN (local area
network), mounted in a wireless communication system and the like. The high-frequency module 100 has a configuration in which an electronic component 102 that constitutes a high-frequency circuit is mounted on a circuit board 101, and includes an unbalance-balance conversion circuit 103, a matching circuit 104, and a signal processing IC 105.

不平衡−平衡変換回路103は、アンテナなどの不平衡伝送路からの高周波信号を平衡伝送路に供給するための回路である。整合回路104は、平衡伝送路と信号処理IC105とのインピーダンス整合をとるための回路である。信号処理IC105は、平衡伝送路上の高周波信号から伝送信号を復調するためのICである。   The unbalanced-balanced conversion circuit 103 is a circuit for supplying a high-frequency signal from an unbalanced transmission line such as an antenna to the balanced transmission line. The matching circuit 104 is a circuit for impedance matching between the balanced transmission line and the signal processing IC 105. The signal processing IC 105 is an IC for demodulating a transmission signal from a high-frequency signal on a balanced transmission path.

回路基板101は、各々ガラスエポキシ樹脂あるいはセラミックなどからなる未焼成のシート状基板に銅(Cu)、銀(Ag)ペーストを用いてシルクスクリーン法により配線を施し、この配線が施された複数のシートを積層して、圧力を加えつつ、焼成することにより、第1の基板110、第2の基板120、第3の基板130の3枚の基板が積層された回路基板101が成形される。   The circuit board 101 is formed by performing wiring by a silk screen method using a copper (Cu) or silver (Ag) paste on an unfired sheet-like substrate each made of glass epoxy resin or ceramic, and a plurality of the wiring substrates to which the wiring is applied. By laminating the sheets and baking them while applying pressure, the circuit board 101 in which the three substrates of the first substrate 110, the second substrate 120, and the third substrate 130 are laminated is formed.

第1の基板110には、電子部品102を搭載するとともに、互いに接続するプリント配線パターン111が形成されている。   On the first substrate 110, an electronic component 102 is mounted and a printed wiring pattern 111 that is connected to each other is formed.

第2の基板120には、プリント配線パターン121が形成されている。また、第3の基板130には、上面にプリント配線パターン131が形成されており、下面にプリント配線パターン132が形成されている。   A printed wiring pattern 121 is formed on the second substrate 120. The third substrate 130 has a printed wiring pattern 131 formed on the upper surface and a printed wiring pattern 132 formed on the lower surface.

図4はプリント配線パターン111、121の平面図、図5はプリント配線パターン131、132の平面図を示す。図4(A)はプリント配線パターン111、図4(B)はプリント配線パターン121、図5(A)はプリント配線パターン131、図5(B)はプリント配線パターン132の平面図を示す。   FIG. 4 is a plan view of the printed wiring patterns 111 and 121, and FIG. 5 is a plan view of the printed wiring patterns 131 and 132. 4A shows a printed wiring pattern 111, FIG. 4B shows a printed wiring pattern 121, FIG. 5A shows a printed wiring pattern 131, and FIG. 5B shows a plan view of the printed wiring pattern 132.

プリント配線パターン111は、電子部品102を搭載するとともに、電子部品102を互いに接続するためのパターンである。プリント配線パターン111は、ビアホール141を通して、他のプリント配線パターン121、131、132と接続されている。   The printed wiring pattern 111 is a pattern for mounting the electronic component 102 and connecting the electronic components 102 to each other. The printed wiring pattern 111 is connected to the other printed wiring patterns 121, 131, and 132 through the via hole 141.

プリント配線パターン121は、プリント配線パターン111の下部と通して配線パターン121aと下部の配線をシールドしたりするための接地パターン121bとを有する。プリント配線パターン121は、ビアホール141を通して他のプリント配線パターン111、131、132と接続されている。   The printed wiring pattern 121 has a wiring pattern 121a and a ground pattern 121b for shielding the lower wiring through the lower portion of the printed wiring pattern 111. The printed wiring pattern 121 is connected to the other printed wiring patterns 111, 131, and 132 through the via hole 141.

配線パターン121aは、ビアホール141の間の接続を行う。配線パターン121aによって、プリント配線パターン111の下部を交差して配線を行える。接地パターン121bは、接地に接続されており、プリント配線パターン131の矢印Z1方向側のシールドを行う。   The wiring pattern 121a performs connection between the via holes 141. Wiring can be performed by crossing the lower part of the printed wiring pattern 111 by the wiring pattern 121a. The ground pattern 121b is connected to the ground, and shields the printed wiring pattern 131 on the arrow Z1 direction side.

プリント配線パターン131は外部との接続を行う配線パターン131a、接地パターン131b、結合パターン131cとから構成される。配線パターン131aは、端子パターン131dとビアホール141とを接続する配線パターンである。接地パターン131bは、接地に接続され、配線パターンをシールドするためのパターンである。   The printed wiring pattern 131 includes a wiring pattern 131a for connecting to the outside, a ground pattern 131b, and a coupling pattern 131c. The wiring pattern 131 a is a wiring pattern that connects the terminal pattern 131 d and the via hole 141. The ground pattern 131b is a pattern that is connected to the ground and shields the wiring pattern.

結合パターン131cは、第1のストリップライン151と第2のストリップライン152とを所定長にわたって、互いに平行となるように配線したパターンであり、アンテナなどの不平衡伝送路とアンテナからの信号をICなどに供給するための平衡伝送路とを結合するための結合装置であるバラン素子部200を回路基板101内に構成するためのパターンである。   The coupling pattern 131c is a pattern in which the first strip line 151 and the second strip line 152 are wired so as to be parallel to each other over a predetermined length, and the signal from the unbalanced transmission line such as an antenna and the antenna is IC. This is a pattern for configuring the balun element unit 200, which is a coupling device for coupling with a balanced transmission line for supplying to the circuit board 101, in the circuit board 101.

プリント配線パターン132は、接地パターン132a及び端子パターン132bから構成される。接地パターン132aは接地に接続され、少なくとも結合パターン131cの矢印Z2方向側をシールドする。   The printed wiring pattern 132 includes a ground pattern 132a and a terminal pattern 132b. The ground pattern 132a is connected to the ground, and shields at least the arrow Z2 direction side of the coupling pattern 131c.

〔バラン素子部200〕
回路基板101には、アンテナなどの不平衡伝送路とアンテナからの信号をICなどに供給するための平衡伝送路とを結合するための結合装置であるバラン素子部200が第1〜第3の基板110〜130に亘って形成されている。バラン素子部200は、図1に示す不平衡−平衡変換回路103を構成している。
[Balance element 200]
The circuit board 101 includes first to third balun element units 200 that are coupling devices for coupling an unbalanced transmission line such as an antenna and a balanced transmission line for supplying a signal from the antenna to an IC or the like. It is formed over the substrates 110 to 130. The balun element unit 200 constitutes the unbalance-balance conversion circuit 103 shown in FIG.

図6はバラン素子部200の斜視図、図7はバラン素子部200の等価回路図を示す。   FIG. 6 is a perspective view of the balun element unit 200, and FIG. 7 is an equivalent circuit diagram of the balun element unit 200.

バラン素子部200は、第1のストリップライン151、第2のストリップライン152、第1のシールド部121b、第2のシールド部132b、キャパシタC1、C2、C3から構成されている。   The balun element unit 200 includes a first strip line 151, a second strip line 152, a first shield part 121b, a second shield part 132b, and capacitors C1, C2, and C3.

第1のストリップライン151は、第3の基板130の上面側、すなわち、矢印Z1方向側に形成され、不平衡伝送路に接続されている。第2のストリップライン152は、第3の基板130の下面側に、第1のストリップライン151と所定の間隔で、平行に形成され、平衡伝送路に接続されている。第1のストリップライン151と第2のストリップライン152とは、電磁結合されている。   The first strip line 151 is formed on the upper surface side of the third substrate 130, that is, on the arrow Z1 direction side, and is connected to the unbalanced transmission path. The second strip line 152 is formed on the lower surface side of the third substrate 130 in parallel with the first strip line 151 at a predetermined interval, and is connected to the balanced transmission line. The first strip line 151 and the second strip line 152 are electromagnetically coupled.

第1のシールド部123は、第2の基板120の上面側、すなわち、矢印Z1方向側の面に設けられ、第1のストリップライン151及び第2のストリップライン152の上面側、矢印Z1方向側をシールドする。第2のシールド部124は、第3の基板130の下面側、すなわち、矢印Z2方向側の面に設けられ、第1のストリップライン151及び第2のストリップライン152の下面側、すなわち、矢印Z2方向側をシールドする。   The first shield portion 123 is provided on the upper surface side of the second substrate 120, that is, the surface on the arrow Z1 direction side, and the upper surface side of the first strip line 151 and the second strip line 152 on the arrow Z1 direction side. Shield. The second shield part 124 is provided on the lower surface side of the third substrate 130, that is, the surface in the direction of the arrow Z2, and the lower surface side of the first strip line 151 and the second strip line 152, that is, the arrow Z2. Shield the direction side.

キャパシタC1は、チップコンデンサから構成され、第1の基板110のプリント配線パターン111上に表面実装される。キャパシタC1は、一端が不平衡伝送路に接続され、他端がビアホール141を通して第1のストリップライン151の一端に接続されている。   The capacitor C <b> 1 is composed of a chip capacitor and is surface-mounted on the printed wiring pattern 111 of the first substrate 110. One end of the capacitor C1 is connected to the unbalanced transmission line, and the other end is connected to one end of the first strip line 151 through the via hole 141.

また、キャパシタC2は、チップコンデンサから構成され、第1の基板110のプリント配線パターン111上に表面実装される。キャパシタC2は、一端がビアホール141を通して第1のストリップライン151の一端に接続され、他端がビアホール141を通して第1のストリップライン151の他端に接続されている。   The capacitor C <b> 2 is composed of a chip capacitor and is surface-mounted on the printed wiring pattern 111 of the first substrate 110. One end of the capacitor C2 is connected to one end of the first strip line 151 through the via hole 141, and the other end is connected to the other end of the first strip line 151 through the via hole 141.

さらに、キャパシタC3は、チップコンデンサから構成され、第1の基板110のプリント配線パターン111上に表面実装される。キャパシタC3は、一端がビアホール141を通して第2のストリップライン152の一端に接続され、他端がビアホール141を通して第2のストリップライン152の他端に接続される。これらのキャパシタC1〜C3により、バラン素子部200のインピーダンス整合がとられる。   Further, the capacitor C3 is formed of a chip capacitor and is surface-mounted on the printed wiring pattern 111 of the first substrate 110. Capacitor C3 has one end connected to one end of second strip line 152 through via hole 141 and the other end connected to the other end of second strip line 152 through via hole 141. The impedance matching of the balun element unit 200 is achieved by these capacitors C1 to C3.

なお、第2のストリップライン152には、その中間位置にビアホール141が接続されている。ビアホール141は、第1の基板110のプリント配線パターン111に接続され、接地される。これにより、図6に示すように第2のストリップライン152の中点が接地電位とされる。よって、平衡伝送路の基準電位を接地レベルとすることが可能となる。   A via hole 141 is connected to the second strip line 152 at an intermediate position. The via hole 141 is connected to the printed wiring pattern 111 of the first substrate 110 and grounded. Thereby, as shown in FIG. 6, the middle point of the second strip line 152 is set to the ground potential. Therefore, the reference potential of the balanced transmission path can be set to the ground level.

〔効果〕
本実施例によれば、バラン素子部200を構成する第1及び第2のストリップライン151、152とそれらをシールドするための接地パターン121b及び132aを回路基板101の中間層に内蔵した構造とすることにより、その上部にキャパシタC1〜C3などのチップ部品を表面実装できる。よって、その投影面積のサイズを小さくできる。
〔effect〕
According to the present embodiment, the first and second strip lines 151 and 152 constituting the balun element unit 200 and the ground patterns 121b and 132a for shielding them are built in the intermediate layer of the circuit board 101. As a result, chip components such as capacitors C1 to C3 can be surface-mounted on the upper portion. Therefore, the size of the projected area can be reduced.

〔変形例〕
なお、本実施例では、第2のストリップライン152の中点を接地電位としたが、所定のバイアス電圧を印加するようにしてもよい。
[Modification]
In this embodiment, the middle point of the second strip line 152 is set to the ground potential, but a predetermined bias voltage may be applied.

図8は本発明の第1実施例の変形例の等価回路図を示す。   FIG. 8 shows an equivalent circuit diagram of a modification of the first embodiment of the present invention.

本変形例では、バラン素子部200を構成する第2のストリップライン152の中点P0にバイアス電圧生成回路210から所定のレベルのバイアス電圧を印加する構成としてなる。バイアス電圧生成回路210は、電圧源211及びキャパシタC11並びにチョークコイルLから構成され、回路基板101上に搭載されている。   In this modification, a bias voltage of a predetermined level is applied from the bias voltage generation circuit 210 to the midpoint P0 of the second stripline 152 constituting the balun element unit 200. The bias voltage generation circuit 210 includes a voltage source 211, a capacitor C11, and a choke coil L, and is mounted on the circuit board 101.

電圧源211は、所定のレベルの電圧を第2のストリップライン152に印加する。なお、キャパシタC11は、電圧源211と第2のストリップライン152の中点との接続点と接地との間に接続され、第2のストリップライン152の中点P0に印加されるバイアス電圧の変動を吸収し、安定化させる。なお、チョークコイルLにより、高周波信号の電圧源211への流入が阻止される。   The voltage source 211 applies a predetermined level of voltage to the second strip line 152. The capacitor C11 is connected between the connection point between the voltage source 211 and the middle point of the second stripline 152 and the ground, and the fluctuation of the bias voltage applied to the middle point P0 of the second stripline 152 is changed. To absorb and stabilize. The choke coil L prevents the high frequency signal from flowing into the voltage source 211.

なお、バイアス電圧生成回路210は、かならずしも回路基板101上に搭載する必要はなく、高周波モジュール100が搭載される基板上に構成してもよい。   The bias voltage generation circuit 210 is not necessarily mounted on the circuit board 101, and may be configured on a board on which the high frequency module 100 is mounted.

本変形例によれば、第2のストリップライン152の中点P0にバイアス電圧を印加することにより、平衡伝送路のバイアス調整が不要となり、信号処理ICの入力端でバイアス電圧を印加する必要がなくなる。このため、回路を簡略化できる。   According to this modification, by applying a bias voltage to the middle point P0 of the second strip line 152, it is not necessary to adjust the bias of the balanced transmission path, and it is necessary to apply a bias voltage at the input end of the signal processing IC. Disappear. For this reason, a circuit can be simplified.

〔第2実施例〕
図9は本発明の第2実施例の斜視図、図10は本発明の第2実施例の分解斜視図を示す。同図中、図2、図3と同一構成部分には同一符号を付し、その説明は省略する。
[Second Embodiment]
FIG. 9 is a perspective view of the second embodiment of the present invention, and FIG. 10 is an exploded perspective view of the second embodiment of the present invention. In the figure, the same components as those in FIGS. 2 and 3 are denoted by the same reference numerals, and the description thereof is omitted.

本実施例の高周波モジュール300は、回路基板301の構成が第1実施例とは相違する。本実施例の回路基板301は、各々ガラスエポキシ樹脂あるいはセラミックなどからなる未焼成のシート状基板に銅(Cu)、銀(Ag)ペーストを用いてシルクスクリーン法により配線を施し、この配線が施された複数のシートを積層して、圧力を加えつつ、焼成することにより、第1の基板310、第2の基板320、第3の基板330、第4の基板340を積層した構成とされている。   The high frequency module 300 of the present embodiment is different from the first embodiment in the configuration of the circuit board 301. In the circuit board 301 of this embodiment, wiring is applied to an unfired sheet-like substrate made of glass epoxy resin or ceramic by a silk screen method using a copper (Cu) or silver (Ag) paste. A plurality of sheets are stacked and fired while applying pressure, whereby the first substrate 310, the second substrate 320, the third substrate 330, and the fourth substrate 340 are stacked. Yes.

本実施例では、第1の基板310、第2の基板320、第3の基板330、第4の基板340の4枚の基板によりバラン素子部350を構成している。   In this embodiment, the balun element unit 350 is constituted by four substrates, ie, the first substrate 310, the second substrate 320, the third substrate 330, and the fourth substrate 340.

〔バラン素子部350〕
図11はバラン素子部350の斜視図を示す。同図中、図7と同一構成部分には同一符号を付し、その説明は省略する。
[Balance element 350]
FIG. 11 is a perspective view of the balun element unit 350. In the figure, the same components as those in FIG.

本実施例のバラン素子部350は、第1のストリップライン151と第2のストリップライン152とを異なる層に形成した構成とされている。   The balun element unit 350 of the present embodiment is configured such that the first strip line 151 and the second strip line 152 are formed in different layers.

第1のストリップライン151は第4の基板340の矢印Z1方向の面に形成されている。また、第2のストリップライン152は、第3の基板330の矢印Z1方向の面に形成されている。   The first strip line 151 is formed on the surface of the fourth substrate 340 in the arrow Z1 direction. The second strip line 152 is formed on the surface of the third substrate 330 in the arrow Z1 direction.

第1のストリップライン151と第2のストリップライン152とは、矢印Z1、Z2方向で重なるような形状、配置とされており、第3の基板330の厚さ分の距離dで、回路基板の面311の面に沿って所定長に亘って形成されている。これによって、基板の面方向、矢印X、Y方向への広がりを低減できるため、投影面積を低減でき、よって、小型化が可能となる。   The first strip line 151 and the second strip line 152 are shaped and arranged so as to overlap in the directions of the arrows Z1 and Z2, and at a distance d corresponding to the thickness of the third substrate 330, It is formed over a predetermined length along the surface 311. As a result, since the spread in the surface direction of the substrate and in the directions of the arrows X and Y can be reduced, the projection area can be reduced, and thus the size can be reduced.

なお、本実施例では、第1のストリップライン151を第4の基板340の矢印Z1方向の面に形成し、第2のストリップライン152は、第3の基板330の矢印Z1方向の面に形成したが、第2のストリップライン152を第4の基板340の矢印Z1方向の面に形成し、第1のストリップライン151は、第3の基板330の矢印Z1方向の面に形成するようにしてもよい。   In the present embodiment, the first strip line 151 is formed on the surface of the fourth substrate 340 in the direction of arrow Z1, and the second strip line 152 is formed on the surface of the third substrate 330 in the direction of arrow Z1. However, the second strip line 152 is formed on the surface of the fourth substrate 340 in the direction of the arrow Z1, and the first strip line 151 is formed on the surface of the third substrate 330 in the direction of the arrow Z1. Also good.

〔第3実施例〕
なお、キャパシタC1、C2、C3は、チップコンデンサに限定されるものではなく、バラン素子部200と同様にプリント配線パターンにより形成してもよい。チップコンデンサをプリント配線パターンにより形成することにより、チップ部品を削減できる。
[Third embodiment]
The capacitors C1, C2, and C3 are not limited to chip capacitors, and may be formed by a printed wiring pattern in the same manner as the balun element unit 200. By forming the chip capacitor with a printed wiring pattern, chip parts can be reduced.

図12は本発明の第3実施例の斜視図、図13は本発明の第3実施例の分解斜視図を示す。同図中、図2、図3と同一構成部分には同一符号を付し、その説明は省略する。   FIG. 12 is a perspective view of a third embodiment of the present invention, and FIG. 13 is an exploded perspective view of the third embodiment of the present invention. In the figure, the same components as those in FIGS. 2 and 3 are denoted by the same reference numerals, and the description thereof is omitted.

本実施例の高周波モジュール400は、バラン素子部401を構成するキャパシタC1〜C3を積層回路基板111のプリント配線パターンにより形成した構成とされている。   The high-frequency module 400 of this embodiment is configured such that the capacitors C1 to C3 constituting the balun element unit 401 are formed by a printed wiring pattern of the multilayer circuit board 111.

図14はバラン素子部401の斜視図、図15はバラン素子部401の断面図を示す。同図中、図4と同一構成部分には同一符号を付し、その説明は省略する。   FIG. 14 is a perspective view of the balun element portion 401, and FIG. 15 is a cross-sectional view of the balun element portion 401. In the figure, the same components as those in FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted.

本実施例のバラン素子部401は、第3の基板上に第1のキャパシタ用配線パターン411及び第2のキャパシタ用配線パターン412並びに第3のキャパシタ用配線パターン413を形成した構成とされている。第1のキャパシタ用配線パターン411は、第1のストリップライン151に隣接して、第1のストリップライン151に並列接続されるように形成されている。また、第2のキャパシタ用配線パターン412は、第2のストリップライン152に隣接して、第2のストリップライン152に並列接続されるように形成されている。第3のキャパシタ用配線パターン413は、第1のストリップライン151の一端に接続され、他端に不平衡伝送路が接続された構成とされている。   The balun element portion 401 of this embodiment has a configuration in which a first capacitor wiring pattern 411, a second capacitor wiring pattern 412 and a third capacitor wiring pattern 413 are formed on a third substrate. . The first capacitor wiring pattern 411 is formed adjacent to the first strip line 151 and connected in parallel to the first strip line 151. The second capacitor wiring pattern 412 is formed adjacent to the second strip line 152 and connected in parallel to the second strip line 152. The third capacitor wiring pattern 413 is connected to one end of the first strip line 151 and has an unbalanced transmission line connected to the other end.

第1のキャパシタ用配線パターン411及び第2のキャパシタ用配線412並びに第3のキャパシタ用配線413は、第2の基板120に形成された接地パターン121b及び第3の基板130に形成された接地パターン132aとの間にキャパシタが形成される。第1のキャパシタ用配線パターン411と接地パターン121b、132aにより、図6に示すキャパシタC2が構成され、第2のキャパシタ用配線パターン412と接地パターン121b、132aにより、図6に示すキャパシタC3が構成され、第3のキャパシタ用配線パターン413と接地パターン121b、132aにより例えば、図6に示すキャパシタC1が構成される。   The first capacitor wiring pattern 411, the second capacitor wiring 412, and the third capacitor wiring 413 are a ground pattern 121 b formed on the second substrate 120 and a ground pattern formed on the third substrate 130. A capacitor is formed between the capacitor 132a and the capacitor 132a. The capacitor C2 shown in FIG. 6 is configured by the first capacitor wiring pattern 411 and the ground patterns 121b and 132a, and the capacitor C3 shown in FIG. 6 is configured by the second capacitor wiring pattern 412 and the ground patterns 121b and 132a. For example, the third capacitor wiring pattern 413 and the ground patterns 121b and 132a constitute the capacitor C1 shown in FIG.

本実施例によれば、キャパシタC1、C2、C3に相当するチップコンデンサを削除できるため、第1の基板110上に他の電子部品を表面実装できるため、更なる小型化が可能となる。   According to the present embodiment, since chip capacitors corresponding to the capacitors C1, C2, and C3 can be eliminated, other electronic components can be surface-mounted on the first substrate 110, so that further miniaturization is possible.

なお、第2実施例の構成で、第3実施例と同様にキャパシタC1、C2、C3を回路基板のプリント配線パターンとして形成することも可能である。   In the configuration of the second embodiment, capacitors C1, C2, and C3 can be formed as printed wiring patterns on the circuit board as in the third embodiment.

本発明の第1実施例のブロック構成図である。It is a block block diagram of 1st Example of this invention. 本発明の第1実施例の斜視図図である。1 is a perspective view of a first embodiment of the present invention. 本発明の第1実施例の分解斜視図である。It is a disassembled perspective view of 1st Example of this invention. プリント配線パターン111、121の平面図である。2 is a plan view of printed wiring patterns 111 and 121. FIG. プリント配線パターン131、132の平面図である。3 is a plan view of printed wiring patterns 131 and 132. FIG. バラン素子部200の斜視図である。3 is a perspective view of a balun element unit 200. FIG. バラン素子部200の等価回路図である。3 is an equivalent circuit diagram of a balun element unit 200. FIG. 本発明の第1実施例の変形例の等価回路図である。It is an equivalent circuit schematic of the modification of 1st Example of this invention. 本発明の第2実施例の斜視図である。It is a perspective view of 2nd Example of this invention. 本発明の第2実施例の分解斜視図である。It is a disassembled perspective view of 2nd Example of this invention. バラン素子部330の斜視図である。3 is a perspective view of a balun element unit 330. FIG. 本発明の第3実施例の斜視図である。It is a perspective view of 3rd Example of this invention. 本発明の第3実施例の分解斜視図である。It is a disassembled perspective view of 3rd Example of this invention. バラン素子部401の斜視図である。3 is a perspective view of a balun element unit 401. FIG. バラン素子部401の断面図である。3 is a cross-sectional view of a balun element unit 401. FIG. 従来の高周波モジュールのブロック構成図である。It is a block block diagram of the conventional high frequency module.

符号の説明Explanation of symbols

100、300、400 高周波モジュール
101 回路基板、102 電子部品
103 不平衡−平衡変換回路、104 整合回路、105 信号処理IC
110 第1の基板、120 第2の基板、130 第3の基板
111、121、131、132 プリント配線パターン
121a プリント配線パターン、121b 接地パターン
131a 配線パターン、131b 接地パターン、131c 結合パターン
131d 端子パターン
132a 接地パターン、132b 端子パターン
141 ビアホール
151 第1のストリップライン、152 第2のストリップライン
200 バラン素子部
210 バイアス電圧生成回路
211 電圧源211
301 回路基板
310 第1の基板、320 第2の基板、330 第3の基板、340 第4の基板
401 バラン素子部
411 第1のキャパシタ用配線パターン、412 第2のキャパシタ用配線パターン
413 第3のキャパシタ用配線パターン
C1、C2、C3、C11 キャパシタ
100, 300, 400 High-frequency module 101 Circuit board, 102 Electronic component 103 Unbalance-balance conversion circuit, 104 Matching circuit, 105 Signal processing IC
110 1st board | substrate, 120 2nd board | substrate, 130 3rd board | substrate 111, 121, 131, 132 Printed wiring pattern 121a Printed wiring pattern, 121b Grounding pattern 131a Wiring pattern, 131b Grounding pattern, 131c Connection pattern 131d Terminal pattern 132a Ground pattern, 132b Terminal pattern 141 Via hole 151 First strip line, 152 Second strip line 200 Balun element section 210 Bias voltage generation circuit 211 Voltage source 211
301 circuit board 310 first board 320 second board 330 third board 340 fourth board 401 balun element portion 411 first capacitor wiring pattern 412 second capacitor wiring pattern 413 third Capacitor wiring patterns C1, C2, C3, C11 capacitors

Claims (6)

不平衡伝送路と平衡伝送路とを電磁結合する結合装置であって、
前記不平衡伝送路に接続された第1のストリップラインと、
前記不平衡伝送とに接続され、前記第1のストリップラインと電磁結合した第2のストリップラインとを有し、
前記第2のストリップラインの中間点に定電位が印加されたことを特徴とする結合装置。
A coupling device for electromagnetically coupling an unbalanced transmission line and a balanced transmission line,
A first stripline connected to the unbalanced transmission line;
A second stripline connected to the unbalanced transmission and electromagnetically coupled to the first stripline;
A coupling device, wherein a constant potential is applied to an intermediate point of the second strip line.
前記第1のストリップラインに並列に接続された第1のキャパシタンスと、
前記第2のストリップラインに並列に接続された第2のキャパシタンスとを有することを特徴とする請求項1記載の結合装置。
A first capacitance connected in parallel to the first stripline;
The coupling device according to claim 1, further comprising a second capacitance connected in parallel to the second stripline.
前記第1のストリップラインは、少なくとも3層以上の基板を積層した積層基板の中間層に形成され、
前記第2のストリップラインは、前記積層基板の中間層に形成されており、
前記積層基板上の前記第1のストリップライン及び前記第2のストリップラインの上部に形成され、前記第1のストリップライン及び前記第2のストリップラインの上部をシールドする第1のシールド部と、
前記積層基板上の前記第1のストリップライン及び前記第2のストリップラインの下部に形成され、前記第1のストリップライン及び前記第2のストリップラインの下部をシールドする第2のシールド部とを設けたことを特徴とする請求項1又は2記載の結合装置。
The first strip line is formed in an intermediate layer of a laminated substrate in which at least three or more layers are laminated,
The second strip line is formed in an intermediate layer of the laminated substrate;
A first shield part formed on top of the first stripline and the second stripline on the multilayer substrate and shielding the top of the first stripline and the second stripline;
A second shield part formed on the laminated substrate below the first stripline and the second stripline and shielding the lower part of the first stripline and the second stripline; The coupling device according to claim 1 or 2, wherein
前記第1のストリップラインと前記第2のストリップラインとは、前記積層基板の同一層に形成されたことを特徴とする請求項3記載の結合装置。 4. The coupling device according to claim 3, wherein the first strip line and the second strip line are formed in the same layer of the multilayer substrate. 前記第1のストリップラインと前記第2のストリップラインとは、前記積層基板の互いに異なる層に形成されたことを特徴とする請求項3記載の結合装置。 4. The coupling device according to claim 3, wherein the first strip line and the second strip line are formed in different layers of the laminated substrate. 回路基板に、高周波回路と、不平衡伝送路と、平衡伝送路と、該不平衡伝送路と該平衡伝送路とを電磁結合する結合装置とが搭載された高周波モジュールであって、
前記結合装置は、前記不平衡伝送路に接続された第1のストリップラインと、
前記不平衡伝送とに接続され、前記第1のストリップラインと電磁結合した第2のストリップラインとを有し、
前記第2のストリップラインの中間点に定電位を印加されたことを特徴とする高周波モジュール。
A high-frequency module comprising a circuit board and a high-frequency circuit, an unbalanced transmission path, a balanced transmission path, and a coupling device that electromagnetically couples the unbalanced transmission path and the balanced transmission path,
The coupling device includes a first strip line connected to the unbalanced transmission line;
A second stripline connected to the unbalanced transmission and electromagnetically coupled to the first stripline;
A high-frequency module, wherein a constant potential is applied to an intermediate point of the second strip line.
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