JP2005184036A - Electronic component and electronic component module - Google Patents
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Abstract
Description
本発明は電子部品および電子部品モジュール、特に重ねて実装できる電子部品および半導体部品(半導体チップ,半導体装置)を積層した構造の電子部品モジュールに関する。 The present invention relates to an electronic component and an electronic component module, and more particularly, to an electronic component module having a structure in which electronic components and semiconductor components (semiconductor chips, semiconductor devices) that can be stacked and stacked are stacked.
LSI等のICの実装では、ICの実装数の増加に伴って二次元的に実装面積が増大する。実装ボードを複数枚重ねるようにして使用することによって初めて三次元的になる。ICメモリ(メモリ集積回路)では、記憶容量増大および実装密度向上のために、半導体装置を重ねて実装している。 When mounting an IC such as an LSI, the mounting area increases two-dimensionally as the number of mounted ICs increases. It becomes three-dimensional only when a plurality of mounting boards are used. In an IC memory (memory integrated circuit), semiconductor devices are stacked and mounted in order to increase storage capacity and improve mounting density.
モジュールとして、TAB構造の半導体装置(SRAM)を4個重ね、チップ選択端子以外の各共通端子をアウターリード部分で4本ずつ重ねて接続したモジュールが知られている。(例えば、非特許文献1)
ICを配線基板(ボード)に実装する場合、1個部品が増加する毎に部品の占める面積の2倍以上の実装面積を必要とする。 When an IC is mounted on a wiring board (board), a mounting area that is at least twice the area occupied by a component is required every time one component increases.
また、従来のメモリICでは、前記文献にも記載されているが、三次元実装を行っているが、ロジックIC等他のICでは、共通ピンが殆どないため、複数の半導体装置を単純に重ね合わせる手段は採用できない。 In addition, although the conventional memory IC is described in the above document, it is three-dimensionally mounted. However, since other ICs such as a logic IC have few common pins, a plurality of semiconductor devices are simply stacked. The means to match cannot be adopted.
本発明の目的は、三次元実装が達成できる電子部品および電子部品モジュールを提供することにある。 An object of the present invention is to provide an electronic component and an electronic component module that can achieve three-dimensional mounting.
本発明の他の目的は、メモリIC以外の他のICの三次元実装が可能な電子部品および電子部品モジュールを提供することにある。 Another object of the present invention is to provide an electronic component and an electronic component module capable of three-dimensional mounting of other ICs other than the memory IC.
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
(1)電極を有する半導体部品と、前記電極に電極を介して接続され前記半導体部品の上下面に亘って延在する可撓性の配線フィルムと、前記半導体部品の上下面側の配線フィルム部分の露出面に設けられた電極とを有する。前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられている。前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっている。 (1) A semiconductor component having an electrode, a flexible wiring film connected to the electrode via the electrode and extending over the upper and lower surfaces of the semiconductor component, and a wiring film portion on the upper and lower surfaces of the semiconductor component And an electrode provided on the exposed surface. An adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component. The semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of a spare electrode position.
(2)電極を有する半導体部品と、前記電極に電極を介して接続され前記半導体部品の上下面に亘って延在する可撓性の配線フィルムと、前記半導体部品の上下面側の配線フィルム部分の露出面に設けられた電極とを有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっている。前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっている。 (2) A semiconductor component having an electrode, a flexible wiring film connected to the electrode via the electrode and extending over the upper and lower surfaces of the semiconductor component, and a wiring film portion on the upper and lower surfaces of the semiconductor component In this structure, electronic components having electrodes provided on the exposed surfaces are stacked and connected to each other in multiple stages via the electrodes. Each electronic component is a memory integrated circuit in which chip select electrodes are electrically independent of each other.
(3)前記(2)の手段にあって、一部の段において複数の電子部品が並んで取り付けられている。 (3) In the means of (2) above, a plurality of electronic components are mounted side by side at some stages.
(4)積層状態の複数の半導体部品と、前記各半導体部品の電極と電極を介して電気的に接続される可撓性の配線フィルムとを有し、前記配線フィルムは前記最下段の半導体部品の下面側に延在し下面に電極を有する。前記配線フィルムは積層された複数の半導体部品を包んで構造となっている。 (4) a plurality of semiconductor components in a stacked state, and a flexible wiring film electrically connected via the electrodes of each of the semiconductor components, the wiring film being the lowermost semiconductor component It has an electrode on the lower surface. The wiring film has a structure including a plurality of laminated semiconductor components.
(5)前記手段(4)の構成において、前記配線フィルムは一定長さで交互に折り返され、前記折り返しによって形成された下層および上層の配線フィルム部分間に半導体部品が挟まれている構造となっている。 (5) In the configuration of the means (4), the wiring films are alternately folded at a fixed length, and a semiconductor component is sandwiched between lower and upper wiring film portions formed by the folding. ing.
前記(1)の手段によれば、(a)メモリICを構成する半導体部品は可撓性の配線フィルムに実装され、かつ半導体部品の上下面側の配線フィルム部分には露出した電極が設けられていることから、順次積み重ねて実装することができ、三次元実装に適した電子部品となる。また、メモリIC以外のロジックIC等他のICを組み込んだ三次元実装も可能な電子部品となる。 According to the means (1), (a) a semiconductor component constituting the memory IC is mounted on a flexible wiring film, and exposed electrodes are provided on the wiring film portions on the upper and lower surfaces of the semiconductor component. Therefore, they can be sequentially stacked and mounted, and the electronic component is suitable for three-dimensional mounting. Further, the electronic component can be three-dimensionally mounted by incorporating another IC such as a logic IC other than the memory IC.
(b)前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられているため、電子部品を実装したり順次積み重ねる際固定が容易となる。 (B) Since an adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component, fixing becomes easy when electronic components are mounted or sequentially stacked.
(c)前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品を選択して重ねて実装することができ、複数の電子部品を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。 (C) Since the semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of the spare electrode position, a plurality of electronic components having different chip selection electrode positions can be selected and mounted. In the case where a plurality of electronic components are stacked to form a module, the memory capacity can be increased without increasing the mounting area.
前記(2)の手段によれば、(a)上下面側に電極を有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっていることから、電子部品モジュールの三次元実装化が図れるとともに、実装面積の低減が図れる。 According to the means of (2), (a) the electronic components having electrodes on the upper and lower surfaces are stacked and connected to each other in multiple stages via the electrodes. Mounting can be achieved and the mounting area can be reduced.
(b)前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、電子部品モジュールの実装面積を増大させることなくメモリ容量の増大を図ることができる。 (B) Since each of the electronic components is a memory integrated circuit in which chip selection electrodes are electrically independent from each other, the memory capacity can be increased without increasing the mounting area of the electronic component module.
(c)配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールともなる。 (C) By making the wiring pattern of the wiring film like a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.
前記(3)の手段によれば、(a)電子部品の大きさが異なるものも組み込むことができモジュール化が容易となる。 According to the means (3), (a) electronic components having different sizes can be incorporated, and modularization becomes easy.
(b)配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールともなる。 (B) By making the wiring pattern of the wiring film like a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.
前記(4)の手段によれば、(a)複数の半導体部品が積層状態となっていることから、実装面積を低減できる電子部品モジュールとなる。 According to the means (4), since (a) a plurality of semiconductor components are in a laminated state, an electronic component module capable of reducing the mounting area is obtained.
(b)前記配線フィルムは積層された複数の半導体部品を包んだ構造となり、製造が容易となる。 (B) The wiring film has a structure in which a plurality of laminated semiconductor components are wrapped, and manufacturing is facilitated.
(c)配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールともなる。 (C) By making the wiring pattern of the wiring film like a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.
前記(5)の手段によれば、(a)前記配線フィルムは一定長さで交互に折り返され、前記折り返しによって形成された下層および上層の配線フィルム部分間に半導体部品が挟まれる構造となっていることから、製造が容易となる。 According to the means of (5), (a) the wiring film is alternately folded at a fixed length, and a semiconductor component is sandwiched between lower and upper wiring film portions formed by the folding. Therefore, manufacture becomes easy.
(b)配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールともなる。 (B) By making the wiring pattern of the wiring film like a general wiring board, an electronic component module incorporating another IC such as a logic IC other than the memory IC can be obtained.
以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
図1は本発明の一実施例(実施例1)である電子部品の断面図、図2は同じく斜視図、図3は同じく電子部品に組み込まれる半導体チップの平面図、図4は同じく電子部品の製造で使用する配線フィルムの平面図、図5は同じく配線フィルムの底面図、図6は本実施例1の配線フィルムの製造において複数のフィルムを積み重ねる状態を示す断面図、図7は本実施例1の配線フィルムの構造を示す断面図、図8は本実施例1による電子部品モジュールを示す斜視図、図9は電子部品と電子部品モジュールを実装した状態を示す模式的斜視図である。 1 is a cross-sectional view of an electronic component according to an embodiment (Embodiment 1) of the present invention, FIG. 2 is a perspective view of the same, FIG. 3 is a plan view of a semiconductor chip incorporated in the electronic component, and FIG. FIG. 5 is a bottom view of the wiring film, FIG. 6 is a cross-sectional view showing a state in which a plurality of films are stacked in manufacturing the wiring film of Example 1, and FIG. Sectional drawing which shows the structure of the wiring film of Example 1, FIG. 8 is a perspective view which shows the electronic component module by the present Example 1, and FIG. 9 is typical perspective view which shows the state which mounted the electronic component and the electronic component module.
本実施例1の電子部品1は、図1に示すように、半導体部品である半導体チップ2を配線フィルム3で包み、接着剤14,15で一体化した構造となっている。半導体チップ2は、下面に電極4を有し、配線フィルム3の内面側に設けられた電極17と電気的に接続されている。
As shown in FIG. 1, the
また、半導体チップ2の下面側の配線フィルム3部分には、露出する電極21が複数設けられている。これらの電極21は、電子部品1を実装する際に使用される。また、半導体チップ2の下面側の配線フィルム3部分には、接着剤24が塗布されている。この接着剤24は電子部品1を実装する際の接着剤として使用される。
A plurality of exposed
半導体チップ2の上面側の配線フィルム3部分の上面(露出面)には、電極23が複数設けられている。これら電極23は、電子部品1に重ねられる同一構造の電子部品の実装用の電極となる。
A plurality of
本実施例1の電子部品1は、メモリ集積回路からなる半導体チップ2を組み込んだ構造となっている。そして、チップ選択電極は、たとえば、並んだ4個の予備電極位置の所定位置に位置するチップ選択電極を有する構造となっている。
The
また、本実施例1では、4個の電子部品1を積み重ねて、図8に示されるような電子部品モジュール40とされる。この場合、各電子部品1におけるチップ選択電極は、相互に独立している。すなわち、これは、後述するが、4個の電子部品1において、それぞれ組み込まれる半導体チップ2のチップ選択電極の位置がそれぞれ異なる位置にある。
In the first embodiment, four
以下、本実施例1の電子部品の構造を、電子部品の製造および配線フィルム3の製造方法をも参照しながら説明する。
Hereinafter, the structure of the electronic component of Example 1 will be described with reference to the manufacturing of the electronic component and the manufacturing method of the
配線フィルム3は、展開状態では図4に示すようになり、裏面は図5に示すようになっている。
The
前記配線フィルム3に包み込まれる半導体チップ2は、特に限定はされないが、図3に示すように正方形となり、主面(表面)の縁に沿って電極4を有している。
The
この半導体チップ2は、たとえば、メモリ集積回路を構成し、チップ選択電極4aを有している。前記電極4のうちの一つがチップ選択電極4aとなる。本実施例1では、たとえば、チップ選択電極の配置位置が異なる半導体チップ2が4種類用意される。図3の半導体チップ2において、並んだ4箇所が予備電極位置5a〜5dとなり、予備電極位置5aにチップ選択電極4aが設けられている。残りの予備電極位置5b,5c,5dには電極が設けられていない。
The
図示はしないが、残りの3種類の半導体チップ2は、予備電極位置5b,5c,5dにそれぞれチップ選択電極が設けられた構造となる。これは、本実施例1の場合は、電子部品1を4個積み重ねることを意図としている。したがって、さらに多くの電子部品1を積み重ねる場合には、その数以上の予備電極位置を有する複数種類の半導体チップ2を使用する。
Although not shown, the remaining three types of
配線フィルム3は、図4および図5に示すように、半導体チップ2の主面に対面する四角形部10と、四角形部10の各辺に連なる略三角形状となる三角形部11とからなり、図4に示す四角形部10の表面部12に半導体チップ2を載置し、各三角形部11を内側に折り返すことによって、図2に示すように半導体チップ2の側面と裏面を完全に覆うようになる。
As shown in FIGS. 4 and 5, the
また、前記表面部12および三角形部11の表面部13には、接着剤14,15が設けられ、四角形部10の表面部12および三角形部11の表面部13と、半導体チップ2との接着を図るようになっている。
配線フィルム3の表面部12には電極17が設けられている。この電極17は前記半導体チップ2の電極4に対応している。
An
図5に示される配線フィルム3の裏面において、四角形部10の裏面部20には電子部品1の実装用の電極21が設けられ、三角形部11の裏面部22には積まれる電子部品1を接続するための電極23が設けられている。また、裏面部20には電子部品1を実装するための接着剤24が設けられている。
On the back surface of the
一方、配線フィルム3は、特に限定はされないが、図7に示すように、絶縁性の第1フィルム30と、この第1フィルム30に張り合わされる絶縁性の第2フィルム31と、前記第1フィルム30と第2フィルム31との間に延在する配線32と、前記配線32に電気的に接続されて配線フィルム3の表面および裏面に露出する電極17,21,23とからなっている。なお、図7においては、接着剤は省略してある。
On the other hand, the
配線フィルム3の製造においては、最初に2枚の絶縁性フィルムが用意される。この絶縁性フィルムは、たとえば、厚さ0.1mm程度のポリイミドフィルムからなり、図6に示すように、第1フィルム30および第2フィルム31とされる。これらの第1・第2フィルム30,31は、パンチングによってスルーホール33が開けられる。最終的には前記スルーホール33が設けられた部分に前記電極17,21,23が設けられる。
In manufacturing the
つぎに、前記第1フィルム30上には配線を形成するため、たとえば、Alが蒸着で形成され、エッチングによってパターニングされる。
Next, in order to form a wiring on the
つぎに、前記第1フィルム30と第2フィルム31は重ね合わされて熱圧着等によって積層される。
Next, the
つぎに、配線フィルム3の表裏面のスルーホール33部分に、ハンダ等からなる電極17,21,23が形成される(図7参照)。また、配線フィルム3の表裏面の所定箇所に接着剤14,15,24が形成され、図4および図5に示される配線フィルム3が形成される。
Next,
このような配線フィルム3を用いて本実施例1の電子部品1を製造する場合は、図4に示す配線フィルム3の四角形部10の表面部12上に、半導体チップ2をフェイスダウンボンディングによって位置決めし、接着剤14で接着する。この際、半導体チップ2の電極4と表面部12の電極17は相互に重なる。
When the
つぎに、四角形部10の4辺に連なる三角形部11を折り返し、接着剤15によって電子部品1の裏面に接着する。その後、加熱処理が施される。これによって、ハンダからなる各電極は相互に接着され、図1および図2に示す電子部品1が製造される。
Next, the
本実施例1の電子部品1は、図9に示されるように、配線ボード35に実装される。この実装の際、電子部品1の下面の接着剤24によって電子部品1を配線ボード35に固定し、リフローによって、電子部品1の下面の電極21を配線ボード35の図示しない電極に接続して実装を終了する。
The
図8は本実施例1の電子部品モジュール40を示すものである。この電子部品モジュール40は、配線フィルム3によって半導体チップ2を包んだ状態において、半導体チップ2のチップ選択電極の位置がそれぞれ異なる4種類の電子部品1を順次位置決めして重ね、その後リフローして各電極を一時的に溶かして各電極の接合を図った末に製造されたものである。すなわち、図示はしないが、最下段から上段に向かう各電子部品1のチップ選択電極は、4a〜4dと順次変わる。これによって、実装面積を単一の電子部品1の実装面積としたままで、メモリ容量を4倍にすることができる。
FIG. 8 shows the
図9に配線ボード35に電子部品モジュール40を実装した状態を示してある。また、図9において、電子部品1および電子部品モジュール40の上面の電極は省略してある。
FIG. 9 shows a state where the
なお、前記接着剤としては、たとえば、エポキシ樹脂系接着材を使用しているが、一定温度で溶融するフィルムを使用してもよい。また、電子部品1の下面の接着剤は設けず、実装時に用意するようにしても良い。
As the adhesive, for example, an epoxy resin adhesive is used, but a film that melts at a constant temperature may be used. Further, the adhesive on the lower surface of the
また、電極としてハンダバンプを使用しないで、異方性導電膜を使用してもよい。 Further, an anisotropic conductive film may be used without using solder bumps as electrodes.
前記電子部品1において、半導体チップ2が外気と接触しないように、配線フィルム3の切れ目を接着剤で覆うようにしても良い。
In the
前記電子部品1において信頼性向上のために複数枚のフィルムで多重に包み込む構造としても良い。
The
前記配線フィルム3において、配線32を多層構造としても良い。この場合、配線の引回し余裕度が向上する。
In the
本実施例1の電子部品において、半導体チップとしてロジックIC等他のICを組み込んでもよい。この場合、配線フィルム3の配線パターンは通常の平坦な配線基板の構造と同様な配線となる。このため、一部の電子部品1においては、電子部品1の上下面の電極に連なる配線は、電子部品1の上下面の電子部品の電極に接続されるもの、または上下面側の電子部品の一方の電極に接続されるもの等の配線構造となる。
In the electronic component of the first embodiment, another IC such as a logic IC may be incorporated as a semiconductor chip. In this case, the wiring pattern of the
本実施例1の電子部品においては、以下の効果を奏する。 The electronic component of the first embodiment has the following effects.
(1)メモリICを構成する半導体部品である半導体チップ2は可撓性の配線フィルム3に実装され、かつ半導体チップ2の上下面側の配線フィルム3部分には露出した電極23,21が設けられていることから、順次積み重ねて実装することができ、三次元実装に適したものとなる。
(1) A
(2)前記半導体チップ2の下面側の配線フィルム3部分の露出面には接着剤24が設けられているため、電子部品1を実装したり順次積み重ねる際固定が容易となる。
(2) Since the adhesive 24 is provided on the exposed surface of the
(3)前記半導体チップ2は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品1を選択して重ねて実装することができ、複数の電子部品1を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。
(3) Since the
(4)配線フィルム3の配線パターンを選択すれば、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュール製造用の電子部品となる。
(4) If a wiring pattern of the
本実施例1の電子部品モジュールにおいては、以下の効果を奏する。 The electronic component module according to the first embodiment has the following effects.
(1)上下面側に電極23,21を有する電子部品1を、相互に電極23,11を介して多段に積み重ねて接続した構造となっていることから、三次元実装化が図れるとともに、実装面積の低減が図れる。
(1) Since the
(2)前記各電子部品1はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、実装面積を増大させることなくメモリ容量の増大を図ることができる。
(2) Since each of the
(3)配線フィルム3の配線パターンを選択すれば、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールも提供できる。
(3) If a wiring pattern of the
図10は本発明の他の実施例(実施例2)である電子部品の断面図、図11は同じく斜視図である。 FIG. 10 is a cross-sectional view of an electronic component according to another embodiment (Embodiment 2) of the present invention, and FIG. 11 is a perspective view of the same.
本実施例2の電子部品1は、半導体部品としてリード(電極)50がJ−ベント型となる半導体装置51を配線フィルム3で包む構造となっている。したがって、前記実施例1と同様な効果が得られる。
The
また、本実施例2の電子部品1の場合には、半導体装置51のパッケージ52内に図示しない半導体チップが封止されているため、半導体チップの耐湿性が高い。したがって、図11に示すように、半導体装置51を包む配線フィルム3は、半導体装置51のパッケージ52の隅部が露出しても問題がない。本実施例2の構造では、配線フィルム3による包み込みの余裕度が高くなり、配線フィルム3による封止作業が容易になる効果がある。
Further, in the case of the
本実施例2の他の構成としては、前記半導体装置としては、リードが真っ直ぐ下方に延在するバットリード型半導体装置やBGA(ball grid array)を組み込んでも同様の効果を得ることができる。 As another configuration of the second embodiment, the same effect can be obtained by incorporating a butt lead type semiconductor device or a BGA (ball grid array) in which the lead extends straight downward as the semiconductor device.
図12は本発明の他の実施例(実施例3)である電子部品モジュールを示す斜視図、図13は電子部品モジュールの配線接続状態を示す模式図である。 FIG. 12 is a perspective view showing an electronic component module according to another embodiment (third embodiment) of the present invention, and FIG. 13 is a schematic view showing a wiring connection state of the electronic component module.
本実施例3の電子部品モジュール55は4段に本実施例1による電子部品1を積み重ねた構造で、電子部品モジュール55の下面には実装用の電極が設けられている。この実施例の場合は、一部の段において複数、たとえば、2個の電子部品1を並べて実装し、電子部品モジュールとしてさらに多機能化を図ったものである。図12において、最上段の電子部品1の上の面の電極は省略してある。
The
図13は、配線32と配線32に設けられた電極17,21,23と、半導体チップ2と半導体チップ2に設けられた電極4を示した模式図であり、配線フィルム3の絶縁性フィルムは省略してある。また、図面を明瞭にするために配線32は二点鎖線で描き、かつ配線32に設けられた電極17,21,23と、半導体チップ2の電極4との間は隙間をもたせてある。また、一部の配線32は、配線フィルム3が配線構造となるため、上と下の半導体チップ2の電極を接続するための配線ともなっている。
FIG. 13 is a schematic diagram showing the
本実施例3の電子部品モジュール55は、電子部品1の大きさが異なるものも組み込むことができモジュール化が容易となる。また、メモリIC以外のロジックIC等他のICをも組み込むことができる。
The
図14は本発明の他の実施例(実施例4)である電子部品モジュールを示す斜視図、図15は電子部品モジュールの配線接続状態を示す一部の断面図である。 FIG. 14 is a perspective view showing an electronic component module according to another embodiment (Embodiment 4) of the present invention, and FIG. 15 is a partial sectional view showing a wiring connection state of the electronic component module.
本実施例4および次の本実施例5は、積層状態の複数の半導体部品(半導体装置や半導体チップ)と、前記各半導体部品の電極と電極を介して電気的に接続される可撓性の配線フィルムとを有し、前記配線フィルムは前記最下段の半導体部品の下面側に延在し下面に電極を有する構造となっている。 Example 4 and Example 5 below are flexible semiconductors that are electrically connected via a plurality of stacked semiconductor components (semiconductor devices and semiconductor chips) and electrodes of the semiconductor components. The wiring film has a structure extending to the lower surface side of the lowermost semiconductor component and having electrodes on the lower surface.
本実施例4の電子部品モジュール60は、図15に示すように、積み重ねられた複数の半導体装置51(J−ベント型)を配線フィルム3で包む構造となっている。したがって、配線32との電気的接続は、半導体装置51のパッケージ52の側面に突出するリード50に配線32に接続される電極17を電気的に接続させる構造となっている。したがって、配線フィルム3の配線パターンを一般のマザーボードのように形成することによって、メモリIC以外のロジックIC等他のICの組み込みも達成できる。
As shown in FIG. 15, the
本実施例4の電子部品モジュール60は、複数の半導体装置51が積層状態となっていることから、実装面積を低減できる電子部品モジュールとなる。また、配線フィルム3は積層された複数の半導体装置51を包んだ構造となり、製造が容易となる。
The
図16は本発明の他の実施例(実施例5)である電子部品モジュールを示す模式図、図17は電子部品モジュールの配線接続状態を示す一部断面図である。 16 is a schematic view showing an electronic component module according to another embodiment (Embodiment 5) of the present invention, and FIG. 17 is a partial sectional view showing a wiring connection state of the electronic component module.
本実施例5の電子部品モジュール65は、一定長さで交互に折り返された配線フィルム3の間に半導体チップ2を挟む構造となっている。すなわち、配線フィルム3を一定長さで交互に折り返し、折り返しによって形成された下層および上層の配線フィルム部分間に半導体チップ2を挟み、半導体チップ2の電極4と配線フィルム3の電極17とを電気的に接続した構造となっている。
The
図17は、半導体チップ2と半導体チップ2に設けられた電極4と、配線32と配線32に設けられた電極17,21を示した模式図であり、配線フィルム3の絶縁性フィルムは省略してある。また、図面を明瞭にするために配線32は二点鎖線で描き、かつ配線32に設けられた電極17,21と、半導体チップ2の電極4との間は隙間をもたせてある。また、一部の配線32は、配線フィルム3が配線構造となるため、上と下の半導体チップ2の電極を接続するための配線ともなっている。
FIG. 17 is a schematic view showing the
本実施例5の電子部品モジュール65は、半導体チップ2を配線フィルム3を一定長さで交互に折り返し、折り返しによって形成された下層および上層の配線フィルム部分間に挟む構造となっていることから、製造が容易となる。
Since the
本実施例5においては、半導体チップ2の代わりにバットリード型半導体装置を折り返しによって形成された下層および上層の配線フィルム部分間に挟む構造としても前記実施例同様な効果が得られる。
In the fifth embodiment, the same effect as that of the first embodiment can be obtained even when the butt lead type semiconductor device is sandwiched between the lower and upper wiring film portions formed by folding instead of the
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
(1)メモリICを構成する半導体部品は可撓性の配線フィルムに実装され、かつ半導体部品の上下面側の配線フィルム部分には露出した電極が設けられていることから、順次積み重ねて実装することができ、三次元実装に適した電子部品となる。 (1) The semiconductor components constituting the memory IC are mounted on a flexible wiring film, and since the exposed electrodes are provided on the wiring film portions on the upper and lower surfaces of the semiconductor component, the semiconductor components are sequentially stacked and mounted. This is an electronic component suitable for three-dimensional mounting.
(2)また、メモリIC以外のロジックIC等他のICを組み込んだ三次元実装も可能な電子部品となる。 (2) Further, the electronic component can be three-dimensionally mounted by incorporating another IC such as a logic IC other than the memory IC.
(3)前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられているため、電子部品を実装したり順次積み重ねる際固定が容易となる。 (3) Since an adhesive is provided on the exposed surface of the wiring film portion on the lower surface side of the semiconductor component, it is easy to fix the electronic component when mounted or sequentially stacked.
(4)前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品を選択して重ねて実装することができ、複数の電子部品を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。 (4) Since the semiconductor component is a memory integrated circuit having a chip selection electrode at a predetermined position of the spare electrode position, a plurality of electronic components having different chip selection electrode positions can be selected and mounted. In addition, when a plurality of electronic components are stacked to form a module, the memory capacity can be increased without increasing the mounting area.
(5)上下面側に電極を有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっていることから、電子部品モジュールの三次元実装化が図れるとともに、実装面積の低減が図れる。また、配線フィルムの配線パターンの選択によって、メモリIC以外のロジックIC等他のICの組み込みも達成できる。 (5) Since the electronic components having electrodes on the upper and lower surfaces are stacked and connected to each other via the electrodes, the electronic component module can be three-dimensionally mounted and the mounting area can be reduced. Can be planned. Moreover, incorporation of other ICs such as logic ICs other than memory ICs can be achieved by selecting the wiring pattern of the wiring film.
(6)前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、電子部品モジュールの実装面積を増大させることなくメモリ容量の増大を図ることができる。 (6) Since each of the electronic components is a memory integrated circuit in which chip selection electrodes are electrically independent from each other, the memory capacity can be increased without increasing the mounting area of the electronic component module.
1…電子部品、2…半導体チップ、2a…チップ選択電極、3…配線フィルム、4a…チップ選択電極、5a〜5d…予備電極位置、10…四角形部、11…三角形部、12,13…表面部、14,15…接着剤、17…電極、20…裏面部、21…電極、22…裏面部、23…電極、24…接着剤、30…第1フィルム、31…第2フィルム、32…配線、33…スルーホール、35…配線ボード、40…電子部品モジュール、50…リード、51…半導体装置、52…パッケージ、55,60,65…電子部品モジュール
DESCRIPTION OF
Claims (5)
前記半導体部品のそれぞれは、複数の電極を有する半導体チップと、可撓性の配線フィルムと、半導体部品の一主面に配置された複数の実装用電極と、半導体部品の他の主面に配置された複数の実装用電極と、を有し、前記半導体チップの電極は前記一主面に配置された対応する実装用電極に接続され、前記一主面に配置された実装用電極と前記他主面に配置された実装用電極とは前記配線フィルムに形成された配線を介して相互に接続された構成を有しており、
前記多段積層において、一の段の半導体部品の前記他の主面に配置された電極は隣接段の半導体部品の前記一主面に配置された対応する電極に接続されており、
前記多段積層において、一の段の半導体チップと他の段の半導体チップとは、互いに大きさが異なる、互いに電極数が異なる、あるいは一方がメモリであり他方がロジックである等互いに異なる構成を有してなることを特徴とする実装体。 A mounting body in which semiconductor components are stacked in multiple stages,
Each of the semiconductor components includes a semiconductor chip having a plurality of electrodes, a flexible wiring film, a plurality of mounting electrodes arranged on one main surface of the semiconductor component, and an arrangement on the other main surface of the semiconductor component. A plurality of mounting electrodes, wherein the electrodes of the semiconductor chip are connected to corresponding mounting electrodes disposed on the one main surface, and the mounting electrodes disposed on the one main surface and the other The mounting electrodes arranged on the main surface have a configuration connected to each other via wiring formed on the wiring film,
In the multi-layer stack, the electrodes arranged on the other main surface of the semiconductor component of one step are connected to the corresponding electrodes arranged on the one main surface of the semiconductor component of the adjacent step,
In the multi-layer stack, the semiconductor chip in one stage and the semiconductor chip in the other stage have different structures such as different sizes, different numbers of electrodes, or one of which is a memory and the other is a logic. A mounting body characterized by being formed.
前記半導体部品のそれぞれは、一主面に配置された一群の電極を有する半導体チップと、可撓性配線フィルムとを具備し、
該可撓性配線フィルムは、可撓性の絶縁性フィルムと、前記半導体チップの一主面に対応して配置された第一群の実装用電極と、前記半導体チップの他の主面に対応して配置された第二群の実装用電極と、前記第一群および第二群の実装用電極とを相互に接続する前記絶縁性フィルム上に形成された配線層群とを具備し、前記半導体チップの前記一群の電極が対応する前記第一群の実装用電極に接続され、前記第一群の電極が半導体部品の一主面に、前記第二群の電極が半導体部品の他の主面に、それぞれ配置されるように、可撓性配線フィルムを前記半導体チップを包むように折り曲げて構成されており、
前記多段積層において、一の段の半導体部品の前記他の主面に配置された電極は隣接段の半導体部品の前記一主面に配置された対応する電極に接続されており、
前記多段積層において、一の段の半導体チップと他の段の半導体チップとは、互いに大きさが異なる、互いに電極数が異なる、あるいは一方がメモリであり他方がロジックである等互いに異なる構成を有してなることを特徴とする実装体。 A mounting body in which semiconductor components are stacked in multiple stages,
Each of the semiconductor components comprises a semiconductor chip having a group of electrodes arranged on one main surface, and a flexible wiring film,
The flexible wiring film corresponds to a flexible insulating film, a first group of mounting electrodes arranged corresponding to one main surface of the semiconductor chip, and the other main surface of the semiconductor chip. A second group of mounting electrodes, and a wiring layer group formed on the insulating film interconnecting the first group and the second group of mounting electrodes, The group of electrodes of the semiconductor chip are connected to the corresponding first group of mounting electrodes, the first group of electrodes on one main surface of the semiconductor component, and the second group of electrodes on the other main surface of the semiconductor component. The flexible wiring film is folded so as to wrap the semiconductor chip so as to be arranged on each surface,
In the multi-layer stack, the electrodes arranged on the other main surface of the semiconductor component of one step are connected to the corresponding electrodes arranged on the one main surface of the semiconductor component of the adjacent step,
In the multi-layer stack, the semiconductor chip in one stage and the semiconductor chip in the other stage have different structures such as different sizes, different numbers of electrodes, or one of which is a memory and the other is a logic. A mounting body characterized by being formed.
前記多段積層において、一の段の電子部品と他の段の電子部品とは、互いに大きさが異なる、互いに電極数が異なる、あるいは一方がメモリであり他方がロジックである等互いに異なる構成を有してなり、
前記電子部品間は可撓性の配線フィルム上に形成された配線層を介して接続されており、前記複数の電子部品と可撓性配線フィルムによって構成される積層体の実装面積が実効的に前記一段に一つの電子部品が配置された段の実装面積となるように構成されてなることを特徴とする実装体。 A plurality of electronic components including semiconductor components are stacked in multiple stages so as to include a stage in which a plurality of electronic parts are juxtaposed in one stage and a stage in which one electronic part is arranged in one stage,
In the multi-layer stack, the electronic component in one stage and the electronic component in the other stage have different configurations such as different sizes, different numbers of electrodes, or one of which is memory and the other is logic. And
The electronic components are connected to each other through a wiring layer formed on a flexible wiring film, and the mounting area of the laminate composed of the plurality of electronic components and the flexible wiring film is effectively increased. A mounting body configured to have a mounting area of a step in which one electronic component is arranged in one step.
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