JP2005181306A - 高周波平衡回路を製造するための方法、装置、および製造物 - Google Patents
高周波平衡回路を製造するための方法、装置、および製造物 Download PDFInfo
- Publication number
- JP2005181306A JP2005181306A JP2004348508A JP2004348508A JP2005181306A JP 2005181306 A JP2005181306 A JP 2005181306A JP 2004348508 A JP2004348508 A JP 2004348508A JP 2004348508 A JP2004348508 A JP 2004348508A JP 2005181306 A JP2005181306 A JP 2005181306A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- delay value
- balanced circuit
- common mode
- parameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Tests Of Electronic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
【課題】ジッタの影響を極小化する
【解決手段】少なくとも4つのシングルエンド端子を有する平衡回路のSパラメータを取得し、遅延値を有する遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換混合モード伝送Sパラメータの大きさを削減するために前記平衡回路の前記シングルエンド端子の中の1つに組み込む前記遅延値を判定し、前記遅延値を実質的に有する遅延ラインを前記平衡回路に組み合わせる。
【選択図】図4
【解決手段】少なくとも4つのシングルエンド端子を有する平衡回路のSパラメータを取得し、遅延値を有する遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換混合モード伝送Sパラメータの大きさを削減するために前記平衡回路の前記シングルエンド端子の中の1つに組み込む前記遅延値を判定し、前記遅延値を実質的に有する遅延ラインを前記平衡回路に組み合わせる。
【選択図】図4
Description
デジタル回路の設計者は、デジタルシステムにおいて使用されるクロック速度の上昇に起因する問題の増加に直面している。具体的には、1GHz以上のクロック速度においては、クロック速度が低速のシステムよりも高度な信号の完全性が必要とされる一方で、従来のデジタル設計によれば、クロック速度の増大に伴って信号の完全性は劣化するのである。現在の技術においては、差動回路トポロジーによれば、シングルエンド構造に比べて、高速のデータ転送が提供されると共に、そのパワー消費も小さく、外部干渉信号の影響を受ける度合いも小さい。信号ジッタは、信号劣化の大きな原因である。ジッタとは、データビットのシーケンスにおける有意なエッジのその理想的な位置からのミスアライメントとして定義されるものである。このミスアライメントにより、データエラーが発生する可能性がある。信号ジッタには、2つのタイプが存在する。その1つは、非システム的ジッタであり、これは、ランダムな現象の結果であって、反復不能である。もう1つのタイプのジッタは、システム的ジッタであり、これは、確定的(deterministic)であって、反復可能であり、従って、制御することができる。一定の期間にわたってデータエラーを追跡することにより、システムの安定性を判定可能である。システム的ジッタの特徴判定および極小化により、システム性能を大幅に改善することができる。ジッタを極小化することにより、特定の最小ビット誤り率(以下、「BER(Bit Error Ratio)」と呼ぶ)の性能仕様を満足できるようになる。従って、デジタル設計者にとって、ジッタを極小化するべくハードウェアを設計することは重要である。ジッタを極小化するには、通常、差動回路トポロジーが使用される。後処理されたジッタ演算によれば、設計の最適化とトラブルシューティングのためのシステム設計の全体的な高周波性能に関する十分な情報が迅速に提供される。
従って、差動構造内における確定ジッタ(deterministic jitter)の存在と原因を評価し、更には、確定ジッタの影響を極小化する方法を評価する製品および方法に対するニーズが存在しているのである。
本発明については、添付の図面との関連で、以下の詳細な説明を参照することにより、理解することができよう。
添付図面の中の図1を参照すれば、平衡入力ポート102と平衡出力ポート104を有する例示用の2ポート平衡装置100(以下、DUT(Device Under Test)と呼ぶ)が示されている。入力ポート102は、第1および第2シングルエンド入力端子106、108を有している。出力ポート104は、第1および第2シングルエンド出力端子110、112を有している。システマティックジッタ(systematic jitter)は、1つには、互いに差動ポートを構成するシングルエンド端子経路間の電気的長の「スキュー」とも呼ばれる不均衡に起因して発生することが提案される。更には、これらの不均衡な端子の中の1つに電気的遅延を追加して不均等なラインを再度平衡化させることにより、平衡回路内におけるシステマティックジッタの量を削減し、これにより、高周波における信号の完全性を改善できることを提案する。また、これらの不均衡な端子の中の1つにおける遅延を除去することにより、同種の再平衡化を実行することも可能である。本開示は、このような不均衡の識別と評価、並びにDUT100の全体的なジッタ性能を改善する遅延の量と場所の定量化を実行するための方法、装置、および製造物を提供する。
添付図面の中の図2を参照すれば、DUT100の平衡入力および出力ポート102、104に接続された一般的なベクトルネットワークアナライザ(以下、「VNA(Vector Network Analyzer)」と呼ぶ)200およびマルチポート試験セット202が示されている。この図2に示されている一実施例においては、VNA200は、同軸コネクタおよびケーブルを介してDUT100に接続されている。本明細書に図示されてはいないが、当業者には周知の別の実施例においては、DUT100は、ウエハ上に配設されており、VNA200は、ウエハプローブシステムを介してDUT100に接続される。本開示は、両方のタイプの計測システムに適用可能であって、VNA計測に対応している計測システムを使用して適合可能である。VNA200およびマルチポート試験セット202は、DUT100を計測する前に、同軸又はオンウエハの較正基準を使用し、計測プレーンが平衡入力および出力ポート102、104の端部又はプローブシステムの先端に位置するように、従来の手段によって較正される。そして、較正の後に、VNA200により、2ポート平衡DUT100の標準的なSパラメータ計測値を取得する。従来は、添付図面の中の図2に示されているように、VNA計測ポート1/3および2/4を差動ポート計測のために使用している。
VNA200による計測によって取得したDUT100のSパラメータ(以下、「S」と表記する)を、2002年5月9日に公開されたAdamian他による米国特許出願公開第2002/0053899A1号(US2002/0053899A1)明細書の開示内容(この開示内容は、本引用によって本明細書に包含される)に従って混合モード(mixed mode)の等価Sパラメータ(以下、「Smm」と呼ぶ)に変換する。ここで、Mは、次の関係を使用して計測Sパラメータを混合モードSパラメータに変換する際に使用されるスカラー直交行列である。
Smm=MSM−1 (1)
添付図面の中の図3を参照すれば、このDUT100の混合モードSパラメータの大きさが周波数の関数として示されている。混合モードSパラメータのSdd象限は、DUT100の純粋な差動および対象信号を表している。混合モードSパラメータSdd21(300)は、平衡DUT100の望ましい装置出力応答を判定するための純粋な差動伝送パラメータを表している。混合モードSパラメータのSdcおよびScd象限は、それぞれ放射と感受性のレベルを示すDUT100の変換モードを表している。混合モードSパラメータScd21(302)は、平衡DUT100のDUT差動出力応答における望ましくない又は出力応答エラー信号を判定するための差動/コモンモード変換伝送パラメータを表している。混合モードSパラメータのScc象限は、DUT100の純粋なコモンモード応答を表しており、本説明においては使用しない。この図3の混合モードSパラメータは、計測対象であって未補正のDUT100について示されている。この図3を参照すれば、当業者であれば理解するように、純粋な差動伝送パラメータSdd21の周波数応答は、12GHzの周辺において大きな周波数依存性の信号劣化を示している。又、この図3に示されているように、DUT100の差動/コモンモード変換伝送パラメータScd21の周波数応答は、周波数レンジの大きな部分にわたって大きなモード変換特性を示している。差動からコモンモードへのモード変換により、差動出力用の信号エネルギーがコモンモードに転換される。そして、このコモンモードへのエネルギーの転換により、差動出力応答の信号ジッタと信号振幅劣化が発生する。従って、この差動信号のコモンモードへの変換を極小化することにより、DUT100の差動出力応答を改善することが望ましい。分析的な観点から、この目標は、純粋な差動伝送パラメータSdd21の周波数応答の大きさを極大化すると共に、差動/コモンモード伝送パラメータScd21の周波数応答の大きさを極小化することによって実現することができる。
図3に示されているように、許容しかねるモード変換特性をDUT100が示す場合には、シングルエンド端子の中の1つに遅延を組み込むことにより、DUT100の高周波性能の改善を実現することができる。添付図面の中の図4を参照すれば、DUT100の第1シングルエンド出力端子110に位置する無損失遅延ライン400の概念的な表現が示されている。残りのシングルエンド端子106、108、および112には、数学的なシミュレーションを適切に実装するべく単位行列が提供されている。次いで、この無損失遅延ライン400および単位行列401と組み合わせられたDUT100の複合回路について、Sパラメータを算出する。以下、この遅延ライン400と組み合わせられたDUT100を本明細書で「補正済みのDUT」と呼ぶことにする。尚、この演算は、2003年9月18日に公開されたAdamianによる米国特許出願公開第2003/0173975A1号(US2003/0173975A1)明細書の開示内容に従って、補正済みのDUTについて実行することができる(この開示内容は、本引用によって本明細書に包含される)。この例においては、40ピコ秒の無損失遅延ラインが組み込まれ、補正済みのDUTのSパラメータが算出されている。
添付図面中の図5を参照すれば、この補正済みのDUTの混合モードSパラメータのグラフが周波数の関数として示されている。図4の補正済みのDUT100の混合モードSパラメータを示すこの図5と、未補正のDUT100の混合モードSパラメータを示す図3を比較することにより、図3において参照符号300によって示されている未補正のDUTの純粋な差動伝送パラメータと比べて、参照符号500によって示されている補正済みのDUTの純粋な差動伝送パラメータが、この周波数レンジにおいて、より良好な一貫性を有していることがわかる。具体的には、参照符号300によって示されている未補正のDUTの純粋な差動伝送応答内に存在する12GHz周辺の劇的な信号劣化が、図5の500によって示されている補正済みのDUTの純粋な差動伝送応答には存在していない。更には、約−9dBのピーク応答を有する図3の302に示されている未補正のDUTの差動/コモンモード伝送パラメータは、約−35dBのピーク応答を有する図5の502に示されている補正済みのDUTの差動/コモンモード伝送パラメータと比べて、格段に大きい。
組み込み対象の遅延ライン400の適切な配置場所および値の識別および評価を最適化ルーチンを使用して実行する。特定の実施例においては、シングルエンド端子1および3は、DUT100の差動入力ポート102を構成し、シングルエンド端子2および4は、DUT100の差動出力ポート104を構成している。取得したシングルエンドSパラメータの計測値から、インパルス変換を実行することにより、シングルエンドSパラメータを時間ドメインの等価物に変換する。そして、このルーチンは、このS21およびS43の時間ドメインインパルス変換を使用し、それぞれの変換ごとのピーク振幅の時間軸上における位置を判定することにより、それぞれのシングルエンド入力ごとのシングルエンド出力経路に対する電気的な長さを判定する。理想的な平衡回路においては、シングルエンド端子1からシングルエンド端子2に至る経路の電気的な長さと、シングルエンド端子3からシングルエンド端子4に至る経路の電気的な長さは等しくなっている必要がある。従って、この電気的な長さの差は、ポートの中の1つに追加するべき遅延の初期値を表している。シングルエンド端子1および2間における電気的な長さが、シングルエンド端子3および4間における電気的な長さよりも小さい場合には、この初期遅延値はポート2に追加する。同様に、シングルエンド端子3および4間における電気的な長さが、シングルエンド端子1および2間における電気的な長さよりも小さい場合には、この初期遅延値はポート4に追加する。又、当業者であれば、理解するように、この同一の初期遅延値を、より大きな電気的な長さを有する経路から減算することも可能である。次いで、最適化ルーチンは、この遅延値の小規模な調節を実行し、周波数レンジにおける最大純粋差動伝送応答と、同一周波数レンジにおける最小差動/コモンモード伝送応答を見いだすことにより、最適な遅延値に収束するべく試みる。
この遅延の追加に基づく改善については、時間ドメイン応答の検討からも理解することができる。添付図面の中の図6および図7を参照すれば、それぞれ未補正および補正済みのDUTの周波数ドメインから対応する時間ドメインへの混合モードSパラメータのインパルス応答変換が示されている。純粋な差動伝送パラメータSdd21のインパルス応答600又は700をデジタルビットパターンと畳み込むことにより、デジタルビットパターン入力に対する未補正および補正済みのDUTの純粋な差動出力応答をシミュレートすることができる。添付図面の中の図8を参照すれば、補正済みのDUTの純粋な差動時間ドメイン伝送応答Sdd21のインパルス応答700とデジタルビットパターン「1100000101」との畳み込みの結果が参照符号800として示されている。尚、本明細書において例示を目的として使用されているこの特定のデジタルビットパターンは、任意である。従って、異なる長さや、複数の遷移を有するシーケンスを有するその他のデジタルビットパターンを使用可能である。このデジタルビットパターンと純粋な差動伝送周波数応答のインパルス応答変換との畳み込みの結果は、補正済みのDUT100のデジタル入力ビットパターンに対する純粋な差動出力応答700のシミュレートされた時間ドメイン表現である。補正済みのDUTの差動/コモンモード伝送混合モードSパラメータは小さいため、このために出力応答が顕著に変化することはなく、これは、データの一部として含まれていない。図8のシミュレートされたデジタル入力パターンは、400ピコ秒のビット幅(又は、2.5ギガビット/秒(以下、「Gb/sec」)のデータ伝送レート)を表している。又、この図8上においては、同一のデジタルビットパターンを未補正のDUTの差動/コモンモード変換パラメータScd21のインパルス応答変換602と畳み込むことも可能である。参照符号802によって示されているこの畳み込みの時間ドメインの結果により、未補正のDUT100内に存在する不均衡の結果発生する差動/コモンモード変換のタイミングと大きさに関する十分な情報が提供される。重ね合わせられたこれら2つの結果は、差動出力応答のビット遷移においてモード変換の最大値が発生することを示している。このモード変換の結果として、差動出力応答の信号ジッタと振幅減衰が発生する。
添付図面の中の図9を参照すれば、未補正のDUTの差動出力応答900と重ね合わせられた補正済みのDUTの純粋な差動出力応答800が示されている。未補正のDUTの出力応答900は、未補正のDUTの差動/コモンモード出力応答エラーに重畳された未補正のDUTの純粋な差動時間ドメイン出力応答である。差動/コモンモード出力応答エラーは、未補正のDUTにおいて些少ではないため、純粋な差動および差動/コモンモード時間ドメイン出力応答の合計により、未補正のDUT100の実際の差動出力応答の更に正確なシミュレーションが提供される。図9を検討することによって当業者であれば理解できるように、補正済みのDUTの差動出力応答800と比べた場合に、未補正のDUTの差動出力応答は、不均衡の結果としてのジッタを示している。図9に示されている相対的な比較は、2.5Gb/secのデータ伝送レートを有する入力信号の影響に起因する定性的および定量的な信号の劣化およびジッタを示している。図10および図11を参照すれば、それぞれ補正済みおよび未補正のDUTの差動出力応答間における同一の相対的な比較を、5Gb/secおよび10Gb/secのデータ伝送レートにおいて示している。わかりやすくするために、参照符号800は、補正済みのDUTの差動出力応答を示しており、参照符号900は、未補正のDUTの差動出力応答を示している。これら図10および図11から明らかなように、ジッタおよび信号振幅劣化は、未補正のDUTの出力応答900が許容できないものになるまで、ビットレートと共に増大する。
添付図面の中の図12を参照すれば、補正済みのDUTの純粋な差動出力応答1200と差動/コモンモード変換出力応答エラー1202が示されている。図12を検討することによって当業者であれば理解できるように、最小限の差動/コモンモード変換が存在している。添付図面の中の図13の同一のグラフには、差動/コモンモード変換出力応答と重畳された純粋な差動および差動出力応答が示されており、これは、最小限の差動/コモンモード変換によって信号振幅劣化の顕著なジッタが現れないことを示している。2つの出力応答が非常に近接しているため、この重ね合せにおいて別個の参照符号を割り当てることは不可能である。
図面の図14を参照すれば、1つ又は複数の差動ポート内に存在する不均衡を補正することによって改善された平衡回路を製造するための本開示内容による方法の一実施例のフローチャートが示されている。まず、第1段階において、差動デジタル回路などの平衡装置のSパラメータを取得する(1500)。このSパラメータは、システム的なエラーの項に関連した較正および補正の後に、一般的なVNAを使用する計測によって取得可能である。又、Sパラメータは、設計は完了しているが、まだ製造されてはいない回路のシミュレーションによっても取得可能であり、この場合には、設計済みの回路のSパラメータは、既に可読媒体上に保存されている。このケースにおいては、回路のプロトタイプの製造に時間と費用を費やす前に、本方法を有利に使用して、回路の高周波性能を予測し、設計に対する補正を実現することができる。インパルス応答変換を使用して第1および第2入力/出力シングルエンド端子経路のシングルエンドSパラメータを時間ドメインの等価物に変換することにより、適切な初期遅延値を判定する。そして、2つの信号経路の電気的な長さの差を初期遅延値として設定する(1501)。次いで、この遅延値に等しい値を有する無損失遅延ラインを、DUT100の差動ポートを構成するシングルエンド端子の中の1つに数学的に組み込む(1502)。残りのすべてのシングルエンド端子には、単位行列を組み込む。そして、遅延ライン400と組み合わせられた平衡回路のSパラメータを算出する(1504)。次いで、この算出したSパラメータから、遅延値を有する遅延ラインと組み合わせられたDUT100の混合モードSパラメータを判定する(1506)。そして、この混合モードSパラメータの純粋な差動および差動/コモンモード伝送インパルス応答変換をデジタルビットパターンと畳み込むことによって実行するシミュレーションに基づいて、この複合回路の差動出力応答が改善されているかどうかを評価することができる。この結果、改善されている場合には(1508)、回路設計者は、その予測した改善に基づいて適切な遅延ラインを追加し、改善された回路を製造することができる(1510)。一方、改善が不十分な場合には(1512)、シミュレーションによって最適な遅延値に収束するまで、組み込み対象の遅延の異なる量および場所によって、このシミュレーションを反復することができる。
以上、本発明の実施例を図示および説明したが、当業者であれば、本発明の原理と精神を逸脱することなく、これらの実施例を変更することが可能であることを理解するであろう。本発明の範囲は、添付の請求項およびその等価物に定義されているとおりである。また、本発明の実施の態様について、以下に例示列挙する。
(実施態様1)
平衡回路100を製造する方法であって、
前記平衡回路のSパラメータを取得する段階1500であって、前記平衡回路は、少なくとも4つのシングルエンド端子106、108、110、112を有している、段階と、
遅延値400を有する遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換混合モード伝送Sパラメータ502の大きさを削減する前記平衡回路100の前記シングルエンド端子の中の1つ110に組み込む前記遅延値400を判定する段階1501〜1508と、
前記遅延値を実質的に有する遅延ラインと組み合わせられた前記平衡回路を製造する段階1510と、
を有することを特徴とする製造方法。
平衡回路100を製造する方法であって、
前記平衡回路のSパラメータを取得する段階1500であって、前記平衡回路は、少なくとも4つのシングルエンド端子106、108、110、112を有している、段階と、
遅延値400を有する遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換混合モード伝送Sパラメータ502の大きさを削減する前記平衡回路100の前記シングルエンド端子の中の1つ110に組み込む前記遅延値400を判定する段階1501〜1508と、
前記遅延値を実質的に有する遅延ラインと組み合わせられた前記平衡回路を製造する段階1510と、
を有することを特徴とする製造方法。
(実施態様2)
遅延値を判定する前記段階は、前記シングルエンド端子106〜112のSパラメータを取得する段階と、第1入力および出力シングルエンド端子106、110と第2入力および出力シングルエンド端子108、112間の伝送パラメータのインパルス応答時間ドメイン変換を取得する段階と、前記第1入力および出力シングルエンド端子ならびに前記第2入力および出力シングルエンド端子間における、前記遅延値400を表す電気的な長さの差を判定する段階と、を更に有することを特徴とする実施態様1記載の製造方法。
遅延値を判定する前記段階は、前記シングルエンド端子106〜112のSパラメータを取得する段階と、第1入力および出力シングルエンド端子106、110と第2入力および出力シングルエンド端子108、112間の伝送パラメータのインパルス応答時間ドメイン変換を取得する段階と、前記第1入力および出力シングルエンド端子ならびに前記第2入力および出力シングルエンド端子間における、前記遅延値400を表す電気的な長さの差を判定する段階と、を更に有することを特徴とする実施態様1記載の製造方法。
(実施態様3)
前記平衡回路100に前記遅延値400を数学的に組み込むことにより1502、最適遅延値を判定する段階と、前記遅延値400と組み合わせられた前記平衡回路100の前記混合モードSパラメータを判定する段階1506と、前記遅延値400を調節して、前記遅延値400と組み合わせられた前記平衡回路100の前記差動/コモンモード変換混合モード伝送パラメータ502を極小化する段階と、を更に有する実施態様2記載の製造方法。
前記平衡回路100に前記遅延値400を数学的に組み込むことにより1502、最適遅延値を判定する段階と、前記遅延値400と組み合わせられた前記平衡回路100の前記混合モードSパラメータを判定する段階1506と、前記遅延値400を調節して、前記遅延値400と組み合わせられた前記平衡回路100の前記差動/コモンモード変換混合モード伝送パラメータ502を極小化する段階と、を更に有する実施態様2記載の製造方法。
(実施態様4)
最適遅延値を判定する前記段階は、前記差動/コモンモード変換混合モード伝送パラメータをインパルス関数時間ドメイン等価物に変換する段階と、前記変換された差動/コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込むことによってシミュレートされた差動/コモンモード出力応答エラー802を生成する段階と、前記遅延値を調節して、前記シミュレートされた差動/コモンモード出力応答エラーの振幅を極小化する段階と、を更に有することを特徴とする実施態様3記載の製造方法。
最適遅延値を判定する前記段階は、前記差動/コモンモード変換混合モード伝送パラメータをインパルス関数時間ドメイン等価物に変換する段階と、前記変換された差動/コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込むことによってシミュレートされた差動/コモンモード出力応答エラー802を生成する段階と、前記遅延値を調節して、前記シミュレートされた差動/コモンモード出力応答エラーの振幅を極小化する段階と、を更に有することを特徴とする実施態様3記載の製造方法。
(実施態様5)
前記混合モードSパラメータの純粋な差動伝送応答をインパルス応答時間ドメイン表現に変換する段階と、前記時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の出力応答900をシミュレートする段階と、を更に有する実施態様1記載の製造方法。
前記混合モードSパラメータの純粋な差動伝送応答をインパルス応答時間ドメイン表現に変換する段階と、前記時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の出力応答900をシミュレートする段階と、を更に有する実施態様1記載の製造方法。
(実施態様6)
差動/コモンモード伝送混合モードSパラメータをインパルス応答時間ドメイン表現に変換する段階と、前記インパルス応答時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換出力応答エラー802を生成する段階と、を更に有する実施態様1記載の製造方法。
差動/コモンモード伝送混合モードSパラメータをインパルス応答時間ドメイン表現に変換する段階と、前記インパルス応答時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換出力応答エラー802を生成する段階と、を更に有する実施態様1記載の製造方法。
(実施態様7)
前記遅延値を判定する段階は、前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の前記差動/コモンモード変換出力応答エラー802の振幅を極小化するべく前記遅延値400を選択する段階を更に有することを特徴とする実施態様6記載の製造方法。
前記遅延値を判定する段階は、前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の前記差動/コモンモード変換出力応答エラー802の振幅を極小化するべく前記遅延値400を選択する段階を更に有することを特徴とする実施態様6記載の製造方法。
100 平衡回路
106、108、110、112 シングルエンド端子
400 遅延値
502 差動/コモンモード変換混合モード伝送Sパラメータ
802 差動/コモンモード変換出力応答エラー
900 遅延ラインと組み合わせられた平衡回路の出力応答
106、108、110、112 シングルエンド端子
400 遅延値
502 差動/コモンモード変換混合モード伝送Sパラメータ
802 差動/コモンモード変換出力応答エラー
900 遅延ラインと組み合わせられた平衡回路の出力応答
Claims (7)
- 平衡回路を製造する方法であって、
前記平衡回路のSパラメータを取得する段階であって、前記平衡回路は、少なくとも4つのシングルエンド端子を有している段階と、
遅延値を有する遅延ラインと組み合わせられた前記平衡回路の差動/コモンモード変換混合モード伝送Sパラメータの大きさを削減する、前記平衡回路の前記シングルエンド端子の中の1つに組み込む前記遅延値を判定する段階と、
前記遅延値を実質的に有する遅延ラインと組み合わせられた前記平衡回路を製造する段階と、
を有することを特徴とする製造方法。 - 遅延値を判定する前記段階は、
前記シングルエンド端子のSパラメータを取得する段階と、第1入力および出力シングルエンド端子と第2入力および出力シングルエンド端子間の伝送パラメータのインパルス応答時間ドメイン変換を取得する段階と、
前記第1入力および出力シングルエンド端子、ならびに、前記第2入力および出力シングルエンド端子間における、前記遅延値を表す電気的な長さの差を判定する段階と、
を更に有することを特徴とする請求項1記載の製造方法。 - 前記平衡回路に前記遅延値を数学的に組み込むことにより、最適遅延値を判定する段階と、
前記遅延値と組み合わせられた前記平衡回路の前記混合モードSパラメータを判定する段階と、
前記遅延値を調節して、前記遅延値と組み合わせられた前記平衡回路の前記差動/コモンモード変換混合モード伝送パラメータを極小化する段階と、
を更に有する請求項2記載の製造方法。 - 最適遅延値を判定する前記段階は、
前記差動/コモンモード変換混合モード伝送パラメータをインパルス関数時間ドメイン等価物に変換する段階と、
前記変換された差動/コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込むことによってシミュレートされた差動/コモンモード出力応答エラーを生成する段階と、
前記遅延値を調節して、前記シミュレートされた差動/コモンモード出力応答エラーの振幅を極小化する段階と、
を更に有することを特徴とする請求項3記載の製造方法。 - 前記混合モードSパラメータの純粋な差動伝送応答をインパルス応答時間ドメイン表現に変換する段階と、
前記時間ドメイン表現をデジタルビットパターンと畳み込むことによって、前記遅延ラインと組み合わせられた前記平衡回路の前記デジタルビットパターンに対する出力応答をシミュレートする段階と、
を更に有する請求項1記載の製造方法。 - 差動/コモンモード伝送混合モードSパラメータをインパルス応答時間ドメイン表現に変換する段階と、
前記インパルス応答時間ドメイン表現をデジタルビットパターンと畳み込むことによって、前記遅延ラインと組み合わせられた前記平衡回路の前記デジタルビットパターンに対する差動/コモンモード変換出力応答エラーを生成する段階と、
を更に有する請求項1記載の製造方法。 - 前記遅延値を判定する段階は、前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の前記差動/コモンモード変換出力応答エラーの振幅を極小化するべく前記遅延値を選択する段階を更に有することを特徴とする請求項6記載の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/739,588 US7126346B2 (en) | 2003-12-18 | 2003-12-18 | Method, apparatus, and article of manufacture for manufacturing high frequency balanced circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005181306A true JP2005181306A (ja) | 2005-07-07 |
JP2005181306A5 JP2005181306A5 (ja) | 2008-01-24 |
Family
ID=34677646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004348508A Pending JP2005181306A (ja) | 2003-12-18 | 2004-12-01 | 高周波平衡回路を製造するための方法、装置、および製造物 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7126346B2 (ja) |
JP (1) | JP2005181306A (ja) |
DE (1) | DE102004051384A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235363A (ja) * | 2006-02-28 | 2007-09-13 | Denso Corp | 特性決定方法,コモンモードフィルタおよび通信システム |
JP2019074520A (ja) * | 2017-10-12 | 2019-05-16 | キーサイト テクノロジーズ, インク. | 信号線上に同時に存在する2つの信号を分離して測定するシステム及び方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101087148B (zh) * | 2006-06-07 | 2011-01-05 | 鸿富锦精密工业(深圳)有限公司 | 高速差分信号模拟分析系统及方法 |
US9684742B1 (en) * | 2009-08-26 | 2017-06-20 | Altera Corporation | Method and apparatus for performing timing analysis on calibrated paths |
EP2363719A1 (en) * | 2010-02-12 | 2011-09-07 | ATE Systems, Inc | Method and apparatus for calibrating a test system for measuring a device under test |
DE102010011854B4 (de) * | 2010-03-18 | 2018-11-15 | Epcos Ag | Messkopf für eine verbesserte Kontaktierung |
US10473704B2 (en) | 2017-02-28 | 2019-11-12 | Inspirain Technologies Pte Ltd | Mixed mode vector network analyser |
WO2019003309A1 (ja) | 2017-06-27 | 2019-01-03 | キヤノンアネルバ株式会社 | プラズマ処理装置 |
KR102421625B1 (ko) | 2017-06-27 | 2022-07-19 | 캐논 아네르바 가부시키가이샤 | 플라스마 처리 장치 |
KR102257134B1 (ko) | 2017-06-27 | 2021-05-26 | 캐논 아네르바 가부시키가이샤 | 플라스마 처리 장치 |
KR20220031132A (ko) | 2017-06-27 | 2022-03-11 | 캐논 아네르바 가부시키가이샤 | 플라스마 처리 장치 |
FI3817517T3 (fi) | 2018-06-26 | 2024-09-03 | Canon Anelva Corp | Plasmakäsittelylaite, plasmakäsittelymenetelmä, ohjelma ja muistiväline |
US10938490B1 (en) * | 2018-10-31 | 2021-03-02 | Christos Tsironis | Calibration method for coupler-tuner assembly |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020053899A1 (en) * | 2000-09-18 | 2002-05-09 | Vahe Adamian | Method and apparatus for linear characterization of multi-terminal single-ended or balanced devices |
JP2002289992A (ja) * | 2001-03-23 | 2002-10-04 | Toshiba Corp | 配線基板 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4812599A (en) * | 1988-01-27 | 1989-03-14 | Pioneer Hi-Bred International, Inc. | Inbred corn line PHV78 |
US5082992A (en) * | 1988-11-01 | 1992-01-21 | Pioneer Hi-Bred International, Inc. | Inbred corn line PHP02 |
US5544203A (en) * | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
US5467021A (en) | 1993-05-24 | 1995-11-14 | Atn Microwave, Inc. | Calibration method and apparatus |
US5434511A (en) | 1993-05-24 | 1995-07-18 | Atn Microwave, Inc. | Electronic microwave calibration device |
US5618987A (en) * | 1995-09-01 | 1997-04-08 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH42B |
US5689034A (en) * | 1995-09-05 | 1997-11-18 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH24E |
US5763757A (en) * | 1995-09-05 | 1998-06-09 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH07D |
US5763744A (en) * | 1996-02-29 | 1998-06-09 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH67A |
US5723723A (en) * | 1996-03-05 | 1998-03-03 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH44A |
US5844116A (en) * | 1997-01-29 | 1998-12-01 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH1W2 |
US5859318A (en) * | 1997-01-31 | 1999-01-12 | Pioneer Hi-Bred International, Inc. | Hybrid maize plant and seed (34G81) |
US6124531A (en) * | 1999-02-26 | 2000-09-26 | Pioneer Hi-Bred International, Inc. | Inbred maize line PH3KP |
JP3729081B2 (ja) * | 2000-06-27 | 2005-12-21 | 株式会社村田製作所 | 弾性表面波装置 |
US6665628B2 (en) * | 2002-01-15 | 2003-12-16 | Anritsu Company | Methods for embedding and de-embedding balanced networks |
US6744262B2 (en) | 2002-03-14 | 2004-06-01 | Agilent Technologies, Inc. | Method, apparatus, and article of manufacture for characterizing a device and predicting electrical behavior of the device in a circuit |
US6757625B2 (en) | 2002-04-22 | 2004-06-29 | Agilent Technologies, Inc. | Method, apparatus, and article of manufacture for predicting electrical behavior of a multiport device having balanced device ports |
US6822618B2 (en) * | 2003-03-17 | 2004-11-23 | Andrew Corporation | Folded dipole antenna, coaxial to microstrip transition, and retaining element |
US6838885B2 (en) * | 2003-03-05 | 2005-01-04 | Murata Manufacturing Co., Ltd. | Method of correcting measurement error and electronic component characteristic measurement apparatus |
US7088109B2 (en) * | 2004-09-30 | 2006-08-08 | Agilent Technologies, Inc. | Method and apparatus for measuring a digital device |
-
2003
- 2003-12-18 US US10/739,588 patent/US7126346B2/en active Active
-
2004
- 2004-10-21 DE DE102004051384A patent/DE102004051384A1/de not_active Withdrawn
- 2004-12-01 JP JP2004348508A patent/JP2005181306A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020053899A1 (en) * | 2000-09-18 | 2002-05-09 | Vahe Adamian | Method and apparatus for linear characterization of multi-terminal single-ended or balanced devices |
JP2002289992A (ja) * | 2001-03-23 | 2002-10-04 | Toshiba Corp | 配線基板 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235363A (ja) * | 2006-02-28 | 2007-09-13 | Denso Corp | 特性決定方法,コモンモードフィルタおよび通信システム |
JP4703435B2 (ja) * | 2006-02-28 | 2011-06-15 | 株式会社デンソー | 特性決定方法,コモンモードフィルタおよび通信システム |
JP2019074520A (ja) * | 2017-10-12 | 2019-05-16 | キーサイト テクノロジーズ, インク. | 信号線上に同時に存在する2つの信号を分離して測定するシステム及び方法 |
JP7360789B2 (ja) | 2017-10-12 | 2023-10-13 | キーサイト テクノロジーズ, インク. | 信号線上に同時に存在する2つの信号を分離して測定するシステム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
DE102004051384A1 (de) | 2005-07-21 |
US7126346B2 (en) | 2006-10-24 |
US20050138577A1 (en) | 2005-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6614237B2 (en) | Multiport automatic calibration device for a multiport test system | |
US7107170B2 (en) | Multiport network analyzer calibration employing reciprocity of a device | |
JP6818004B2 (ja) | 自動試験機の複数のテスターチャンネルを較正する方法とリレーマトリクスアセンブリ | |
US6417674B1 (en) | Two port self-calibration for an N-port network analyzer | |
US6147501A (en) | Automatic calibration of a network analyzer | |
JP2005181306A (ja) | 高周波平衡回路を製造するための方法、装置、および製造物 | |
JP2007519892A (ja) | 複数のテストフィクスチャを使用するときのテストシステム校正の補正および装置測定値の変換 | |
JPH11326413A (ja) | ネットワ―ク・アナライザにおける測定誤差補正方法 | |
JP2004317506A (ja) | テスト・システム校正を含む平衡デバイスの特性解明 | |
US7660685B2 (en) | Virtual probing | |
JPH11352163A (ja) | ネットワ―ク・アナライザの校正方法 | |
US20040160228A1 (en) | Network analyzer calibration employing reciprocity of a device | |
JP2006201172A (ja) | 最少接続のマルチポートスルー−リフレクト−ライン(Through−Reflect−Line)較正および測定を行うための方法および装置 | |
US5734268A (en) | Calibration and measurment technique and apparatus for same | |
Martens | Multiport SOLR calibrations: performance and an analysis of some standards dependencies | |
US20080122451A1 (en) | Method for calibration of a vectorial network analyzer having more than two ports | |
Martens et al. | Multiport vector network analyzer measurements | |
EP1455197A2 (en) | Calibration method and apparatus | |
US7769555B2 (en) | Method for calibration of a vectorial network analyzer | |
Ballo | Applying error correction to network analyzer measurements | |
JP6910791B2 (ja) | 信号測定方法 | |
JP6389354B2 (ja) | トータル・ネットワークの特性測定方法及び装置 | |
Chen | 2X-Thru, 1X-Reflection, and Thru-Line de-embedding: Theory, sensitivity analysis, and error corrections | |
Wagner et al. | Differential-Mode Inline TLR Self-Calibration for the Characterization of Automotive Twisted-Pair Cables up to GHz Frequencies | |
Rytting | Effects of uncorrected RF performance in a vector network analyzer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071129 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100630 |