JP2005173434A - 電圧電流変換回路、該回路を用いた表示装置 - Google Patents

Abstract

【課題】 電圧電流変換動作時の駆動トランジスタの駆動係数のバラツキによる、画素間のＥＬ素子の発光輝度のバラツキを低減して、高画質の画像表示が可能な表示装置を提供する。
【解決手段】 電圧設定方式の表示装置の画素回路、或いは、電流設定方式の表示装置の列制御回路において、駆動トランジスタのゲートとドレインとを電気的に接続及び遮断するスイッチを設け、該駆動トランジスタのゲート電圧を設定した後の所定の期間に、該スイッチを制御して駆動トランジスタのゲートとドレインを接続し、自己放電させることにより、該駆動トランジスタの駆動係数のバラツキの影響を低減する。
【選択図】 なし

Description

本発明は、電圧信号を電流信号に変換する回路に関し、さらには、該回路を用いて画像を表示する表示装置、特に、エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置に関する。

ＥＬ素子や液晶素子などを用いて構成されたフラットな表示装置においては、複数行、複数列に配置した画素を、行毎に走査線に、列毎にデータ線に共通に接続し、行走査回路より各走査線を選択すると同時に、列走査回路より各データ線に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせるマトリクス駆動が一般的である。

例えば、特許文献１には、アクティブマトリクス駆動によるＥＬ表示装置が開示されている。

ＥＬ表示装置においては、ＥＬ素子とトランジスタ、容量などによって構成された画素回路をＲ（赤）、Ｇ（緑）、Ｂ（青）の３色で一組として最小表示単位とし、該表示単位を２次元的に配置してなる。ＥＬ素子の発光制御方法には、電圧設定方式と電流設定方式がある。

電圧設定方式によるＥＬ表示装置の表示パネルの構成例を図１６に示す。図中、２は画素回路、３は列シフトレジスタ、５は行シフトレジスタ、６，７は入力回路、９は画像表示部、１０は列制御回路、１１はデータ線、１２は走査線、１５は駆動回路である。

図１６のパネル構成において、ＲＧＢ入力映像信号Ｖｉｄｅｏが、画素列に対応して設けられた列制御回路１０に入力される。その後、水平制御信号ＨＳが入力回路６を経て列シフトレジスタ３に入力され、該列シフトレジスタ３の出力が各列制御回路１０に入力される。図１６の表示パネルに用いられる列制御回路１０の構成例を図２１に示す。図中のＭ０はトランジスタであり、以下、トランジスタのゲート、ソース、ドレインを／Ｇ、／Ｓ、／Ｄと記す。

図２１の列制御回路１０はｑ列目に位置する回路であり、該列制御回路１０に列シフトレジスタ３より出力されるサンプリング信号ＳＰ（ｑ）は、トランジスタＭ０／Ｇに入力され、映像信号ＶｉｄｅｏがＭ０／Ｓに入力され、Ｍ０／Ｄよりデータ線１１に電圧信号ｖ（ｄａｔａ）が出力される。

図１６のパネル構成においては、画素回路２は電圧設定方式である。その構成例を図２２に示す。図中、１はＥＬ素子、Ｍ１〜Ｍ３はトランジスタ、Ｃ１は容量、ＶＣＣは電源、Ｐ１（ｒ）、Ｐ２（ｒ）は走査信号であり、本画素回路はｒ行目に位置する回路である。

図２２の画素回路においては、行シフトレジスタ５から出力された走査信号Ｐ１（ｒ），Ｐ２（ｒ）がそれぞれＭ１／Ｇ，Ｍ３／Ｇに入力され、容量Ｃ１は一端が電源ＶＣＣに、他端がＭ２／ＧとＭ１／Ｓに接続され、Ｍ２／Ｓ，Ｍ２／Ｄはそれぞれ電源ＶＣＣとＭ３／Ｓに接続されている。電圧信号ｖ（ｄａｔａ）はＭ１／Ｄに入力される。

図２２の画素回路の動作を図２３のタイムチャートにより説明する。図中のＩｄはＭ２のドレイン電流を、Ｍ２／ＧはＭ２のゲート電圧を示す。

時刻ｔ４以前
該当ｒ行の走査信号Ｐ１（ｒ），Ｐ２（ｒ）は各々Ｈ，Ｌであるため、Ｍ１はオフ、Ｍ３はオンであり、Ｍ２／Ｇのゲート容量と容量Ｃ１で保持されている保持電位Ｖ１によってＭ２が駆動され、Ｍ２／Ｄ電流Ｉ１が電源ＶＣＣからＥＬ素子１に向かって流れ、ＥＬ素子１はＩ１に応じた輝度で発光している。時刻ｔ２〜ｔ３において、サンプリング信号ＳＰがＨに変化するが、Ｐ１（ｒ）がＨであり、Ｍ１＝オフであるため、Ｍ２／Ｇには影響を与えない。

時刻ｔ４〜ｔ７
時刻ｔ４において、走査信号Ｐ１（ｒ），Ｐ２（ｒ）は各々Ｌ，Ｈに変化するため、Ｍ１＝オン、Ｍ３＝オフとなり理想的には無負荷状態のデータ線１１に接続されると同時に、ＥＬ素子１への電流供給が遮断され、ＥＬ素子１は消灯する。時刻ｔ５〜ｔ６において、該当列のサンプリング信号ＳＰがＨに変化すると、この時の映像信号Ｖｉｄｅｏのｄ２が列制御回路１０を通して電圧信号ｖ（ｄａｔａ）としてＭ１／Ｄに入力され、Ｍ２／Ｇのゲート容量と容量Ｃ１に充電され、保持される。時刻ｔ６直前において、サンプリング信号ＳＰがＬに変化することから、列制御回路１０のトランジスタＭ０のゲート・ドレイン容量を通じて多少電位降下し、Ｍ２／Ｇ電圧がＶ２となり、保持される。

時刻ｔ７以降
時刻ｔ７において、走査信号Ｐ１（ｒ），Ｐ２（ｒ）は各々Ｈ，Ｌに変化するため、Ｍ１＝オフ、Ｍ３＝オンとなるため、Ｍ２／Ｇのゲート容量と容量Ｃ１も保持されている保持電位Ｖ２によって、Ｍ２／Ｄ電流Ｉ２が電源ＣＣからＥＬ素子１に向かって流れ、ＥＬ素子１はＩ２に応じた輝度で発光する。時刻ｔ８〜ｔ９において、サンプリング信号ＳＰがＨに変化するが、走査信号Ｐ１（ｒ）がＨであり、Ｍ１＝オフであるため、Ｍ２／Ｇ電圧には影響を与えない。

以上の動作を繰り返しながら、各行の画素回路２が電圧信号ｖ（ｄａｔａ）の書き込み、該電圧信号ｖ（ｄａｔａ）で設定されたＭ２／ＧによりＥＬ素子１の発光を行う。

また、電圧設定方式の画素回路２の他の構成例を図３に示す。図中、Ｍ１〜Ｍ４はトランジスタ、Ｃ１，Ｃ２は容量、Ｐ０（ｒ）〜Ｐ２（ｒ）は走査信号である。

図３の画素回路においては、電圧信号ｖ（ｄａｔａ）はＭ１／Ｄに入力され、Ｍ４／ＤがＥＬ素子１の電流注入端子に接続されている。また、該当ｒ行の走査信号Ｐ０（ｒ）〜Ｐ２（ｒ）がそれぞれＭ１／Ｇ，Ｍ３／Ｇ，Ｍ４／Ｇに入力される。容量Ｃ１は一端が電源ＶＣＣに接続され、他端がＭ２／Ｇ、Ｍ３／Ｄ、容量Ｃ２の一端に接続されている。さらに、容量Ｃ２の他端はＭ１／Ｓに接続され、Ｍ２／Ｓは電源ＶＣＣに、Ｍ２／ＤはＭ３／ＳとＭ４／Ｓに接続されている。

図３の回路の動作を図２４のタイムチャートにより説明する。

時刻ｔ５以前
該当ｒ行の走査信号Ｐ０（ｒ），Ｐ１（ｒ），Ｐ２（ｒ）が各々Ｈ，Ｈ，Ｌであり、Ｍ１＝オフ、Ｍ３＝オフ、Ｍ４＝オンであるので、Ｍ２／Ｇのゲート容量と容量Ｃ１，Ｃ２に保持されている保持電圧Ｖ１によってＭ２が駆動しており、Ｍ２／Ｄ電流Ｉ１が電源ＶＣＣからＥＬ素子１に向かって流れ、ＥＬ素子１はＩ１に応じた輝度で発光している。時刻ｔ１〜ｔ２、及び、ｔ３〜ｔ４においてサンプリング信号ＳＰがＨになるが、Ｐ０（ｒ）がＨでＭ１＝オフであるため、Ｍ２／Ｇ電圧への影響はない。

時刻ｔ５〜ｔ９
時刻ｔ５において、該当ｒ行の走査信号Ｐ０（ｒ），Ｐ１（ｒ），Ｐ２（ｒ）が各々Ｌ，Ｌ，Ｈに変化し、Ｍ１＝オンになるとともにＭ４＝オフとなるため、ＥＬ素子１への電流供給が遮断され、ＥＬ素子１は消灯する。また、サンプリング信号ＳＰがＨに変化し、同時にＭ１＝オン、Ｍ３＝オンであるため、Ｍ２のゲート・ソース電圧Ｖｇｓ（＝Ｍ２／Ｇ電圧−ＶＣＣ）がＭ２の閾値電圧Ｖｔｈ近傍に漸近するように、容量Ｃ１，Ｃ２及びＭ２のゲート容量が放電動作をするので、Ｍ２／Ｄ電流Ｉｄは非常に小さい値にリセットされる。この放電動作によって、Ｍ２のように電圧電流変換するトランジスタのＶｔｈのバラツキによる画素間の影響を低減する。この時の映像信号ＶｉｄｅｏはＶｂｌであり、Ｍ２／Ｇ電圧はＶｒｓである。時刻ｔ６において、走査信号Ｐ１（ｒ）及びサンプリング信号ＳＰはＨ，Ｌに変化する。この時、該当ｒ行の画素回路２のＭ２のＶｇｓは引き続きＭ２の閾値Ｖｔｈ近傍に漸近した値であり、Ｍ２／Ｇ電圧はＶｒｓである。時刻ｔ７〜ｔ８において、該当列のサンプリング信号がＨになり、この時の映像信号Ｖｉｄｅｏのｄ２が図２１の列制御回路１０を介してｖ（ｄａｔａ）としてＭ１／Ｄに入力される。時刻ｔ８直前において、サンプリング信号ＳＰがＬに変化することから、図２１の列制御回路１０のＭ０のゲート・ドレイン容量を通じて多少電位降下し、Ｍ２／Ｇ電圧がＶ２となり保持される。

時刻ｔ９以降
時刻ｔ９以降は、走査信号Ｐ０（ｒ），Ｐ１（ｒ），Ｐ２（ｒ）が各々Ｈ，Ｈ，Ｌになり、Ｍ１＝オフ、Ｍ３＝オフ、Ｍ４＝オンとなるため、Ｍ２／Ｇのゲート容量と容量Ｃ１，Ｃ２で保持されている保持電圧Ｖ２によってＭ２が駆動しており、Ｍ２／Ｄ電流Ｉ２が電源ＶＣＣからＥＬ素子１に向かって流れ、ＥＬ素子１はＩ２に応じた輝度で発光を継続する。時刻ｔ９〜ｔ１０、及び、時刻ｔ１１〜ｔ１２にいて、サンプリング信号ＳＰがＨになるが、Ｐ０（ｒ）がＨでＭ１＝オフであるため、Ｍ２／Ｇ電圧への影響はない。

以上の動作を繰り返しながら、各行の画素回路２が電圧信号ｖ（ｄａｔａ）の書き込み、該電圧信号ｖ（ｄａｔａ）で設定されたＭ２／ＧによりＥＬ素子１の発光を行う。

次に、電流設定方式によるＥＬ表示装置の表示パネルの構成例を図１７に示す。図中、８は入力回路、４，１３，１４はゲート回路であり、図１６と同じ部材には同じ符号を付した。

図１７の表示パネルが、図１６の表示パネルと異なるところは、補助列制御信号ＨＤが入力回路８を介して、ゲート回路４，１３に入力され、さらに、ゲート回路４，１３からそれぞれ列制御回路１０，ゲート回路１４に制御信号が入力される点にある。列シフトレジスタ３から出力された信号は対応するゲート回路１４に入力され、そこで変換されたサンプリング信号ＳＰが列制御回路１０に入力される。列制御回路１０には、ゲート回路４より制御信号が入力されている。

図１７の表示パネルの構成に用いられる列制御回路１０の構成例を図２５に示す。図中、Ｍ１〜Ｍ５はトランジスタ、Ｃ１，Ｃ２は容量、ＳＰａ（ｑ），ＳＰｂ（ｑ）はサンプリング信号、Ｐ３，Ｐ４は制御信号である。

図２５の回路において、映像信号ＶｉｄｅｏはＭ１／Ｓ，Ｍ２／Ｓに入力され、Ｍ１／Ｇ，Ｍ２／Ｇにはそれぞれゲート回路１４から出力されたサンプリング信号ＳＰａ（ｑ），ＳＰｂ（ｑ）が入力される。Ｍ１／Ｄは、Ｐ３によってゲートが制御されるＭ３／Ｓと、一端がＧＮＤに接地されたＣ１の他端に接続され、Ｍ２／ＤはＰ４によってゲートが制御されるＭ４／Ｓと、一端がＧＮＤに接地されたＣ２の他端に接続されている。Ｍ３／ＤとＭ４／Ｄは、ソースがＧＮＤに接地されたＭ５／Ｇに接続され、Ｍ５／Ｄがデータ線１１に電流信号ｉ（ｄａｔａ）を出力する。

図２５の列制御回路の動作を、図２６のタイムチャートにより説明する。尚、図２６中、Ｍ５／ＧはＭ５のゲート電圧を示す。

時刻ｔ１以前
該当列のサンプリング信号ＳＰａ，ＳＰｂは各々Ｌ，Ｌであり、制御信号Ｐ３，Ｐ４は各々Ｈ，Ｌである。Ｍ５／Ｇには容量Ｃ１に保持されている保持電圧Ｖａ１によって駆動されたＭ５／Ｄ電流のＩａ１が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力されている。

時刻ｔ１〜ｔ４
時刻ｔ１において、制御信号Ｐ３，Ｐ４は各々Ｌ，Ｈに変化するため、Ｍ３＝オフ、Ｍ４＝オンとなる。容量Ｃ２に充電／保持された保持電位Ｖｂ１によってＭ５／Ｇ電圧が決定し、これによって駆動されたＭ５／Ｄ電流Ｉｂ１が時刻ｔ１〜ｔ４の期間、電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２〜ｔ３で該当列のサンプリング信号ＳＰａがＨに変化し、この時点の映像信号Ｖｉｄｅｏのｄ１を容量Ｃ１に充電して電圧Ｖａ２を保持する。

時刻ｔ４〜ｔ７
時刻ｔ４において、制御信号Ｐ３，Ｐ４は各々Ｈ，Ｌに変化するため、Ｍ３＝オン、Ｍ４＝オフとなり、容量Ｃ１に充電／保持された保持電圧Ｖａ２によってＭ５／Ｇ電圧が決定し、これによりＭ５／Ｄ電流Ｉａ２が時刻ｔ４〜ｔ７の期間、電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ５〜ｔ６で該当列のサンプリング信号ＳＰｂがＨに変化し、この時点の映像信号Ｖｉｄｅｏのｄ２を容量Ｃ２に充電して電圧Ｖｂ２を保持する。

上記時刻ｔ１〜ｔ７の動作をｔ７以降も繰り返し、映像信号Ｖｉｄｅｏは、水平走査周期毎に更新される線順次信号ｉ（ｄａｔａ）に変換される。

図１７のパネル構成の画素回路２の構成例を図１８に示す。図中、Ｍ１〜Ｍ４はトランジスタ、Ｃ１は容量、ＶＣＣは電源、Ｐ１（ｒ），Ｐ２（ｒ）は走査信号である。

図１８の画素回路においては、例えば図２５の列制御回路１０から出力された電流信号ｉ（ｄａｔａ）がＭ３／Ｓに入力され、Ｍ４／ＤがＥＬ素子１の電流注入端子と接続されている。

図１８の画素回路の動作を図１９のタイムチャートにより説明する。

時刻ｔ０以前は、該当ｒ行の走査信号Ｐ１（ｒ）がＬ、Ｐ２（ｒ）がＨで、Ｍ２＝オフ、Ｍ３＝オフ、Ｍ４＝オンであり、容量Ｃ１に設定されているＭ１／Ｇ電圧によってＭ１が駆動され、ＥＬ素子１に電流を注入している。時刻ｔ０において、該当ｒ行のＰ１（ｒ）がＨ，Ｐ２（ｒ）がＬに変化し、電流信号ｉ（ｒ）により、Ｍ１のトランジスタ特性に応じて容量Ｃ１に電位が設定される。その後、時刻ｔ１でＰ２（ｒ）がＨに変化するため、Ｍ２＝オフとなり、容量Ｃ１に設定された電位が保持され、時刻ｔ２でＰ１（ｒ）がＬに変化し、Ｍ３はオフ、Ｍ４はオンとなり、容量Ｃ１に保持された電位によってＭ１が駆動され、ＥＬ素子１に電流が注入される。この回路は、時刻ｔ０〜ｔ１において容量Ｃ１に保持される電位を、Ｍ１に供給される電流値により設定し、時刻ｔ２以降でＭ１自身によって駆動するため、Ｍ１のトランジスタ特性のバラツキの影響を受けにくい回路構成、回路動作となっていることに特徴を有する。

米国特許第６３７３４５４号明細書

前記した回路構成において、電圧設定方式の画素回路２を有する図１６の表示パネルの場合、画素回路２において、電圧信号ｖ（ｄａｔａ）を電圧電流変換動作させるトランジスタの閾値電圧や駆動係数のトランジスタ特性が、トランジスタ毎にバラツキを持つため、ＥＬ素子１の輝度バラツキの原因となり、画像表示部９において列方向・行方向の２次元的な輝度バラツキを発生する問題となっていた。

さらに、電流設定方式の画素回路２を有する図１７の表示パネルの場合、電圧電流変換動作を行う列制御回路１０において、映像信号Ｖｉｄｅｏを電圧電流変換するトランジスタの閾値電圧や駆動係数の特性がトランジスタ毎にバラツキを持つため、ＥＬ素子１の輝度バラツキの原因となり、画像表示部９において行方向の１次元的な輝度バラツキを発生する問題となっていた。

本発明の課題は、上記問題を解決し、表示装置において、電圧電流変換動作時の駆動トランジスタのトランジスタ特性（主に駆動係数）のバラツキによる、画素間の表示のバラツキを低減し、高画質な画像表示を可能にすることにある。特に、ＥＬ素子を用いたＥＬ表示装置において、画素毎のＥＬ素子の輝度バラツキを低減することにある。

本発明の第１は、駆動トランジスタのゲート電圧を設定し、該トランジスタのゲート容量を含む保持容量に該設定電圧を保持することによって、上記駆動トランジスタのドレイン電流を発生する電圧電流変換回路であって、
上記駆動トランジスタのドレインとゲートとを電気的に接続及び切断する導通制御素子、または駆動トランジスタのゲートに接続された放電トランジスタのゲートとドレインとを電気的に接続及び切断する導通制御素子、のいずれかを備え、
上記駆動トランジスタのゲート電圧が設定された後の所定期間において、上記導通制御素子により上記駆動トランジスタまたは放電トランジスタのゲートとドレインとを電気的に接続状態とすることを特徴とする電圧電流変換回路である。

上記本発明第１の電圧電流変換回路においては、下記の構成を好ましい態様として含む。

駆動トランジスタのドレインとゲートが電気的に接続状態となる所定期間を含む期間において、駆動トランジスタの電流駆動量が減ずる方向にソース電圧を変化させる。

駆動トランジスタのドレインとゲートが電気的に接続状態となる所定期間を含む期間において、駆動トランジスタの電流駆動量が減ずる方向に上記保持容量の基準端子電圧を変化させる。

本発明の第２は、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電圧信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
各画素回路が、上記本発明の電圧電流変換回路を備え、データ線より入力された電圧信号を該電圧電流変換回路によって電流信号に変換し、該電流信号のレベルに応じた表示を行うことを特徴とする。

本発明の第３は、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
データ線毎に、映像信号をサンプリングして各画素回路に入力する電流信号をデータ線に出力する列制御回路を備え、
上記列制御回路が、上記本発明の電圧電流変換回路を備え、サンプリングした映像信号を該電圧電流変換回路によって電流信号に変換し、データ線に出力することを特徴とする。

本発明の第２及び第３の表示装置においては、画素回路がＥＬ素子を備えたＥＬ表示装置であることを好ましい態様として含む。

本発明によれば、駆動トランジスタのゲート電圧設定後の所定期間において、導通制御素子を制御して該駆動トランジスタまたは放電トランジスタのゲートとドレインとを電気的に接続することによって、該駆動トランジスタのドレイン電流のバラツキを低減することが可能となり、トランジスタの駆動係数等のバラツキによる影響を、大幅に低減し、画素間での表示バラツキが低減された高画質な画像表示が実現する。

本発明の駆動回路の特徴は、電圧電流変換動作を行う駆動トランジスタの駆動能力に応じた放電能力（以下、駆動能力または放電能力とは、トランジスタの駆動係数やゲート・ソース間の電圧値によって決定される電流駆動能力または電流放電能力をいう）で、入力された電圧信号を、駆動トランジスタのゲート電位として設定した後、該駆動トランジスタ自身または放電トランジスタにより、ある最適な期間にゲートとドレインを電気的に接続させ、自己放電動作を行う回路構成とすることにより、駆動トランジスタ間での駆動係数バラツキが主因となる電流信号のバラツキを低減し、画素毎の表示のバラツキを改善する。即ち、ＥＬ表示装置においては、画素毎のＥＬ素子の輝度バラツキを低減する。

先ず、本発明の基本概念を図１３を用いて説明する。図１３中、Ｍ１は駆動トランジスタであるＴＦＴ、ＳＷ１は導通制御素子、Ｃ１は保持容量、Ｖｇ，Ｖｓは基準信号である。

当該回路は、電圧信号ｖ（ｄａｔａ）を電流信号ｉ（ｄａｔａ）に変換する、本発明の電圧電流変換回路であり、電圧電流変換機能を有するトランジスタＭ１とスイッチＳＷ１と保持容量Ｃ１によって構成される。尚、保持容量Ｃ１は設けず、Ｍ１のゲート容量のみでも本発明の基本概念を崩すものではない。Ｍ１のソース側には基準信号Ｖｓが、容量Ｃ１の一端には基準信号Ｖｇが入力される。回路動作は、入力された電圧信号ｖ（ｄａｔａ）をＭ１のゲート容量と容量Ｃ１による保持容量によってゲート電圧として保持させた後、所定の期間にスイッチＳＷ１をオンしてＭ１のゲートとドレインとを電気的に接続することで、Ｍ１自身の駆動能力に応じた放電能力による放電動作（以下、自己放電動作と記す）をさせる。この動作により、駆動トランジスタ毎の駆動係数バラツキが主因となる電圧信号ｖ（ｄａｔａ）に対する電流信号ｉ（ｄａｔａ）のバラツキが低減する。

自己放電動作を制御するスイッチＳＷ１のオン時間を電圧信号ｖ（ｄａｔａ）値に依存しにくくするような自己放電動作の制御性を向上させるためには、自己放電時のＭ１の駆動能力による放電能力を低減させて自己放電動作をさせる必要がある。例えば、自己放電動作時に基準信号Ｖｇ、Ｖｓとして、各々または両方をＧＮＤに対して一定の正電位、負電位を電流駆動量が減する方向に入力し、Ｍ１の駆動能力に応じた放電能力を低減させた後に自己放電動作をさせ、自己放電動作後にＶｇ及びＶｓの電位を元の状態に戻す。またＭ１より駆動係数が小さく駆動能力に応じた放電能力の小さい放電専用トランジスタを別に設けて自己放電動作をさせるなどしてもよい。

その後、自己放電動作後に設定されたＭ１のゲート電位によってＭ１を駆動し、電流信号ｉ（ｄａｔａ）を得る。

本発明はＭ１が電圧信号ｖ（ｄａｔａ）によって設定されたゲート電圧を、Ｍ１による自己放電動作によってＭ１の駆動能力を低減させて駆動することができる特徴を有するため、Ｍ１はＴＦＴのみならず他の例として電圧電流変換機能を有し駆動係数が大きいＣＭＯＳなどを用いて構成することができ、所望の駆動能力に調整して駆動することもできる。

電圧電流変換動作を行う駆動トランジスタが素子毎に駆動係数バラツキを持った場合、以下のような動作が作用する。

トランジスタの駆動能力が大きい場合は自己放電時の放電能力も大きく、駆動能力が小さい場合は自己放電時の放電能力も小さい。図１４、図１５は電圧信号ｖ（ｄａｔａ）に対してｎチャネル型の駆動トランジスタの駆動係数がバラツキを持った時に駆動される電流を電流Ｉ１、Ｉ２、Ｉ３とし、所定の放電時間で自己放電動作後の電流を電流Ｉ１１、Ｉ２１、Ｉ３１（図１４）またはＩ１２、Ｉ２２、Ｉ３２（図１５）とし、Ｉ２を基準としてＩ１＞Ｉ２〔図１４（ａ）、図１５（ａ）〕とＩ２＞Ｉ３〔図１４（ｂ）、図１５（ｂ）〕の２つに分けて図示する。図１４は自己放電能力によって電流バラツキを低減する様子を示した図であり、図１５は自己放電能力と自己放電動作を制御する制御信号が駆動トランジスタのゲート電圧を負方向に微小変化させることによって電流バラツキを低減する様子を示した図である。

電圧信号ｖ（ｄａｔａ）が大きく駆動能力が大きい領域において、駆動能力に応じた放電能力も大きいため所定の放電時間における自己放電動作によってトランジスタの駆動係数バラツキの影響を電流Ｉ１１、Ｉ２１、Ｉ３１（図１４）または電流Ｉ１２、Ｉ２２、Ｉ３２（図１５）のように低減することができる。

一方で、電圧信号ｖ（ｄａｔａ）が小さく駆動能力が小さい領域において、駆動能力に応じた放電能力も小さいため自己放電動作によって電流Ｉ１１、Ｉ２１、Ｉ３１のようにトランジスタ駆動係数バラツキの影響を十分に低減することができない。しかしながら、自己放電動作を制御する制御信号が放電動作終了時にＨからＬに変化する際に駆動トランジスタのドレイン・ゲート容量などを通して自己放電動作後にゲート容量と容量素子に保持されたゲート電位に対して駆動係数バラツキなどに関係なく負方向に微小電位で変化する。これは、複数の駆動トランジスタの駆動係数バラツキを持っている時、駆動能力と放電能力が大きい領域ではゲート電位の微小電位変化による駆動トランジスタによって駆動されるドレイン電流に与える影響が十分に小さいため問題にならないが、駆動能力と放電能力が小さい領域ではゲート電位の微小電位変化による駆動トランジスタによって駆動されるドレイン電流に与える影響が大きく、それが駆動トランジスタの電流特性バラツキを低減させる方向に作用し、電流Ｉ１２、Ｉ２２、Ｉ３２のように駆動トランジスタの駆動係数バラツキの影響を低減させるからである。

以上の動作によって電圧データｖ（ｄａｔａ）の変化に対して駆動トランジスタの駆動係数バラツキによる電流特性バラツキへの影響を低減することができる。

本発明の駆動回路は、先に説明した電圧設定方式のＥＬ表示装置においては、電圧設定方式の画素回路に、電流設定方式のＥＬ表示装置においては、列制御回路に適用される。

具体的には、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電圧信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置において、各画素回路が本発明の電圧電流変換回路を備えた構成とする。

或いは、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
データ線毎に、映像信号をサンプリングして各画素回路に入力する電流信号をデータ線に出力する列制御回路を備え、
上記列制御回路が、本発明の電圧電流変換回路を備えた構成とする。

以下、本発明の電圧電流変換回路を備えた具体的な回路構成とその動作を実施形態を挙げて説明する。尚、以下の実施形態の説明において、Ｍ１〜Ｍ１６はトランジスタ〔表示パネルにおいては通常、薄膜トランジスタ（ＴＦＴ）〕、Ｃ１〜Ｃ４は容量、ＶＣＣは電源、Ｐ０（ｒ）〜Ｐ２（ｒ）は走査信号、Ｐ３〜Ｐ５，Ｐ９〜Ｐ１４，Ｒｅ１，Ｒｅ２は制御信号、Ｖｇａ，Ｖｇｂは基準電位、Ｖｓａ，Ｖｓｂは制御信号である。

〔実施形態１〕
図１に本発明の実施形態１の回路を示す。本形態は、図１６に示したようなＥＬ表示パネルの画素回路構成例であり、データ線１１に入力された電圧信号ｖ（ｄａｔａ）を各画素において、電圧電流変換する電圧設定方式の画素回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
一端が第１の電源に接続され、他端が第１のスイッチの他端と接続された第１の容量素子と、
ソースが第１の電源に接続され、ゲートが第１のスイッチの他端と第１の容量素子の他端に接続された第１のトランジスタと、
一端が第１のトランジスタのドレインと、他端が第１のトランジスタのゲートと第１のスイッチの他端と第１の容量素子の他端と接続され、第２の制御信号で制御される第２のスイッチと、
一端が第１のトランジスタのドレインと第２のスイッチの一端と接続され、他端がＥＬ素子の電流供給端子に接続され、第３の制御信号で制御される第３のスイッチと
を備えた回路構成であり、第１のトランジスタのゲート電圧が設定された後に第２の制御信号による所定期間で第２のスイッチを電気的に接続状態にする。

本実施形態においては、第１のトランジスタが本発明にかかる駆動トランジスタに、第２のスイッチが導通制御素子に相当する。

具体的には、図１に示すように、第１〜第３のスイッチとしてトランジスタＭ１，Ｍ３，Ｍ４を用いる。第１〜第２の制御信号は、走査信号Ｐ０（ｒ）〜Ｐ２（ｒ）である。

図１６の列制御回路１０から出力された電圧信号ｖ（ｄａｔａ）はＭ１／Ｄに入力され、Ｐ０（ｒ）がＭ１／Ｇに入力される。Ｍ１／Ｓは一端が電源ＶＣＣに接続された容量素子Ｃ１の他端と、ソースが電源ＶＣＣに接続されたＭ２／Ｇと、ソースがＭ２／Ｄに接続されゲートが走査信号Ｐ１（ｒ）で制御されるＭ３／Ｄと接続されている。また、Ｍ２／Ｄはゲートが走査信号Ｐ２（ｒ）で制御されるＭ４／Ｓに接続され、Ｍ４／Ｄは一端がＧＮＤに接地されたＥＬ素子１の電流注入端子に接続されている。Ｍ４は瞬間的に過大な電流がＥＬ素子１に流れないために設けられている。

（動作説明）
図１の画素回路２の動作を、図２のタイムチャートにより説明する。図２中、Ｍ２／ＧはＭ２のゲート電圧、ＩｄはＭ２／Ｄ電流、ＳＰはサンプリング信号である。

時刻ｔ４以前
時刻ｔ１〜ｔ４において画素回路２における該当ｒ行の制御信号Ｐ０（ｒ）、Ｐ１（ｒ）、Ｐ２（ｒ）は各々Ｈ、Ｈ、Ｌであり、Ｍ１＝オフ、Ｍ３＝オフ、Ｍ４＝オンであるため、Ｍ２／Ｇのゲート容量と容量Ｃ１に保持されている保持電位Ｖ１２によってＭ２が駆動され、Ｍ２／Ｄ電流Ｉ１２がＥＬ素子１に供給されている。ＥＬ素子１はＩ１２に応じた輝度で発光している。時刻ｔ２〜ｔ３において、サンプリング信号ＳＰがＨになるが、時刻ｔ４までＰ０（ｒ）がＨでＭ１＝オフなのでＭ２／Ｇ電圧への影響は無い。

時刻ｔ４〜ｔ７
時刻ｔ４において、該当ｒ行の走査信号Ｐ０（ｒ）及びＰ２（ｒ）は各々、Ｌ，Ｈに変化し、Ｍ１＝オンになるとともにＭ４＝オフとなるためＥＬ素子１への電流供給が遮断され、ＥＬ素子１は消灯する。時刻ｔ５〜ｔ６において該当列のサンプリング信号ＳＰがＨになるので、この時の映像信号Ｖｉｄｅｏのｄ２が列制御回路を通してｖ（ｄａｔａ）として入力され、容量Ｃ１に充電・保持される。この時、時刻ｔ６でサンプリング信号ＳＰ＝Ｈ（オン）からＬ（オフ）に変化するので、図２１の列制御回路１０のトランジスタＭ０のドレイン・ゲート容量を通じて多少電位降下をし、Ｖ２１がＭ２／Ｇ電圧として保持され、Ｍ２／Ｄ電流はＩ２１となる。その後、時刻ｔ７まで保持電圧Ｖ２１は保持される。

時刻ｔ７以降
時刻ｔ７において該当ｒ行の走査信号Ｐ０（ｒ）はＨに変化し、Ｍ１＝オフになる。時刻ｔ８において、該当ｒ行の走査信号Ｐ１（ｒ）がＬに変化するためＭ３＝オンとなり、Ｍ２／ＧとＭ２／Ｄが電気的に接続された状態となる。保持電位Ｖ２１となっているＭ２／Ｇ電圧は、Ｍ２自身の駆動能力に応じた放電能力によって時刻ｔ９まで自己放電動作を行うことで電位上昇する。時刻ｔ９において、走査信号Ｐ１（ｒ）がＨに変化するためＭ３＝オフとなり、自己放電動作は停止し、走査信号Ｐ２（ｒ）もＬに変化するためＭ４＝オンとなり、自己放電動作後のＭ２／Ｇのゲート容量と容量Ｃ１に保持されている保持電位Ｖ２２によって、Ｍ２／Ｄ電流Ｉ２２がＥＬ素子１に供給され、ＥＬ素子１はＩ２２に応じた輝度で発光する。Ｍ２によるＭ２／Ｄ電流は概略、次式で示される。

Ｉｄ＝β（Ｖ２２−ＶＣＣ−Ｖｔｈ）²

ここで、βはトランジスタＭ２の駆動係数であり、ＶｔｈはＭ２の閾値電圧である。

また、時刻ｔ１０〜ｔ１１において、サンプリング信号ＳＰがＨになるが、Ｐ０（ｒ）がＨでＭ１＝オフなのでＭ２／Ｇ電圧への影響は無い。

以上の動作を繰り返しながら該当画素回路２では、電圧信号ｖ（ｄａｔａ）の書き込み・ＥＬ素子の発光動作を行う。

尚、本実施形態において容量Ｃ１はＭ２のゲート入力容量のみで実現しても良く、この場合容量Ｃ１は必要ない。

〔実施形態２〕
図３に本発明の実施形態２の回路を示す。本形態は、図１と同様に、図１６に示したようなＥＬ表示パネルの画素回路構成例であり、データ線１１に入力された電圧信号ｖ（ｄａｔａ）を各画素において、電圧電流変換する電圧設定方式の画素回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
第１のスイッチの他端に一端が接続された第１の容量素子と、
一端が第１の電源に接続され、他端が第１の容量素子の他端に接続された第２の容量素子と、
ソースが第１の電源に接続され、ゲートが第１の容量素子の他端と第２の容量素子の他端に接続された第１のトランジスタと、
一端が第１のトランジスタのドレインと、他端が第１のトランジスタのゲートと第１の容量素子の他端と第２の容量素子の他端と接続され、第２の制御信号で制御される第２のスイッチと、
一端が第１のトランジスタのドレインと第２のスイッチの一端と接続され、他端がＥＬ素子の電流供給端子に接続され、第３の制御信号で制御される第３のスイッチと
を備えた回路構成であり、第１のトランジスタのゲート電圧が設定された後に第２の制御信号による所定期間で第２のスイッチを電気的に接続状態にする。

本実施形態においては、第１のトランジスタが本発明にかかる駆動トランジスタに、第２のスイッチが導通制御素子に相当する。

具体的には、図３に示すように、第１〜第３のスイッチとしてトランジスタＭ１，Ｍ３，Ｍ４を用いる。第１〜第２の制御信号は、走査信号Ｐ０（ｒ）〜Ｐ２（ｒ）である。

図１６の列制御回路１０から出力された電圧信号ｖ（ｄａｔａ）はＭ１／Ｄに入力され、Ｐ０（ｒ）がＭ１／Ｇに入力される。Ｍ１／Ｓは容量Ｃ１の一端に接続され、容量Ｃ１の他端は一端が電源ＶＣＣに接続された容量素子Ｃ２の他端と、ソースが電源ＶＣＣに接続されたＭ２／Ｇと、ソースがＭ２／Ｄに接続されゲートが走査信号Ｐ１（ｒ）で制御されるＭ３／Ｄと接続されている。また、Ｍ２／Ｄはゲートが走査信号Ｐ２（ｒ）で制御されるＭ４／Ｓに接続され、Ｍ４／Ｄは一端がＧＮＤに接地されたＥＬ素子１の電流注入端子に接続されている。Ｍ４は瞬間的に過大な電流がＥＬ素子１に流れないために設けられている。

（動作説明）
図３の画素回路２の動作を、図４のタイムチャートにより説明する。図４中、Ｍ２／ＧはＭ２のゲート電圧、ＩｄはＭ２／Ｄ電流、ＳＰはサンプリング信号である。

時刻ｔ５以前
時刻ｔ１〜ｔ５において該当ｒ行の画素回路２における走査信号Ｐ０（ｒ），Ｐ１（ｒ），Ｐ２（ｒ）は各々Ｈ，Ｈ，Ｌであり、時刻ｔ１〜ｔ２において、サンプリング信号ＳＰはＨであるがＭ１＝オフ、Ｍ３＝オフ、Ｍ４＝オンであるため、Ｍ２／Ｇのゲート容量と容量Ｃ１，Ｃ２に保持されている保持電位Ｖ１２によってＭ２が駆動されＭ２／Ｄ電流Ｉ１２がＥＬ素子１に供給される。ＥＬ素子１はＩ１２に応じた輝度で発光している。時刻ｔ１〜ｔ２における映像信号Ｖｉｄｅｏは電圧Ｖｂｌである。

時刻ｔ５〜ｔ９
時刻ｔ５において、該当ｒ行の走査信号Ｐ０（ｒ），Ｐ１（ｒ），Ｐ２（ｒ）は各々，Ｌ，Ｌ，Ｈに変化し、Ｍ１＝オン、Ｍ３＝オン、Ｍ４＝オフとなるためＥＬ素子１への電流供給が遮断されＥＬ素子１は消灯する。時刻ｔ５〜ｔ６において、サンプリング信号ＳＰがＨになっており、同時にＭ１＝オン、Ｍ３＝オンであるのでＭ２／ＧＳ電圧（＝Ｍ２／Ｇ電圧−ＶＣＣ）がＭ２の閾値電圧Ｖｔｈ近傍に漸近するように容量Ｃ１，Ｃ２及びＭ２のゲート容量は放電動作をするので、Ｍ２／Ｄ電流Ｉｄは非常に小さい値にリセットされる。この放電動作によってＭ２のように電圧電流変換するトランジスタの他行間の閾値電圧Ｖｔｈのバラツキの影響が低減する。この時の映像信号ＶｉｄｅｏはＶｂｌであり、Ｍ２／Ｇ電圧はＶｒｓである。時刻ｔ６において、走査信号Ｐ１（ｒ）及びサンプリング信号ＳＰは各々Ｈ，Ｌに変化する。この時、該当画素回路２のＭ２／ＧＳ電圧は引き続きＭ２の閾値電圧Ｖｔｈ近傍に漸近した値であり、Ｍ２／Ｇ電圧はＶｒｓである。時刻ｔ７〜ｔ８において、該当列のサンプリング信号ＳＰがＨになり、この時の映像信号Ｖｉｄｅｏのｄ２が列制御回路を通してｖ（ｄａｔａ）として入力される。この時の該当画素回路２のＭ２／Ｇ電圧はΔＶ電圧だけ電圧変化する。この時、ΔＶ電圧は概略、次式で示される。

ΔＶ＝−｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ（Ｍ２））｝×ｄ２

Ｃ（Ｍ２）は該当画素回路２内のＭ２のゲート入力容量を示す。

時刻ｔ８直前においてサンプリング信号ＳＰ＝Ｈ（オン）からＬ（オフ）に変化するので、図２１の列制御回路１０のトランジスタＭ０のドレイン・ゲート容量を通じて多少電位降下をし、Ｍ２／Ｇ電圧はＶ２１となりＭ２／Ｄ電流はＩ２１となる。その後、時刻ｔ９までこの状態が保持される。

時刻ｔ９以降
時刻ｔ９において、該当ｒ行の走査信号Ｐ０（ｒ）がＨに変化し、Ｍ１＝オフとなるためサンプリング信号ＳＰがＨに変化するが影響は無い。Ｍ２／Ｇ電圧はＶ２１が時刻ｔ１０まで保持され、時刻ｔ１０〜ｔ１１において、走査信号Ｐ１（ｒ）がＬに変化するためＭ３＝オンとなり、Ｍ２／ＤとＭ２／Ｇが電気的に接続された状態となる。Ｍ２／Ｇのゲート容量と容量Ｃ１，Ｃ２には保持電圧Ｖ２１が保持されているが、Ｍ２自身の駆動能力に応じた放電能力によって時刻ｔ１１まで自己放電動作を行うことで、Ｍ２／Ｇ電圧は電位上昇する。時刻ｔ１１において、走査信号Ｐ１（ｒ）がＨに変化することからＭ３＝オフとなり自己放電動作は停止し、走査信号Ｐ２（ｒ）もＬに変化することからＭ４＝オンとなり、自己放電動作後のＭ２／Ｇ電圧Ｖ２２によるＭ２／Ｄ電流Ｉ２２がＥＬ素子１に供給される。ＥＬ素子１はＩ２２に応じた輝度で発光する。Ｍ２によるＭ２／Ｄ電流は概略、次式で示される。

Ｉｄ＝β（Ｖ２２−ＶＣＣ−Ｖｔｈ）²

ここで、βはトランジスタＭ２の駆動係数であり、ＶｔｈはＭ２の閾値電圧である。

以上の動作を繰り返しながら該当画素回路２では、電圧信号ｖ（ｄａｔａ）の書き込み、ＥＬ素子１の発光動作を行う。

尚、本実施例において容量Ｃ１はＭ２のゲート入力容量のみで実現しても良く、この場合容量Ｃ１は必要ない。

〔実施形態３〕
図５に本発明の実施形態３の回路を示す。本形態は、図１７に示したようなＥＬ表示パネルの列制御回路構成例であり、ゲート回路１４から入力されたサンプリング信号に従って映像信号Ｖｉｄｅｏより該当列の信号をサンプリングし、電圧電流変換して電流信号ｉ（ｄａｔａ）をデータ線１１に出力する回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
一端が上記映像信号線に接続され、第２の制御信号で制御される第２のスイッチと、
一端が第１の電源に接続され、他端が第１のスイッチの他端に接続された第１の容量素子と、
一端が第２の電源に接続され、他端が第２のスイッチの他端に接続された第２の容量素子と、
第１のスイッチの他端と第１の容量素子の他端に一端が接続され、第３の制御信号で制御される第３のスイッチと、
第２のスイッチの他端と第２の容量素子の他端に一端が接続され、第４の制御信号で制御される第４のスイッチと、
第３のスイッチの他端と第４のスイッチの他端とにゲートが接続され、ソースが第３の電源に接続され、ドレインがデータ線に接続された第１のトランジスタと、
一端が第１のトランジスタのゲートに接続され、他端が第１のトランジスタのドレインに接続され、第５の制御信号で制御される第５のスイッチと
を備えた回路構成であり、第１のトランジスタのゲート電圧が設定された後に第５の制御信号による所定期間で第５のスイッチを電気的に接続状態にする。

本実施形態においては、第１のトランジスタが本発明にかかる駆動トランジスタに、第５のスイッチが導通制御素子に相当する。

具体的には、図５に示すように、第１〜第５のスイッチとして、トランジスタＭ１〜Ｍ４，Ｍ６を用いる。第１〜第５の制御信号は、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）、Ｐ３〜Ｐ５である。

映像信号ＶｉｄｅｏはＭ１／Ｓ及びＭ２／Ｓに入力され、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）は各々Ｍ１／Ｇ、Ｍ２／Ｇに入力される。Ｍ１／ＤはＭ３／Ｓと一端がＧＮＤに接地された容量Ｃ１の他端に接続され、Ｍ３／Ｇは制御信号Ｐ３により制御される。Ｍ２／ＤはＭ４／Ｓと一端がＧＮＤに接地された容量Ｃ２の他端に接続され、Ｍ４／Ｇは制御信号Ｐ４により制御される。Ｍ３／Ｄ及びＭ４／ＤはＭ６／ＳとＭ５／Ｇに接続され、Ｍ６／Ｇは制御信号Ｐ５により制御される。また、Ｍ６／ＳはＭ５／Ｇに接続され、Ｍ５／ＤはＧＮＤに接地されている。Ｍ６／ＤとＭ５／Ｄはデータ線１１に接続され、Ｍ５／Ｄ電流が電流信号ｉ（ｄａｔａ）としてデータ線１１より出力される。

各トランジスタのゲートサイズ（Ｗ，Ｌ）及び容量値は下記のような関係で構成する。

Ｍ１＝Ｍ２、Ｍ３＝Ｍ４、Ｃ１＝Ｃ２

（動作説明）
図５の列制御回路１０の動作を、図６のタイムチャートにより説明する。図６中、Ｍ５／ＧはＭ５／Ｇのゲート電圧である。

時刻ｔ１直前
サンプリング信号ＳＰａ，ＳＰｂは各々Ｌ、Ｌであり、制御信号Ｐ３，Ｐ４，Ｐ５は各々Ｈ，Ｌ，Ｌになっており、Ｍ１＝オフ、Ｍ３＝オン、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オフであり、容量Ｃ１に保持されている保持電圧Ｖａ１２がＭ５／Ｇ電圧となりＭ５によるＭ５／Ｄ電流Ｉａ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。

時刻ｔ１〜ｔ６
時刻ｔ１において、制御信号Ｐ３，Ｐ４が各々Ｌ，Ｈに変化することからＭ３＝オフ、Ｍ４＝オンに変化し、Ｍ５／Ｇ電圧が容量Ｃ１に保持されている保持電圧Ｖａ１２から容量Ｃ２に保持されている保持電圧Ｖｂ１１に変化するので、Ｍ５によって駆動されるＭ５／Ｄ電流はＩｂ１１となる。時刻ｔ２〜ｔ３において、制御信号Ｐ５がＨに変化するのでＭ６＝オンとなり、Ｍ５／ＧとＭ５／Ｄが電気的に接続された状態となる。Ｍ５／Ｇ電圧を決定している容量Ｃ２には保持電圧Ｖｂ１１が保持されているが、Ｍ５自身の駆動能力に応じた放電能力によって時刻ｔ３まで自己放電動作を行うことで、Ｍ２／Ｇ電圧は電位降下する。時刻ｔ３において、制御信号Ｐ５がＬに変化することからＭ６＝オフに変化するのでＭ６のドレイン・ゲート容量を通じて多少電位降下をし、Ｍ５／Ｇ電圧はＶｂ１２となり、Ｍ５によるＭ５／Ｄ電流はＩｂ１２となる。Ｍ５／Ｄ電流のＩｂ１２は概略次式で示される。

Ｉｂ１２＝β（Ｖｂ１２−Ｖｔｈ）²

ここで、βはトランジスタＭ５の駆動係数であり、ＶｔｈはＭ５の閾値電圧である。

この状態が時刻ｔ６まで継続される。時刻ｔ４〜ｔ５において該当ｑ列のサンプリング信号ＳＰａがＨに変化するためＭ１＝オンになることから映像信号Ｖｉｄｅｏのｄ１が容量Ｃ１に充電され、Ｖａ２１が保持電位として保持される。

時刻ｔ６〜ｔ１１
時刻ｔ６において、制御信号Ｐ３，Ｐ４が各々Ｈ，Ｌに変化することからＭ３＝オン、Ｍ４＝オフに変化し、Ｍ５／Ｇ電圧が容量Ｃ２に保持されている保持電圧Ｖｂ１２から容量Ｃ１に保持されている保持電圧Ｖａ２１に変化するのでＭ５によって駆動されるＭ５／Ｄ電流はＩａ２１となる。時刻ｔ７〜ｔ８において、制御信号Ｐ５がＨに変化するのでＭ６＝オンとなり、Ｍ５／ＧとＭ５／Ｄが電気的に接続された状態となる。Ｍ５／Ｇ電圧を決定している容量Ｃ１には保持電圧Ｖａ２１が保持されているが、Ｍ５自身の駆動能力に応じた放電能力によって時刻ｔ８まで自己放電動作を行うことで、Ｍ２／Ｇ電圧は電位降下する。時刻ｔ８において制御信号Ｐ５がＬに変化することからＭ６＝オフに変化し、Ｍ６のドレイン・ゲート容量を通じて多少電位降下をし、Ｍ５／Ｇ電圧はＶａ２２となり、Ｍ５によるＭ５／Ｄ電流はＩａ２２となる。Ｍ５／Ｄ電流のＩａ２２は概略次式で示される。

Ｉａ２２＝β（Ｖａ２２−Ｖｔｈ）²

ここで、βはトランジスタＭ５の駆動係数であり、ＶｔｈはＭ５の閾値電圧である。

この状態が時刻ｔ１１まで継続される。時刻ｔ９〜ｔ１０において、該当ｑ列のサンプリング信号ＳＰｂがＨに変化し、Ｍ２＝オンになることから映像信号Ｖｉｄｅｏのｄ２が容量Ｃ２に充電され、Ｖｂ２１が保持電位として保持される。

時刻ｔ１１以降
時刻ｔ１１において、制御信号Ｐ３、Ｐ４が各々Ｌ、Ｈに変化することからＭ３＝オフ、Ｍ４＝オンに変化し、Ｍ５／Ｇ電圧が容量Ｃ１に保持されている保持電圧Ｖａ２２から容量Ｃ２に保持されている保持電圧Ｖｂ２１に変化するので、Ｍ５によって駆動されるＭ５／Ｄ電流はＩｂ２１となる。時刻ｔ１２〜ｔ１３において制御信号Ｐ５がＨに変化するのでＭ６＝オンとなり、Ｍ５／ＧとＭ５／Ｄが電気的に接続された状態となる。Ｍ５／Ｇ電圧を決定している容量Ｃ２には保持電圧Ｖｂ２１が保持されているが、Ｍ５自身の駆動能力に応じた放電能力によって時刻ｔ１３まで自己放電動作を行うことで、Ｍ２／Ｇ電圧は電位降下する。時刻ｔ１３において制御信号Ｐ５がＬに変化することからＭ６＝オフに変化し、Ｍ６のドレイン・ゲート容量を通じて多少電位降下をし、Ｍ５／Ｇ電圧はＶｂ２２となり、Ｍ５によるＭ５／Ｄ電流はＩｂ２２となる。Ｍ５／Ｄ電流のＩｂ２２は概略次式で示される。

Ｉｂ２２＝β（Ｖｂ２２−Ｖｔｈ）²

ここで、βはトランジスタＭ５の駆動係数であり、ＶｔｈはＭ５の閾値電圧である。

時刻ｔ１４〜ｔ１５において該当ｑ列のサンプリング信号ＳＰａがＨに変化するためＭ１＝オンになり、映像信号Ｖｉｄｅｏのｄ３が容量Ｃ１に充電され、Ｖａ３１が保持電位として保持される。

以上の動作を繰り返し、映像信号Ｖｉｄｅｏは線順次電流信号ｉ（ｄａｔａ）に変換される。

〔実施形態４〕
図７に本発明の実施形態４の回路を示す。本形態は、図１７に示したようなＥＬ表示パネルの列制御回路構成例であり、ゲート回路１４から入力されたサンプリング信号に従って映像信号Ｖｉｄｅｏより該当列の信号をサンプリングし、電圧電流変換して電流信号ｉ（ｄａｔａ）をデータ線１１に出力する回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
一端が上記映像信号線に接続され、第２の制御信号で制御される第２のスイッチと、
一端が上記第１のスイッチに接続された第１の容量素子と、
一端が第１の容量素子の他端に、他端が第１の電源に接続された第２の容量素子と、
ソースが第１の電源に接続され、ゲートが第１の容量素子の他端及び第２の容量素子の他端に接続された第１のトランジスタと、
一端が第１の容量素子の他端及び第２の容量素子の他端及び第１のトランジスタのゲートに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第３の制御信号で制御される第３のスイッチと、
一端が第１のトランジスタのドレインに接続され、他端がデータ線に接続され、第４の制御信号で制御される第４のスイッチと、
一端が上記第２のスイッチに接続された第３の容量素子と、
一端が第３の容量素子の他端に、他端が第２の電源に接続された第４の容量素子と、
ソースが第２の電源に接続され、ゲートが第３の容量素子の他端及び第４の容量素子の他端に接続された第２のトランジスタと、
一端が第３の容量素子の他端及び第４の容量素子の他端及び第２のトランジスタのゲートに接続され、ドレインが第２のトランジスタのドレインに接続され、ゲートが第４の制御信号で制御される第４のスイッチと、
一端が第２のトランジスタのドレインに接続され、他端がデータ線に接続され、第６の制御信号で制御される第６のスイッチと、
を備えた回路構成であり、第１のトランジスタまたは第２のトランジスタのゲート電圧が設定された後に、第３または第５の制御信号による所定期間で第３または第５のスイッチを電気的に接続状態にする。

本実施形態においては、第１及び第２のトランジスタが本発明にかかる駆動トランジスタに、第３及び第５のスイッチが導通制御素子に相当する。

具体的には、図７に示すように、第１〜第６のスイッチとして、トランジスタＭ１，Ｍ７，Ｍ２，Ｍ６，Ｍ８，Ｍ１２を用いる。第１〜第６の制御信号は、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）、Ｐ９，Ｐ１１，Ｐ１２，Ｐ１４である。また第１〜第４の容量素子はＣ１〜Ｃ４、第１及び第２の電源はＧＮＤである。

映像信号ＶｉｄｅｏはＭ１／Ｓ及びＭ７／Ｓに入力され、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）は各々Ｍ１／Ｇ、Ｍ７／Ｇに入力される。Ｍ１／Ｄは容量Ｃ１の一端に接続され、Ｃ１の他端は一端がＧＮＤに接地された容量Ｃ２の他端とソースがＧＮＤに接地されたＭ３／Ｇに接続される。Ｍ３／ＧはＭ２／Ｓに接続され、Ｍ３／ＤはＭ２／Ｄに接続され、Ｍ２／Ｇは制御信号Ｐ９で制御されている。Ｍ２／Ｄ及びＭ３／ＤはさらにＭ４／Ｓと接続され、Ｍ４／Ｄは、ソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ５／Ｄに接続され、Ｍ４／Ｇは制御信号Ｐ１０で制御される。さらに、Ｍ２／Ｄ及びＭ３／ＤにはＭ６／Ｓが接続され、Ｍ６／Ｄはデータ線１１に接続されている。Ｍ６／Ｇは制御信号Ｐ１１で制御される。

一方、Ｍ７／Ｄは容量Ｃ３の一端に接続され、Ｃ３の他端は一端がＧＮＤに接地された容量Ｃ４の他端とソースがＧＮＤに接地されたＭ９／Ｇに接続される。Ｍ９／ＤはＭ８／Ｄと接続され、Ｍ９／ＧはＭ８／Ｓと接続され、Ｍ８／Ｇは制御信号Ｐ１２で制御される。Ｍ８／Ｄ及びＭ９／ＤはさらにＭ１０／Ｓと接続され、Ｍ１０／Ｄは、ソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ１１／Ｄに接続され、Ｍ１０／Ｇは制御信号Ｐ１３で制御される。さらに、Ｍ８／Ｄ及びＭ９／ＤにはＭ１２／Ｓが接続され、Ｍ１２／Ｄはデータ線１１に接続されている。Ｍ１２／Ｇは制御信号Ｐ１４で制御される。

各トランジスタのゲートサイズ（Ｗ，Ｌ）及び容量値は下記のような関係で構成する。

Ｍ１＝Ｍ７、Ｍ３＝Ｍ９、Ｍ２＝Ｍ８、Ｍ６＝Ｍ１２、Ｃ１＝Ｃ３、Ｃ２＝Ｃ４

（動作説明）
図７の列制御回路１０の動作を図８のタイムチャートにより説明する。図８中、Ｍ３／Ｇ及びＭ５／Ｇはそれぞれ、Ｍ３及びＭ５のゲート電圧を示す。

時刻ｔ１直前
サンプリング信号ＳＰａ，ＳＰｂがともにＬ、制御信号Ｐ９，Ｐ１０，Ｐ１２，Ｐ１４がともにＬ、Ｐ１１，Ｐ１３がともにＨであるのでトランジスタは
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン、
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ
となり、Ｍ３／Ｇ、Ｍ９／Ｇに保持された保持電圧Ｖａ１２及びＶｂ１１によってＭ３，Ｍ９はそれぞれ電流駆動している。Ｍ６＝オンであることからＭ３／Ｄ電流のＩａ１２がデータ線１１に電流信号ｉ（ｄａｔａ）として出力される。Ｍ９／Ｄ電流はＭ１２に供給されＭ９／Ｄ電圧が決定される。

時刻ｔ１〜ｔ９
時刻ｔ１において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ、Ｈ、Ｌ、Ｌ、Ｈに変化するので各トランジスタは、
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ、
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ１１によるＭ９／Ｄ電流Ｉｂ１１がＭ３／Ｄ電流に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２以前でＰ９がＨに変化し、Ｍ２＝オンとなってＭ３／ＧとＭ３／Ｄが電気的に接続された状態になるため、この時刻からＰ１０がＬになる時刻ｔ２までＭ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ２でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ５までの期間に、Ｍ３／Ｇゲート容量と容量Ｃ２に保持された保持電位がＭ３自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行い、この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ３〜ｔ４において、制御信号Ｐ１２がＨに変化するためＭ８＝オンとなり、Ｍ９自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ４において、制御信号Ｐ１２がＬに変化するためドレイン・ゲート容量などを通じて多少電位降下をしてＭ９／Ｇ電圧はＶｂ１２となるため、Ｍ９／Ｄ電流Ｉｂ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ５〜ｔ６の期間に、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下する。時刻ｔ６において制御信号Ｐ１０がＨに変化し、Ｍ４＝オンになるのでＭ３／Ｄ電圧は電位上昇し、Ｍ３／Ｇ電圧は図８に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、Ｍ３／Ｄ電流はほぼゼロである。時刻ｔ７〜ｔ８までの期間で該当ｑ列のＳＰａ信号がＨになり、Ｍ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ１によってΔＶ１変化させる。ΔＶ１は概略次式で示される。

ΔＶ１＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ１

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ１²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／Ｇ電圧はＭ１のドレイン・ゲート容量によって多少電位降下したＶａ２１に変化して保持状態になる。

時刻ｔ９〜ｔ１７
時刻ｔ９において、ＳＰｂ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｌ，Ｈ，Ｈ，Ｌに変化するので各トランジスタは
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン、
Ｍ７＝オン、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ３／Ｇ電圧のＶａ２１により、Ｍ３／Ｄ電流Ｉａ２１がＭ９／Ｄ電流に替わって電流ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１０以前で制御信号Ｐ１２がＨに変化し、Ｍ８＝オンとなってＭ９／ＧとＭ９／Ｄが電気的に接続された状態となるから、この時刻から制御信号Ｐ１３がＬになる時刻ｔ１０まで、Ｍ９／Ｇ電圧はＭ１０，Ｍ１１によって充電される。時刻ｔ１０でＭ９／Ｇ電圧の充電動作は停止し、その後、時刻ｔ１３までの時間に、Ｍ９／Ｇのゲート容量と容量Ｃ４に保持された保持電位がＭ９自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行い、この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１１〜ｔ１２において、制御信号Ｐ９がＨに変化するためＭ２＝オンとなり、Ｍ３自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ１２において制御信号Ｐ１がＬに変化するためＭ２のドレイン・ゲート容量などにより多少電位降下を示し、Ｍ３／Ｇ電圧はＶａ２２となり、Ｍ３／Ｄ電流Ｉａ２２が電流信号ｉ（ｄａｔａ）に出力される。時刻ｔ１３〜ｔ１４の期間に、Ｍ７、次いでＭ８がオフになり、Ｍ９／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ９／Ｇ電圧は多少電位降下する。時刻ｔ１４において、制御信号Ｐ１３がＨに変化しＭ１０＝オンになるのでＭ９／Ｄ電圧は電位上昇するため、Ｍ９／Ｇ電圧は図８に示すように再びほぼ元の状態に戻る。この時点でのＭ９／Ｇ電圧はＶｒｓｂで、ほぼＭ９自身の閾値電圧Ｖｔｈ近傍であるため、Ｍ９／Ｄ電流はほぼゼロである。時刻ｔ１５〜ｔ１６までの期間で該当ｑ列のＳＰｂ信号がＨになり、Ｍ９自身の閾値電圧Ｖｔｈ近傍のＶｒｓｂに保持されているＭ９／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ２によってΔＶ２変化させる。ΔＶ２は概略次式で示される。

ΔＶ２＝｛Ｃ３／（Ｃ３＋Ｃ４＋Ｃ（Ｍ９））｝×ｄ２

Ｃ（Ｍ９）はＭ９のゲート入力容量を示す。このときのＭ９／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ２²

ここで、βはトランジスタＭ９の駆動係数である。該当するＳＰｂがＬに変化するとＭ７＝オフになり、Ｍ９／Ｇ電圧はＭ７のドレイン・ゲート容量によって多少電位降下したＶｂ２１に変化して保持状態になる。

時刻ｔ１７以降
時刻ｔ１７において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｈ，Ｌ，Ｌ，Ｈに変化するので各トランジスタは
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ、
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ２１によるＭ９／Ｄ電流Ｉｂ２１がＭ３／Ｄ電流に替わって電流信号ｉ（ｄａｔａ）に出力される。時刻ｔ１８以前で制御信号Ｐ９がＨに変化し、Ｍ２＝オンでＭ３／ＧとＭ３／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１０がＬになる時刻ｔ１８までＭ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ１８でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ２１までの時間において、Ｍ３／Ｇのゲート容量と容量Ｃ２に充電された保持電位がＭ３自身の閾値電圧Ｖｔｈに漸近するように放電動作を行う。この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１９〜ｔ２０において、制御信号Ｐ１２がＨに変化するためＭ８＝オンとなり、Ｍ９自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ１９において、制御信号Ｐ１２がＬに変化するためドレイン・ゲート容量などを通じて多少電位降下を示し、Ｍ９／Ｇ電圧はＶｂ２２となるため、Ｍ９／Ｄ電流Ｉｂ２２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２１〜ｔ２２の期間に、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下が発生する。時刻ｔ２２において、制御信号Ｐ１０がＨに変化し、Ｍ４＝オンになるのでＭ３／Ｄ電圧は電位上昇するため、Ｍ３／Ｇ電圧は図８に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、駆動するＭ３／Ｄ電流はほぼゼロである。時刻ｔ２３〜ｔ２４までの期間で該当ｑ列のＳＰａがＨになり、Ｍ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ３によってΔＶ３変化させる。ΔＶ３は概略次式で示される。

ΔＶ３＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ３

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ３²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／Ｇ電圧はＭ１のドレイン・ゲート容量によって多少電位降下したＶａ３１に変化して保持状態になる。

以上の動作を繰り返し、映像信号Ｖｉｄｅｏは線順次電流信号ｉ（ｄａｔａ）に変換される。

本実施形態においてＰ１０，Ｍ４，Ｍ５及びＰ１３，Ｍ１０，Ｍ１１から構成されるＭ３／Ｄ及びＭ９／Ｄのバイアス回路または充電回路は無くても本発明の基本概念を崩すものでは無い。

〔実施形態５〕
図９に本発明の実施形態５の回路を示す。本形態は、図１７に示したようなＥＬ表示パネルの列制御回路構成例であり、ゲート回路１４から入力されたサンプリング信号に従って映像信号Ｖｉｄｅｏより該当列の信号をサンプリングし、電圧電流変換して電流信号ｉ（ｄａｔａ）をデータ線１１に出力する回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
一端が上記映像信号線に接続され、第２の制御信号で制御される第２のスイッチと、
一端が上記第１のスイッチに接続された第１の容量素子と、
一端が第１の容量素子の他端に、他端が第１の電源に接続された第２の容量素子と、
ソースが第１の電源に接続され、ゲートが第１の容量素子の他端及び第２の容量素子の他端に接続された第１のトランジスタと、
一端が第１の容量素子の他端及び第２の容量素子の他端及び第１のトランジスタのゲートに接続され、ドレインが第１のトランジスタのドレインに接続され、ゲートが第３の制御信号で制御される第３のスイッチと、
一端が第１のトランジスタのドレインに接続され、他端がデータ線に接続され、第４の制御信号で制御される第４のスイッチと、
一端が上記第２のスイッチに接続された第３の容量素子と、
一端が第３の容量素子の他端に、他端が第２の電源に接続された第４の容量素子と、
ソースが第２の電源に接続され、ゲートが第３の容量素子の他端及び第４の容量素子の他端に接続された第２のトランジスタと、
一端が第３の容量素子の他端及び第４の容量素子の他端及び第２のトランジスタのゲートに接続され、ドレインが第２のトランジスタのドレインに接続され、ゲートが第４の制御信号で制御される第４のスイッチと、
一端が第２のトランジスタのドレインに接続され、他端がデータ線に接続され、第６の制御信号で制御される第６のスイッチと、
ソースが第１の電源に接続され、ゲートが第２の容量素子の他端に接続された第３のトランジスタと、
一端が第１の容量素子の他端と第２の容量素子の他端と第３のトランジスタのゲートに接続され、他端が第３のトランジスタのドレインに接続され、第７の制御信号で制御される第７のスイッチと、
ソースが第２の電源に接続され、ゲートが第４の容量素子の他端に接続された第４のトランジスタと、
一端が第３の容量素子の他端と第４の容量素子の他端と第４のトランジスタのゲートに接続され、他端が第４のトランジスタのドレインに接続され、第８の制御信号で制御される第８のスイッチと、
を備えた回路構成であり、第１及び第３のトランジスタまたは第２及び第４のトランジスタのゲート電圧が設定された後に、第７または第８の制御信号による所定期間で第７または第８のスイッチを電気的に接続状態にする。

本実施形態においては、第１及び第２のトランジスタが本発明にかかる駆動トランジスタに、第７及び第８のスイッチが導通制御素子に相当し、第３及び第４のトランジスタは放電トランジスタである。

具体的には、図９に示すように、第１〜第８のスイッチとして、トランジスタＭ１，Ｍ７，Ｍ２，Ｍ６，Ｍ８，Ｍ１２，Ｍ１３，Ｍ１５を用いる。第１〜第８の制御信号は、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）、Ｐ９，Ｐ１１，Ｐ１２，Ｐ１４，Ｒｅ１，Ｒｅ２である。また第１〜第４の容量素子はＣ１〜Ｃ４、第１及び第２の電源はＧＮＤである。

映像信号ＶｉｄｅｏはＭ１／Ｓ及びＭ７／Ｓに入力され、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）は各々Ｍ１／Ｇ、Ｍ７／Ｇに入力される。Ｍ１／Ｄは容量Ｃ１の一端に接続され、Ｃ１の他端は一端がＧＮＤに接地された容量Ｃ２の他端とソースがＧＮＤに接地されたＭ３／ＧとソースがＧＮＤに接地されたＭ１４／Ｇに接続されている。さらに、Ｃ１の他端は、ソースがＭ１４／Ｄに接続されゲートがＲｅ１で制御されるＭ１３／Ｄに接続されている。Ｍ３／ＤはＭ２／Ｄに接続され、Ｍ３／ＧはＭ２／Ｓに接続され、Ｍ２／Ｇは制御信号Ｐ９で制御される。Ｍ３／Ｄはさらに、Ｍ４／Ｓと接続され、Ｍ４／Ｄはソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ５／Ｄに接続され、Ｍ４／Ｇは制御信号Ｐ１０により制御される。さらに、Ｍ３／ＤはＭ６／Ｓに接続され、Ｍ６／Ｄはデータ線１１に接続されており、Ｍ６／Ｇは制御信号Ｐ１１で制御される。

一方、Ｍ７／Ｄは容量Ｃ３の一端に接続され、Ｃ３の他端は一端がＧＮＤに接地された容量Ｃ４の他端とソースがＧＮＤに接地されたＭ９／ＧとソースがＧＮＤに接地されたＭ１６／Ｇに接続されている。さらに、Ｃ３の他端は、ソースがＭ１６／Ｄに接続されゲートがＲｅ２で制御されるＭ１５／Ｄに接続されている。Ｍ９／ＤはＭ８／Ｄに接続され、Ｍ９／ＧはＭ８／Ｓに接続され、Ｍ８／Ｓは制御信号Ｐ１２で制御される。Ｍ９／Ｄはさらに、Ｍ１０／Ｓと接続され、Ｍ１０／Ｄはソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ１１／Ｄに接続され、Ｍ１０／Ｇは制御信号Ｐ１３により制御される。さらに、Ｍ９／ＤはＭ１２／Ｓに接続され、Ｍ１２／Ｄはデータ線１１に接続されており、Ｍ１２／Ｇは制御信号Ｐ１２で制御される。

各トランジスタのゲートサイズ（Ｗ，Ｌ）及び容量値は下記のような関係で構成する。
Ｍ１＝Ｍ７、Ｍ３＝Ｍ９、Ｍ２＝Ｍ８、Ｍ６＝Ｍ１２、Ｍ１３＝Ｍ１５、Ｃ１＝Ｃ３、Ｃ２＝Ｃ４

また、Ｍ３とＭ１４、及び、Ｍ９とＭ１６の各組において、トランジスタサイズが各々異なるもののＭ３とＭ１４、及び、Ｍ９とＭ１６は各々隣接したトランジスタであるため閾値電圧Ｖｔｈや駆動係数が各々等しいとする。

（動作説明）
図９の列制御回路１０の動作を図１０のタイムチャートにより説明する。図１０中、Ｍ３／Ｇ及びＭ９／Ｇはそれぞれ、Ｍ３及びＭ９のゲート電圧を示す。

時刻ｔ１直前
サンプリング信号ＳＰａ，ＳＰｂがＬ、制御信号Ｐ９，Ｐ１０，Ｐ１２，Ｐ１４がＬ、Ｐ１１，Ｐ１３がＨ、Ｒｅ１，Ｒｅ２がＬであるのでトランジスタは
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン、Ｍ１３＝オフ、
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ、Ｍ１５＝オフ
となり、Ｍ３／Ｇ及びＭ９／Ｇに保持された保持電圧Ｖａ１２及びＶｂ１１によって電流駆動している。Ｍ６＝オンであることからＭ３／Ｄ電流のＩａ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力されている。Ｍ９／Ｄ電流はＭ１２に供給されＭ９／Ｄ電圧が決定される。

時刻ｔ１〜ｔ９
時刻ｔ１において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｈ，Ｌ，Ｌ，Ｈに変化するので各トランジスタは
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ、
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ１１によるＭ９／Ｄ電流Ｉｂ１１がＭ３／Ｄ電流Ｉａ１２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２以前で制御信号Ｐ９がＨに変化し、Ｍ２＝オンとなってＭ３／ＧとＭ３／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１０がＬになる時刻ｔ２までの期間、Ｍ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ２でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ５までの期間に、Ｍ３／Ｇのゲート容量と容量Ｃ２に保持されている保持電位がＭ３自身の閾値電圧Ｖｔｈ近傍に漸近するように、自己放電動作を行う。この放電動作によって駆動トランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ３〜ｔ４において、制御信号Ｒｅ２がＨに変化するためＭ１５＝オンとなり、Ｍ１６自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ４においてＲｅ２がＬに変化するためドレイン・ゲート容量などを通じて多少電位降下してＭ９／Ｇ電圧（＝Ｍ１６／Ｇ電圧）はＶｂ１２となるため、Ｍ９／Ｄ電流Ｉｂ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ５〜ｔ６の期間は、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下が発生する。時刻ｔ６において、制御信号Ｐ１０がＨに変化しＭ４＝オンになるのでＭ３／Ｄ電圧は電位上昇するため、Ｍ３／Ｇ電圧は図１０に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、Ｍ３／Ｄ電流はほぼゼロである。時刻ｔ７〜ｔ８の期間に、該当ｑ列のＳＰａ信号がＨになり、Ｍ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ１によってΔＶ１変化させる。ΔＶ１は概略次式で示される。

ΔＶ１＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ１

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ１²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／Ｇ電圧はＭ１のドレイン・ゲート容量によって多少電位降下したＶａ２１に変化して保持状態になる。

時刻ｔ９〜ｔ１７
時刻ｔ９において、ＳＰｂ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｌ，Ｈ，Ｈ，Ｌに変化するので各トランジスタは
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン
Ｍ７＝オン、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ３／Ｇ電圧のＶａ２１によるＭ３／Ｄ電流Ｉａ２１がＭ９／Ｄ電流Ｉｂ１２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１０以前で制御信号Ｐ１２がＨに変化し、Ｍ８＝オンとなってＭ９／ＧとＭ９／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１３がＬになる時刻ｔ１０までの期間、Ｍ９／Ｇ電圧はＭ１０、Ｍ１１によって充電される。時刻ｔ１０でＭ９／Ｇ電圧の充電動作は停止し、その後、時刻ｔ１３までの期間、Ｍ９／Ｇのゲート容量と容量Ｃ４に保持されている保持電位がＭ９自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行う。この放電動作によって駆動トランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１１〜ｔ１２の期間において、制御信号Ｒｅ１がＨに変化するためＭ１３＝オンとなり、Ｍ１４自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ１２においてＲｅ１信号がＬに変化するためドレイン・ゲート容量などを通じて多少電位降下を示しＭ３／Ｇ電圧（＝Ｍ１４／Ｇ電圧）はＶａ２２となるため、Ｍ３／Ｄ電流Ｉａ２２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１３〜ｔ１４の期間は、Ｍ７、次いでＭ８がオフになり、Ｍ９／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ９／Ｇ電圧は多少電位降下が発生する。時刻ｔ１４において制御信号Ｐ１３がＨに変化し、Ｍ１０＝オンになるのでＭ９／Ｄ電圧は電位上昇するため、Ｍ９／Ｇ電圧は図１０に示すように再びほぼ元の状態に戻る。この時点でのＭ９／Ｇ電圧はＶｒｓｂで、ほぼＭ９自身の閾値電圧Ｖｔｈ近傍であるため、Ｍ９／Ｄ電流はほぼゼロである。時刻ｔ１５〜ｔ１６の期間に、該当ｑ列のサンプリングＳＰｂがＨになり、Ｍ９自身の閾値電圧Ｖｔｈ近傍のＶｒｓｂに保持されているＭ９／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ２によってΔＶ２変化させる。ΔＶ２は概略次式で示される。

ΔＶ２＝｛Ｃ３／（Ｃ３＋Ｃ４＋Ｃ（Ｍ９））｝×ｄ２

Ｃ（Ｍ９）はＭ９のゲート入力容量を示す。このときのＭ９／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ２²

ここで、βはトランジスタＭ９の駆動係数である。該当するサンプリング信号ＳＰｂがＬに変化するとＭ７＝オフになり、Ｍ９／ＧはＭ７のドレイン・ゲート容量によって多少電位降下したＶｂ２１に変化して保持状態になる。

時刻ｔ１７以降
時刻ｔ１７において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｈ，Ｌ，Ｌ，Ｈに変化するので各トランジスタは
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、入力映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ２１によるＭ９によって駆動されるＭ９／Ｄ電流Ｉｂ２１がＭ３／Ｄ電流Ｉａ２２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１８以前に制御信号Ｐ９がＨに変化し、Ｍ２＝オンとなってＭ３／ＧとＭ３／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１０がＬになる時刻ｔ１８までの期間、Ｍ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ１８でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ２１までの期間、Ｍ３／Ｇのゲート容量と容量Ｃ２に保持された保持電位がＭ３自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行う。この放電動作によって駆動トランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１９〜ｔ２０において、制御信号Ｒｅ２信号がＨに変化するためＭ１５＝オンとなり、Ｍ１６自身の駆動能力に応じた放電能力によって自己放電動作を行い、時刻ｔ２０において制御信号Ｒｅ２がＬに変化するためドレイン・ゲート容量などにより多少電位降下してＭ９／Ｇ電圧（＝Ｍ１６／Ｇ電圧）はＶｂ２２となるため、Ｍ９／Ｄ電流Ｉｂ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２１〜ｔ２２の期間は、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下が発生する。時刻ｔ２２において制御信号Ｐ１０がＨに変化してＭ４＝オンになるのでＭ３／Ｄ電圧は電位上昇するため、Ｍ３／Ｇ電圧は図１０に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、駆動するＭ３／Ｄ電流はほぼゼロである。時刻ｔ２３〜ｔ２４の期間で該当ｑ列のサンプリングＳＰａがＨになり、Ｍ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ３によってΔＶ３変化させる。ΔＶ３は概略次式で示される。

ΔＶ３＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ３

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ３²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／ＧはＭ１のドレイン・ゲート容量によって多少電位降下したＶａ３１に変化してＭ３／Ｇは保持状態になる。

以上の動作を繰り返し、映像信号Ｖｉｄｅｏは線順次電流信号ｉ（ｄａｔａ）に変換される。

制御信号Ｐ１０、Ｍ４、Ｍ５及び制御信号Ｐ１３、Ｍ１０、Ｍ１１から構成されるＭ３／Ｄ及びＭ９／Ｄのバイアス回路または充電回路は無くても本発明の基本概念を崩すものでは無い。

本実施形態は駆動トランジスタ（Ｍ３，Ｍ９）のゲートに保持された保持電位を駆動トランジスタと閾値電圧Ｖｔｈは同じだがトランジスタのＷ／Ｌ比（Ｗ：チャネル幅、Ｌ：チャネル長）による駆動係数を小さくして駆動能力とともに放電能力を小さくした放電トランジスタ（Ｍ１４，Ｍ１６）によって自己放電動作を行う。その放電時間は映像信号レベルによる影響を十分に低減して最適な時間に固定をすることができる上、放電時間の制御性を改善できる。

〔実施形態６〕
図１１に本発明の実施形態６の回路を示す。本形態は、図１７に示したようなＥＬ表示パネルの列制御回路構成例であり、ゲート回路１４から入力されたサンプリング信号に従って映像信号Ｖｉｄｅｏより該当列の信号をサンプリングし、電圧電流変換して電流信号ｉ（ｄａｔａ）をデータ線１１に出力する回路である。

本実施形態は、一端が単一または複数の映像信号線に接続され、第１の制御信号で制御される第１のスイッチと、
一端が上記映像信号線に接続され、第２の制御信号で制御される第２のスイッチと、
一端が上記第１のスイッチに接続された第１の容量素子と、
一端が第１の容量素子の他端に接続され、他端が第１の基準端子に接続された第２の容量素子と、
ソースが第１のソース信号制御線に接続され、ゲートが第２の容量素子の一端に接続された第１のトランジスタと、
一端が第１の容量素子の他端と第２の容量素子の一端と第１のトランジスタのゲートに接続され、第３の制御信号で制御される第３のスイッチと、
一端が第１のトランジスタのドレインに接続され、他端がデータ線に接続され、第４の制御信号で制御される第４のスイッチと、
一端が上記第２のスイッチに接続された第３の容量素子と、
一端が第３の容量素子の他端に接続され、他端が第２の基準端子に接続された第４の容量素子と、
ソースが第２のソース信号制御線に接続され、ゲートが第４の容量素子の一端に接続された第２のトランジスタと、
一端が第３の容量素子の他端と第４の容量素子の一端と第２のトランジスタのゲートに接続され、第５の制御信号で制御される第５のスイッチと、
一端が第２のトランジスタのドレインに接続され、他端がデータ線に接続され、第６の制御信号で制御される第６のスイッチと、
を備えた回路構成であり、第１のトランジスタまたは第２のトランジスタのゲート電圧が設定された後に、第３または第５の制御信号による所定期間で第３または第５のスイッチを電気的に接続状態にする。

本実施形態においては、第１及び第２のトランジスタが本発明にかかる駆動トランジスタに、第４及び第５のスイッチが導通制御素子に相当する。

具体的には、図１１に示すように、第１〜第６のスイッチとして、トランジスタＭ１，Ｍ７，Ｍ２，Ｍ６，Ｍ８，Ｍ１２を用いる。第１〜第６の制御信号は、サンプリング信号ＳＰａ（ｑ）、ＳＰｂ（ｑ）、Ｐ９，Ｐ１１，Ｐ１２，Ｐ１４である。また第１〜第４の容量素子はＣ１〜Ｃ４、第１及び第２の基準端子には基準電位Ｖｇａ，Ｖｇｂが入力され、第１及び第２のソース制御信号線には制御信号Ｖｓａ，Ｖｓｂが入力される。

映像信号ＶｉｄｅｏはＭ１／Ｓ及びＭ７／Ｓに入力され、サンプリング信号ＳＰａ、ＳＰｂは各々Ｍ１／Ｇ、Ｍ７／Ｇに入力される。Ｍ１／Ｄは容量Ｃ１の一端に接続され、Ｃ１の他端は、一端に基準電位Ｖｇａが入力される容量Ｃ２の他端とソースに制御信号Ｖｓａが入力されるＭ３／Ｇが接続されている。Ｍ３／ＤはＭ２／Ｄに接続され、Ｍ３／ＧはＭ２／Ｓに接続され、Ｍ２／Ｇは制御信号Ｐ９で制御される。さらに、Ｍ３／ＤはＭ４／Ｓに接続され、Ｍ４／Ｄは、ソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ５／Ｄに接続され、Ｍ４／Ｇは制御信号Ｐ１０で制御される。さらに、Ｍ３／ＤはＭ６／Ｓに接続され、Ｍ６／Ｄはデータ線１１に接続されており、Ｍ６／Ｇは制御信号Ｐ１１で制御される。

一方、Ｍ７／Ｄは容量Ｃ３の一端に接続され、Ｃ３の他端は、一端に基準電位Ｖｇｂが入力される容量Ｃ４の他端とソースに制御信号Ｖｓｂが入力されるＭ９／Ｇが接続されている。Ｍ９／ＤはＭ８／Ｄに接続され、Ｍ９／ＧはＭ８／Ｓに接続され、Ｍ８／Ｇは制御信号Ｐ１２により制御される。さらに、Ｍ９／ＤはＭ１０／Ｓに接続され、Ｍ１０／Ｄはソースが電源ＶＣＣに接続されゲートとドレインが短絡されたＭ１１／Ｄに接続され、Ｍ１０／Ｇは制御信号Ｐ１３で制御される。さらに、Ｍ９／ＤはＭ１２／Ｓに接続され、Ｍ１２／Ｄはデータ線１１に接続されており、Ｍ１２／Ｇは制御信号Ｐ１４で制御される。

各トランジスタのゲートサイズ（Ｗ，Ｌ）及び容量値は下記のような関係で構成する。
Ｍ１＝Ｍ７、Ｍ３＝Ｍ９、Ｍ２＝Ｍ８、Ｍ６＝Ｍ１２、Ｃ１＝Ｃ３、Ｃ２＝Ｃ４

（動作説明）
図１１の列制御回路１０の動作を図１２のタイムチャートにより説明する。図１２中、Ｍ３／Ｇ及びＭ９／Ｇはそれぞれ、Ｍ３及びＭ９のゲート電圧を示す。

時刻ｔ１直前
ＳＰａ，ＳＰｂはＬ，Ｐ９，Ｐ１０，Ｐ１２，Ｐ１４はＬ，Ｐ１１，Ｐ１３はＨであるので各トランジスタは、
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ
となり、Ｍ３及びＭ９の各ゲートに付随した容量に充電された保持電圧Ｖａ１２及びＶｂ１１によって電流駆動している。Ｍ６＝オンであることからＭ３／Ｄ電流のＩａ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。Ｍ９／Ｄ電流はＭ１２に供給されＭ９／Ｄ電圧が決定される。

時刻ｔ１〜ｔ９
時刻ｔ１において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｈ，Ｌ，Ｌ，Ｈに変化するので各トランジスタは
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ１１によるＭ９／Ｄ電流Ｉｂ１１がＭ３／Ｄ電流Ｉａ１２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２以前に制御信号Ｐ９がＨに変化し、Ｍ２＝オンとなってＭ３／ＧとＭ３／Ｄが電気的に接続された状態となるため、この時刻から制御信号Ｐ１０がＬになる時刻ｔ２までの期間、Ｍ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ２でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ５までの期間、Ｍ３／Ｇのゲート容量と容量Ｃ２に保持されている保持電位がＭ３自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行う。この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ３か〜ｔ４において、制御信号Ｐ１２がＨに変化することでＭ８＝オンになり、さらにＶｓｂが時刻ｔ３直前から時刻ｔ４直後までＧＮＤから＋ΔＶｓに電位変化した上でＭ９自身の駆動能力に応じた放電能力によって時刻ｔ３から自己放電動作を行い、時刻ｔ４において制御信号Ｐ１２がＬに変化し自己放電動作は停止して、ドレイン・ゲート容量などを通じて多少電位降下する。時刻ｔ４直後においてＶｓｂが＋ΔＶｓからＧＮＤに電位変化し、Ｍ９／Ｇ電圧Ｖｂ１２によるＭ９／Ｄ電流Ｉｂ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ５〜ｔ６の期間は、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下が発生する。時刻ｔ６においてＰ１０がＨに変化しＭ４＝オンになるのでＭ３／Ｄ電圧は電位上昇するため、Ｍ３／Ｇ電圧は図１１に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、駆動するＭ３／Ｄ電流はほぼゼロである。時刻ｔ７から時刻ｔ８までの期間で該当ｑ列のサンプリング信号ＳＰａがＨに変化し、Ｍ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ１によってΔＶ１変化させる。ΔＶ１は概略次式で示される。

ΔＶ１＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ１

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ１²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／ＧはＭ１のドレイン・ゲート容量によって多少電位降下したＶａ２１に変化して保持状態になる。

時刻ｔ９〜ｔ１７
時刻ｔ９において、ＳＰｂ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｌ，Ｈ，Ｈ，Ｌに変化するのでトランジスタは
Ｍ１＝オフ、Ｍ２＝オフ、Ｍ４＝オフ、Ｍ６＝オン
Ｍ７＝オン、Ｍ８＝オフ、Ｍ１０＝オン、Ｍ１２＝オフ
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ３／Ｇ電圧のＶａ２１によるＭ３／Ｄ電流Ｉａ２１がＭ９／Ｄ電流Ｉｂ１２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１０以前に制御信号Ｐ１２がＨに変化し、Ｍ８＝オンとなってＭ９／ＧとＭ９／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１３がＬになる時刻ｔ１０までの期間、Ｍ９／Ｇ電圧はＭ１０、Ｍ１１によって充電される。時刻ｔ１０でＭ９／Ｇ電圧の充電動作は停止し、その後、時刻ｔ１３までの時間に、Ｍ９／Ｇのゲート容量と容量Ｃ４に保持されている保持電位がＭ９自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行う。この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１１〜ｔ１２において、制御信号Ｐ９がＨに変化することでＭ２＝オンになり、さらにＶｓａが時刻ｔ１１直前から時刻ｔ１２直後までＧＮＤから＋ΔＶｓに電位変化した上でＭ３自身の駆動能力に応じた放電能力によって時刻ｔ１１から自己放電動作を行い、時刻ｔ１２において制御信号Ｐ９がＬに変化し自己放電動作は停止して、ドレイン・ゲート容量などを通じて多少電位降下する。時刻ｔ１２直後においてＶｓａが＋ΔＶｓからＧＮＤに電位変化しＭ３／Ｇ電圧Ｖａ２２によるＭ３／Ｄ電流Ｉａ２２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１３〜ｔ１４の期間は、Ｍ７、次いでＭ８がオフになり、Ｍ９／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ９／Ｇ電圧は多少電位降下が発生する。時刻ｔ１４において制御信号Ｐ１３がＨに変化し、Ｍ１０＝オンになるのでＭ９／Ｄ電圧は電位上昇するため、Ｍ９／Ｇ電圧は図１２に示すように再びほぼ元の状態に戻る。この時点でのＭ９／Ｇ電圧はＶｒｓｂで、ほぼＭ９自身の閾値電圧Ｖｔｈ近傍であるため、駆動するＭ９／Ｄ電流はほぼゼロである。時刻ｔ１５〜ｔ１６の期間に、該当ｑ列のサンプリング信号ＳＰｂがＨに変化し、Ｍ９自身の閾値電圧Ｖｔｈ近傍のＶｒｓｂに保持されているＭ９／Ｇ電圧をブランキングレベルとして入力映像信号ｄ２によってΔＶ２変化させる。ΔＶ２は概略次式で示される。

ΔＶ２＝｛Ｃ３／（Ｃ３＋Ｃ４＋Ｃ（Ｍ９））｝×ｄ２

Ｃ（Ｍ９）はＭ９のゲート入力容量を示す。このときのＭ９／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ２²

ここで、βはトランジスタＭ９の駆動係数である。該当するサンプリング信号ＳＰｂがＬに変化するとＭ７＝オフになり、Ｍ９／ＧはＭ７のドレイン・ゲート容量によって多少電位降下したＶｂ２１に変化して保持状態になる。

時刻ｔ１７以降
時刻ｔ１７において、ＳＰａ，Ｐ１０，Ｐ１１，Ｐ１３，Ｐ１４は各々Ｈ，Ｈ，Ｌ，Ｌ，Ｈに変化するので各トランジスタは
Ｍ１＝オン、Ｍ２＝オフ、Ｍ４＝オン、Ｍ６＝オフ
Ｍ７＝オフ、Ｍ８＝オフ、Ｍ１０＝オフ、Ｍ１２＝オン
となり、さらに、映像信号ＶｉｄｅｏはＶｂｌとなる。

この時、Ｍ９／Ｇ電圧のＶｂ２１によるＭ９／Ｄ電流Ｉｂ２１がＭ３／Ｄ電流Ｉａ２２に替わって電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ１８以前で制御信号Ｐ９がＨに変化し、Ｍ２＝オンとなってＭ３／ＧとＭ３／Ｄが電気的に接続された状態になるため、この時刻から制御信号Ｐ１０がＬになる時刻ｔ１８直前までＭ３／Ｇ電圧はＭ４、Ｍ５によって充電される。時刻ｔ１８でＭ３／Ｇ電圧の充電動作は停止し、その後、時刻ｔ２１までの期間、Ｍ３／Ｇのゲート容量と容量Ｃ２に保持されている保持電位がＭ３自身の閾値電圧Ｖｔｈ近傍に漸近するように、放電動作を行う。この放電動作によってトランジスタ間の閾値電圧Ｖｔｈのバラツキの影響を低減させる。また、時刻ｔ１９〜ｔ２０において、制御信号Ｐ１２がＨに変化することでＭ８＝オンになり、さらにＶｓｂが時刻ｔ１９直前から時刻ｔ２０直後までＧＮＤから＋ΔＶｓに電位変化した上でＭ９自身の駆動能力に応じた放電能力によって時刻ｔ１９から自己放電動作を行い、時刻ｔ２０において制御信号Ｐ１２がＬに変化して自己放電動作は停止し、ドレイン・ゲート容量などを通じて多少電位降下する。時刻ｔ２０直後においてＶｓｂが＋ΔＶｓからＧＮＤに電位変化し、Ｍ９／Ｇ電圧Ｖｂ２２によってＭ９／Ｄ電流Ｉｂ１２が電流信号ｉ（ｄａｔａ）としてデータ線１１に出力される。時刻ｔ２１〜ｔ２２の期間に、Ｍ１、次いでＭ２がオフになり、Ｍ３／Ｄは急速にＬに変化するため、ドレイン・ゲート容量などを通じてＭ３／Ｇ電圧は多少電位降下が発生する。時刻ｔ２２において制御信号Ｐ１０がＨに変化し、Ｍ４＝オンになるのでＭ３／Ｄ電圧は電位上昇するため、Ｍ３／Ｇ電圧は図１２に示すように再びほぼ元の状態に戻る。この時点でのＭ３／Ｇ電圧はＶｒｓａで、ほぼＭ３自身の閾値電圧Ｖｔｈ近傍であるため、駆動するＭ３／Ｄ電流はほぼゼロである。時刻ｔ２３から時刻ｔ２４までの期間で該当ｑ列のＳＰａがＨに変化するのでＭ３自身の閾値電圧Ｖｔｈ近傍のＶｒｓａに保持されているＭ３／Ｇ電圧をブランキングレベルとして映像信号Ｖｉｄｅｏのｄ３によってΔＶ３変化させる。ΔＶ３は概略次式で示される。

ΔＶ３＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ（Ｍ３））｝×ｄ３

Ｃ（Ｍ３）はＭ３のゲート入力容量を示す。このときのＭ３／Ｄ電流は概略次式で示される。

Ｉｄ＝β×ΔＶ３²

ここで、βはトランジスタＭ３の駆動係数である。該当するサンプリング信号ＳＰａがＬに変化するとＭ１＝オフになり、Ｍ３／ＧはＭ１のドレイン・ゲート容量によって多少電位降下したＶａ３１に変化して保持状態になる。

以上の動作を繰り返し、映像信号Ｖｉｄｅｏは線順次電流信号ｉ（ｄａｔａ）に変換される。

また、制御信号Ｐ１０、Ｍ４、Ｍ５及び制御信号Ｐ１３、Ｍ１０、Ｍ１１から構成されるＭ３／Ｄ及びＭ９／Ｄのバイアス回路または充電回路は無くても本発明の基本概念を崩すものでは無い。

さらに本実施形態では基準電位Ｖｇａ，ＶｇｂをＧＮＤに接地したが、制御信号Ｖｓａ，ＶｓｂをＧＮＤに接地してＶｇａとＶｇｂを制御信号として制御すること、またはＶｇａ，Ｖｇｂ，Ｖｓａ，Ｖｓｂを全て制御信号として各々制御することによって本実施形態と同様の効果を得ることができる。

本実施形態は、駆動トランジスタ（Ｍ３，Ｍ９）のゲート容量と保持容量に保持された保持電位を容量の一端の電圧または、トランジスタのソース電圧もしくは両者を制御することによって放電動作時の駆動トランジスタの駆動能力に応じた放電能力を小さくした上で駆動トランジスタ自身によって自己放電動作を行い、放電時間を入力映像信号レベルによる影響を十分に低減して最適な時間に固定をすることができる上、放電時間の制御性を改善できる。

〔実施形態７〕
本発明の表示装置を電子機器に用いた例について説明する。

図２０はデジタルスチルカメラの一例のブロック図である。図中、２０はシステム全体、２１は撮影部、２２は映像信号処理回路、２３は表示パネル、２５はメモリ、２６はＣＰＵ、２７は操作部を示す。

図２０のシステムにおいて、撮像部２１で撮影した映像、または、メモリ２５に記録された映像を、映像信号処理回路２２で信号処理し、表示パネル２３で見ることができる。ＣＰＵ２６では、操作部２７からの入力によって、撮影部２１、メモリ２５、映像信号処理部２６などを制御して、状況に適した撮影、記録、再生、表示を行なう。表示パネル２３として、上述した実施形態におけるＥＬパネルを用いた場合、駆動トランジスタの特性バラツキに起因する輝度バラツキを低減でき高品質な表示パネルを提供できる。

尚、この表示パネルはこの他にも各種電子機器の表示部として利用できる。

上記実施形態としては、本発明が好ましく適用されるＥＬ表示装置について例示したが、本発明においてはＥＬ表示装置に限定されるものではなく、電圧電流変換回路を用いて映像信号を電流信号に変換して表示を行う表示装置には好ましく適用されるものである。

本発明の表示装置の一実施形態の画素回路を示す図である。 図１の画素回路の動作のタイムチャートである。 本発明の表示装置の他の実施形態の画素回路を示す図である。 図３の画素回路の動作のタイムチャートである。 本発明の表示装置の他の実施形態の列制御回路を示す図である。 図５の列制御回路の動作のタイムチャートである。 本発明の表示装置の他の実施形態の列制御回路を示す図である。 図７の列制御回路の動作のタイムチャートである。 本発明の表示装置の他の実施形態の列制御回路を示す図である。 図９の列制御回路の動作のタイムチャートである。 本発明の表示装置の他の実施形態の列制御回路を示す図である。 図１１の列制御回路の動作のタイムチャートである。 本発明の基本概念を説明するための回路図である。 駆動トランジスタの自己放電前後の電流値を示す図である。 駆動トランジスタの自己放電前後の電流値を示す図である。 電圧設定方式のＥＬ表示装置の表示パネルの構成を示す図である。 電流設定方式のＥＬ表示装置の表示パネルの構成を示す図である。 図１７の表示パネルの画素回路の従来の構成を示す図である。 図１８の画素回路の動作のタイムチャートである。 本発明の表示装置を用いうるデジタルスチルカメラの一例のブロック図である。 図１６の表示パネルの列制御回路の従来の構成を示す図である。 図１６の表示パネルの画素回路の従来の構成を示す図である。 図２２の画素回路の動作のタイムチャートである。 図３の画素回路の従来の動作のタイムチャートである。 図１７の表示パネルの列制御回路の従来の構成を示す図である。 図２５の列制御回路の動作のタイムチャートである。

符号の説明

１ ＥＬ素子
２ 画素回路
３ 列シフトレジスタ
４ ゲート回路
５ 行シフトレジスタ
６、７，８ 入力回路
９ 画像表示部
１０ 列制御回路
１１ データ線
１２ 走査線
１３，１４ ゲート回路
１５ 駆動回路
１６ 列走査制御回路
２０ システム
２１ 撮影部
２２ 映像信号処理回路
２３ 表示パネル
２５ メモリ
２６ ＣＰＵ
２７ 操作部
Ｃ１〜Ｃ４ 容量
ＨＤ 補助列制御信号
ＨＳ 水平制御信号
ｉ（ｄａｔａ） 電流信号
Ｍ０〜Ｍ１６ トランジスタ
Ｐ０（ｒ）〜Ｐ２（ｒ） 走査信号
Ｐ３〜Ｐ１４ 制御信号
ＳＰ、ＳＰａ、ＳＰｂ サンプリング信号
ＶＣＣ 電源
ｖ（ｄａｔａ） 電圧信号
Ｖｉｄｅｏ 映像信号
Ｖｇ、Ｖｓ 基準信号
Ｖｇａ、Ｖｇｂ 基準電位
Ｖｓａ、Ｖｓｂ 制御信号
ＶＳ 垂直制御信号

Claims (7)

1. 駆動トランジスタのゲート電圧を設定し、該トランジスタのゲート容量を含む保持容量に該設定電圧を保持することによって、上記駆動トランジスタのドレイン電流を発生する電圧電流変換回路であって、
   上記駆動トランジスタのドレインとゲートとを電気的に接続及び切断する導通制御素子、または駆動トランジスタのゲートに接続された放電トランジスタのゲートとドレインを電気的に接続及び切断する導通制御素子、のいずれかを備え、
   上記駆動トランジスタのゲート電圧が設定された後の所定期間において、上記導通制御素子により上記駆動トランジスタまたは放電トランジスタのゲートとドレインとを電気的に接続状態とすることを特徴とする電圧電流変換回路。
2. 上記駆動トランジスタのドレインとゲートが電気的に接続状態となる所定期間を含む期間において、駆動トランジスタの電流駆動量が減ずる方向にソース電圧を変化させる請求項１に記載の電圧電流変換回路。
3. 上記駆動トランジスタのドレインとゲートが電気的に接続状態となる所定期間を含む期間において、駆動トランジスタの電流駆動量が減ずる方向に上記保持容量の基準端子電圧を変化させることを特徴とする請求項１に記載の電圧電流変換回路。
4. 画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電圧信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
   各画素回路が、請求項１乃至３のいずれかに記載の電圧電流変換回路を備え、データ線より入力された電圧信号を該電圧電流変換回路によって電流信号に変換し、該電流信号のレベルに応じた表示を行うことを特徴とする表示装置。
5. 画素回路がエレクトロルミネッセンス素子を備えている請求項４に記載の表示装置。
6. 画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部と、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素回路が接続されたデータ線に印加する駆動回路とを備え、画像表示を行う表示装置であって、
   データ線毎に、映像信号をサンプリングして各画素回路に入力する電流信号をデータ線に出力する列制御回路を備え、
   上記列制御回路が、請求項１乃至３のいずれかに記載の電圧電流変換回路を備え、サンプリングした映像信号を該電圧電流変換回路によって電流信号に変換し、データ線に出力することを特徴とする表示装置。
7. 画素回路がエレクトロルミネッセンス素子を備えている請求項６に記載の表示装置。

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