JP2005164880A - Light emitting device, and method of manufacturing light emitting device - Google Patents

Light emitting device, and method of manufacturing light emitting device Download PDF

Info

Publication number
JP2005164880A
JP2005164880A JP2003402468A JP2003402468A JP2005164880A JP 2005164880 A JP2005164880 A JP 2005164880A JP 2003402468 A JP2003402468 A JP 2003402468A JP 2003402468 A JP2003402468 A JP 2003402468A JP 2005164880 A JP2005164880 A JP 2005164880A
Authority
JP
Japan
Prior art keywords
tft
light
emitting element
light emitting
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003402468A
Other languages
Japanese (ja)
Other versions
JP2005164880A5 (en
JP4588312B2 (en
Inventor
Shinji Maekawa
慎志 前川
Itsuki Fujii
厳 藤井
Mitsuaki Osame
光明 納
Aya Anzai
彩 安西
Masaru Yamazaki
優 山崎
Ryota Fukumoto
良太 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2003402468A priority Critical patent/JP4588312B2/en
Publication of JP2005164880A publication Critical patent/JP2005164880A/en
Publication of JP2005164880A5 publication Critical patent/JP2005164880A5/ja
Application granted granted Critical
Publication of JP4588312B2 publication Critical patent/JP4588312B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a light emitting device capable of being manufactured through a more simple manufacturing process reduced in the number of steps and reducing the variation of luminance of a light emitting element caused by the variation of a gate voltage Vgs of a TFT controlling a current supplied to the light emitting element while reducing the area of a capacitive element . <P>SOLUTION: The light emitting device is provided with the light emitting element, a first TFT for determining a current value of a current flowing to the light emitting element, a second TFT for determining light emission and non-emission of the light emitting element, a first power line, and a second power line, and the first and second TFTs are connected in series between the light emitting element and the first power line, and a gate electrode of the first TFT is connected to the second power line, and one of gate electrodes of the fist and second TFTs and the first and second power lines is formed by using a liquid drop discharge method or a printing method. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、電流を発光素子に供給するための手段と発光素子とを、複数の各画素に有する発光装置及び発光装置の作製方法に関する。   The present invention relates to a light-emitting device having a means for supplying current to a light-emitting element and the light-emitting element in each of a plurality of pixels, and a method for manufacturing the light-emitting device.

発光素子は自ら発光するため視認性が高く、液晶表示装置(LCD)で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため発光素子を用いた発光装置は、CRTやLCDに代わる表示装置として注目されており、近年では携帯電話やデジタルスチルカメラ等の電子機器に搭載されるなど、実用化が行なわれている。   Since the light emitting element emits light by itself, the visibility is high, a backlight necessary for a liquid crystal display (LCD) is not necessary, and it is optimal for thinning, and the viewing angle is not limited. For this reason, a light emitting device using a light emitting element has attracted attention as a display device that replaces a CRT or LCD, and has recently been put into practical use, for example, mounted in an electronic device such as a mobile phone or a digital still camera.

発光装置は、パッシブマトリクス型とアクティブマトリクス型とに分類できる。アクティブマトリクス型はビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に柔軟に対応することができ、今後の主流となりつつある。具体的に提案されている、アクティブマトリクス型発光装置における画素の構成は、発光装置のメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされているが、通常少なくとも、発光素子と、画素へのビデオ信号の入力を制御する薄膜トランジスタ(TFT)と、該発光素子に電流を供給するためのTFTとが各画素に設けられている。   Light emitting devices can be classified into a passive matrix type and an active matrix type. The active matrix type can maintain the current supply to the light emitting element to some extent even after the video signal is input, and can flexibly cope with the increase in size and definition of the panel, and is becoming the mainstream in the future. Specifically, the configuration of the pixels in the active matrix light-emitting device that has been proposed differs depending on the manufacturer of the light-emitting device, and each has its own technical ideas, but usually at least the light-emitting element, A thin film transistor (TFT) for controlling input of a video signal to the pixel and a TFT for supplying current to the light emitting element are provided in each pixel.

ところで、画素へのビデオ信号の入力を制御するTFTのオフ電流が大きいと、他の画素に入力されるビデオ信号の電位の変化に伴い、発光素子に供給する電流値を制御するTFTのゲート電極・ソース領域間電圧(以下、ゲート電圧とする)Vgsが変動しやすい。このゲート電圧Vgsの変動を防ぐためには、該TFTのゲート電極・ソース領域間に設けられた容量素子の容量を大きくしたり、画素へのビデオ信号の入力を制御するTFTのオフ電流を低く抑えたりする必要がある。しかし、容量素子の占有面積を大きくすることは、塵埃などに起因する電極間のリークの発生確率を高め、よって歩留まりの低下に繋がるので望ましくない。また、画素へのビデオ信号の入力を制御するTFTのオフ電流を低く抑えること、且つ、大きな容量を充電するためにオン電流を高くすることの両方を満たすように、TFTの作製工程を最適化するには、コストと時間を要し、困難な課題である。さらに発光素子に供給する電流を制御するTFTのゲート電圧Vgsは、ゲート電極につく寄生容量に起因して、他のTFTのスイッチングや信号線、走査線の電位の変動等に伴って、変動し易いという問題もある。   By the way, if the off current of the TFT that controls the input of the video signal to the pixel is large, the gate electrode of the TFT that controls the current value supplied to the light emitting element in accordance with the change in the potential of the video signal input to the other pixel. The voltage between source regions (hereinafter referred to as gate voltage) Vgs is likely to fluctuate. In order to prevent the fluctuation of the gate voltage Vgs, the capacitance of the capacitive element provided between the gate electrode and the source region of the TFT is increased, or the off-current of the TFT for controlling the input of the video signal to the pixel is kept low. It is necessary to do. However, increasing the area occupied by the capacitive element is not desirable because it increases the probability of leakage between the electrodes due to dust and the like, thereby leading to a decrease in yield. In addition, the TFT fabrication process is optimized to satisfy both the low off-current of the TFT that controls the input of video signals to the pixel and the high on-current to charge a large capacity. It takes a lot of cost and time, and is a difficult task. In addition, the gate voltage Vgs of the TFT that controls the current supplied to the light emitting element fluctuates due to the parasitic capacitance attached to the gate electrode, due to the switching of other TFTs, the fluctuation of the potential of the signal line, the scanning line, and the like. There is also a problem that it is easy.

また一般的にアクティブマトリクス型の発光装置は、パターニングにリソグラフィ法が用いられている。リソグラフィ法を用いる場合、フォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を行なう必要があるため、作製工程が複雑になり、コストが高くなる。さらにリソグラフィ法には高価な露光用のマスク(フォトマスク)が必要であることも、発光装置の作製に費やされるコストが抑えられない一因になっている。そして、成膜後、エッチングにより除去されてしまう部分は結局廃棄されてしまうので、材料が無駄であり、コスト削減という観点から好ましくない。   In general, an active matrix light-emitting device uses a lithography method for patterning. When the lithography method is used, a series of steps such as formation of a photoresist, exposure, development, etching, and peeling are required, so that the manufacturing process becomes complicated and the cost increases. Further, the lithography method requires an expensive exposure mask (photomask), which is one of the reasons why the cost for manufacturing the light-emitting device cannot be suppressed. Then, after the film formation, a portion that is removed by etching is eventually discarded, and thus the material is useless, which is not preferable from the viewpoint of cost reduction.

また、パネルが大型化されると必然的に配線が長くなるため、配線抵抗により信号が遅延するという問題が生じる。この場合、配線を厚くして断面積を広げれば、配線抵抗を下げることができ、よって信号の遅延を回避できると考えられる。しかし、リソグラフィ法を用いて配線を形成する場合、配線の厚さはせいぜい200〜400μm程度であり、それ以上厚いとエッチングの工程に時間がかかって望ましくない。   Moreover, since the wiring becomes inevitably longer when the panel is enlarged, there arises a problem that the signal is delayed due to the wiring resistance. In this case, it is considered that if the wiring is thickened and the cross-sectional area is widened, the wiring resistance can be lowered, and thus signal delay can be avoided. However, when the wiring is formed by using the lithography method, the thickness of the wiring is about 200 to 400 μm at most, and if it is thicker than that, it takes time for the etching process, which is not desirable.

本発明は上述した問題に鑑み、工程数を抑えたより簡単な作製工程を用いて形成することができ、なおかつ、容量素子の面積を抑えつつ、発光素子に供給する電流を制御するTFTのゲート電圧Vgsの変動によって引き起こされる発光素子の輝度のばらつきを抑えることができる発光装置の提案を課題とする。さらに本発明は、配線の作製工程に費やされる時間を抑えつつ、大型化に伴う配線抵抗の上昇を抑えることができる発光装置及び発光装置の作製方法の提案を課題とする。   In view of the above-described problems, the present invention can be formed using a simpler manufacturing process in which the number of processes is suppressed, and the gate voltage of the TFT that controls the current supplied to the light emitting element while suppressing the area of the capacitor element. It is an object of the present invention to propose a light emitting device that can suppress variations in luminance of light emitting elements caused by fluctuations in Vgs. Another object of the present invention is to propose a light-emitting device and a method for manufacturing the light-emitting device that can suppress an increase in wiring resistance due to an increase in size while suppressing time spent in a wiring manufacturing process.

本発明では、発光素子に供給する電流の値を決めるTFT(駆動用TFT)に加え、スイッチング素子として機能するTFT(電流制御用TFT)を駆動用TFTに直列に接続する。そして少なくとも画像を表示するための期間においては、ゲート電極に固定の電位を与えて駆動用TFTをオンにし、常に電流を流せる状態にしておく。また、電流制御用TFTは線形領域で動作させ、そのゲート電極の電位を、画素に入力されるビデオ信号で制御する。   In the present invention, a TFT (current control TFT) functioning as a switching element is connected in series to the driving TFT in addition to a TFT (driving TFT) that determines the value of the current supplied to the light emitting element. At least in a period for displaying an image, a fixed potential is applied to the gate electrode to turn on the driving TFT so that a current can always flow. The current control TFT is operated in a linear region, and the potential of its gate electrode is controlled by a video signal input to the pixel.

電流制御用TFTを線形領域で動作させることで、そのソース領域・ドレイン領域間電圧(ドレイン電圧)Vdsは発光素子に加わる電圧Velに対して非常に小さくなり、ゲート電圧Vgsの僅かな変動が、発光素子に流れる電流に影響しにくくなる。そして駆動用TFTのゲート電極の電位は、ビデオ信号によって制御されず、固定されている。よって、前記電流制御用TFTのゲート電極・ソース領域間に設けられた容量素子の容量を大きくしたり、画素へのビデオ信号の入力を制御するTFTのオフ電流を低く抑えたりしなくても、発光素子に流れる電流が変動しにくくなる。また発光素子に流れる電流は、電流制御用TFTのゲート電極につく寄生容量による影響も受けない。そして、電流制御用TFTは発光素子への電流の供給の有無を選択するのみであって、発光素子に流れる電流の値は、駆動用TFTにより決定される。このため、ばらつき要因が減り、画質を大いに高めることができる。また、画素へのビデオ信号の入力を制御するTFTのオフ電流を低く抑えるためにプロセスを最適化しなくとも良いので、TFTの作製工程を簡略化することができ、コスト削減、歩留まり向上に大きく貢献することができる。   By operating the current control TFT in the linear region, the voltage between the source region and the drain region (drain voltage) Vds becomes very small with respect to the voltage Vel applied to the light emitting element, and a slight variation in the gate voltage Vgs It becomes difficult to influence the current flowing through the light emitting element. The potential of the gate electrode of the driving TFT is fixed without being controlled by the video signal. Therefore, even if the capacitance of the capacitor provided between the gate electrode and the source region of the current control TFT is not increased, or the off current of the TFT that controls the input of the video signal to the pixel is not reduced, The current flowing through the light emitting element is less likely to fluctuate. Further, the current flowing through the light emitting element is not affected by the parasitic capacitance attached to the gate electrode of the current control TFT. The current control TFT only selects whether or not current is supplied to the light emitting element, and the value of the current flowing through the light emitting element is determined by the driving TFT. For this reason, variation factors can be reduced and the image quality can be greatly improved. In addition, since it is not necessary to optimize the process in order to keep the TFT off current that controls the input of video signals to the pixels low, the TFT manufacturing process can be simplified, greatly contributing to cost reduction and yield improvement. can do.

なお本発明では、駆動用TFTを飽和領域で動作させるのが望ましいが、線形領域で動作させても良い。飽和領域では線形領域に比べて、ドレイン電流がゲート電極・ソース領域間の電圧(ゲート電圧)Vgsの僅かな変動に対して、ドレイン電流が大きく影響しやすい。しかし本発明では、駆動用TFTを飽和領域で動作させても、駆動用TFTのゲート電極の電位が固定されているので、ゲート電圧Vgsが変動しない。駆動用TFTを飽和領域で動作させることで、ドレイン電流がドレイン領域・ソース領域間電圧(以下、ドレイン電圧とする)Vdsによって変化せず、Vgsのみによって定まるようになるので、発光素子の劣化に伴ってVelが大きくなる代わりにVdsが小さくなっても、ドレイン電流の値は比較的一定に保たれる。よって、電界発光材料の劣化に伴う発光素子の輝度の低下や輝度むらの発生を抑えることができる。   In the present invention, the driving TFT is desirably operated in the saturation region, but may be operated in the linear region. Compared with the linear region, the drain current is more likely to affect the slight fluctuation of the voltage (gate voltage) Vgs between the gate electrode and the source region in the saturation region. However, in the present invention, even when the driving TFT is operated in the saturation region, the gate voltage Vgs does not vary because the potential of the gate electrode of the driving TFT is fixed. By operating the driving TFT in the saturation region, the drain current is not changed by the drain region-source region voltage (hereinafter referred to as drain voltage) Vds, but is determined only by Vgs. Accordingly, even if Vds decreases instead of Vel increasing, the value of the drain current is kept relatively constant. Therefore, it is possible to suppress a decrease in luminance or luminance unevenness due to deterioration of the electroluminescent material.

なお、駆動用TFTにおけるチャネル幅Wに対するチャネル長Lの値を、電流制御用TFTにおけるチャネル幅Wに対するチャネル長Lの値よりも大きくする。上記構成によって、駆動用TFTの特性の違いに起因する、画素間における発光素子の輝度のばらつきをさらに抑えることができる。   Note that the value of the channel length L with respect to the channel width W in the driving TFT is made larger than the value of the channel length L with respect to the channel width W in the current control TFT. With the above structure, variation in luminance of the light-emitting element between pixels due to a difference in characteristics of the driving TFT can be further suppressed.

また本発明では、上記構成を有する発光装置を、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成する。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、信号線、走査線に代表される各種配線、TFTのゲート電極、発光素子の電極などを形成することが可能になる。ただし、本発明の発光装置は、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。よって、例えば配線及びゲート電極の形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていれば良く、リソグラフィ法も併用していても良い。またパターニングの際に用いるマスクは、印刷法または液滴吐出法で形成しても良い。   In the present invention, the light-emitting device having the above structure is formed by a screen printing method, a printing method typified by an offset printing method, or a droplet discharge method. The droplet discharge method means a method of forming a predetermined pattern by discharging droplets containing a predetermined composition from the pores, and includes an ink jet method and the like in its category. By using the above printing method and droplet discharge method, various wirings typified by signal lines and scanning lines, TFT gate electrodes, light emitting element electrodes, etc. can be formed without using an exposure mask. become. However, in the light emitting device of the present invention, it is not necessary to use a printing method or a droplet discharge method for all the steps of forming a pattern. Therefore, for example, a printing method or a droplet discharge method is used in at least a part of the process, for example, a printing method or a droplet discharge method is used for forming a wiring and a gate electrode, and a lithography method is used for patterning a semiconductor film. What is necessary is just to use, and the lithography method may be used together. A mask used for patterning may be formed by a printing method or a droplet discharge method.

なお本発明の発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程において、発光素子が完成する前の一形態に相当する素子基板を範疇に含めていても良い。具体的に素子基板は、電流を発光素子に供給するための手段(TFT)を複数の各画素に有している。そして素子基板は、発光素子の第1の電極のみが形成された状態であっても良いし、第1の電極となる導電膜を形成した後であって、パターニングして第1の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。   Note that the light-emitting device of the present invention includes a panel in which a light-emitting element is sealed, and a module in which an IC or the like including a controller is mounted on the panel. Furthermore, in the process of manufacturing the light emitting device, the present invention may include in its category an element substrate corresponding to one mode before the light emitting element is completed. Specifically, the element substrate has means (TFT) for supplying current to the light emitting element in each of the plurality of pixels. The element substrate may be in a state where only the first electrode of the light-emitting element is formed, or after the conductive film to be the first electrode is formed and patterned to form the first electrode. It may be in the state before being applied, and all forms are applicable.

また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはOLED(Organic Light Emitting Diode)や、FED(Field Emission Display)に用いられているMIM型の電子源素子(電子放出素子)等が含まれる。   In addition, in this specification, the light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage. Specifically, the light-emitting element is used for OLED (Organic Light Emitting Diode) and FED (Field Emission Display). MIM type electron source elements (electron emitting elements) and the like are included.

本発明では、容量素子の面積を抑えつつ、発光素子に供給する電流を制御する駆動用TFTのゲート電圧Vgsの変動によって引き起こされる発光素子の輝度のばらつきを抑えることができる。   In the present invention, it is possible to suppress the luminance variation of the light emitting element caused by the fluctuation of the gate voltage Vgs of the driving TFT that controls the current supplied to the light emitting element while suppressing the area of the capacitor element.

また本発明では液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、発光装置の作製に費やされるコストを抑えることができる。   Further, in the present invention, by forming a pattern using a droplet discharge method or a printing method, a series of steps such as photoresist film formation, exposure, development, etching, and peeling performed by a lithography method can be simplified. it can. Further, unlike the lithography method, the droplet discharge method and the printing method do not waste material that is removed by etching. Further, it is not necessary to use an expensive exposure mask, so that the cost for manufacturing the light-emitting device can be suppressed.

さらに、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がない。よって、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。特に配線の厚さを0.5μm以上、より望ましくは2μm以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、発光装置の大型化に伴う配線抵抗の上昇を抑えることができる。   Further, unlike the lithography method, it is not necessary to perform etching to form the wiring. Therefore, the time spent for the process of forming the wiring can be significantly shortened compared to the case of the lithography method. In particular, when the wiring thickness is 0.5 μm or more, and more desirably 2 μm or more, the wiring resistance can be suppressed. Therefore, the wiring accompanying the increase in the size of the light-emitting device while suppressing the time spent in the wiring manufacturing process. An increase in resistance can be suppressed.

図1に、本発明の発光装置が有する画素の一形態を示す。図1に示す画素は、発光素子101と、ビデオ信号の画素への入力を制御するためのスイッチング素子として用いるTFT(スイッチング用TFT)102と、発光素子101に供給される電流の値を制御する駆動用TFT103と、発光素子101への電流の供給の有無を選択する電流制御用TFT104とを有している。さらに本実施の形態のように、ビデオ信号の電位を保持するための容量素子105を画素に設けていても良い。   FIG. 1 illustrates one mode of a pixel included in the light-emitting device of the present invention. The pixel shown in FIG. 1 controls a light emitting element 101, a TFT (switching TFT) 102 used as a switching element for controlling input of a video signal to the pixel, and a current value supplied to the light emitting element 101. A driving TFT 103 and a current control TFT 104 for selecting whether to supply current to the light emitting element 101 are provided. Further, as in this embodiment, a capacitor 105 for holding the potential of the video signal may be provided in the pixel.

図1では、スイッチング用TFT102、駆動用TFT103及び電流制御用TFT104は同じ極性であるが、極性はn型であっても、p型であってもどちらでも良い。ただし、TFTにセミアモルファス半導(微結晶半導体)体または非晶質半導体を用いる場合、p型よりもn型の方が高い移動度が得られるので、スイッチング用TFT102、駆動用TFT103及び電流制御用TFT104を全てn型にすることが望ましい。本実施の形態では、スイッチング用TFT102、駆動用TFT103及び電流制御用TFT104が全てn型の場合について説明する。アモルファス半導体、セミアモルファス半導体を用いたTFTは多結晶半導体を用いたTFTよりも作製工程が少ない分、コスト、歩留まりを高くすることができるというメリットを有している。また半導体膜の成膜後に結晶化の工程を設ける必要がないので、比較的パネルの大型化が容易である。   In FIG. 1, the switching TFT 102, the driving TFT 103, and the current control TFT 104 have the same polarity, but the polarity may be either n-type or p-type. However, when a semi-amorphous semiconductor (microcrystalline semiconductor) body or an amorphous semiconductor is used for the TFT, the n-type has higher mobility than the p-type, so that the switching TFT 102, the driving TFT 103, and the current control are obtained. It is desirable to make all the TFTs 104 for use n-type. In this embodiment mode, a case where the switching TFT 102, the driving TFT 103, and the current control TFT 104 are all n-type will be described. A TFT using an amorphous semiconductor or a semi-amorphous semiconductor has an advantage that cost and yield can be increased because the number of manufacturing steps is smaller than that of a TFT using a polycrystalline semiconductor. Further, since it is not necessary to provide a crystallization step after the formation of the semiconductor film, it is relatively easy to enlarge the panel.

セミアモルファス半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜20nmとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが520cm-1よりも低波数側にシフトしており、またX線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また、未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体(SAS)と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。 A semi-amorphous semiconductor is a film containing a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal). This semi-amorphous semiconductor is a semiconductor having a third state which is stable in terms of free energy, and is a crystalline one having a short-range order and having a lattice strain, and having a grain size of 0.5 to 20 nm. It can be dispersed in a single crystal semiconductor. The semi-amorphous semiconductor has its Raman spectrum shifted to a lower wavenumber than 520 cm −1 , and diffraction peaks of (111) and (220), which are considered to be derived from the Si crystal lattice in X-ray diffraction, are observed. . Further, hydrogen or halogen is contained at least 1 atomic% or more as a neutralizing agent for dangling bonds. Here, for convenience, such a semiconductor is referred to as a semi-amorphous semiconductor (SAS). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a good semi-amorphous semiconductor can be obtained.

また本実施の形態では、駆動用TFT103を飽和領域動作させる例について説明するが、線形領域で動作させても良い。また、スイッチング用TFT102及び電流制御用TFT104は線形領域で動作させる。駆動用TFT103にはエンハンスメント型TFTを用いてもよいし、ディプリーション型TFTを用いてもよい。   In this embodiment, an example in which the driving TFT 103 is operated in a saturation region is described; however, the driving TFT 103 may be operated in a linear region. The switching TFT 102 and the current control TFT 104 are operated in a linear region. As the driving TFT 103, an enhancement type TFT or a depletion type TFT may be used.

スイッチング用TFT102のゲート電極は、走査線Gj(j=1〜y)に接続されている。スイッチング用TFT102のソース領域とドレイン領域は、一方が信号線Si(i=1〜x)に、もう一方が電流制御用TFT104のゲート電極に接続されている。駆動用TFT103のゲート電極は第2の電源線Wi(i=1〜x)に接続されている。そして駆動用TFT103及び電流制御用TFT104は、第1の電源線Vi(i=1〜x)から供給される電流が、駆動用TFT103及び電流制御用TFT104のドレイン電流として発光素子101に供給されるように、第1の電源線Vi(i=1〜x)と、発光素子101とに接続されている。本実施の形態では、電流制御用TFT104のソース領域が第1の電源線Vi(i=1〜x)に接続され、駆動用TFT103のドレイン領域が発光素子101の第1の電極に接続される。   The gate electrode of the switching TFT 102 is connected to the scanning line Gj (j = 1 to y). One of the source region and the drain region of the switching TFT 102 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 104. The gate electrode of the driving TFT 103 is connected to the second power supply line Wi (i = 1 to x). In the driving TFT 103 and the current control TFT 104, the current supplied from the first power supply line Vi (i = 1 to x) is supplied to the light emitting element 101 as the drain current of the driving TFT 103 and the current control TFT 104. As described above, the light source element 101 is connected to the first power supply line Vi (i = 1 to x). In this embodiment mode, the source region of the current control TFT 104 is connected to the first power supply line Vi (i = 1 to x), and the drain region of the driving TFT 103 is connected to the first electrode of the light emitting element 101. .

なお駆動用TFT103のソース領域を第1の電源線Vi(i=1〜x)に接続し、電流制御用TFT104のドレイン領域を発光素子101の第1の電極に接続してもよい。   Note that the source region of the driving TFT 103 may be connected to the first power supply line Vi (i = 1 to x), and the drain region of the current control TFT 104 may be connected to the first electrode of the light emitting element 101.

発光素子101は第1の電極と、第2の電極と、第1の電極と第2の電極の間に形成された電界発光層とを有している。第1の電極と第2の電極は、いずれか一方が陽極に、他方が陰極に相当する。駆動用TFT103がn型である場合、第1の電極が陰極、第2の電極が陽極であることが望ましい。逆に、駆動用TFT103がp型である場合、第1の電極が陽極、第2の電極が陰極であることが望ましい。本実施の形態では駆動用TFT103がn型であるので、第1の電極が陰極、第2の電極が陽極の場合について説明する。   The light-emitting element 101 includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode. One of the first electrode and the second electrode corresponds to an anode, and the other corresponds to a cathode. In the case where the driving TFT 103 is n-type, it is preferable that the first electrode is a cathode and the second electrode is an anode. On the other hand, when the driving TFT 103 is a p-type, it is desirable that the first electrode is an anode and the second electrode is a cathode. In this embodiment mode, since the driving TFT 103 is an n-type, the case where the first electrode is a cathode and the second electrode is an anode will be described.

容量素子105が有する2つの電極は、一方は第1の電源線Vi(i=1〜x)に接続されており、もう一方は電流制御用TFT104のゲート電極に接続されている。容量素子105は、電流制御用TFT104のゲート電圧を保持するために設けられている。なお図1では容量素子105を設ける構成を示したが、本発明はこの構成に限定されず、容量素子105を設けずに電流制御用TFT104のゲート容量を用いて、電流制御用TFT104のゲート電圧を保持するようにしても良い。   One of the two electrodes of the capacitor 105 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 104. The capacitive element 105 is provided to hold the gate voltage of the current control TFT 104. Note that FIG. 1 illustrates a structure in which the capacitor 105 is provided; however, the present invention is not limited to this structure, and the gate voltage of the current control TFT 104 can be obtained using the gate capacitance of the current control TFT 104 without providing the capacitor 105. May be held.

次に、図1に示した画素の駆動方法について説明する。図1に示す画素は、その動作を書き込み期間、保持期間とに分けて説明することができる。図2(A)に、書き込み期間において電流制御用TFT104がオンの場合の動作を、図2(B)に、書き込み期間において電流制御用TFT104がオフの場合の動作を示す。また図2(C)に、保持期間において電流制御用TFT104がオンの場合の動作を、図2(D)に、保持期間において電流制御用TFT104がオフの場合の動作を示す。なお、図2(A)〜図2(D)では動作を分かり易くするために、スイッチング用TFT102と、電流制御用TFT104とを単にスイッチとして示す。   Next, a method for driving the pixel shown in FIG. 1 will be described. The operation of the pixel illustrated in FIG. 1 can be described by being divided into a writing period and a holding period. FIG. 2A shows an operation when the current control TFT 104 is on in the writing period, and FIG. 2B shows an operation when the current control TFT 104 is off in the writing period. FIG. 2C shows an operation when the current control TFT 104 is on in the holding period, and FIG. 2D shows an operation when the current control TFT 104 is off in the holding period. 2A to 2D, the switching TFT 102 and the current control TFT 104 are simply shown as switches for easy understanding of the operation.

まず書き込み期間において、走査線Gj(j=1〜y)が選択されると、走査線Gj(j=1〜y)にゲート電極が接続されているスイッチング用TFT102がオンになる。そして、信号線Si(i=1〜x)に入力されたビデオ信号が、スイッチング用TFT102を介して電流制御用TFT104のゲート電極に入力される。電流制御用TFT104は、入力されたビデオ信号の電位によりスイッチングが制御される。一方、駆動用TFT103のゲート電極には、電流制御用TFTがオンのときに駆動用TFT103がオンになるような高さの電位が、第2の電源線Wi(i=1〜x)から常に与えられている。   First, in the writing period, when the scanning line Gj (j = 1 to y) is selected, the switching TFT 102 whose gate electrode is connected to the scanning line Gj (j = 1 to y) is turned on. The video signal input to the signal line Si (i = 1 to x) is input to the gate electrode of the current control TFT 104 via the switching TFT 102. Switching of the current control TFT 104 is controlled by the potential of the input video signal. On the other hand, the gate electrode of the driving TFT 103 always has a potential high enough to turn on the driving TFT 103 when the current control TFT is on from the second power supply line Wi (i = 1 to x). Is given.

なお本実施の形態では、書き込み期間及び保持期間において、第1の電源線Vi(i=1〜x)と発光素子101の第2の電極とには、それぞれ高さの異なる電位を与えるようにし、該2つの電位は、駆動用TFT103及び電流制御用TFT104がオンのときに、発光素子101に順方向バイアスの電流が供給される程度の高さに設定する。よって、図2(A)に示すように電流制御用TFT104がオンになると、発光素子101へ電流が供給され、発光素子101が発光する。また図2(B)に示すように電流制御用TFT104がオフになると、発光素子101への電流の供給は停止し、発光素子101は非発光の状態となる。   Note that in this embodiment mode, potentials having different heights are applied to the first power supply line Vi (i = 1 to x) and the second electrode of the light-emitting element 101 in the writing period and the holding period, respectively. The two potentials are set to such a height that a forward bias current is supplied to the light emitting element 101 when the driving TFT 103 and the current control TFT 104 are on. Therefore, as illustrated in FIG. 2A, when the current control TFT 104 is turned on, a current is supplied to the light-emitting element 101, and the light-emitting element 101 emits light. As shown in FIG. 2B, when the current control TFT 104 is turned off, the supply of current to the light-emitting element 101 is stopped, and the light-emitting element 101 is in a non-light-emitting state.

なお本発明では上述したように、書き込み期間において電流制御用TFT104がオンのときに、ビデオ信号に従って発光素子を発光させる必要は必ずしもない。例えば書き込み期間において、電流制御用TFT104のスイッチングに関わらず、発光素子101への電流の供給を止めておいても良い。具体的には、発光素子101の第2の電極と第1の電源線Viの間の電位差を埋めれば良い。または、発光素子101をダイオードに見立てたときに、発光素子101が有する一対の電極間に逆方向バイアスの電圧がかけられるように、第2の電極と第1の電源線Vi(i=1〜x)の間の電位差を設定すれば良い。或いは、発光素子101に流れる電流の経路をスイッチ等で遮断しても良い。この場合、電流制御用TFT104がオンになっていても、オフになっていても、書き込み期間においては発光素子101への電流の供給は停止する。よって書き込み期間において、全ての発光素子101は非発光の状態となる。   In the present invention, as described above, when the current control TFT 104 is on during the writing period, it is not always necessary to cause the light emitting element to emit light in accordance with the video signal. For example, in the writing period, the supply of current to the light emitting element 101 may be stopped regardless of the switching of the current control TFT 104. Specifically, a potential difference between the second electrode of the light-emitting element 101 and the first power supply line Vi may be filled. Alternatively, when the light-emitting element 101 is regarded as a diode, the second electrode and the first power supply line Vi (i = 1 to 1) are applied so that a reverse bias voltage is applied between the pair of electrodes included in the light-emitting element 101. The potential difference between x) may be set. Alternatively, the path of the current flowing through the light emitting element 101 may be blocked by a switch or the like. In this case, the current supply to the light emitting element 101 is stopped in the writing period regardless of whether the current control TFT 104 is on or off. Therefore, in the writing period, all the light-emitting elements 101 are in a non-light-emitting state.

次に、走査線Gj(j=1〜y)の電位を制御することでスイッチング用TFT102をオフにすることで、書き込み期間において書き込まれたビデオ信号の電位が保持され、保持期間が開始される。   Next, the potential of the video signal written in the writing period is held by turning off the switching TFT 102 by controlling the potential of the scanning line Gj (j = 1 to y), and the holding period is started. .

保持期間では、発光素子101の第2の電極と、第1の電源線Vi(i=1〜x)の間に、電流制御用TFT104がオンであるならば発光素子101に順方向バイアスの電流が供給されるような電位差を設ける。そしてさらに、電流制御用TFTがオンであるならば発光素子に流れる電流の経路が確保されている状態にする。   In the holding period, if the current control TFT 104 is on between the second electrode of the light emitting element 101 and the first power supply line Vi (i = 1 to x), a forward bias current is applied to the light emitting element 101. A potential difference is provided so that is supplied. Furthermore, if the current control TFT is on, a path for the current flowing through the light emitting element is secured.

よって、ビデオ信号によって電流制御用TFT104がオンになる場合は、図2(C)に示すように、発光素子101に電流が供給される。発光素子101に流れる電流は、駆動用TFT103のドレイン電流と、発光素子101の電圧電流特性によって決まる。そして発光素子101は、供給される電流に見合った高さの輝度で発光する。逆に、書き込み期間において電流制御用TFT104をオフにした場合、図2(D)に示すように、ビデオ信号の電位は容量素子105によって保持されているので、発光素子101への電流の供給は停止しており、発光素子101は非発光の状態となる。   Therefore, when the current control TFT 104 is turned on by a video signal, current is supplied to the light-emitting element 101 as illustrated in FIG. The current flowing through the light emitting element 101 is determined by the drain current of the driving TFT 103 and the voltage-current characteristics of the light emitting element 101. Then, the light emitting element 101 emits light with a luminance with a height corresponding to the supplied current. On the other hand, when the current control TFT 104 is turned off in the writing period, the potential of the video signal is held by the capacitor 105 as shown in FIG. The light emitting element 101 is in a non-light emitting state.

なお図1に示した画素において、発光素子101の第2の電極と第1の電源線Vi(i=1〜x)の間の電位差を埋めることで、発光素子101への電流の供給を止めるスイッチの構成の一例を、図3(A)に示す。ただし図3(A)では、第1の電極が陰極、第2の電極が陽極の場合を示す。図3(A)に示すように、スイッチ110を切り替えることで、書き込み期間においては第1の電源線Viと、発光素子101の第2の電極とに電位Vssを与え、保持期間においては発光素子101に順方向バイアスの電流が供給されるように、発光素子101の第2の電極に電位Vddを、第1の電源線Viに電位Vssを与えることができる。ただしVdd>Vssとする。なお第1の電極が陽極、第2の電極が陰極の場合は、書き込み期間において第1の電源線Viと、発光素子101の第2の電極とに電位Vddを与え、保持期間において発光素子101に順方向バイアスの電流が供給されるように、発光素子101の第2の電極に電位Vssを、第1の電源線Viに電位Vddを与えるようにする。   Note that in the pixel illustrated in FIG. 1, supply of current to the light emitting element 101 is stopped by filling a potential difference between the second electrode of the light emitting element 101 and the first power supply line Vi (i = 1 to x). An example of the structure of the switch is illustrated in FIG. Note that FIG. 3A illustrates the case where the first electrode is a cathode and the second electrode is an anode. As shown in FIG. 3A, by switching the switch 110, the potential Vss is applied to the first power supply line Vi and the second electrode of the light-emitting element 101 in the writing period, and the light-emitting element in the holding period. The potential Vdd can be applied to the second electrode of the light-emitting element 101 and the potential Vss can be applied to the first power supply line Vi so that a forward bias current is supplied to the light-emitting element 101. However, Vdd> Vss. Note that in the case where the first electrode is an anode and the second electrode is a cathode, the potential Vdd is applied to the first power supply line Vi and the second electrode of the light-emitting element 101 in the writing period, and the light-emitting element 101 in the holding period. The potential Vss is applied to the second electrode of the light emitting element 101 and the potential Vdd is applied to the first power supply line Vi so that a forward bias current is supplied to the first power supply line Vi.

また、図1に示した画素において、発光素子101に流れる電流の経路を遮断することで、発光素子101への電流の供給を止める場合のスイッチの構成を、図3(B)に示す。ただし図3(B)では、第1の電極が陰極、第2の電極が陽極の場合を示す。図3(B)に示すように、書き込み期間においてはスイッチ111をオフすることで、発光素子101に流れる電流の経路を遮断して第2の電極をフローティングにし、保持期間においてはスイッチ111をオンにすることで、発光素子101に流れる電流の経路を確保し、発光素子101に順方向バイアスの電流が供給されるようにすることができる。   In addition, FIG. 3B illustrates a structure of a switch in the pixel illustrated in FIG. 1 in the case where supply of current to the light-emitting element 101 is stopped by blocking a path of current flowing through the light-emitting element 101. Note that FIG. 3B illustrates the case where the first electrode is a cathode and the second electrode is an anode. As shown in FIG. 3B, by turning off the switch 111 in the writing period, the path of the current flowing through the light-emitting element 101 is cut off and the second electrode is floated, and the switch 111 is turned on in the holding period. Thus, a path for a current flowing through the light emitting element 101 can be secured, and a forward bias current can be supplied to the light emitting element 101.

なおビデオ信号がデジタルの場合、発光素子が発光する時間を制御することで階調を表示しても良いし(時間階調方式)、または発光素子が発光する面積で階調を表示しても良い(面積階調方式)。例えば本実施の形態において時間階調方式を用いる場合、1フレーム期間に、ビデオ信号の各ビットに対応する書き込み期間と保持期間を設ける。そして、1フレーム期間内で、発光素子が発光した書き込み期間と保持期間のトータルの長さをビデオ信号で制御することで、階調を表示することができる。なお書き込み期間において、ビデオ信号の電位に関わらず発光素子を全て非発光の状態にする駆動方法の場合は、1フレーム期間内で、発光素子が発光した保持期間のトータルの長さをビデオ信号で制御することで、階調を表示することができる。   Note that in the case where the video signal is digital, gradation may be displayed by controlling the time during which the light-emitting element emits light (time gradation method), or gradation may be displayed by the area where the light-emitting element emits light. Good (area gradation method). For example, when the time gray scale method is used in this embodiment, a writing period and a holding period corresponding to each bit of the video signal are provided in one frame period. In addition, within one frame period, gradation can be displayed by controlling the total length of the writing period and the holding period during which the light emitting element emits light with a video signal. Note that in the case of a driving method in which all light-emitting elements are in a non-light-emitting state in the writing period regardless of the potential of the video signal, the video signal indicates the total length of the holding period in which the light-emitting element emits light within one frame period. By controlling, gradation can be displayed.

次に、本発明の発光装置の、より具体的な構成とその作製方法について、図4〜図7を用いて説明する。   Next, a more specific structure and a manufacturing method of the light-emitting device of the present invention will be described with reference to FIGS.

まず図4(A)に示すように、TFT及び発光素子を形成する基板200を用意する。具体的に基板200は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、SUS基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。基板200の表面を、CMP法などの研磨により平坦化しておいても良い。   First, as shown in FIG. 4A, a substrate 200 on which TFTs and light emitting elements are formed is prepared. Specifically, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a ceramic substrate, or the like can be used as the substrate 200. Alternatively, a metal substrate including a SUS substrate or a semiconductor substrate with an insulating film formed on the surface thereof may be used. A substrate made of a synthetic resin having flexibility such as plastic generally tends to have a lower heat resistant temperature than the above substrate, but can be used as long as it can withstand the processing temperature in the manufacturing process. . The surface of the substrate 200 may be planarized by polishing such as a CMP method.

上述した基板200の表面に、液滴吐出法、印刷法を用いて形成される導電膜または絶縁膜の、密着性を高めるための前処理を施す。密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を基板200の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を基板200の表面に付着させる方法、基板200の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、3d遷移元素であるSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む絶縁膜(以下、シロキサン系絶縁膜と呼ぶ)等が挙げられる。シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有していても良い。   Pretreatment for improving the adhesion of the conductive film or the insulating film formed by using the droplet discharge method or the printing method is performed on the surface of the substrate 200 described above. Specifically, as a method for improving the adhesion, for example, a method of attaching a metal or a metal compound capable of improving the adhesion of a conductive film or an insulating film to the surface of the substrate 200 by a catalytic action, a formed conductive A method of adhering an organic insulating film, metal, or metal compound having high adhesion to a film or an insulating film to the surface of the substrate 200, surface treatment by performing plasma treatment on the surface of the substrate 200 under atmospheric pressure or reduced pressure The method of performing is mentioned. Examples of the metal having high adhesion to the conductive film or insulating film include titanium, titanium oxide, 3d transition elements such as Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, and Zn. Is mentioned. Examples of the metal compound include the above-described metal oxides, nitrides, and oxynitrides. Examples of the organic insulating film include an insulating film including a Si—O—Si bond (hereinafter, referred to as a siloxane insulating film) formed using polyimide or a siloxane material as a starting material. The siloxane insulating film may have at least one of fluorine, an alkyl group, and aromatic hydrocarbon in addition to hydrogen as a substituent.

なお、基板200に付着させる金属または金属化合物が導電性を有する場合、半導体素子の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば1〜10nmとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、基板200の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。   Note that when the metal or the metal compound attached to the substrate 200 has conductivity, the sheet resistance is controlled so that the normal operation of the semiconductor element is not hindered. Specifically, the average thickness of the conductive metal or metal compound is controlled to be, for example, 1 to 10 nm, or the metal or metal compound is partially or entirely insulated by oxidation. You can do it. Alternatively, the deposited metal or metal compound may be selectively removed by etching except for the region where the adhesion is desired to be improved. Alternatively, the metal or the metal compound may be selectively attached only to a specific region by using a droplet discharge method, a printing method, a sol-gel method, or the like, instead of attaching the metal or the metal compound to the entire surface of the substrate in advance. The metal or metal compound does not need to be a completely continuous film on the surface of the substrate 200, and may be dispersed to some extent.

本実施の形態では、光触媒反応により密着性を高めることができるZnOまたはTiO2などの光触媒を基板200の表面に付着させる。具体的には、ZnOまたはTiO2を溶媒に分散させ、基板200の表面に撒布したり、Znの化合物またはTiの化合物を基板200の表面に付着させた後、酸化させたり、ゾル−ゲル法を用いたりすることで、結果的にZnOまたはTiO2を基板200の表面に付着させることができる。 In this embodiment mode, a photocatalyst such as ZnO or TiO 2 that can improve adhesion by a photocatalytic reaction is attached to the surface of the substrate 200. Specifically, ZnO or TiO 2 is dispersed in a solvent and distributed on the surface of the substrate 200, or a Zn compound or Ti compound is attached to the surface of the substrate 200 and then oxidized, or a sol-gel method. As a result, ZnO or TiO 2 can be attached to the surface of the substrate 200 as a result.

次に密着性を高めるための前処理が施された基板200の表面上に、液滴吐出法または各種印刷法を用いて、ゲート電極201〜203を形成する。具体的に、ゲート電極201〜203には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。なお、分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層されたゲート電極を形成することも可能である。また例えば、CuをAgでコートした導電粒子なども用いることが可能である。   Next, gate electrodes 201 to 203 are formed on the surface of the substrate 200 that has been subjected to pretreatment for improving adhesion, using a droplet discharge method or various printing methods. Specifically, for the gate electrodes 201 to 203, a conductive material including one or more metals such as Ag, Au, Cu, and Pd and a metal compound is used. Note that a conductive material having one or more metals, such as Cr, Mo, Ti, Ta, W, and Al, or a metal compound, can be used as long as aggregation can be suppressed by the dispersant. is there. A gate electrode in which a plurality of conductive films are stacked can be formed by performing film formation of a conductive material a plurality of times by a droplet discharge method or various printing methods. Also, for example, conductive particles coated with Cu with Ag can be used.

液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。具体的に本実施の形態では、テトラデカンにAgを分散させた溶液を滴下し、200℃〜300℃で1min〜50hr焼成することで溶媒を除去し、ゲート電極201〜203を形成する。有機系の溶媒を用いる場合、上記焼成を酸素雰囲気下で行なうことで、効率的に溶媒を除去することができ、ゲート電極201〜203の抵抗をより下げることができる。なお図示しないが、この工程でゲート電極201に接続した走査線も、同時に形成することができる。   In the case of using a droplet discharge method, a conductive material dispersed in an organic or inorganic solvent is dropped from a nozzle and then dried or baked at room temperature. Specifically, in this embodiment, a solution in which Ag is dispersed in tetradecane is dropped, and the solvent is removed by baking at 200 ° C. to 300 ° C. for 1 min to 50 hr, whereby the gate electrodes 201 to 203 are formed. When an organic solvent is used, the baking can be performed in an oxygen atmosphere, whereby the solvent can be efficiently removed and the resistance of the gate electrodes 201 to 203 can be further reduced. Although not shown, a scanning line connected to the gate electrode 201 in this step can also be formed at the same time.

なお、液滴吐出法を用いた場合、パターンの精度は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される基板200の表面の撥水性などに依存する。そのため、所望するパターンの精度に合わせて、これらの条件を最適化することが望ましい。   When the droplet discharge method is used, the accuracy of the pattern depends on the discharge amount per dot of the droplet, the surface tension of the solution, the water repellency of the surface of the substrate 200 onto which the droplet is dropped. Therefore, it is desirable to optimize these conditions according to the accuracy of the desired pattern.

ここで、液滴吐出法でAgを吐出する前に、酸化チタンを基板の表面に付着させた場合における、Agの密着性の評価について説明する。まずガラス基板上にスパッタ法を用いてチタンを1〜5nmの膜厚で成膜した。そして230℃の焼成により成膜したチタンを酸化し、酸化チタンとした。このとき、酸化チタンで形成されている膜のシート抵抗を測定したところ、装置の測定可能の下限値1×10-6Ω/□よりも低くなったため、十分絶縁性が高いことが確認された。 Here, the evaluation of the adhesiveness of Ag when titanium oxide is adhered to the surface of the substrate before Ag is ejected by the droplet ejection method will be described. First, a titanium film having a thickness of 1 to 5 nm was formed on a glass substrate by sputtering. The titanium film formed by baking at 230 ° C. was oxidized to form titanium oxide. At this time, when the sheet resistance of the film formed of titanium oxide was measured, it became lower than the lower limit of 1 × 10 −6 Ω / □ that can be measured by the apparatus, so that it was confirmed that the insulation was sufficiently high. .

次に、液滴吐出法を用いてAgを16箇所のエリアに滴下した後、230℃で焼成した。なお焼成後、16箇所の各エリアに形成された、短冊形のAg膜の寸法は、長さ1cm、幅200〜300μm、厚さ400〜500nmとなった。   Next, Ag was dropped onto 16 areas using a droplet discharge method, and then fired at 230 ° C. In addition, after baking, the dimension of the strip-shaped Ag film | membrane formed in each area of 16 places became length 1cm, width 200-300 micrometers, and thickness 400-500 nm.

上記Ag膜が形成された基板に、カプトン(R)テープを貼った後、該テープを剥がしてAg膜の密着性を確認したところ、テープを剥がした後もAg膜の剥離は見られなかった。また上記Ag膜が形成された基板を、0.5wt%のHF水溶液に1分間浸した後、流水洗浄を行なうことで膜の密着性を確認したところ、全てのAg膜が剥がれず基板上に残存していた。なお、チタン酸化膜を溶媒に分散させた溶液を、基板の表面に撒布することで、酸化チタンを基板の表面に付着させた場合も、同様の結果が得られた。ちなみに、素のガラス基板、表面をCMP研磨したガラス基板、非晶質珪素膜、窒化珪素膜または酸化珪素膜を形成したガラス基板を用いた場合には、若干の違いはあるものの、いずれも数本程度しかAg膜は残存しなかった。従って、酸化チタンにより高い密着性が得られていると考えられる。   After a Kapton (R) tape was applied to the substrate on which the Ag film was formed, the tape was peeled off to confirm the adhesion of the Ag film. As a result, no peeling of the Ag film was observed even after the tape was removed. . The substrate on which the Ag film was formed was immersed in a 0.5 wt% HF aqueous solution for 1 minute and then washed with running water to confirm the adhesion of the film. As a result, all the Ag film was not peeled off and was deposited on the substrate. It remained. The same result was obtained when titanium oxide was adhered to the surface of the substrate by spreading a solution in which the titanium oxide film was dispersed in the solvent on the surface of the substrate. By the way, when using a bare glass substrate, a glass substrate with a CMP polished surface, a glass substrate on which an amorphous silicon film, a silicon nitride film or a silicon oxide film is formed, there are some differences, but there are Only about this amount of Ag film remained. Therefore, it is considered that high adhesion is obtained by titanium oxide.

次に、ゲート電極201〜203を覆うようにゲート絶縁膜205を形成する。ゲート絶縁膜205は、例えば酸化珪素、窒化珪素または窒化酸化珪素等の絶縁膜を用いることができる。ゲート絶縁膜205は、単層の絶縁膜を用いても良いし、複数の絶縁膜を積層していても良い。本実施の形態では、窒化珪素、酸化珪素、窒化珪素が順に積層された絶縁膜を、ゲート絶縁膜205として用いる。また成膜方法は、プラズマCVD法、スパッタ法などを用いることができる。低い成膜温度でゲートリーク電流を抑えることができる緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。また窒化アルミニウムをゲート絶縁膜205として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、TFTで発生した熱を効率的に発散させることができる。   Next, a gate insulating film 205 is formed so as to cover the gate electrodes 201 to 203. As the gate insulating film 205, for example, an insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide can be used. As the gate insulating film 205, a single-layer insulating film may be used, or a plurality of insulating films may be stacked. In this embodiment, an insulating film in which silicon nitride, silicon oxide, and silicon nitride are sequentially stacked is used as the gate insulating film 205. As a film formation method, a plasma CVD method, a sputtering method, or the like can be used. In order to form a dense insulating film capable of suppressing gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in the reaction gas and mixed into the formed insulating film. Aluminum nitride can be used for the gate insulating film 205. Aluminum nitride has a relatively high thermal conductivity and can efficiently dissipate heat generated in the TFT.

次に図4(B)に示すように、発光素子が有する第1の電極206をゲート絶縁膜205上に形成する。なお本実施の形態では、第1の電極206が陰極、後に形成される第2の電極236が陽極に相当するが、本発明はこの構成に限定されない。第1の電極206が陽極、第2の電極236が陰極に相当していても良い。   Next, as illustrated in FIG. 4B, the first electrode 206 included in the light-emitting element is formed over the gate insulating film 205. Note that in this embodiment mode, the first electrode 206 corresponds to a cathode and the second electrode 236 formed later corresponds to an anode; however, the present invention is not limited to this structure. The first electrode 206 may correspond to an anode, and the second electrode 236 may correspond to a cathode.

陰極は、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。また陰極側から光を取り出す場合は、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、後に形成される電界発光層235に電子注入層を設けるのが望ましい。また透光性酸化物導電材料を用いずとも、陰極を光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成することで、陰極側から光を取り出すことができる。この場合、該陰極の上または下に接するように透光性酸化物導電材料を用いて透光性を有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。 As the cathode, a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function can be used. Specifically, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof ( In addition to CaF 2 and CaN, rare earth metals such as Yb and Er can be used. When an electron injection layer is provided, other conductive layers such as Al can be used. When light is extracted from the cathode side, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) are used. It is possible to use. Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In the case of using a light-transmitting oxide conductive material, it is desirable to provide an electron injection layer in the electroluminescent layer 235 to be formed later. In addition, without using a light-transmitting oxide conductive material, light can be extracted from the cathode side by forming the cathode with a film thickness that allows light to pass therethrough (preferably, about 5 nm to 30 nm). In this case, a light-transmitting conductive layer may be formed using a light-transmitting oxide conductive material so as to be in contact with or under the cathode so as to suppress the sheet resistance of the cathode.

本実施の形態では、陽極に相当する第1の電極206として、Mg:Agを用いる。なお第1の電極206は、スパッタ法、液滴吐出法または印刷法を用いて形成することが可能である。液滴吐出法または印刷法を用いる場合、マスクを用いなくても第1の電極206を形成することが可能である。またスパッタ法を用いる場合でも、リソグラフィ法において用いるレジストを、液滴吐出法または印刷法で形成することで、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。   In this embodiment, Mg: Ag is used as the first electrode 206 corresponding to the anode. Note that the first electrode 206 can be formed by a sputtering method, a droplet discharge method, or a printing method. In the case of using a droplet discharge method or a printing method, the first electrode 206 can be formed without using a mask. Even when the sputtering method is used, by forming the resist used in the lithography method by a droplet discharge method or a printing method, it is not necessary to separately prepare an exposure mask, which leads to cost reduction.

なお第1の電極206は、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またCMP法を用いた研磨後に、陰極の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。   Note that the first electrode 206 may be polished and polished by a CMP method or a polyvinyl alcohol-based porous body so that the surface thereof is planarized. Further, after polishing using the CMP method, the surface of the cathode may be irradiated with ultraviolet rays, oxygen plasma treatment, or the like.

次に図4(C)に示すように、第1の半導体膜207を形成する。第1の半導体膜207は非晶質(アモルファス)半導体またはセミアモルファス半導体(SAS)で形成することができる。また多結晶半導体膜を用いていても良い。本実施の形態では、第1の半導体膜207としてセミアモルファス半導体を用いる。セミアモルファス半導体は、非晶質半導体よりも結晶性が高く高い移動度が得られ、また多結晶半導体と異なり結晶化させるための工程を増やさずとも形成することができる。   Next, as shown in FIG. 4C, a first semiconductor film 207 is formed. The first semiconductor film 207 can be formed using an amorphous semiconductor or a semi-amorphous semiconductor (SAS). A polycrystalline semiconductor film may also be used. In this embodiment, a semi-amorphous semiconductor is used for the first semiconductor film 207. A semi-amorphous semiconductor has higher crystallinity and higher mobility than an amorphous semiconductor and can be formed without increasing the number of steps for crystallization unlike a polycrystalline semiconductor.

非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4、Si26が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。 An amorphous semiconductor can be obtained by glow discharge decomposition of a silicide gas. Typical silicide gases include SiH 4 and Si 2 H 6 . This silicide gas may be diluted with hydrogen, hydrogen and helium.

またSASも珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4であり、その他にもSi26、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、SASの形成を容易なものとすることができる。希釈率は2倍〜1000倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、CH4、C26などの炭化物気体、GeH4、GeF4などのゲルマニウム化気体、F2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。SASを第1の半導体膜として用いたTFTは、1〜10cm2/Vsecや、それ以上の移動度を得ることができる。 SAS can also be obtained by glow discharge decomposition of silicide gas. A typical silicide gas is SiH 4 , and in addition, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4 and the like can be used. In addition, it is easy to form a SAS by diluting and using this silicide gas with hydrogen or a gas obtained by adding one or more kinds of rare gas elements selected from helium, argon, krypton, and neon to hydrogen. It can be. It is preferable to dilute the silicide gas at a dilution rate in the range of 2 to 1000 times. Furthermore, a carbide gas such as CH 4 or C 2 H 6 , a germanium gas such as GeH 4 or GeF 4 , F 2 or the like is mixed in the silicide gas, so that the energy bandwidth is 1.5-2. You may adjust to 4 eV or 0.9-1.1 eV. A TFT using SAS as the first semiconductor film can obtain a mobility of 1 to 10 cm 2 / Vsec or more.

また異なるガスで形成されたSASを複数積層することで、第1の半導体膜を形成しても良い。例えば、上述した各種ガスのうち、弗素原子を含むガスを用いて形成されたSASと、水素原子を含むガスを用いて形成されたSASとを積層して、第1の半導体膜を形成することができる。   Alternatively, the first semiconductor film may be formed by stacking a plurality of SAS formed of different gases. For example, among the various gases described above, a first semiconductor film is formed by stacking a SAS formed using a gas containing a fluorine atom and a SAS formed using a gas containing a hydrogen atom. Can do.

グロー放電分解による被膜の反応生成は減圧下または大気圧下で行なうことができる。減圧下で行なう場合、圧力は概略0.1Pa〜133Paの範囲で行なえば良い。グロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60MHzの高周波電力を供給すれば良い。圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzとする。基板加熱温度は300℃以下でよく、好ましくは100〜250℃とする。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は1×1020atoms/cm3以下とすることが望ましく、特に、酸素濃度は5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下とする。 The reaction production of the coating by glow discharge decomposition can be performed under reduced pressure or atmospheric pressure. When performed under reduced pressure, the pressure may be approximately in the range of 0.1 Pa to 133 Pa. The power for forming the glow discharge may be high frequency power of 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature may be 300 ° C. or less, preferably 100 to 250 ° C. As an impurity element in the film, impurities of atmospheric components such as oxygen, nitrogen, and carbon are desirably 1 × 10 20 atoms / cm 3 or less, and in particular, the oxygen concentration is preferably 5 × 10 19 atoms / cm 3 or less. Is 1 × 10 19 atoms / cm 3 or less.

なお、Si26と、GeF4またはF2とを用いて半導体膜を形成する場合、半導体膜のより基板に近い側から結晶が成長するので、基板に近い側ほど半導体膜の結晶性が高い。よって、ゲート電極が第1の半導体膜よりも基板により近いボトムゲート型のTFTの場合、第1の半導体膜のうち基板に近い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Note that in the case where a semiconductor film is formed using Si 2 H 6 and GeF 4 or F 2 , crystals grow from a side closer to the substrate of the semiconductor film, so that the crystallinity of the semiconductor film becomes closer to the side closer to the substrate. high. Therefore, in the case of a bottom-gate TFT whose gate electrode is closer to the substrate than the first semiconductor film, a region having high crystallinity on the side close to the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.

また、SiH4と、H2とを用いて半導体膜を形成する場合、半導体膜の表面により近い側ほど大きい結晶粒が得られる。よって、第1の半導体膜がゲート電極よりも基板により近いトップゲート型のTFTの場合、第1の半導体膜のうち基板から遠い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Further, when a semiconductor film is formed using SiH 4 and H 2 , larger crystal grains can be obtained on the side closer to the surface of the semiconductor film. Therefore, in the case of a top-gate TFT in which the first semiconductor film is closer to the substrate than the gate electrode, a region having high crystallinity on the side far from the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.

また、SASは、価電子制御を目的とした不純物を意図的に添加しないときに弱いn型の導電型を示す。これは、アモルファス半導体を成膜するときよりも高い電力のグロー放電を行なうため酸素が半導体膜中に混入しやすいためである。そこで、TFTのチャネル形成領域を設ける第1の半導体膜に対しては、p型を付与する不純物を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。p型を付与する不純物としては、代表的には硼素であり、B26、BF3などの不純物気体を1ppm〜1000ppmの割合で珪化物気体に混入させると良い。例えば、p型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を1×1014〜6×1016atoms/cm3とすると良い。 In addition, SAS shows a weak n-type conductivity when impurities intended for valence electron control are not intentionally added. This is because oxygen is easily mixed into the semiconductor film because glow discharge with higher power is performed than when an amorphous semiconductor is formed. Therefore, the threshold value can be controlled by adding an impurity imparting p-type to the first semiconductor film provided with the channel formation region of the TFT at the same time as or after the film formation. It becomes possible. The impurity imparting p-type is typically boron, and an impurity gas such as B 2 H 6 or BF 3 may be mixed in the silicide gas at a rate of 1 ppm to 1000 ppm. For example, when boron is used as an impurity imparting p-type conductivity, the boron concentration is preferably 1 × 10 14 to 6 × 10 16 atoms / cm 3 .

次に、第1の半導体膜207のうち、チャネル形成領域となる部分と重なるように、第1の半導体膜207上に保護膜208〜210を形成する。保護膜208〜210は液滴吐出法または印刷法を用いて形成しても良いし、CVD法、スパッタ法などを用いて形成しても良い。保護膜208〜210といて、酸化珪素、窒化珪素、窒化酸化珪素などの無機絶縁膜、シロキサン系絶縁膜などを用いることができる。またこれらの膜を積層し、保護膜208〜210として用いても良い。本実施の形態では、プラズマCVD法で形成された窒化珪素、液滴吐出法で形成されたシロキサン系絶縁膜を積層して、保護膜208〜210として用いる。この場合、窒化珪素のパターニングは、液滴吐出法で形成されたシロキサン系絶縁膜をマスクとして用い行なうことができる。   Next, protective films 208 to 210 are formed over the first semiconductor film 207 so as to overlap with a portion of the first semiconductor film 207 which becomes a channel formation region. The protective films 208 to 210 may be formed using a droplet discharge method or a printing method, or may be formed using a CVD method, a sputtering method, or the like. As the protective films 208 to 210, an inorganic insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide, a siloxane-based insulating film, or the like can be used. Alternatively, these films may be stacked and used as the protective films 208 to 210. In this embodiment mode, silicon nitride formed by a plasma CVD method and a siloxane insulating film formed by a droplet discharge method are stacked and used as the protective films 208 to 210. In this case, patterning of silicon nitride can be performed using a siloxane insulating film formed by a droplet discharge method as a mask.

次に図5(A)に示すように、第1の半導体膜207のパターニングを行なう。第1の半導体膜207のパターニングは、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。本実施の形態では、液滴吐出法で形成されたレジスト211を用い、パターニングする例を示す。なおレジスト211は、ポリイミド、アクリルなどの有機樹脂を用いることができる。そして、レジスト211を用いたドライエッチングにより、パターニングされた第1の半導体膜212、213が形成される。   Next, as shown in FIG. 5A, the first semiconductor film 207 is patterned. For patterning the first semiconductor film 207, a lithography method may be used, or a resist formed by a droplet discharge method or a printing method may be used as a mask. In the latter case, it is not necessary to prepare a mask for exposure separately, which leads to cost reduction. In this embodiment mode, an example of patterning using a resist 211 formed by a droplet discharge method is shown. Note that the resist 211 can be formed using an organic resin such as polyimide or acrylic. Then, patterned first semiconductor films 212 and 213 are formed by dry etching using the resist 211.

次に図5(B)に示すように、ゲート絶縁膜205の一部をエッチングにより選択的に除去し、ゲート電極203の一部を露出させる。ゲート絶縁膜205のエッチングには、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。   Next, as shown in FIG. 5B, part of the gate insulating film 205 is selectively removed by etching, so that part of the gate electrode 203 is exposed. For the etching of the gate insulating film 205, a lithography method may be used, or a resist formed by a droplet discharge method or a printing method may be used as a mask. In the latter case, it is not necessary to prepare a mask for exposure separately, which leads to cost reduction.

次に図5(C)に示すように、パターニング後の第1の半導体膜212、213を覆うように、第2の半導体膜214を形成する。第2の半導体膜214には、一導電型を付与する不純物を添加しておく。nチャネル型のTFTを形成する場合には、第2の半導体膜214に、n型を付与する不純物、例えばリンを添加すれば良い。具体的には、珪化物気体にPH3などの不純物気体を加え、第2の半導体膜214を形成すれば良い。一導電型を有する第2の半導体膜214は、第1の半導体膜212、213と同様にセミアモルファス半導体、非晶質半導体で形成することができる。 Next, as shown in FIG. 5C, a second semiconductor film 214 is formed so as to cover the first semiconductor films 212 and 213 after patterning. An impurity imparting one conductivity type is added to the second semiconductor film 214 in advance. In the case of forming an n-channel TFT, an impurity imparting n-type conductivity, for example, phosphorus may be added to the second semiconductor film 214. Specifically, an impurity gas such as PH 3 may be added to a silicide gas to form the second semiconductor film 214. The second semiconductor film 214 having one conductivity type can be formed using a semi-amorphous semiconductor or an amorphous semiconductor in the same manner as the first semiconductor films 212 and 213.

なお本実施の形態では、第2の半導体膜214を第1の半導体膜212、213と接するように形成しているが、本発明はこの構成に限定されない。第1の半導体膜212、213と第2の半導体膜214の間に、LDD領域として機能する第3の半導体膜を形成しておいても良い。この場合、第3の半導体膜は、セミアモルファス半導体または非晶質半導体で形成する。そして、第3の半導体膜は、導電型を付与するための不純物を意図的に添加しなくとも、もともと弱いn型の導電型を示す。よって第3の半導体膜には、導電型を付与するための不純物を添加してもしなくても、LDD領域として用いることができる。   Note that in this embodiment mode, the second semiconductor film 214 is formed in contact with the first semiconductor films 212 and 213; however, the present invention is not limited to this structure. A third semiconductor film functioning as an LDD region may be formed between the first semiconductor films 212 and 213 and the second semiconductor film 214. In this case, the third semiconductor film is formed using a semi-amorphous semiconductor or an amorphous semiconductor. The third semiconductor film originally exhibits a weak n-type conductivity type without intentionally adding an impurity for imparting the conductivity type. Therefore, the third semiconductor film can be used as an LDD region with or without an impurity for imparting conductivity type.

次に図6(A)に示すように、配線215〜219を液滴吐出法または印刷法を用いて形成し、該配線215〜219をマスクとして用い、第2の半導体膜214をエッチングする。第2の半導体膜214のエッチングは、真空雰囲気下もしくは大気圧雰囲気下におけるドライエッチングで行なうことができる。上記エッチングにより、第2の半導体膜214からソース領域またはドレイン領域として機能する、第2の半導体220〜225が形成され、さらに第1の電極206の一部が露出される。第2の半導体膜214をエッチングする際、保護膜208〜210によって、第1の半導体膜212、213がオーバーエッチングされるのを防ぐことができる。   Next, as illustrated in FIG. 6A, wirings 215 to 219 are formed by a droplet discharge method or a printing method, and the second semiconductor film 214 is etched using the wirings 215 to 219 as a mask. Etching of the second semiconductor film 214 can be performed by dry etching in a vacuum atmosphere or an atmospheric pressure atmosphere. Through the etching, second semiconductors 220 to 225 functioning as a source region or a drain region are formed from the second semiconductor film 214, and a part of the first electrode 206 is exposed. When the second semiconductor film 214 is etched, the protective films 208 to 210 can prevent the first semiconductor films 212 and 213 from being over-etched.

配線215〜219は、ゲート電極201〜203と同様に形成することができる。具体的には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。焼成は酸素雰囲気下で行ない、配線215〜219の抵抗を下げるようにしても良い。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層された配線215〜219を形成することも可能である。   The wirings 215 to 219 can be formed in a manner similar to that of the gate electrodes 201 to 203. Specifically, a conductive material including one or more metals such as Ag, Au, Cu, and Pd and a metal compound is used. In the case of using a droplet discharge method, a conductive material dispersed in an organic or inorganic solvent is dropped from a nozzle and then dried or baked at room temperature. A conductive material having one or more metals such as Cr, Mo, Ti, Ta, W, Al, or a metal compound can be used as long as aggregation can be suppressed by the dispersant and the dispersion can be dispersed in the solution. Baking may be performed in an oxygen atmosphere to reduce the resistance of the wirings 215 to 219. Further, the wirings 215 to 219 in which a plurality of conductive films are stacked can be formed by performing film formation of a conductive material a plurality of times by a droplet discharge method or various printing methods.

上記工程によって、スイッチング用TFT230、駆動用TFT231、電流制御用TFT232が形成される。   Through the above process, the switching TFT 230, the driving TFT 231 and the current control TFT 232 are formed.

次に図6(B)に示すように、スイッチング用TFT230と、駆動用TFT231と、電流制御用TFT232と、第1の電極206の端部とを覆うように、隔壁233を形成する。隔壁233は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁233に用い、第1の電極206上に開口部234を形成し、その開口部234の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、第1の電極206と後に形成される第2の電極236とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁233自体を、液滴吐出法または印刷法で形成することもできる。なお隔壁233は開口部234を有している。   Next, as illustrated in FIG. 6B, a partition wall 233 is formed so as to cover the switching TFT 230, the driving TFT 231, the current control TFT 232, and the end portion of the first electrode 206. The partition wall 233 can be formed using an organic resin film, an inorganic insulating film, or a siloxane-based insulating film. For example, acrylic resin, polyimide, polyamide, or the like can be used for the organic resin film, and silicon oxide, silicon nitride oxide, or the like can be used for the inorganic insulating film. In particular, a photosensitive organic resin film is used for the partition wall 233, an opening 234 is formed on the first electrode 206, and the side wall of the opening 234 is formed to be an inclined surface formed with a continuous curvature. By doing so, it is possible to prevent the first electrode 206 and the second electrode 236 formed later from being connected. At this time, the mask can be formed by a droplet discharge method or a printing method. The partition wall 233 itself can also be formed by a droplet discharge method or a printing method. Note that the partition wall 233 has an opening 234.

次に電界発光層235を形成する前に、隔壁233及び第1の電極206に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理(真空ベーク)を行なっても良い。具体的には、基板の温度を200℃〜450℃、好ましくは250〜300℃で、0.5〜20時間程度、真空雰囲気下で加熱処理を行なう。望ましくは3×10-7Torr以下とし、可能であるならば3×10-8Torr以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、第1の電極206に紫外線を照射してもよい。 Next, before the electroluminescent layer 235 is formed, in order to remove moisture, oxygen, and the like adsorbed on the partition wall 233 and the first electrode 206, heat treatment is performed in an air atmosphere or heat treatment (vacuum baking) in a vacuum atmosphere. May be performed. Specifically, heat treatment is performed in a vacuum atmosphere at a substrate temperature of 200 ° C. to 450 ° C., preferably 250 to 300 ° C., for about 0.5 to 20 hours. It is desirably 3 × 10 −7 Torr or less, and if possible, 3 × 10 −8 Torr or less is most desirable. In the case where an electroluminescent layer is formed after heat treatment in a vacuum atmosphere, reliability can be further improved by placing the substrate in a vacuum atmosphere until just before the electroluminescent layer is formed. it can. Further, before or after vacuum baking, the first electrode 206 may be irradiated with ultraviolet rays.

なお、本実施の形態では、後に形成されるパッシベーション膜237を窒化珪素で形成しており、該パッシベーション膜237と、ITSOで形成された第2の電極206とが接している。このように、窒化珪素または窒化酸化珪素を含む絶縁膜上に接するように、ITSOなどの透光性酸化物導電材料と酸化珪素を含む導電膜を用い、発光素子の第1の電極または第2の電極を形成することで、上述したどの材料の組み合わせよりも、発光素子の輝度を高めることができる。なお、第1の電極206にITSOを用いた場合、含まれる酸化珪素によって水分が付着しやすいので、上述した真空ベークは特に有効である。   Note that in this embodiment mode, a passivation film 237 to be formed later is formed of silicon nitride, and the passivation film 237 is in contact with the second electrode 206 formed of ITSO. As described above, the first electrode or the second electrode of the light-emitting element is formed using the light-transmitting oxide conductive material such as ITSO and the conductive film including silicon oxide so as to be in contact with the insulating film including silicon nitride or silicon nitride oxide. By forming this electrode, the luminance of the light-emitting element can be increased as compared with any combination of the materials described above. Note that in the case where ITSO is used for the first electrode 206, the above-described vacuum baking is particularly effective because moisture easily adheres to silicon oxide contained therein.

そして、隔壁233の開口部234において第1の電極206と接するように、電界発光層235を形成する。電界発光層235は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極に相当する第1の電極206上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお第1の電極206が陽極に相当する場合は、電界発光層235を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。   Then, an electroluminescent layer 235 is formed so as to be in contact with the first electrode 206 in the opening 234 of the partition wall 233. The electroluminescent layer 235 may be composed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer are stacked in this order on the first electrode 206 corresponding to the cathode. Note that in the case where the first electrode 206 corresponds to an anode, the electroluminescent layer 235 is formed by sequentially stacking a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.

なおモノクロの画像を表示する場合、もしくは白色の発光素子とカラーフィルターを用いてカラーの画像を表示する場合、電界発光層235の構造は全ての画素において同じである。三原色の光をそれぞれ発する3つの発光素子を用いてカラーの画像を表示する場合、電界発光層235は、対応する色ごとに材料、積層する層または膜厚を変えて塗り分けても良い。電界発光層を塗り分ける場合、液滴吐出法は材料の無駄がなく、工程も簡素化できるので、非常に有効である。なおカラーは、混色を用いたフルカラーであっても良いし、単一の色相を有する複数の画素を特定のエリアごとに配したエリアカラーであっても良い。   Note that when a monochrome image is displayed or when a color image is displayed using a white light emitting element and a color filter, the structure of the electroluminescent layer 235 is the same in all pixels. In the case of displaying a color image using three light emitting elements that emit light of three primary colors, the electroluminescent layer 235 may be applied separately by changing the material, the layer to be stacked, or the film thickness for each corresponding color. When the electroluminescent layer is separately applied, the droplet discharge method is very effective because there is no waste of material and the process can be simplified. Note that the color may be a full color using a mixed color or an area color in which a plurality of pixels having a single hue are arranged for each specific area.

なおカラーフィルターは、特定の波長領域の光を透過させることができる着色層と、場合によっては該着色層に加え、可視光を遮蔽することができる遮蔽膜とを有する場合がある。そしてカラーフィルターは、発光素子を封止するためのカバー材上に形成する場合もあれば、素子基板に形成する場合もありうる。いずれの場合においても、着色層または遮蔽膜は、印刷法または液滴吐出法を用いて形成することが可能である。   Note that the color filter may include a colored layer that can transmit light in a specific wavelength region and, in some cases, a shielding film that can shield visible light in addition to the colored layer. The color filter may be formed on a cover material for sealing the light emitting element or may be formed on an element substrate. In any case, the colored layer or the shielding film can be formed using a printing method or a droplet discharge method.

また電界発光層235は、高分子系有機化合物、中分子系有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。   The electroluminescent layer 235 can be formed by a droplet discharge method using any of a high molecular weight organic compound, a medium molecular weight organic compound, a low molecular weight organic compound, and an inorganic compound. Medium molecular organic compounds, low molecular organic compounds, and inorganic compounds may be formed by vapor deposition.

そして電界発光層235を覆うように、第2の電極236を形成する。本実施の形態では、第2の電極236は陽極に相当する。第2の電極236の作製方法は、蒸着法、スパッタ法、液滴吐出法などを材料に合わせて使い分けることが好ましい。   Then, a second electrode 236 is formed so as to cover the electroluminescent layer 235. In this embodiment mode, the second electrode 236 corresponds to an anode. As a method for manufacturing the second electrode 236, an evaporation method, a sputtering method, a droplet discharge method, or the like is preferably used depending on the material.

陽極には、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。また陽極として上記透光性酸化物導電材料の他に、例えばTiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成する。   For the anode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) can be used. . Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In addition to the light-transmitting oxide conductive material as an anode, in addition to a single layer film made of, for example, one or more of TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag, Al, etc., titanium nitride and A stack of a film containing aluminum as its main component, a three-layer structure of a titanium nitride film, a film containing aluminum as its main component, and a titanium nitride film can be used. However, when light is extracted from the anode side with a material other than the light-transmitting oxide conductive material, the light-transmitting oxide film is formed to have a film thickness that allows light to pass (preferably about 5 nm to 30 nm).

隔壁233の開口部234において、第1の電極206と電界発光層235と第2の電極236が重なり合うことで、発光素子238が形成されている。   In the opening 234 of the partition wall 233, the first electrode 206, the electroluminescent layer 235, and the second electrode 236 overlap with each other, so that the light-emitting element 238 is formed.

なお、発光素子238からの光の取り出しは、第1の電極206側からであっても良いし、第2の電極236側からであっても良いし、その両方からであっても良い。上記3つの構成にうち、目的とする構成に合わせて、陽極、陰極ぞれぞれの材料及び膜厚を選択するようにする。本実施の形態のように第2の電極236側から光の取り出す場合、第1の電極206側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。   Note that light extraction from the light-emitting element 238 may be performed from the first electrode 206 side, the second electrode 236 side, or both. Among the above three configurations, the material and film thickness of each of the anode and the cathode are selected in accordance with the target configuration. When light is extracted from the second electrode 236 side as in this embodiment mode, higher luminance can be obtained with lower power consumption than in the case of extracting light from the first electrode 206 side.

なお発光素子238を覆うようにパッシベーション膜237を形成しても良い。パッシベーション膜237は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法、CVD法などで形成された窒化珪素膜等を用いるのが望ましい。また、例えば窒化炭素膜と窒化珪素を積層した膜、ポリスチレンを積層した膜など、をパッシベーション膜237として用いても良い。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすいが内部応力の低い膜とを積層させて、パッシベーション膜237として用いることも可能である。本実施の形態では窒化珪素を用いる。パッシベーション膜237として窒化珪素を用いる場合、低い成膜温度で緻密なパッシベーション膜237を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、パッシベーション膜237中に混入させると良い。   Note that a passivation film 237 may be formed so as to cover the light-emitting element 238. As the passivation film 237, a film that hardly transmits a substance that causes deterioration of the light-emitting element such as moisture or oxygen compared to other insulating films is used. Typically, it is desirable to use, for example, a silicon nitride film formed by a DLC film, a carbon nitride film, an RF sputtering method, a CVD method, or the like. Further, for example, a film in which a carbon nitride film and silicon nitride are stacked, a film in which polystyrene is stacked, or the like may be used as the passivation film 237. In addition, the above-described film that hardly transmits a substance such as moisture or oxygen and a film that easily allows a substance such as moisture or oxygen to pass therethrough but has low internal stress may be stacked to be used as the passivation film 237. Is possible. In this embodiment mode, silicon nitride is used. In the case where silicon nitride is used for the passivation film 237, a rare gas element such as argon is preferably included in the reaction gas and mixed into the passivation film 237 in order to form a dense passivation film 237 at a low film formation temperature.

図7に、図6(B)に示す発光装置の上面図を示す。図7は、図6(B)のA−A’における断面図に相当する。なお図7では構造をより分かりやすくするため、電界発光層235、第2の電極236、パッシベーション膜237は省略して図示する。配線215は信号線として機能する。配線216は、ゲート電極203と接続している。またゲート電極201は、走査線240と電気的に接続されている。また配線219は第1の電源線として機能する。第2の電源線241は、配線215〜219と同じ導電膜から形成されており、ゲート電極203と接続されている。開口部234において第1の電極206が一部露出している。   FIG. 7 is a top view of the light-emitting device illustrated in FIG. FIG. 7 corresponds to a cross-sectional view taken along the line A-A ′ of FIG. Note that in FIG. 7, the electroluminescent layer 235, the second electrode 236, and the passivation film 237 are omitted in order to make the structure easier to understand. The wiring 215 functions as a signal line. The wiring 216 is connected to the gate electrode 203. The gate electrode 201 is electrically connected to the scanning line 240. The wiring 219 functions as a first power supply line. The second power supply line 241 is formed of the same conductive film as the wirings 215 to 219 and is connected to the gate electrode 203. A part of the first electrode 206 is exposed in the opening 234.

なお実際には、図6(B)に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。   Actually, when the state shown in FIG. 6B is completed, the protective film (laminate film, ultraviolet curable resin film, etc.) or cover material with high air tightness and less outgassing is used so as not to be exposed to the outside air. It is preferable to enclose (enclose).

なお本実施の形態では、画素部を形成する工程について説明したが、セミアモルファス半導体を第1の半導体膜として用いる場合、走査線駆動回路を画素部と同じ基板上に形成することが可能である。またアモルファス半導体を用いたTFTで画素部を形成し、該画素部が形成された基板に別途形成された駆動回路を貼り付けても良い。   Note that although a process for forming a pixel portion is described in this embodiment mode, a scan line driver circuit can be formed over the same substrate as the pixel portion when a semi-amorphous semiconductor is used as the first semiconductor film. . Alternatively, a pixel portion may be formed using a TFT using an amorphous semiconductor, and a separately formed driver circuit may be attached to the substrate on which the pixel portion is formed.

なお図4〜図7では、ゲート電極203の一部を露出させるためのゲート絶縁膜205のエッチングに、リソグラフィ法を用いたり、液滴吐出法または印刷法で形成されたレジストをマスクとして用いたりしているが、本発明はこの構成に限定されない。例えば、第2の半導体膜に接する配線をマスクとして用いてゲート絶縁膜205をエッチングし、ゲート電極203の一部を露出させても良い。この場合ゲート絶縁膜のエッチングを行なった後、液滴吐出法を用いて、ゲート電極203の露出した部分と、マスクとして用いた配線とを接続するような導電膜を形成しても良い。また例えば、ゲート絶縁膜205を形成する前に、ゲート電極203の一部と重なるようにピラーを形成しておいても良い。ピラーは、ピラーを形成したい領域に、導電材料を含む溶液を、液滴が重なるように複数回滴下することで形成できる。そしてゲート絶縁膜205は、ピラーと重なる部分において膜厚が著しく薄くなるため、該ゲート絶縁膜205上に形成された配線とピラーとを電気的に接続することができる。   4 to 7, a lithography method is used for etching the gate insulating film 205 to expose a part of the gate electrode 203, or a resist formed by a droplet discharge method or a printing method is used as a mask. However, the present invention is not limited to this configuration. For example, the gate insulating film 205 may be etched using a wiring in contact with the second semiconductor film as a mask so that part of the gate electrode 203 is exposed. In this case, after the gate insulating film is etched, a conductive film that connects the exposed portion of the gate electrode 203 and the wiring used as a mask may be formed by a droplet discharge method. Further, for example, a pillar may be formed so as to overlap with a part of the gate electrode 203 before the gate insulating film 205 is formed. The pillar can be formed by dropping a solution containing a conductive material into a region where the pillar is to be formed, a plurality of times so that the droplets overlap. Since the thickness of the gate insulating film 205 is extremely thin at a portion overlapping the pillar, the wiring formed over the gate insulating film 205 and the pillar can be electrically connected.

また図4〜図7では、第1の半導体膜と第2の半導体膜を別々の工程でパターニングしているが、本発明の発光装置はこの作製方法に限定されない。次に図8を用いて、第1の半導体膜と第2の半導体膜を同一のマスクを用いてパターニングする例について説明する。   4A to 7B, the first semiconductor film and the second semiconductor film are patterned in separate steps; however, the light-emitting device of the present invention is not limited to this manufacturing method. Next, an example in which the first semiconductor film and the second semiconductor film are patterned using the same mask will be described with reference to FIGS.

まず上述した作製方法に従って、図4(C)に示す状態まで同様に作製する。次に図8(A)に示すように、第1の半導体膜207をパターニングする前に、第2の半導体膜250を成膜する。LDD領域として用いる第3の半導体膜を形成する場合は、第1の半導体膜207を形成した後、第3の半導体膜を形成し、それから第2の半導体膜250を形成する。次に図8(B)に示すように、液滴吐出法または印刷法で形成したレジスト251をマスクとして用い、第1の半導体膜207及び第2の半導体膜250をパターニングする。図8(B)において、252、253はパターニング後の第1の半導体膜、は254、255はパターニング後の第2の半導体膜に相当する。   First, according to the manufacturing method described above, the manufacturing process is similarly performed up to the state shown in FIG. Next, as shown in FIG. 8A, before the first semiconductor film 207 is patterned, a second semiconductor film 250 is formed. In the case of forming the third semiconductor film used as the LDD region, the first semiconductor film 207 is formed, then the third semiconductor film is formed, and then the second semiconductor film 250 is formed. Next, as shown in FIG. 8B, the first semiconductor film 207 and the second semiconductor film 250 are patterned using a resist 251 formed by a droplet discharge method or a printing method as a mask. In FIG. 8B, 252 and 253 correspond to the first semiconductor film after patterning, and 254 and 255 correspond to the second semiconductor film after patterning.

次に図8(C)に示すように、液滴吐出法または印刷法で配線256〜260を形成する。そして配線256〜260をマスクとして用い、第2の半導体膜254、255を更にパターニングすることで、ソース領域またはドレイン領域として機能する第2の半導体膜261〜265が形成される。そして後は、図4〜図7に示した作製方法と同様に、隔壁、電界発光層、第2の電極を形成することができる。   Next, as shown in FIG. 8C, wirings 256 to 260 are formed by a droplet discharge method or a printing method. Then, by using the wirings 256 to 260 as a mask and further patterning the second semiconductor films 254 and 255, second semiconductor films 261 to 265 functioning as a source region or a drain region are formed. After that, in the same manner as the manufacturing method shown in FIGS. 4 to 7, the partition, the electroluminescent layer, and the second electrode can be formed.

図8に示した作製方法を用いる場合、第1の電極206と配線258とが直接接するので、該接続部分における接触抵抗を低くすることができる。   When the manufacturing method illustrated in FIGS. 8A to 8C is used, the first electrode 206 and the wiring 258 are in direct contact with each other, so that the contact resistance in the connection portion can be reduced.

また図4〜図7に示した作製方法及び図8に示した作製方法では、第2の半導体膜と、該第2の半導体膜に接している配線とを形成する前に、第1の電極を形成している例を示しているが、本発明はこの構成に限定されない。図9(A)に、図4〜図7に示した作製方法において、第2の半導体膜と、該第2の半導体膜に接している配線とを形成した後に、第1の電極を形成した、画素の断面図を示す。ただし図9(A)では、駆動用TFT630、電流制御用TFT631を示す。   In the manufacturing method illustrated in FIGS. 4 to 7 and the manufacturing method illustrated in FIG. 8, the first electrode is formed before the second semiconductor film and the wiring in contact with the second semiconductor film are formed. However, the present invention is not limited to this configuration. 9A, in the manufacturing method illustrated in FIGS. 4 to 7, the first electrode is formed after the second semiconductor film and the wiring in contact with the second semiconductor film are formed. FIG. 3 shows a cross-sectional view of a pixel. However, FIG. 9A shows a driving TFT 630 and a current control TFT 631.

図9(A)において、601〜603は、ソース領域またはドレイン領域として機能する第2の半導体膜に相当し、第2の半導体膜601上に接するように配線604が、第2の半導体膜602上に接するように配線605が、第2の半導体膜603上に接するように配線606が形成されている。なお図9(A)では、第1の半導体膜607と第2の半導体膜601〜603とを、図4〜図7に示した場合のように、異なるマスクを用いたパターニングにより形成しているが、本発明はこの構成に限定されず、図8の場合のように同じマスクを用いてパターニングしていても良い。そして図9(A)では、配線604上に接するように、第1の電極608が形成されている。図9(A)に示すように、第2の半導体膜601〜603と、該第2の半導体膜601〜603に接している配線604〜606を形成した後に、第1の電極608を形成することで、第2の半導体膜601〜603のパターニングの際にドライエッチングを用いても、第1の電極608の表面が荒れるのを防ぐことができる。   In FIG. 9A, reference numerals 601 to 603 correspond to a second semiconductor film functioning as a source region or a drain region. A wiring 604 is in contact with the second semiconductor film 601 so as to be in contact with the second semiconductor film 602. A wiring 605 is formed so as to be in contact with the top, and a wiring 606 is formed so as to be in contact with the second semiconductor film 603. In FIG. 9A, the first semiconductor film 607 and the second semiconductor films 601 to 603 are formed by patterning using different masks as in the case shown in FIGS. However, the present invention is not limited to this configuration, and patterning may be performed using the same mask as in the case of FIG. In FIG. 9A, a first electrode 608 is formed so as to be in contact with the wiring 604. As shown in FIG. 9A, after the second semiconductor films 601 to 603 and the wirings 604 to 606 in contact with the second semiconductor films 601 to 603 are formed, the first electrode 608 is formed. Accordingly, even when dry etching is used for patterning the second semiconductor films 601 to 603, the surface of the first electrode 608 can be prevented from being roughened.

また図4〜図7、図8、図9(A)では、第1の電極をゲート絶縁膜上に形成しているが本発明はこの構成に限定されない。図9(B)に、TFTを覆って層間絶縁膜を形成し、該層間絶縁膜上に第1の電極を形成した場合の、画素の断面図を示す。ただし図9(B)では、駆動用TFT640、電流制御用TFT641を示す。図9(B)では、駆動用TFT640と、電流制御用TFT641と、駆動用TFT640、電流制御用TFT641のソース領域またはドレイン領域と接続された配線642〜644とが、層間絶縁膜645によって覆われており、該層間絶縁膜645上に第1の電極646が形成されている。層間絶縁膜645は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。層間絶縁膜645に、低誘電率材料(low-k材料)と呼ばれる材料を用いていても良い。そして第1の電極646と配線611とは、層間絶縁膜645のコンタクトホール内に形成されたピラー647を通して電気的に接続されている。   In FIGS. 4 to 7, 8 and 9A, the first electrode is formed on the gate insulating film, but the present invention is not limited to this structure. FIG. 9B is a cross-sectional view of a pixel in the case where an interlayer insulating film is formed so as to cover the TFT and the first electrode is formed over the interlayer insulating film. Note that FIG. 9B illustrates a driving TFT 640 and a current control TFT 641. In FIG. 9B, the driving TFT 640, the current control TFT 641, and the wirings 642 to 644 connected to the source region or the drain region of the driving TFT 640 and the current control TFT 641 are covered with an interlayer insulating film 645. A first electrode 646 is formed on the interlayer insulating film 645. The interlayer insulating film 645 can be formed using an organic resin film, an inorganic insulating film, or a siloxane-based insulating film. A material called a low dielectric constant material (low-k material) may be used for the interlayer insulating film 645. The first electrode 646 and the wiring 611 are electrically connected through a pillar 647 formed in the contact hole of the interlayer insulating film 645.

図9(B)では、該ピラー647は層間絶縁膜645を形成する前に液滴吐出法を用いて形成されている。具体的には、導電材料を含む溶液を同じポイントに滴下し、液滴を重ねることでピラー647を形成する。ピラー647に用いる導電材料として、ITO、ITSOに代表される透光性酸化物導電材料を用いることができる。そして、ピラー647を形成した後に層間絶縁膜645をスピンコート法などの塗布法で形成し、次に層間絶縁膜645の表面をエッチングすることでピラー647を露出させる。そして該ピラー647と接するように、層間絶縁膜645上に第1の電極646を形成する。なお層間絶縁膜645の表面は第1の電極646の表面に凹凸が形成されないように、平坦化されていることが望ましい。よって液滴吐出法を用いて層間絶縁膜645を形成する場合、液滴を吐出した後に気体を吹き付けてその表面を平坦化した後、焼成するように形成しても良い。   In FIG. 9B, the pillar 647 is formed by a droplet discharge method before the interlayer insulating film 645 is formed. Specifically, a pillar 647 is formed by dropping a solution containing a conductive material at the same point and overlapping the droplets. As a conductive material used for the pillar 647, a light-transmitting oxide conductive material typified by ITO or ITSO can be used. Then, after the pillar 647 is formed, an interlayer insulating film 645 is formed by a coating method such as a spin coat method, and then the surface of the interlayer insulating film 645 is etched to expose the pillar 647. Then, a first electrode 646 is formed over the interlayer insulating film 645 so as to be in contact with the pillar 647. Note that the surface of the interlayer insulating film 645 is preferably planarized so that unevenness is not formed on the surface of the first electrode 646. Therefore, in the case of forming the interlayer insulating film 645 by using a droplet discharge method, after the droplet is discharged, the surface may be flattened by blowing a gas and then fired.

なお図9(B)では、層間絶縁膜645を形成する前にピラー647を形成しているが、層間絶縁膜645を形成した後にピラー647を形成しても良い。この場合、層間絶縁膜645にコンタクトホールを形成し、液滴吐出法を用いて該コンタクトホールに導電材料を含む溶液を滴下することで、ピラー647を形成する。コンタクトホールの形成は、ドライエッチングを用いても、ウェットエッチングを用いてもどちらでも良い。また、層間絶縁膜を形成する前に、コンタクトホールを形成する領域に撥液性を有する有機材料を液滴吐出法または印刷法などを用いて塗布しておいても良い。この場合、層間絶縁膜を形成した後、撥液性を有する有機材料を除去することで、エッチングを行なわずともコンタクトホールを形成することができる。撥液性を有する有機材料として、ポリビニルアルコール(PVA)、フルオロアルキルシラン(FAS)などを用いることができる。また撥液性を有する有機材料の除去は、水による洗浄、CF4、O2などを用いたドライエッチングで行なうことができる。 In FIG. 9B, the pillar 647 is formed before the interlayer insulating film 645 is formed; however, the pillar 647 may be formed after the interlayer insulating film 645 is formed. In this case, a contact hole is formed in the interlayer insulating film 645, and a pillar 647 is formed by dropping a solution containing a conductive material into the contact hole by a droplet discharge method. The contact hole can be formed by either dry etching or wet etching. Further, before forming the interlayer insulating film, an organic material having liquid repellency may be applied to a region where the contact hole is formed by a droplet discharge method or a printing method. In this case, the contact hole can be formed without etching by removing the liquid-repellent organic material after forming the interlayer insulating film. As an organic material having liquid repellency, polyvinyl alcohol (PVA), fluoroalkylsilane (FAS), or the like can be used. The organic material having liquid repellency can be removed by washing with water or dry etching using CF 4 , O 2 or the like.

また層間絶縁膜は、液滴吐出法を用いて形成しても良い。図9(C)に、液滴吐出法を用いて層間絶縁膜を形成した場合の、画素の断面図を示す。ただし図9(C)では、駆動用TFT650、電流制御用TFT651を示す。図9(C)では、駆動用TFT650、電流制御用TFT651が第1の層間絶縁膜653に覆われており、第1の層間絶縁膜653は液滴吐出法を用いて形成されている。駆動用TFT650のソース領域またはドレイン領域のいずれか一方に接続された配線652は、第1の層間絶縁膜653と完全に重なってはおらず、一部露出している。また第1の層間絶縁膜655は、第1の層間絶縁膜653と同様に液滴吐出法を用いて形成されており、該第1の層間絶縁膜653を覆うように第1の電極654が形成されている。そして配線652の一部露出している部分は第1の電極654と接しており、該接している部分を覆うように更に第2の層間絶縁膜656が形成されている。   The interlayer insulating film may be formed using a droplet discharge method. FIG. 9C is a cross-sectional view of a pixel in the case where an interlayer insulating film is formed using a droplet discharge method. Note that FIG. 9C illustrates a driving TFT 650 and a current control TFT 651. In FIG. 9C, a driving TFT 650 and a current control TFT 651 are covered with a first interlayer insulating film 653, and the first interlayer insulating film 653 is formed by a droplet discharge method. A wiring 652 connected to either the source region or the drain region of the driving TFT 650 does not completely overlap with the first interlayer insulating film 653 but is partly exposed. The first interlayer insulating film 655 is formed using a droplet discharge method in the same manner as the first interlayer insulating film 653, and the first electrode 654 is formed so as to cover the first interlayer insulating film 653. Is formed. A part of the wiring 652 that is exposed is in contact with the first electrode 654, and a second interlayer insulating film 656 is further formed so as to cover the contacted part.

第2の層間絶縁膜656は、第1の層間絶縁膜655と重なる領域に開口部を有しており、該開口部において、第1の電極654と、第2の層間絶縁膜656上に形成された電界発光層657と、第2の電極658とが重なり、発光素子を形成している。   The second interlayer insulating film 656 has an opening in a region overlapping with the first interlayer insulating film 655, and is formed over the first electrode 654 and the second interlayer insulating film 656 in the opening. The electroluminescent layer 657 and the second electrode 658 overlap with each other to form a light emitting element.

また図4乃至図9に示す発光装置では、TFTの第1の半導体膜と第2の半導体膜の間に保護膜を形成しているが、本発明はこの構成に限定されず、図4乃至図9の場合において、保護膜は必ずしも形成しなくて良い。図10(A)に、保護膜を形成していない場合の、画素の断面図を示す。ただし図10(A)では、駆動用TFT701、電流制御用TFT702を示す。図10(A)に示す駆動用TFT701、電流制御用TFT702は、基板700上に形成されたゲート電極703、704と、該ゲート電極703、704を覆うように形成されたゲート絶縁膜705と、該ゲート電極703、704と重なるようにゲート絶縁膜705上に形成された第1の半導体膜706と、第1の半導体膜706と接する第2の半導体膜707〜709とを有している。エッチングにより第2の半導体膜707〜709を形成する際、SF6、NF3、CF4などのフッ化物気体を用いてエッチングガスとして用いる。そしてこのエッチングでは、第1の半導体膜706とのエッチングの選択比がとれないので、処理時間を適宜調整して行なうこととなる。このエッチングにより、第1の半導体膜706が一部露出する。 4 to 9, the protective film is formed between the first semiconductor film and the second semiconductor film of the TFT; however, the present invention is not limited to this structure, and FIG. In the case of FIG. 9, the protective film is not necessarily formed. FIG. 10A shows a cross-sectional view of a pixel in the case where a protective film is not formed. However, FIG. 10A shows a driving TFT 701 and a current control TFT 702. A driving TFT 701 and a current control TFT 702 illustrated in FIG. 10A include gate electrodes 703 and 704 formed over a substrate 700, a gate insulating film 705 formed so as to cover the gate electrodes 703 and 704, A first semiconductor film 706 formed over the gate insulating film 705 so as to overlap with the gate electrodes 703 and 704 and second semiconductor films 707 to 709 in contact with the first semiconductor film 706 are provided. When the second semiconductor films 707 to 709 are formed by etching, a fluoride gas such as SF 6 , NF 3 , or CF 4 is used as an etching gas. In this etching, since the etching selectivity with respect to the first semiconductor film 706 cannot be obtained, the processing time is appropriately adjusted. By this etching, the first semiconductor film 706 is partially exposed.

図10(A)のように保護膜を形成せず、第1の半導体膜706と第2の半導体膜707〜709を、同じマスクを用いてパターニングする場合、ゲート絶縁膜705と、第1の半導体膜706と、第2の半導体膜707〜709とを、大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染物質に汚染されることなく各積層界面を形成することができるので、TFT特性のばらつきを低減することができる。   In the case where the first semiconductor film 706 and the second semiconductor films 707 to 709 are patterned using the same mask without forming a protective film as in FIG. 10A, the gate insulating film 705, The semiconductor film 706 and the second semiconductor films 707 to 709 can be formed successively without being exposed to the air. In other words, each stacked interface can be formed without being contaminated by atmospheric components or contaminants floating in the atmosphere, so that variations in TFT characteristics can be reduced.

また図4乃至図9、図10(A)では、ゲート電極が第1の半導体膜よりも基板側に形成されているが、本発明はこの構成に限定されない。図10(B)に、第1の半導体膜がゲート電極よりも基板側に形成されている場合の、画素の断面図を示す。ただし図10(B)では、駆動用TFT711、電流制御用TFT712を示す。図10(B)において、基板710上に配線712〜714が形成されており、また配線712〜714上に接するように、第2の半導体膜715〜717が形成されており、第2の半導体膜715〜717上に接するように第1の半導体膜718が形成されている。そして第1の半導体膜718上にはゲート絶縁膜719が形成されており、第1の半導体膜718と重なるように該ゲート絶縁膜719上にゲート電極720、721が形成されている。   In FIGS. 4 to 9 and 10A, the gate electrode is formed on the substrate side of the first semiconductor film; however, the present invention is not limited to this structure. FIG. 10B is a cross-sectional view of the pixel in the case where the first semiconductor film is formed on the substrate side with respect to the gate electrode. However, FIG. 10B shows a driving TFT 711 and a current control TFT 712. 10B, wirings 712 to 714 are formed over a substrate 710, and second semiconductor films 715 to 717 are formed so as to be in contact with the wirings 712 to 714, whereby the second semiconductor A first semiconductor film 718 is formed so as to be in contact with the films 715 to 717. A gate insulating film 719 is formed over the first semiconductor film 718, and gate electrodes 720 and 721 are formed over the gate insulating film 719 so as to overlap with the first semiconductor film 718.

なお、上記図4〜図7、図8、図6、図10に示したTFTは、いずれもソース領域またはドレイン領域として機能する第2の半導体膜を用いているが、第2の半導体膜は必ずしも形成する必要はない。この場合、配線が直接第1の半導体膜と接続され、該配線がソース領域またはドレイン領域として機能する。特に図10(B)に示したTFTは、第2の半導体膜を用いない場合、第2の半導体膜715〜717を形成するためのパターニングに用いるマスクが不要になるので、大幅に工程数を削減することができる。   Note that each of the TFTs shown in FIGS. 4 to 7, 8, 6, and 10 uses a second semiconductor film that functions as a source region or a drain region. It does not necessarily have to be formed. In this case, the wiring is directly connected to the first semiconductor film, and the wiring functions as a source region or a drain region. In particular, in the TFT illustrated in FIG. 10B, when the second semiconductor film is not used, a mask used for patterning for forming the second semiconductor films 715 to 717 is not necessary. Can be reduced.

また、上記図4〜図7、図8、図6、図10に示した発光装置では、駆動用TFTと電流制御用トランジスタとで1つの第1の半導体膜を共有している例を示しているが、本発明はこの構成に限定されない。駆動用TFTと電流制御用トランジスタとが、それぞれ独立した第1の半導体膜を用いていても良い。   Further, in the light emitting devices shown in FIGS. 4 to 7, 8, 6, and 10, an example in which one first semiconductor film is shared by the driving TFT and the current control transistor is shown. However, the present invention is not limited to this configuration. The driving TFT and the current control transistor may use independent first semiconductor films.

なお上記図4〜図7、図8、図6、図10に示した発光装置において、駆動用TFT、電流制御用TFT、スイッチング用TFTはマルチゲート構造を有していても良い。マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を意味する。マルチゲート構造とすることで、TFTのオフ電流を低減させることができる。   Note that in the light-emitting devices shown in FIGS. 4 to 7, 8, 6, and 10, the driving TFT, the current control TFT, and the switching TFT may have a multi-gate structure. The multi-gate structure means a configuration in which a plurality of TFTs connected in series and connected to gate electrodes share a first semiconductor film. With the multi-gate structure, the off-current of the TFT can be reduced.

本実施例では、本発明の発光装置において、画素に形成されるTFTの構成について説明する。   In this embodiment, a structure of a TFT formed in a pixel in the light emitting device of the present invention will be described.

図11に、本実施例の画素の断面図を示す。図11において、1400は駆動用TFT、1401は電流制御用TFTに相当し、1402はスイッチング用TFTに相当し、1403は発光素子に相当する。駆動用TFT1400、電流制御用TFT1401、スイッチング用TFT1402、発光素子1404は、シール材1405によって、基板1406とカバー材1407の間において、充填材1408と共に密封されている。   FIG. 11 is a cross-sectional view of the pixel of this example. In FIG. 11, 1400 corresponds to a driving TFT, 1401 corresponds to a current control TFT, 1402 corresponds to a switching TFT, and 1403 corresponds to a light emitting element. The driving TFT 1400, the current control TFT 1401, the switching TFT 1402, and the light emitting element 1404 are sealed together with the filler 1408 between the substrate 1406 and the cover material 1407 by a sealant 1405.

駆動用TFT1400は、ゲート電極1409と、ゲート電極1409上に形成されたゲート絶縁膜1410と、ゲート絶縁膜1410上に形成された第1の半導体膜1411と、第1の半導体膜1411上に形成された第2の半導体膜1412、1413とを有している。電流制御用TFT1401は、ゲート電極1420と、ゲート電極1420上に形成されたゲート絶縁膜1410と、ゲート絶縁膜1410上に形成された第1の半導体膜1421と、第1の半導体膜1421上に形成された第2の半導体膜1413、1422とを有している。また1414、1415、1423は、第2の半導体膜1412、1413、1422にそれぞれ接続された配線に相当する。配線1414は発光素子1404の第1の電極1424に接続されている。   The driving TFT 1400 is formed over the gate electrode 1409, the gate insulating film 1410 formed over the gate electrode 1409, the first semiconductor film 1411 formed over the gate insulating film 1410, and the first semiconductor film 1411. The second semiconductor films 1412 and 1413 are formed. The current control TFT 1401 includes a gate electrode 1420, a gate insulating film 1410 formed over the gate electrode 1420, a first semiconductor film 1421 formed over the gate insulating film 1410, and a first semiconductor film 1421. The second semiconductor films 1413 and 1422 are formed. Reference numerals 1414, 1415, and 1423 correspond to wirings connected to the second semiconductor films 1412, 1413, and 1422, respectively. The wiring 1414 is connected to the first electrode 1424 of the light emitting element 1404.

なお図14では、図6(B)に示した発光装置において、駆動用TFT、電流制御用TFTがそれぞれ独立した第1の半導体膜を有している構造を示したが、本発明はこの構成に限定されない。例えば、図8〜図10に示した発光装置において、駆動用TFT、電流制御用TFTがそれぞれ独立した第1の半導体膜を有していても良い。   Note that FIG. 14 shows a structure in which the driving TFT and the current control TFT each have the independent first semiconductor film in the light-emitting device shown in FIG. 6B. It is not limited to. For example, in the light-emitting device illustrated in FIGS. 8 to 10, the driving TFT and the current control TFT may each have a separate first semiconductor film.

本実施例では、本発明の発光装置が有する画素の、図1とは異なる形態について説明する。   In this example, a mode different from that in FIG. 1 of a pixel included in the light-emitting device of the present invention will be described.

図12(A)に示す画素は、発光素子801と、スイッチング用TFT802と、駆動用TFT803と、電流制御用TFT804と、書き込まれたビデオ信号の電位を消去するためのTFT(消去用TFT)805とを有している。上記素子に加えて容量素子806を画素に設けても良い。また、駆動用TFT803にはエンハンスメント型TFTを用いてもよいし、ディプリーション型TFTを用いてもよい。   A pixel illustrated in FIG. 12A includes a light-emitting element 801, a switching TFT 802, a driving TFT 803, a current control TFT 804, and a TFT (erasing TFT) 805 for erasing the potential of a written video signal. And have. In addition to the above elements, a capacitor 806 may be provided in the pixel. Further, an enhancement type TFT or a depletion type TFT may be used as the driving TFT 803.

スイッチング用TFT802のゲート電極は、第1の走査線Gaj(j=1〜y)に接続されている。スイッチング用TFT802のソース領域とドレイン領域は、一方が信号線Si(i=1〜x)に、もう一方が電流制御用TFT804のゲート電極に接続されている。また消去用TFT805のゲート電極は、第2の走査線Gbj(j=1〜y)に接続されており、ソース領域とドレイン領域は、一方が第1の電源線Vi(i=1〜x)に、他方が電流制御用TFT804のゲート電極に接続されている。駆動用TFT803のゲート電極は第2の電源線Wi(i=1〜x)に接続されている。そして駆動用TFT803及び電流制御用TFT804は、発光素子801に供給される電流が、駆動用TFT803及び電流制御用TFT804のドレイン電流として第1の電源線Vi(i=1〜x)に供給されるように、第1の電源線Vi(i=1〜x)、発光素子801と接続されている。本実施例では、電流制御用TFT804のソース領域が第1の電源線Vi(i=1〜x)に接続され、駆動用TFT803のドレイン領域が発光素子801の第1の電極に接続される。なお駆動用TFT803のソース領域を第1の電源線Vi(i=1〜x)に接続し、電流制御用TFT804のドレイン領域を発光素子801の第1の電極に接続してもよい。容量素子806が有する2つの電極は、一方は第1の電源線Vi(i=1〜x)に接続されており、もう一方は電流制御用TFT804のゲート電極に接続されている。   The gate electrode of the switching TFT 802 is connected to the first scanning line Gaj (j = 1 to y). One of the source region and the drain region of the switching TFT 802 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 804. The gate electrode of the erasing TFT 805 is connected to the second scanning line Gbj (j = 1 to y), and one of the source region and the drain region is the first power supply line Vi (i = 1 to x). The other is connected to the gate electrode of the current control TFT 804. The gate electrode of the driving TFT 803 is connected to the second power supply line Wi (i = 1 to x). In the driving TFT 803 and the current control TFT 804, the current supplied to the light emitting element 801 is supplied to the first power supply line Vi (i = 1 to x) as the drain current of the driving TFT 803 and the current control TFT 804. Thus, the first power supply line Vi (i = 1 to x) and the light emitting element 801 are connected. In this embodiment, the source region of the current control TFT 804 is connected to the first power supply line Vi (i = 1 to x), and the drain region of the driving TFT 803 is connected to the first electrode of the light emitting element 801. Note that the source region of the driving TFT 803 may be connected to the first power supply line Vi (i = 1 to x), and the drain region of the current control TFT 804 may be connected to the first electrode of the light emitting element 801. One of two electrodes of the capacitor 806 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 804.

発光素子801は陽極と、陰極と、陽極と陰極の間に設けられた電界発光層とを有する。図12(A)のように駆動用TFT803及び電流制御用TFT804がn型である場合、第1の電極を陰極、第2の電極を陽極とするのが望ましい。   The light-emitting element 801 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. In the case where the driving TFT 803 and the current control TFT 804 are n-type as shown in FIG. 12A, it is preferable that the first electrode be a cathode and the second electrode be an anode.

図12(A)に示す画素は、その動作を書き込み期間、保持期間、消去期間とに分けて説明することができる。書き込み期間と保持期間におけるスイッチング用TFT802、駆動用TFT803及び電流制御用TFT804の動作については、図1の場合と同様である。   The operation of the pixel illustrated in FIG. 12A can be described by being divided into a writing period, a holding period, and an erasing period. The operations of the switching TFT 802, the driving TFT 803, and the current control TFT 804 in the writing period and the holding period are the same as those in FIG.

消去期間では、第2の走査線Gbj(j=1〜y)が選択されて消去用TFT805がオンになり、電源線V1〜Vxの電位が消去用TFT805を介して電流制御用TFT804のゲート電極に与えられる。よって、電流制御用TFT804がオフになるため、発光素子801に強制的に電流が供給されない状態を作り出すことができる。   In the erasing period, the second scanning line Gbj (j = 1 to y) is selected and the erasing TFT 805 is turned on, and the potentials of the power supply lines V1 to Vx pass through the erasing TFT 805 and the gate electrode of the current control TFT 804. Given to. Accordingly, since the current control TFT 804 is turned off, a state where no current is forcibly supplied to the light emitting element 801 can be created.

図12(B)に、本実施例における画素の別の構成を示す。図12(B)に示す画素は、発光素子811と、スイッチング用TFT812と、駆動用TFT813と、電流制御用TFT814とを有している。さらに本実施例のように、ビデオ信号の電位を保持するための容量素子814を画素に設けても良い。駆動用TFT813にはエンハンスメント型TFTを用いても良いし、ディプリーション型TFTを用いても良い。電流制御用TFT814は線形領域で動作させる。   FIG. 12B shows another structure of the pixel in this embodiment. A pixel illustrated in FIG. 12B includes a light-emitting element 811, a switching TFT 812, a driving TFT 813, and a current control TFT 814. Further, as in this embodiment, a capacitor 814 for holding the potential of the video signal may be provided in the pixel. An enhancement type TFT or a depletion type TFT may be used as the driving TFT 813. The current control TFT 814 is operated in a linear region.

スイッチング用TFT812のゲート電極は、走査線Gj(j=1〜y)に接続されている。スイッチング用TFT812のソース領域とドレイン領域は、一方が信号線Si(i=1〜x)に、もう一方が電流制御用TFT814のゲート電極に接続されている。駆動用TFT813のゲート電極は電源線Vi(i=1〜y)に接続されている。そして駆動用TFT813及び電流制御用TFT814は、発光素子811に供給される電流が、駆動用TFT813及び電流制御用TFT814のドレイン電流として電源線Vi(i=1〜x)に供給されるように、電源線Vi(i=1〜x)、発光素子811と接続されている。本実施例では、電流制御用TFT814のソース領域が電源線Vi(i=1〜x)に接続され、駆動用TFT813のドレイン領域が発光素子811の第1の電極に接続される。なお本実施例では、駆動用TFT813のソース領域が電源線Vi(i=1〜x)に接続され、電流制御用TFT814のドレイン領域が発光素子811の第1の電極に接続されていても良い。容量素子814が有する2つの電極は、一方は電源線Vi(i=1〜x)に接続されており、もう一方は電流制御用TFT814のゲート電極に接続されている。   The gate electrode of the switching TFT 812 is connected to the scanning line Gj (j = 1 to y). One of the source region and the drain region of the switching TFT 812 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 814. The gate electrode of the driving TFT 813 is connected to the power supply line Vi (i = 1 to y). The driving TFT 813 and the current control TFT 814 are supplied so that the current supplied to the light emitting element 811 is supplied to the power supply line Vi (i = 1 to x) as the drain current of the driving TFT 813 and the current control TFT 814. The power source line Vi (i = 1 to x) and the light emitting element 811 are connected. In this embodiment, the source region of the current control TFT 814 is connected to the power supply line Vi (i = 1 to x), and the drain region of the driving TFT 813 is connected to the first electrode of the light emitting element 811. In this embodiment, the source region of the driving TFT 813 may be connected to the power supply line Vi (i = 1 to x), and the drain region of the current control TFT 814 may be connected to the first electrode of the light emitting element 811. . One of the two electrodes of the capacitor 814 is connected to the power supply line Vi (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 814.

発光素子811は陽極と、陰極と、陽極と陰極の間に設けられた電界発光層とを有する。図12(B)のように駆動用TFT813及び電流制御用TFT814がn型である場合、第1の電極を陰極、第2の電極を陽極とするのが望ましい。   The light-emitting element 811 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. In the case where the driving TFT 813 and the current control TFT 814 are n-type as shown in FIG. 12B, it is preferable that the first electrode be a cathode and the second electrode be an anode.

次に、図12(C)に、図12(B)に示した画素において、電流制御用TFT814を強制的にオフするためのTFT(消去用TFT)816を設けた画素の回路図を示す。なお図12(C)では、図12(B)において既に説明した素子については、同じ符号を付す。消去用TFT816は、ゲート電極が第2の走査線Gbに接続されており、ソース領域とドレイン領域は、一方が電流制御用TFT814のゲート電極に、他方が電源線Viに接続されている。消去用TFT816はn型であってもp型であってもどちらでも良い。   Next, FIG. 12C shows a circuit diagram of a pixel provided with a TFT (erase TFT) 816 for forcibly turning off the current control TFT 814 in the pixel shown in FIG. 12B. Note that in FIG. 12C, elements that have already been described with reference to FIG. The erasing TFT 816 has a gate electrode connected to the second scanning line Gb, and one of the source region and the drain region is connected to the gate electrode of the current control TFT 814 and the other is connected to the power supply line Vi. The erasing TFT 816 may be either n-type or p-type.

図12(D)に、本実施例における画素の別の構成を示す。図12(D)に示す画素は、発光素子821と、スイッチング用TFT822と、駆動用TFT823と、電流制御用TFT824とを有している。さらに本実施例のように、ビデオ信号の電位を保持するための容量素子825を画素に設けても良い。駆動用TFT823は、飽和領域動作させても良いし、線形領域で動作させても良い。スイッチング用TFT822及び電流制御用TFT824は線形領域で動作させる。駆動用TFT823にはエンハンスメント型TFTを用いてもよいし、ディプリーション型TFTを用いてもよい。   FIG. 12D illustrates another structure of the pixel in this embodiment. The pixel illustrated in FIG. 12D includes a light-emitting element 821, a switching TFT 822, a driving TFT 823, and a current control TFT 824. Further, as in this embodiment, a capacitor 825 for holding the potential of the video signal may be provided in the pixel. The driving TFT 823 may be operated in a saturation region or may be operated in a linear region. The switching TFT 822 and the current control TFT 824 are operated in a linear region. As the driving TFT 823, an enhancement type TFT or a depletion type TFT may be used.

スイッチング用TFT822のゲート電極は、第1の走査線Gaj(j=1〜y)に接続されている。スイッチング用TFT822のソース領域とドレイン領域は、一方が信号線Si(i=1〜x)に、もう一方が電流制御用TFT824のゲート電極に接続されている。駆動用TFT823のゲート電極は第2の走査線Gbj(j=1〜y)に接続されている。そして駆動用TFT823及び電流制御用TFT824は、電源線Vi(i=1〜x)から供給される電流が、駆動用TFT823及び電流制御用TFT824のドレイン電流として発光素子821に供給されるように、電源線Vi(i=1〜x)、発光素子821と接続されている。本実施例では、電流制御用TFT824のソース領域が電源線Vi(i=1〜x)に接続され、駆動用TFT823のドレイン領域が発光素子821の第1の電極に接続される。なお本実施例では、駆動用TFT823のソース領域が電源線Vi(i=1〜x)に接続され、電流制御用TFT824のドレイン領域が発光素子821の第1の電極に接続されていても良い。容量素子825が有する2つの電極は、一方は電源線Vi(i=1〜x)に接続されており、もう一方は電流制御用TFT824のゲート電極に接続されている。   A gate electrode of the switching TFT 822 is connected to the first scanning line Gaj (j = 1 to y). One of the source region and the drain region of the switching TFT 822 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 824. The gate electrode of the driving TFT 823 is connected to the second scanning line Gbj (j = 1 to y). The driving TFT 823 and the current control TFT 824 are supplied so that the current supplied from the power supply line Vi (i = 1 to x) is supplied to the light emitting element 821 as the drain current of the driving TFT 823 and the current control TFT 824. The power source line Vi (i = 1 to x) and the light emitting element 821 are connected. In this embodiment, the source region of the current control TFT 824 is connected to the power supply line Vi (i = 1 to x), and the drain region of the driving TFT 823 is connected to the first electrode of the light emitting element 821. In this embodiment, the source region of the driving TFT 823 may be connected to the power supply line Vi (i = 1 to x), and the drain region of the current control TFT 824 may be connected to the first electrode of the light emitting element 821. . One of the two electrodes of the capacitor 825 is connected to the power supply line Vi (i = 1 to x), and the other is connected to the gate electrode of the current control TFT 824.

発光素子821は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とを有する。図12(D)のように駆動用TFT823及び電流制御用TFT824がn型である場合、第1の電極を陰極、第2の電極を陽極とするのが望ましい。   The light-emitting element 821 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. When the driving TFT 823 and the current control TFT 824 are n-type as shown in FIG. 12D, it is preferable that the first electrode be a cathode and the second electrode be an anode.

次に、図12(E)に、図12(D)に示した画素において、電流制御用TFT824を強制的にオフするためのTFT(消去用TFT)826を設けた画素の回路図を示す。なお図12(E)では、図12(D)において既に説明した素子については、同じ符号を付して示す。消去用TFT826は、ゲート電極が第2の走査線Gbjに接続されており、ソース領域とドレイン領域は、一方が電流制御用TFT824のゲート電極に、他方が電源線Viに接続されている。消去用TFT826はn型であってもp型であってもどちらでも良い。   Next, FIG. 12E shows a circuit diagram of a pixel provided with a TFT (erase TFT) 826 for forcibly turning off the current control TFT 824 in the pixel shown in FIG. Note that in FIG. 12E, elements already described in FIG. 12D are denoted by the same reference numerals. The erasing TFT 826 has a gate electrode connected to the second scanning line Gbj, and one of the source region and the drain region is connected to the gate electrode of the current control TFT 824 and the other is connected to the power supply line Vi. The erasing TFT 826 may be either n-type or p-type.

なお、第1の電源線Viのレイアウトは、図1に示した構成に限定されない。例えば図13(A)に示すように、信号線Siを共有している画素間で、駆動用TFT103のゲート電極を、複数の配線で電気的に接続し、該複数の配線及び駆動用TFT103のゲート電極を第1の電源線Viとして機能させても良い。なお図13(A)では、図1において既に説明した素子については、同じ符号を付して示す。図13(A)の駆動用TFT103を示す回路記号は、ゲート電極の異なる2点にコンタクト領域を設けたTFTを表したものであり、接続関係が通常と異なるため、特にこの様に表した。   Note that the layout of the first power supply line Vi is not limited to the configuration shown in FIG. For example, as shown in FIG. 13A, the gate electrode of the driving TFT 103 is electrically connected by a plurality of wirings between pixels sharing the signal line Si, and the plurality of wirings and the driving TFT 103 are connected. The gate electrode may function as the first power supply line Vi. Note that in FIG. 13A, the elements already described in FIG. 1 are denoted by the same reference numerals. The circuit symbol indicating the driving TFT 103 in FIG. 13A represents a TFT in which contact regions are provided at two different points of the gate electrode, and the connection relationship is different from a normal one, and thus is particularly illustrated in this manner.

また同様に、第1の電源線Viのレイアウトは、図12(A)に示した構成に限定されない。例えば図13(B)に示すように、信号線Siを共有している画素間で、駆動用TFT803のゲート電極を、複数の配線で電気的に接続し、該複数の配線及び駆動用TFT803のゲート電極を第1の電源線Viとして機能させても良い。なお図13(B)では、図12(A)において既に説明した素子については、同じ符号を付して示す。図13(B)の駆動用TFT803を示す回路記号は、ゲート電極の異なる2点にコンタクト領域を設けたTFTを表したものであり、接続関係が通常と異なるため、特にこの様に表した。   Similarly, the layout of the first power supply line Vi is not limited to the structure illustrated in FIG. For example, as shown in FIG. 13B, the gate electrode of the driving TFT 803 is electrically connected by a plurality of wirings between pixels sharing the signal line Si, and the plurality of wirings and the driving TFT 803 are connected. The gate electrode may function as the first power supply line Vi. Note that in FIG. 13B, elements already described in FIG. 12A are denoted by the same reference numerals. The circuit symbol indicating the driving TFT 803 in FIG. 13B represents a TFT in which contact regions are provided at two different points of the gate electrode, and the connection relationship is different from a normal one, and thus is particularly illustrated in this manner.

次に図12(F)に、図1に示した画素において、発光素子101に逆方向バイアスの電圧を印加するためのTFT(逆バイアス用TFT)106を設けた画素の回路図を示す。なお図12(F)では、図1において既に説明した素子については、同じ符号を付して示す。逆バイアス用TFT106は、ソース領域またはドレイン領域のいずれか一方が発光素子101の第1の電極に、もう一方が第1の電源線Viに接続されている。なお図12(F)では、ソース領域またはドレイン領域のいずれか一方が第1の電源線Viに接続されているが、本発明はこの構成に限定されない。いずれか一方が第2の電源線Wiに接続されていても良いし、別用意された他の配線に接続されていても良い。また、逆バイアス用TFT106は、ゲート電極が第1の電源線Viに接続されている。なお図12(F)では、逆バイアス用TFT106のゲート電極が第1の電源線Viに接続されているが、本発明はこの構成に限定されない。逆バイアス用TFT106のゲート電極が第2の電源線Wiに接続されていても良いし、別用意された他の配線に接続されていても良い。ただし逆バイアス用TFT106は、順方向バイアスの電圧の印加時に、ゲート電極の電位がソース領域の電位と同じか、もしくはソース領域の電位よりも低くなるようにする。なお逆バイアス用TFT106はn型であってもp型であってもどちらでも良い。   Next, FIG. 12F is a circuit diagram of a pixel in which a TFT (reverse bias TFT) 106 for applying a reverse bias voltage to the light emitting element 101 is provided in the pixel shown in FIG. Note that in FIG. 12F, the elements already described in FIG. 1 are denoted by the same reference numerals. In the reverse bias TFT 106, either the source region or the drain region is connected to the first electrode of the light emitting element 101 and the other is connected to the first power supply line Vi. Note that in FIG. 12F, either the source region or the drain region is connected to the first power supply line Vi; however, the present invention is not limited to this structure. Either one of them may be connected to the second power supply line Wi or may be connected to another wiring prepared separately. The reverse bias TFT 106 has a gate electrode connected to the first power supply line Vi. In FIG. 12F, the gate electrode of the reverse bias TFT 106 is connected to the first power supply line Vi, but the present invention is not limited to this structure. The gate electrode of the reverse bias TFT 106 may be connected to the second power supply line Wi, or may be connected to another wiring prepared separately. However, the reverse bias TFT 106 is configured such that the potential of the gate electrode is the same as or lower than the potential of the source region when a forward bias voltage is applied. The reverse bias TFT 106 may be either n-type or p-type.

逆バイアス用TFT106を設けることで、駆動用TFT103、電流制御用TFT104の動作に関わりなく、発光素子101に逆方向バイアスの電圧を確実に印加することができる。また逆方向バイアスの電圧を発光素子101に印加することで、発光素子101の信頼性を高めることができる。また、第1の電極と第2の電極間においてショートの原因となっている塵埃等を焼き切る事ができるので、歩留まりを高めることができる。   By providing the reverse bias TFT 106, a reverse bias voltage can be reliably applied to the light emitting element 101 regardless of the operation of the driving TFT 103 and the current control TFT 104. Further, by applying a reverse bias voltage to the light-emitting element 101, the reliability of the light-emitting element 101 can be improved. In addition, since dust or the like that causes a short circuit can be burned out between the first electrode and the second electrode, the yield can be increased.

次に図14を用いて、発光素子の構成について説明する。本発明における発光素子の素子構成を、図14に模式的に示す。   Next, the structure of the light-emitting element will be described with reference to FIG. The element structure of the light emitting element in the present invention is schematically shown in FIG.

図14に示す発光素子は、基板500上に形成された第1の電極501と、第1の電極501上に形成された電界発光層502と、電界発光層502上に形成された第2の電極503とを有する。なお実際には、基板500と第1の電極501の間には、各種の層または半導体素子などが設けられている。   14 includes a first electrode 501 formed over a substrate 500, an electroluminescent layer 502 formed over the first electrode 501, and a second electrode formed over the electroluminescent layer 502. The light-emitting element illustrated in FIG. An electrode 503. Note that actually, various layers, semiconductor elements, and the like are provided between the substrate 500 and the first electrode 501.

本実施例では、第1の電極501が陰極、第2の電極が陽極の場合について説明するが、第1の電極501が陽極、第2の電極が陰極であっても良い。陽極、陰極に用いる具体的な材料については、既に説明してあるので、ここでは電界発光層502の具体的な構成について説明する。   In this embodiment, the case where the first electrode 501 is a cathode and the second electrode is an anode will be described. However, the first electrode 501 may be an anode and the second electrode may be a cathode. Since specific materials used for the anode and the cathode have already been described, a specific structure of the electroluminescent layer 502 will be described here.

電界発光層502は単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数(重合度)が2から20程度の低重合体に相当する。   The electroluminescent layer 502 is composed of one or more layers. When composed of a plurality of layers, these layers can be classified into a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like from the viewpoint of carrier transport characteristics. Note that the boundaries between the layers are not necessarily clear, and there are cases where the materials constituting the layers are partially mixed and the interface is unclear. For each layer, an organic material or an inorganic material can be used. As the organic material, any of a high molecular weight material, a medium molecular weight material, and a low molecular weight material can be used. The medium molecular weight material corresponds to a low polymer having a number of repeating structural units (degree of polymerization) of about 2 to 20.

正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性(正孔移動度)が特に重要な特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。図14では、第1〜第5の層504〜508を電界発光層502が有している場合を例示している。第1〜第5の層504〜508は、第1の電極501から第2の電極503に向かって順に積層されている、   The distinction between a hole injection layer and a hole transport layer is not necessarily strict, and these are the same in the sense that hole transportability (hole mobility) is a particularly important characteristic. For convenience, the hole injection layer is a layer in contact with the anode, and the layer in contact with the hole injection layer is referred to as a hole transport layer to be distinguished. The same applies to the electron transport layer and the electron injection layer. The layer in contact with the cathode is called an electron injection layer, and the layer in contact with the electron injection layer is called an electron transport layer. The light emitting layer may also serve as an electron transport layer, and is also referred to as a light emitting electron transport layer. FIG. 14 illustrates the case where the electroluminescent layer 502 includes the first to fifth layers 504 to 508. The first to fifth layers 504 to 508 are sequentially stacked from the first electrode 501 toward the second electrode 503.

第1の層504は電子注入層として機能するため、電子注入性の高い材料を用いるのが望ましい。具体的には、LiF、CsFなどのアルカリ金属ハロゲン化物や、CaF2のようなアルカリ土類ハロゲン化物、Li2Oなどのアルカリ金属酸化物のような絶縁体の超薄膜がよく用いられる。また、リチウムアセチルアセトネート(略称:Li(acac)や8−キノリノラト−リチウム(略称:Liq)などのアルカリ金属錯体も有効である。また、モリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物またはベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含むようにしても良い。また酸化チタンを用いていても良い。 Since the first layer 504 functions as an electron injection layer, it is preferable to use a material having a high electron injection property. Specifically, an ultra-thin film of an insulator such as an alkali metal halide such as LiF or CsF, an alkaline earth halide such as CaF 2 , or an alkali metal oxide such as Li 2 O is often used. In addition, alkali metal complexes such as lithium acetylacetonate (abbreviation: Li (acac) and 8-quinolinolato-lithium (abbreviation: Liq) are also effective. Molybdenum oxide (MoOx), vanadium oxide (VOx), A metal oxide such as ruthenium oxide (RuOx) or tungsten oxide (WOx) or a benzoxazole derivative, and one or more materials of alkali metal, alkaline earth metal, or transition metal may be included. Further, titanium oxide may be used.

第2の層505は電子輸送層として機能するため、電子輸送性の高い材料を用いることが望ましい。具体的には、Alq3に代表されるような、キノリン骨格またはベンゾキノリン骨格を有する金属錯体やその混合配位子錯体などを用いることができる。具体的には、Alq3、Almq3、BeBq2、BAlq、Zn(BOX)2、Zn(BTZ)2などの金属錯体が挙げられる。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(OXD−7)などのオキサジアゾール誘導体、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(p−EtTAZ)などのトリアゾール誘導体、TPBIのようなイミダゾール誘導体、バソフェナントロリン(BPhen)、バソキュプロイン(BCP)などのフェナントロリン誘導体を用いることができる。 Since the second layer 505 functions as an electron transporting layer, it is preferable to use a material having a high electron transporting property. Specifically, a metal complex having a quinoline skeleton or a benzoquinoline skeleton represented by Alq 3 or a mixed ligand complex thereof can be used. Specifically, metal complexes such as Alq 3 , Almq 3 , BeBq 2 , BAlq, Zn (BOX) 2 , and Zn (BTZ) 2 can be given. In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (PBD), 1,3-bis [5- (p Oxadiazole derivatives such as -tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5 -(4-biphenylyl) -1,2,4-triazole (TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2, Triazole derivatives such as 4-triazole (p-EtTAZ), imidazole derivatives such as TPBI, phenanthroyl such as bathophenanthroline (BPhen) and bathocuproin (BCP) It can be used derivatives.

第3の層506は発光層として機能するため、イオン化ポテンシャルが大きく、かつバンドギャップの大きな材料を用いるのが望ましい。具体的には、例えば、トリス(8−キノリノラト)アルミニウム(Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(Almq3)、ビス(10−ヒドロキシベンゾ[η]−キノリナト)ベリリウム(BeBq2)、ビス(2−メチル−8−キノリノラト)−(4−ヒドロキシ−ビフェニリル)−アルミニウム(BAlq)、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(Zn(BTZ)2)などの金属錯体を用いることができる。また、各種蛍光色素(クマリン誘導体、キナクリドン誘導体、ルブレン、4,4−ジシアノメチレン、1−ピロン誘導体、スチルベン誘導体、各種縮合芳香族化合物など)も用いることができる。白金オクタエチルポルフィリン錯体、トリス(フェニルピリジン)イリジウム錯体、トリス(ベンジリデンアセトナート)フェナントレンユーロピウム錯体などの燐光材料も用いることができる。 Since the third layer 506 functions as a light emitting layer, it is preferable to use a material having a large ionization potential and a large band gap. Specifically, for example, tris (8-quinolinolato) aluminum (Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (Almq 3 ), bis (10-hydroxybenzo [η] -quinolinato) beryllium (BeBq) 2 ), bis (2-methyl-8-quinolinolato)-(4-hydroxy-biphenylyl) -aluminum (BAlq), bis [2- (2-hydroxyphenyl) -benzoxazolate] zinc (Zn (BOX) 2 ), Bis [2- (2-hydroxyphenyl) -benzothiazolate] zinc (Zn (BTZ) 2 ), and the like. Various fluorescent dyes (coumarin derivatives, quinacridone derivatives, rubrene, 4,4-dicyanomethylene, 1-pyrone derivatives, stilbene derivatives, various condensed aromatic compounds, etc.) can also be used. Phosphorescent materials such as platinum octaethylporphyrin complex, tris (phenylpyridine) iridium complex, tris (benzylideneacetonato) phenanthrene europium complex can also be used.

また、第3の層506に用いるホスト材料としては、上述した例に代表されるホール輸送材料や電子輸送材料を用いることができる。また、4,4’−N,N’−ジカルバゾリルビフェニル(略称:CBP)などのバイポーラ性の材料も用いることができる。   As the host material used for the third layer 506, a hole transport material or an electron transport material typified by the above example can be used. Alternatively, a bipolar material such as 4,4′-N, N′-dicarbazolylbiphenyl (abbreviation: CBP) can be used.

第4の層507は、正孔輸送層として機能するため、正孔輸送性が高く、結晶性の低い公知の材料を用いることが望ましい。具体的には芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物が好適であり、例えば、4,4−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(TPD)や、その誘導体である4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]ビフェニル(α−NPD)などがある。4,4',4''−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(TDATA)や、MTDATAなどのスターバースト型芳香族アミン化合物も用いることができる。また4,4’,4’’−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)を用いても良い。また高分子材料としては、良好な正孔輸送性を示すポリ(ビニルカルバゾール)などを用いることができる。   Since the fourth layer 507 functions as a hole transport layer, it is preferable to use a known material having high hole transportability and low crystallinity. Specifically, an aromatic amine-based compound (that is, a compound having a benzene ring-nitrogen bond) is suitable, for example, 4,4-bis [N- (3-methylphenyl) -N-phenylamino]. Biphenyl (TPD) and its derivative 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] biphenyl (α-NPD) are examples. Starburst type aromatic amine compounds such as 4,4 ′, 4 ″ -tris (N, N-diphenylamino) triphenylamine (TDATA) and MTDATA can also be used. Alternatively, 4,4 ′, 4 ″ -tris (N-carbazolyl) triphenylamine (abbreviation: TCTA) may be used. As the polymer material, poly (vinyl carbazole) or the like exhibiting good hole transportability can be used.

第5の層508は、正孔注入層として機能するため、正孔輸送性を有し、なおかつイオン化ポテンシャルが比較的小さく、正孔注入性が高い材料を用いるのが望ましい。大別すると金属酸化物、低分子系有機化合物、および高分子系有機化合物に分けられる。金属酸化物であれば、例えば、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウムなど用いることができる。低分子系有機化合物あれば、例えば、m−MTDATAに代表されるスターバースト型アミン、銅フタロシアニン(略称:Cu−Pc)に代表される金属フタロシアニン、フタロシアニン(略称:H2−Pc)、2,3−ジオキシエチレンチオフェン誘導体などを用いることができる。低分子系有機化合物と上記金属酸化物とを共蒸着させた膜であっても良い。高分子系有機化合物であれば、例えば、ポリアニリン(略称:PAni)、ポリビニルカルバゾール(略称:PVK)、ポリチオフェン誘導体などの高分子を用いることができる。ポリチオフェン誘導体の一つであるポリエチレンジオキシチオフェン(略称:PEDOT)にポリスチレンスルホン酸(略称:PSS)をドープしたものを用いても良い。また、ベンゾオキサゾール誘導体と、TCQn、FeCl3、C60またはF4TCNQのいずれか一または複数の材料とを併せて用いても良い。 Since the fifth layer 508 functions as a hole injection layer, it is desirable to use a material having a hole transporting property, a relatively low ionization potential, and a high hole injecting property. Broadly divided into metal oxides, low-molecular organic compounds, and high-molecular organic compounds. As the metal oxide, for example, vanadium oxide, molybdenum oxide, ruthenium oxide, aluminum oxide, or the like can be used. If low molecular weight organic compound, for example, starburst amine typified by m-MTDATA, copper phthalocyanine (abbreviation: Cu-Pc) in the metal phthalocyanine represented, phthalocyanine (abbreviation: H 2 -Pc), 2, A 3-dioxyethylenethiophene derivative or the like can be used. A film in which a low molecular organic compound and the metal oxide are co-evaporated may be used. As a high molecular organic compound, for example, a polymer such as polyaniline (abbreviation: PAni), polyvinyl carbazole (abbreviation: PVK), or a polythiophene derivative can be used. Polyethylene dioxythiophene (abbreviation: PEDOT), which is one of polythiophene derivatives, doped with polystyrene sulfonic acid (abbreviation: PSS) may be used. Further, a benzoxazole derivative and any one or more materials of TCQn, FeCl 3 , C 60, or F 4 TCNQ may be used in combination.

上記構成を有する発光素子において、第1の電極501と第2の電極503の間に電圧を印加し、電界発光層502に順方向バイアスの電流を供給することで、第3の層506から光を発生させ、該光を第1の電極501側から、または第2の電極503側から取り出すことができる。なお、電界発光層502は、必ずしもこれら第1〜第5の層を全て有している必要はない。本発明では、少なくとも発光層として機能する第3の層506を有していれば良い。また必ずしも第3の層506からのみ発光が得られるわけではなく、第1〜第5の層に用いられる材料の組み合わせによっては、第3の層506以外の層から発光が得られる場合もある。また、第3の層506と第4の層507の間に正孔ブロック層を設けても良い。   In the light-emitting element having the above structure, light is applied from the third layer 506 by applying a voltage between the first electrode 501 and the second electrode 503 and supplying a forward bias current to the electroluminescent layer 502. And the light can be extracted from the first electrode 501 side or the second electrode 503 side. Note that the electroluminescent layer 502 is not necessarily required to have all of the first to fifth layers. In the present invention, it is only necessary to include at least the third layer 506 functioning as a light emitting layer. Further, light emission is not necessarily obtained only from the third layer 506, and light emission may be obtained from layers other than the third layer 506 depending on the combination of materials used for the first to fifth layers. Further, a hole blocking layer may be provided between the third layer 506 and the fourth layer 507.

なお色によっては、燐光材料の方が蛍光材料よりも、駆動電圧を低くすることができ、信頼性も高い場合がある。そこで、三原色の各色に対応する発光素子を用いて、フルカラーの表示を行なう場合は、蛍光材料を用いた発光素子と、燐光材料を用いた発光素子とを組み合わせて、各色の発光素子における劣化の度合いを揃えるようにしても良い。   Note that depending on the color, the phosphorescent material can have a lower driving voltage and higher reliability than the fluorescent material. Therefore, when full-color display is performed using light-emitting elements corresponding to the three primary colors, a combination of a light-emitting element using a fluorescent material and a light-emitting element using a phosphorescent material can reduce the deterioration of the light-emitting element of each color. You may make it arrange | equalize a degree.

図14では、第1の電極501が陰極、第2の電極503が陽極である場合について示しているが、第1の電極501が陽極、第2の電極503が陰極である場合、第1〜第5の層504〜508は逆に積層される。具体的には、第1の電極501上に第5の層508、第4の層507、第3の層506、第2の層505、第1の層504が順に積層される。   FIG. 14 shows the case where the first electrode 501 is a cathode and the second electrode 503 is an anode. However, when the first electrode 501 is an anode and the second electrode 503 is a cathode, The fifth layers 504 to 508 are stacked in reverse. Specifically, a fifth layer 508, a fourth layer 507, a third layer 506, a second layer 505, and a first layer 504 are sequentially stacked over the first electrode 501.

なお電界発光層502のうち、第2の電極503に最も近い層(本実施例では第5の層508)に、エッチングされにくい材料を用いることで、電界発光層502上に第2の電極503をスパッタ法で形成する際に、第2の電極503に最も近い層に与えられるスパッタダメージを軽減させることができる。エッチングされにくい材料とは、例えばモリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物、またはベンゾオキサゾール誘導体を用いることができる。これらは蒸着法によって形成されることが好ましい。   Note that a material that is difficult to be etched is used for the layer closest to the second electrode 503 in the electroluminescent layer 502 (the fifth layer 508 in this embodiment), whereby the second electrode 503 is formed over the electroluminescent layer 502. When sputtering is performed by sputtering, sputtering damage given to the layer closest to the second electrode 503 can be reduced. As the material that is difficult to etch, for example, a metal oxide such as molybdenum oxide (MoOx), vanadium oxide (VOx), ruthenium oxide (RuOx), or tungsten oxide (WOx), or a benzoxazole derivative can be used. . These are preferably formed by vapor deposition.

例えば、第1の電極が陰極、第2の電極が陽極の場合、前記電界発光層のうち最も陽極に近い、ホール注入性またはホール輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、ベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、TCQn、FeCl3、C60またはF4TCNQのいずれか一または複数の材料とを含む層を、最も陽極に近くなるように形成する。 For example, in the case where the first electrode is a cathode and the second electrode is an anode, the above-described material that is not easily etched is used as the layer having hole injecting property or hole transporting property that is closest to the anode among the electroluminescent layers. Specifically, when a benzoxazole derivative is used, a layer including the benzoxazole derivative and any one or more materials of TCQn, FeCl 3 , C 60, or F 4 TCNQ is set closest to the anode. Form.

また例えば、第1の電極が陽極、第2の電極が陰極の場合、前記電界発光層のうち最も陰極に近い、電子注入性または電子輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、モリブデン酸化物を用いる場合は、当該モリブデン酸化物と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。またベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。なお、金属酸化物とベンゾオキサゾール誘導体を共に用いていても良い。   In addition, for example, when the first electrode is an anode and the second electrode is a cathode, the above-described material that is not etched easily is used as the layer having the electron injecting property or the electron transporting property closest to the cathode among the electroluminescent layers. . Specifically, in the case of using molybdenum oxide, a layer containing the molybdenum oxide and one or more materials of alkali metal, alkaline earth metal, or transition metal is closest to the cathode. Form. In the case of using a benzoxazole derivative, a layer including the benzoxazole derivative and one or more materials of an alkali metal, an alkaline earth metal, or a transition metal is formed so as to be closest to the cathode. Note that a metal oxide and a benzoxazole derivative may be used together.

上記構成により、第2の電極として、スパッタ法で形成した透明導電膜、例えばインジウム錫酸化物(ITO)や珪素を含有したインジウム錫酸化物(ITSO)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(Indium Zinc Oxide)等を用いても、電界発光層が有する有機物を含む層への、スパッタダメージを抑えることができ、第2の電極を形成するための物質の選択性が広がる。   With the above structure, a transparent conductive film formed by sputtering as the second electrode, for example, indium tin oxide (ITO), indium tin oxide containing silicon (ITSO), or 2-20% zinc oxide in indium oxide. Even when IZO (Indium Zinc Oxide) mixed with (ZnO) or the like is used, sputter damage to a layer containing an organic substance included in the electroluminescent layer can be suppressed, and selection of a material for forming the second electrode Sex spreads.

本実施例では、発光装置とICとの接続方法の一実施例について説明する。   In this embodiment, an embodiment of a method for connecting a light emitting device and an IC will be described.

図15(A)、図15(B)に、チップ状のIC(ICチップ)を、画素部が形成された素子基板に実装する様子を示す。図15(A)では、基板6001上に画素部6002と、走査線駆動回路6003とが形成されている。そして、ICチップ6004に形成された信号線駆動回路が、基板6001に実装されている。具体的には、ICチップ6004に形成された信号線駆動回路が、基板6001に貼り合わされ、画素部6002と電気的に接続されされている。また6005はFPCであり、画素部6002と、走査線駆動回路6003と、ICチップ6004に形成された信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6005を介して供給される。   FIGS. 15A and 15B show how a chip-like IC (IC chip) is mounted on an element substrate over which a pixel portion is formed. In FIG. 15A, a pixel portion 6002 and a scan line driver circuit 6003 are formed over a substrate 6001. A signal line driver circuit formed in the IC chip 6004 is mounted on the substrate 6001. Specifically, a signal line driver circuit formed in the IC chip 6004 is attached to the substrate 6001 and electrically connected to the pixel portion 6002. Reference numeral 6005 denotes an FPC, and a power supply potential, various signals, and the like are supplied to the pixel portion 6002, the scan line driver circuit 6003, and the signal line driver circuit formed in the IC chip 6004 through the FPC 6005, respectively.

図15(B)では、基板6101上に画素部6102と、走査線駆動回路6103とが形成されている。そして、ICチップ6104に形成された信号線駆動回路が、基板6101に実装されたFPC6105に更に実装されている。画素部6102と、走査線駆動回路6103と、ICチップ6104に形成された信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6105を介して供給される。   In FIG. 15B, a pixel portion 6102 and a scan line driver circuit 6103 are formed over a substrate 6101. The signal line driver circuit formed on the IC chip 6104 is further mounted on the FPC 6105 mounted on the substrate 6101. A power supply potential, various signals, and the like are supplied to the pixel portion 6102, the scan line driver circuit 6103, and the signal line driver circuit formed in the IC chip 6104 through the FPC 6105.

ICチップの実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法などを用いることができる。またICチップを実装する位置は、電気的な接続が可能であるならば、図15に示した位置に限定されない。また、図15では信号線駆動回路のみをICチップで形成した例について示したが、走査線駆動回路をICチップで形成しても良いし、またコントローラ、CPU、メモリ等をICチップで形成し、実装するようにしても良い。また、信号線駆動回路や走査線駆動回路全体をICチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ICチップで形成するようにしても良い。   The IC chip mounting method is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. Further, the position where the IC chip is mounted is not limited to the position shown in FIG. 15 as long as electrical connection is possible. FIG. 15 shows an example in which only the signal line driver circuit is formed with an IC chip. However, the scanning line driver circuit may be formed with an IC chip, and a controller, a CPU, a memory, and the like are formed with an IC chip. You may make it implement. Further, instead of forming the entire signal line driver circuit and the scanning line driver circuit with an IC chip, only a part of the circuits constituting each driver circuit may be formed with an IC chip.

なお、駆動回路などの集積回路を別途ICチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。   Note that by separately forming and mounting an integrated circuit such as a driver circuit using an IC chip, the yield can be increased as compared with the case where all the circuits are formed over the same substrate as the pixel portion. The process can be easily optimized according to the characteristics.

なお図15では示していないが、画素部が形成されている基板上に、保護回路を設けていても良い。保護回路により放電経路を確保することができるので、信号及び電源電圧が有する雑音や、何らかの理由によって絶縁膜にチャージングされた電荷によって、基板に形成された半導体素子が劣化あるいは絶縁破壊されるのを防ぐことができる。具体的に図15(A)の場合、FPC6005と画素部6002とを電気的に接続している配線に、保護回路を接続することができる。またさらに、FPC6005と信号線駆動回路6004とを電気的に接続している配線、FPC6005と走査線駆動回路6003とを電気的に接続している配線、信号線駆動回路6004と画素部6002とを電気的に接続している配線(信号線)、走査線駆動回路6003と画素部6002とを電気的に接続している配線(走査線)に、それぞれ保護回路を接続することができる。   Although not shown in FIG. 15, a protective circuit may be provided over the substrate over which the pixel portion is formed. Since the discharge path can be secured by the protection circuit, the semiconductor element formed on the substrate is deteriorated or broken down due to noise of the signal and the power supply voltage or charge charged to the insulating film for some reason. Can be prevented. Specifically, in the case of FIG. 15A, a protective circuit can be connected to a wiring that electrically connects the FPC 6005 and the pixel portion 6002. Further, wiring that electrically connects the FPC 6005 and the signal line driver circuit 6004, wiring that electrically connects the FPC 6005 and the scanning line driver circuit 6003, and the signal line driver circuit 6004 and the pixel portion 6002 are provided. A protection circuit can be connected to each of the wiring (signal line) electrically connected and the wiring (scanning line) electrically connecting the scan line driver circuit 6003 and the pixel portion 6002.

次に、本発明の発光装置に用いられる駆動回路の構成について説明する。図16に、本発明の発光装置のブロック図を示す。図16において信号線駆動回路901は、シフトレジスタ902、ラッチA903、ラッチB904を有している。走査線駆動回路910は、シフトレジスタ911、バッファ912を有している。また900は画素部に相当する。なお走査線を2本(第1の走査線、第2の走査線)有する発光装置の場合、走査線駆動回路を2つ有していても良い。   Next, the structure of the drive circuit used for the light emitting device of the present invention will be described. FIG. 16 shows a block diagram of a light emitting device of the present invention. In FIG. 16, the signal line driver circuit 901 includes a shift register 902, a latch A 903, and a latch B 904. The scan line driver circuit 910 includes a shift register 911 and a buffer 912. 900 corresponds to a pixel portion. Note that in the case of a light-emitting device having two scanning lines (a first scanning line and a second scanning line), two scanning line driver circuits may be provided.

シフトレジスタ902には、クロック信号(CLK)、スタートパルス信号(SP)が入力されている。クロック信号(CLK)とスタートパルス信号(SP)が入力されると、シフトレジスタ902においてタイミング信号が生成され、一段目のラッチA903に順に入力される。ラッチA903にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号が順にラッチA903に書き込まれ、保持される。なお、図16ではラッチA903に順にビデオ信号を書き込んでいると仮定するが、本発明はこの構成に限定されない。複数のステージのラッチA903をいくつかのグループに分け、グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動すると言う。   A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 902. When the clock signal (CLK) and the start pulse signal (SP) are input, a timing signal is generated in the shift register 902 and sequentially input to the first-stage latch A 903. When a timing signal is input to the latch A903, video signals are sequentially written and held in the latch A903 in synchronization with the timing signal. In FIG. 16, it is assumed that video signals are sequentially written in the latch A 903, but the present invention is not limited to this configuration. A plurality of stages of latches A903 may be divided into several groups, and so-called divided driving may be performed in which video signals are input in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.

ラッチA903に含まれる全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。   The time until video signal writing to all the latches included in the latch A 903 is completed is called a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.

1ライン期間が終了すると、2段目のラッチB904にラッチ信号(Latch Signal)が供給され、該ラッチ信号に同期してラッチA903に保持されているビデオ信号が、ラッチB904に一斉に書き込まれ、保持される。ビデオ信号をラッチB904に送出し終えたラッチA903には、再びシフトレジスタ902からのタイミング信号に同期して、次のビデオ信号の書き込みが順次行われる。この2順目の1ライン期間中には、ラッチB904に書き込まれ、保持されているビデオ信号が信号線に入力される。   When one line period ends, a latch signal (Latch Signal) is supplied to the second-stage latch B904, and the video signals held in the latch A903 are simultaneously written to the latch B904 in synchronization with the latch signal. Retained. In the latch A 903 that has finished sending the video signal to the latch B 904, the next video signal is sequentially written in synchronization with the timing signal from the shift register 902 again. During the second line of one line, the video signal written and held in the latch B 904 is input to the signal line.

次に、走査線駆動回路910の構成について説明する。走査線駆動回路910は、シフトレジスタ911、バッファ912を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路910において、シフトレジスタ911にクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファ912において緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のスイッチング用TFTまたは消去用TFTのゲートが接続されている。そして、1ライン分の画素のTFTを一斉にオンにしなくてはならないので、バッファ912は大きな電流を流すことが可能なものが用いられる。   Next, the configuration of the scan line driver circuit 910 will be described. The scan line driver circuit 910 includes a shift register 911 and a buffer 912. In some cases, a level shifter may be provided. In the scan line driver circuit 910, a clock signal (CLK) and a start pulse signal (SP) are input to the shift register 911, whereby a selection signal is generated. The generated selection signal is buffered and amplified in the buffer 912 and supplied to the corresponding scanning line. A gate of a switching TFT or an erasing TFT of pixels for one line is connected to the scanning line. Since the TFTs of pixels for one line must be turned on all at once, a buffer 912 that can flow a large current is used.

なお、図16に示す構成は、本発明の発光装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。例えば、本発明で用いる信号線駆動回路、走査線駆動回路は、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良い。   Note that the structure illustrated in FIG. 16 is merely an embodiment of the light-emitting device of the present invention, and the structures of the signal line driver circuit and the scan line driver circuit are not limited thereto. For example, the signal line driver circuit and the scan line driver circuit used in the present invention may use another circuit capable of selecting a signal line such as a decoder circuit instead of the shift register.

本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図17を用いて説明する。図17は、素子基板上に形成されたTFT及び発光素子を、カバー材との間にシール材によって封止した、パネルの上面図であり、図17(B)は、図17(A)のA−A’における断面図に相当する。   In this example, the appearance of a panel corresponding to one embodiment of the light-emitting device of the present invention will be described with reference to FIG. FIG. 17 is a top view of a panel in which a TFT and a light-emitting element formed over an element substrate are sealed with a sealing material between a cover material, and FIG. 17B is a plan view of FIG. This corresponds to a cross-sectional view taken along the line AA ′.

素子基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上にカバー材4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、素子基板4001とシール材4005とカバー材4006とによって、充填材4007と共に密封されている。また素子基板4001上のシール材4005によって囲まれている領域とは異なる領域に、信号線駆動回路4003が形成されたICが実装されている。   A sealant 4005 is provided so as to surround the pixel portion 4002 provided over the element substrate 4001 and the scan line driver circuit 4004. A cover member 4006 is provided over the pixel portion 4002 and the scan line driver circuit 4004. Therefore, the pixel portion 4002 and the scan line driver circuit 4004 are sealed together with the filler 4007 by the element substrate 4001, the sealant 4005, and the cover member 4006. In addition, an IC in which the signal line driver circuit 4003 is formed is mounted in a region different from the region surrounded by the sealant 4005 over the element substrate 4001.

また素子基板4001上に設けられた画素部4002と、走査線駆動回路4004は、TFTを複数有しており、図17(B)では、画素部4002に含まれるTFT4010とを例示している。また4011は発光素子に相当し、TFT4010のソース領域またはドレイン領域と電気的に接続されている。   In addition, the pixel portion 4002 provided over the element substrate 4001 and the scan line driver circuit 4004 each include a plurality of TFTs. FIG. 17B illustrates the TFT 4010 included in the pixel portion 4002. Reference numeral 4011 corresponds to a light emitting element, and is electrically connected to the source region or the drain region of the TFT 4010.

また、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、図17(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、接続端子4016から供給されている。接続端子4016、引き回し配線4014、4015は、いずれも液滴吐出法または印刷法で形成することができる。   In addition, a variety of signals and potentials are supplied to the signal line driver circuit 4003 which is formed separately, the scan line driver circuit 4004, or the pixel portion 4002, although they are not shown in the cross-sectional view in FIG. And 4015 through a connection terminal 4016. Each of the connection terminal 4016 and the lead wirings 4014 and 4015 can be formed by a droplet discharge method or a printing method.

接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。   The connection terminal 4016 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive film 4019.

なお、素子基板4001、カバー材4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。   Note that as the element substrate 4001 and the cover material 4006, glass, metal (typically stainless steel), ceramics, or plastic can be used. As the plastic, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

但し、発光素子4011からの光の取り出し方向に位置する基板には、カバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。   However, the cover material must be transparent on the substrate located in the light extraction direction from the light emitting element 4011. In that case, a light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic film is used.

また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。   As the filler 4007, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.

また充填材4007を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、カバー材4006と素子基板4001との間に、充填材4007と共に、吸湿性物質または酸素を吸着しうる物質を設けておいても良い。吸湿性物質または酸素を吸着しうる物質を設けることで、発光素子4011の劣化を抑制できる。   Further, in order to expose the filler 4007 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a hygroscopic substance or oxygen is added between the cover material 4006 and the element substrate 4001 together with the filler 4007. A substance capable of adsorbing may be provided. By providing a hygroscopic substance or a substance that can adsorb oxygen, deterioration of the light-emitting element 4011 can be suppressed.

なお図17では、信号線駆動回路4003を別途形成し、素子基板4001に実装している例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。   Note that FIG. 17 illustrates an example in which the signal line driver circuit 4003 is separately formed and mounted on the element substrate 4001; however, this embodiment is not limited to this structure. The scan line driver circuit may be separately formed and then mounted, or only part of the signal line driver circuit or part of the scan line driver circuit may be separately formed and then mounted.

本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。   This embodiment can be implemented in combination with the structure described in other embodiments.

本発明の発光装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)などが挙げられる。特に本発明の発光装置は、画素数を増やしても、充電時間の増加を抑えることができ、また面積あたりのコストを抑えることができる。よって本発明の発光装置は、比較的大型のパネルが用いられる電子機器に特に適している。これら電子機器の具体例を図18に示す。   Electronic devices that can use the light emitting device of the present invention include a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game A device, a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book or the like), and an image playback device (typically a DVD: Digital Versatile Disc) or the like provided with a recording medium. And the like). In particular, the light-emitting device of the present invention can suppress an increase in charging time and a cost per area even when the number of pixels is increased. Therefore, the light-emitting device of the present invention is particularly suitable for an electronic device in which a relatively large panel is used. Specific examples of these electronic devices are shown in FIGS.

図18(A)は表示装置であり、筐体2001、表示部2002、スピーカー部2003等を含む。本発明の発光装置は、表示部2002に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置には、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。なお表示装置に発光装置を用いる場合、発光素子が有する第1の電極または第2の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。   FIG. 18A illustrates a display device, which includes a housing 2001, a display portion 2002, a speaker portion 2003, and the like. The light emitting device of the present invention can be used for the display portion 2002. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display can be obtained. The display devices include all information display devices for personal computers, TV broadcast reception, advertisement display, and the like. Note that in the case where a light-emitting device is used for the display device, a polarizing plate is provided in order to prevent external light from being reflected by the first electrode or the second electrode included in the light-emitting element to cause an image to be projected like a mirror surface. You can keep it.

図18(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、マウス2205等を含む。本発明の発光装置は、表示部2203に用いることができる。   FIG. 18B illustrates a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, a mouse 2205, and the like. The light emitting device of the present invention can be used for the display portion 2203.

図18(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部2403、記録媒体(DVD等)読み込み部2404、操作キー2405、スピーカー部2406等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置は、表示部2403に用いることができる。   FIG. 18C illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a housing 2402, a display portion 2403, a recording medium (DVD or the like) reading portion 2404, An operation key 2405, a speaker portion 2406, and the like are included. The image reproducing device provided with the recording medium includes a home game machine and the like. The light emitting device of the present invention can be used for the display portion 2403.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例1〜6に示したいずれの構成の発光装置を用いても良い。   As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in Embodiments 1 to 6.

本実施例では、液滴吐出法を用いて形成される配線及び電極の一実施例について説明する。   In this embodiment, an embodiment of wiring and electrodes formed using a droplet discharge method will be described.

図19(A)に、ゲート電極1901と、該ゲート電極に接続された走査線1902の上面図を示す。また図19(A)のA−A’における断面図を、図19(B)に示す。図19(A)では、ゲート電極1901に比べて配線抵抗を抑え、スループットを高めることが望ましく、なおかつレイアウトの精密さがゲート電極1901ほど要求されない走査線1902を、ゲート電極1901よりも太い線幅で形成する。また逆に、走査線1902に比べてレイアウトされる距離が短く、なおかつレイアウトの精密さが要求されるゲート電極1901を、走査線1902よりも細い線幅で形成する。線幅の制御は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される表面の撥水性などを最適化することで行なうことが可能である。   FIG. 19A shows a top view of a gate electrode 1901 and a scan line 1902 connected to the gate electrode. FIG. 19B is a cross-sectional view taken along A-A ′ in FIG. In FIG. 19A, it is desirable to suppress the wiring resistance and increase the throughput as compared with the gate electrode 1901, and a scanning line 1902 which requires less layout precision than the gate electrode 1901 has a wider line width than the gate electrode 1901. Form with. On the other hand, the gate electrode 1901 whose layout distance is shorter than that of the scanning line 1902 and whose layout precision is required is formed with a line width narrower than that of the scanning line 1902. The line width can be controlled by optimizing the ejection amount per droplet, the surface tension of the solution, the water repellency of the surface on which the droplet is dropped, and the like.

図19(A)に示すように、形成する配線または電極に合わせてノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。なお図19(A)では、走査線とゲート電極とで線幅を変えるためにノズルを切り替える例について示したが、本実施例はこの構成に限定されない。レイアウトの精密さが要求される配線または電極と、配線抵抗の低減またはスループットの向上が重要視される配線または電極とでノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。   As shown in FIG. 19A, by switching nozzles in accordance with wirings or electrodes to be formed, throughput can be improved and characteristics of a semiconductor element to be formed can be improved. Note that although FIG. 19A illustrates an example in which the nozzles are switched in order to change the line width between the scanning line and the gate electrode, this embodiment is not limited to this configuration. By switching nozzles between wirings or electrodes that require precise layout and wirings or electrodes where reduction of wiring resistance or improvement in throughput is important, the throughput is improved and the characteristics of the formed semiconductor element Can be increased.

図19(A)に示すように、配線または電極の形成する際に走査方向を切り替えたり、ノズルを切り替えたりする場合、先に形成された配線または電極に紫外線を照射してから、次の配線または電極を形成しても良い。上記構成により、先に形成された配線または電極の表面の密着性が高められて、ゲート電極1901と走査線1902とが剥離しにくい。この場合、焼成は配線または電極を形成するごとに行なっても良いし、互いに接する配線または電極を全て形成してから行なっても良い。   As shown in FIG. 19A, when the scanning direction is switched or the nozzle is switched when forming a wiring or an electrode, the wiring or electrode previously formed is irradiated with ultraviolet rays and then the next wiring is formed. Alternatively, an electrode may be formed. With the above structure, the adhesion of the surface of the previously formed wiring or electrode is improved, and the gate electrode 1901 and the scan line 1902 are hardly separated. In this case, firing may be performed every time a wiring or electrode is formed, or may be performed after all the wirings or electrodes that are in contact with each other are formed.

なお図19(A)では、平坦な面にゲート電極1901と走査線1902とを形成する例について説明したが、本発明はこの構成に限定されない。例えば、図19(C)に示すように、層間絶縁膜1910の開口部に走査線1911を形成し、層間絶縁膜1910上に走査線1911と接するゲート電極1912を形成するようにしても良い。図19(C)の場合、開口部を有する層間絶縁膜1910を液滴吐出法で形成した後、該開口部に走査線1911を液滴吐出法で形成しても良いし、層間絶縁膜1910と走査線1911とを並行して液滴吐出法で形成しても良い。   Note that FIG. 19A illustrates an example in which the gate electrode 1901 and the scan line 1902 are formed over a flat surface; however, the present invention is not limited to this structure. For example, as illustrated in FIG. 19C, the scan line 1911 may be formed in the opening of the interlayer insulating film 1910, and the gate electrode 1912 in contact with the scan line 1911 may be formed over the interlayer insulating film 1910. In the case of FIG. 19C, an interlayer insulating film 1910 having an opening may be formed by a droplet discharge method, and then a scanning line 1911 may be formed in the opening by a droplet discharge method. And the scanning line 1911 may be formed in parallel by a droplet discharge method.

なお配線は2層の導電層で形成されていても良い。図19(D)に示すように、平坦な面に液滴吐出法で導電層1920を形成した後、開口部において導電層1920が露出するように層間絶縁膜1921を液滴吐出法で形成する。そして該開口部において導電層1920と接するように、液滴吐出法を用いて導電層1922を形成する。導電層1920と導電層1922とを合わせて、走査線、信号線などの1つの配線として用いることができる。   Note that the wiring may be formed of two conductive layers. As shown in FIG. 19D, after a conductive layer 1920 is formed over a flat surface by a droplet discharge method, an interlayer insulating film 1921 is formed by a droplet discharge method so that the conductive layer 1920 is exposed in the opening. . Then, a conductive layer 1922 is formed by a droplet discharge method so as to be in contact with the conductive layer 1920 in the opening. The conductive layer 1920 and the conductive layer 1922 can be combined and used as one wiring such as a scan line or a signal line.

本発明の発光装置が有する画素の回路図。FIG. 6 is a circuit diagram of a pixel included in the light-emitting device of the present invention. 本発明の発光装置が有する画素の動作を、模式的に示した図。FIG. 6 is a diagram schematically illustrating the operation of a pixel included in a light emitting device of the present invention. 本発明の発光装置が有する画素の回路図。FIG. 6 is a circuit diagram of a pixel included in the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置が有する画素の上面図。4 is a top view of a pixel included in a light-emitting device of the present invention. FIG. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置が有する画素の断面図。4 is a cross-sectional view of a pixel included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する画素の断面図。4 is a cross-sectional view of a pixel included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する画素の断面図。4 is a cross-sectional view of a pixel included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する画素の回路図。FIG. 6 is a circuit diagram of a pixel included in the light-emitting device of the present invention. 本発明の発光装置が有する画素の回路図。FIG. 6 is a circuit diagram of a pixel included in the light-emitting device of the present invention. 本発明の発光装置が有する発光素子の構成を示す図。FIG. 6 illustrates a structure of a light-emitting element included in a light-emitting device of the present invention. 本発明の発光装置が有する素子基板の斜視図。The perspective view of the element substrate which the light emitting device of the present invention has. 本発明の発光装置の構成を示すブロック図。1 is a block diagram illustrating a configuration of a light emitting device of the present invention. 本発明の発光装置の上面図及び断面図。2A and 2B are a top view and a cross-sectional view of a light-emitting device of the present invention. 本発明の発光装置を用いた電子機器の図。FIG. 14 is a diagram of an electronic device using the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention.

Claims (20)

発光素子と、前記発光素子に流れる電流値を決定する第1のTFTと、ビデオ信号によって、前記発光素子の発光、非発光を決定する第2のTFTと、第1の電源線と、第2の電源線とを有し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されており、
前記第1のTFTのゲート電極、前記第2のTFTのゲート電極、前記第1の電源線または前記第2の電源線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする発光装置。
A light emitting element; a first TFT for determining a current value flowing through the light emitting element; a second TFT for determining light emission or non-light emission of the light emitting element according to a video signal; a first power supply line; Power line and
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A gate electrode of the first TFT is connected to the second power supply line;
Any of the gate electrode of the first TFT, the gate electrode of the second TFT, the first power supply line, or the second power supply line is formed using a droplet discharge method or a printing method. A light emitting device characterized by that.
発光素子と、前記発光素子に流れる電流値を決定する第1のTFTと、ビデオ信号によって、前記発光素子の発光、非発光を決定する第2のTFTと、第3のTFTと、第1の電源線と、第2の電源線と、信号線とを有し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されており、
前記第3のTFTは、前記信号線に入力された前記ビデオ信号の電位が、前記第2のTFTのゲート電極に与えられるのを制御し、
前記第1のTFTのゲート電極、前記第2のTFTのゲート電極、前記第3のTFTのゲート電極、前記信号線、前記第1の電源線または前記第2の電源線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする発光装置。
A light emitting element; a first TFT for determining a current value flowing through the light emitting element; a second TFT for determining light emission or non-light emission of the light emitting element by a video signal; a third TFT; A power line, a second power line, and a signal line;
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A gate electrode of the first TFT is connected to the second power supply line;
The third TFT controls the potential of the video signal input to the signal line to be applied to the gate electrode of the second TFT,
Any of the gate electrode of the first TFT, the gate electrode of the second TFT, the gate electrode of the third TFT, the signal line, the first power supply line, or the second power supply line is a liquid. A light-emitting device formed using a droplet discharge method or a printing method.
発光素子と、前記発光素子に流れる電流値を決定する第1のTFTと、ビデオ信号によって、前記発光素子の発光、非発光を決定する第2のTFTと、第3のTFTと、第4のTFTと、第1の電源線と、第2の電源線と、信号線とを有し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されており、
前記第3のTFTは、前記信号線に入力された前記ビデオ信号の電位が、前記第2のTFTのゲート電極に与えられるのを制御し、
前記第4のTFTは、前記ビデオ信号の電位に関わらず、前記第2のTFTのゲート電極及びソース領域と、前記第1の電源線との接続を制御し、
前記第1のTFTのゲート電極、前記第2のTFTのゲート電極、前記第3のTFTのゲート電極、前記第4のTFTのゲート電極、前記信号線、前記第1の電源線または前記第2の電源線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする発光装置。
A light emitting element; a first TFT for determining a current value flowing through the light emitting element; a second TFT for determining light emission or non-light emission of the light emitting element by a video signal; a third TFT; A TFT, a first power line, a second power line, and a signal line;
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A gate electrode of the first TFT is connected to the second power supply line;
The third TFT controls the potential of the video signal input to the signal line to be applied to the gate electrode of the second TFT,
The fourth TFT controls the connection between the gate electrode and the source region of the second TFT and the first power supply line regardless of the potential of the video signal.
The gate electrode of the first TFT, the gate electrode of the second TFT, the gate electrode of the third TFT, the gate electrode of the fourth TFT, the signal line, the first power supply line, or the second One of the power lines is formed using a droplet discharge method or a printing method.
請求項3において、前記第4のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。   4. The light-emitting device according to claim 3, wherein the fourth TFT includes a semiconductor film including a channel formation region, and the semiconductor film uses a semi-amorphous semiconductor or an amorphous semiconductor. 請求項2乃至請求項4のいずれか1項において、前記第3のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。   5. The third TFT according to claim 2, wherein the third TFT includes a semiconductor film including a channel formation region, and the semiconductor film uses a semi-amorphous semiconductor or an amorphous semiconductor. A light emitting device characterized by the above. 請求項1乃至請求項5のいずれか1項において、
前記第1のTFT及び前記第2のTFTの極性がn型であることを特徴とする発光装置。
In any one of Claims 1 thru | or 5,
A light-emitting device, wherein the first TFT and the second TFT have n-type polarity.
請求項1乃至請求項6のいずれか1項において、前記第1のTFT及び前記第2のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置。   7. The semiconductor device according to claim 1, wherein the first TFT and the second TFT each include a semiconductor film including a channel formation region, and the semiconductor film is a semi-amorphous semiconductor or an amorphous semiconductor. A light-emitting device using a semiconductor. 請求項1乃至請求項7のいずれか1項において、
前記第1のTFTにおけるチャネル幅に対するチャネル長の比は、前記第2のTFTにおけるチャネル幅に対するチャネル長の比よりも大きいことを特徴とする発光装置。
In any one of Claims 1 thru | or 7,
The ratio of the channel length to the channel width in the first TFT is larger than the ratio of the channel length to the channel width in the second TFT.
請求項1乃至請求項8のいずれか1項において、
前記発光素子は第1の電極と、第2の電極と、前記第1の電極と前記第2の電極の間に形成された電界発光層とを有し、
前記第1の電極、前記第2の電極または前記電界発光層のいずれかは、液滴吐出法を用いて形成されていることを特徴とする発光装置。
In any one of Claims 1 thru | or 8,
The light-emitting element includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode,
Any one of the first electrode, the second electrode, and the electroluminescent layer is formed using a droplet discharge method.
請求項1乃至請求項9のいずれか1項において、前記印刷法はオフセット印刷法またはスクリーン印刷法であることを特徴とする発光装置。   10. The light emitting device according to claim 1, wherein the printing method is an offset printing method or a screen printing method. 第1のTFTのゲート電極、第2のTFTのゲート電極、第1の電源線または第2の電源線のいずれかは、液滴吐出法または印刷法を用いて形成し、
前記第1のTFTは、発光素子と、前記発光素子に流れる電流値を決定し、
前記第2のTFTは、ビデオ信号によって、前記発光素子の発光、非発光を決定し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されていることを特徴とする発光装置の作製方法。
Either the gate electrode of the first TFT, the gate electrode of the second TFT, the first power supply line, or the second power supply line is formed using a droplet discharge method or a printing method,
The first TFT determines a light emitting element and a current value flowing through the light emitting element,
The second TFT determines light emission or non-light emission of the light emitting element according to a video signal,
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A method for manufacturing a light-emitting device, wherein the gate electrode of the first TFT is connected to the second power supply line.
第1のTFTのゲート電極、第2のTFTのゲート電極、第3のTFTのゲート電極、信号線、第1の電源線または第2の電源線のいずれかは、液滴吐出法または印刷法を用いて形成し、
前記第1のTFTは、発光素子と、前記発光素子に流れる電流値を決定し、
前記第2のTFTは、ビデオ信号によって、前記発光素子の発光、非発光を決定し、
前記第3のTFTは、前記信号線に入力された前記ビデオ信号の電位が、前記第2のTFTのゲート電極に与えられるのを制御し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されていることを特徴とする発光装置の作製方法。
One of the gate electrode of the first TFT, the gate electrode of the second TFT, the gate electrode of the third TFT, the signal line, the first power supply line, or the second power supply line is a droplet discharge method or a printing method. Formed using
The first TFT determines a light emitting element and a current value flowing through the light emitting element,
The second TFT determines light emission or non-light emission of the light emitting element according to a video signal,
The third TFT controls the potential of the video signal input to the signal line to be applied to the gate electrode of the second TFT,
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A method for manufacturing a light-emitting device, wherein the gate electrode of the first TFT is connected to the second power supply line.
第1のTFTのゲート電極、第2のTFTのゲート電極、第3のTFTのゲート電極、第4のTFTのゲート電極、信号線、第1の電源線または第2の電源線のいずれかは、液滴吐出法または印刷法を用いて形成し、
前記第1のTFTは、発光素子と、前記発光素子に流れる電流値を決定し、
前記第2のTFTは、ビデオ信号によって、前記発光素子の発光、非発光を決定し、
前記第3のTFTは、前記信号線に入力された前記ビデオ信号の電位が、前記第2のTFTのゲート電極に与えられるのを制御し、
前記第4のTFTは、前記ビデオ信号の電位に関わらず、前記第2のTFTのゲート電極及びソース領域と、前記第1の電源線との接続を制御し、
前記発光素子と前記第1の電源線の間に、前記第1のTFT及び前記第2のTFTが直列に接続され、
前記第1のTFTのゲート電極は前記第2の電源線に接続されていることを特徴とする発光装置の作製方法。
Any one of the gate electrode of the first TFT, the gate electrode of the second TFT, the gate electrode of the third TFT, the gate electrode of the fourth TFT, the signal line, the first power supply line or the second power supply line is , Formed using droplet discharge method or printing method,
The first TFT determines a light emitting element and a current value flowing through the light emitting element,
The second TFT determines light emission or non-light emission of the light emitting element according to a video signal,
The third TFT controls the potential of the video signal input to the signal line to be applied to the gate electrode of the second TFT,
The fourth TFT controls the connection between the gate electrode and source region of the second TFT and the first power supply line regardless of the potential of the video signal,
The first TFT and the second TFT are connected in series between the light emitting element and the first power supply line,
A method for manufacturing a light-emitting device, wherein the gate electrode of the first TFT is connected to the second power supply line.
請求項3において、前記第4のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。   4. The method for manufacturing a light-emitting device according to claim 3, wherein the fourth TFT includes a semiconductor film including a channel formation region, and the semiconductor film uses a semi-amorphous semiconductor or an amorphous semiconductor. . 請求項12乃至請求項14のいずれか1項において、前記第3のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。   15. The semiconductor device according to claim 12, wherein the third TFT includes a semiconductor film including a channel formation region, and the semiconductor film uses a semi-amorphous semiconductor or an amorphous semiconductor. A method for manufacturing a light-emitting device. 請求項11乃至請求項15のいずれか1項において、
前記第1のTFT及び前記第2のTFTの極性がn型であることを特徴とする発光装置の作製方法。
In any one of Claims 11 thru | or 15,
A method for manufacturing a light-emitting device, wherein the first TFT and the second TFT have n-type polarity.
請求項11乃至請求項16のいずれか1項において、前記第1のTFT及び前記第2のTFTはチャネル形成領域を含む半導体膜を有しており、前記半導体膜はセミアモルファス半導体または非晶質半導体を用いていることを特徴とする発光装置の作製方法。   17. The semiconductor device according to claim 11, wherein the first TFT and the second TFT include a semiconductor film including a channel formation region, and the semiconductor film is a semi-amorphous semiconductor or an amorphous semiconductor. A manufacturing method of a light-emitting device using a semiconductor. 請求項11乃至請求項17のいずれか1項において、
前記第1のTFTにおけるチャネル幅に対するチャネル長の比は、前記第2のTFTにおけるチャネル幅に対するチャネル長の比よりも大きいことを特徴とする発光装置の作製方法。
In any one of Claims 11 thru | or 17,
A method for manufacturing a light-emitting device, wherein a ratio of a channel length to a channel width in the first TFT is larger than a ratio of a channel length to a channel width in the second TFT.
請求項11乃至請求項18のいずれか1項において、
前記発光素子は第1の電極と、第2の電極と、前記第1の電極と前記第2の電極の間に形成された電界発光層とを有し、
前記第1の電極、前記第2の電極または前記電界発光層のいずれかは、液滴吐出法を用いて形成されていることを特徴とする発光装置の作製方法。
In any one of Claims 11 thru | or 18,
The light-emitting element includes a first electrode, a second electrode, and an electroluminescent layer formed between the first electrode and the second electrode,
Any one of the first electrode, the second electrode, and the electroluminescent layer is formed using a droplet discharge method.
請求項11乃至請求項19のいずれか1項において、前記印刷法はオフセット印刷法またはスクリーン印刷法であることを特徴とする発光装置の作製方法。

20. The method for manufacturing a light-emitting device according to claim 11, wherein the printing method is an offset printing method or a screen printing method.

JP2003402468A 2003-12-02 2003-12-02 Method for manufacturing light emitting device Expired - Fee Related JP4588312B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003402468A JP4588312B2 (en) 2003-12-02 2003-12-02 Method for manufacturing light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003402468A JP4588312B2 (en) 2003-12-02 2003-12-02 Method for manufacturing light emitting device

Publications (3)

Publication Number Publication Date
JP2005164880A true JP2005164880A (en) 2005-06-23
JP2005164880A5 JP2005164880A5 (en) 2007-01-25
JP4588312B2 JP4588312B2 (en) 2010-12-01

Family

ID=34726023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003402468A Expired - Fee Related JP4588312B2 (en) 2003-12-02 2003-12-02 Method for manufacturing light emitting device

Country Status (1)

Country Link
JP (1) JP4588312B2 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029374A1 (en) * 2005-09-01 2007-03-15 Sharp Kabushiki Kaisha Display device
JP2009054444A (en) * 2007-08-28 2009-03-12 Canon Inc Organic el element and its manufacturing method
US8314758B2 (en) 2008-05-07 2012-11-20 Samsung Display Co., Ltd. Display device
KR101351816B1 (en) * 2005-07-06 2014-01-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting element, light-emitting device, and electronic device
JP2019165228A (en) * 2010-09-15 2019-09-26 株式会社半導体エネルギー研究所 Light emitting device
JP2021167957A (en) * 2012-08-23 2021-10-21 株式会社半導体エネルギー研究所 Semiconductor device
KR20220019071A (en) * 2011-10-18 2022-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001343933A (en) * 1999-11-29 2001-12-14 Semiconductor Energy Lab Co Ltd Light emission device
JP2002149112A (en) * 1999-11-30 2002-05-24 Semiconductor Energy Lab Co Ltd Electronic device
JP2003015548A (en) * 2001-06-29 2003-01-17 Seiko Epson Corp Method for manufacturing organic el display body, method for arranging semiconductor device, method for manufacturing semiconductor device, method for manufacturing optoelectronic device, optoelectronic device, and electronic equipment
JP2003058077A (en) * 2001-08-08 2003-02-28 Fuji Photo Film Co Ltd Substrate for microfabrication, fabrication method therefor and image-like thin-film forming method
JP2003280556A (en) * 2002-03-26 2003-10-02 Semiconductor Energy Lab Co Ltd Light emitting device
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003317961A (en) * 1999-04-27 2003-11-07 Semiconductor Energy Lab Co Ltd El display device
JP2003332070A (en) * 2002-05-16 2003-11-21 Seiko Epson Corp Electro-optical device, its manufacturing method, and electronic apparatus

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003317961A (en) * 1999-04-27 2003-11-07 Semiconductor Energy Lab Co Ltd El display device
JP2001343933A (en) * 1999-11-29 2001-12-14 Semiconductor Energy Lab Co Ltd Light emission device
JP2002149112A (en) * 1999-11-30 2002-05-24 Semiconductor Energy Lab Co Ltd Electronic device
JP2003015548A (en) * 2001-06-29 2003-01-17 Seiko Epson Corp Method for manufacturing organic el display body, method for arranging semiconductor device, method for manufacturing semiconductor device, method for manufacturing optoelectronic device, optoelectronic device, and electronic equipment
JP2003058077A (en) * 2001-08-08 2003-02-28 Fuji Photo Film Co Ltd Substrate for microfabrication, fabrication method therefor and image-like thin-film forming method
JP2003280556A (en) * 2002-03-26 2003-10-02 Semiconductor Energy Lab Co Ltd Light emitting device
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003332070A (en) * 2002-05-16 2003-11-21 Seiko Epson Corp Electro-optical device, its manufacturing method, and electronic apparatus

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101351816B1 (en) * 2005-07-06 2014-01-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting element, light-emitting device, and electronic device
US8901814B2 (en) 2005-07-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element, light-emitting device, and electronic device
WO2007029374A1 (en) * 2005-09-01 2007-03-15 Sharp Kabushiki Kaisha Display device
JP2009054444A (en) * 2007-08-28 2009-03-12 Canon Inc Organic el element and its manufacturing method
US8314758B2 (en) 2008-05-07 2012-11-20 Samsung Display Co., Ltd. Display device
JP2019165228A (en) * 2010-09-15 2019-09-26 株式会社半導体エネルギー研究所 Light emitting device
KR20220019071A (en) * 2011-10-18 2022-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device
US11587957B2 (en) 2011-10-18 2023-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549647B1 (en) * 2011-10-18 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Light-emitting device
JP2021167957A (en) * 2012-08-23 2021-10-21 株式会社半導体エネルギー研究所 Semiconductor device
JP7085676B2 (en) 2012-08-23 2022-06-16 株式会社半導体エネルギー研究所 Semiconductor equipment

Also Published As

Publication number Publication date
JP4588312B2 (en) 2010-12-01

Similar Documents

Publication Publication Date Title
JP7295313B2 (en) light emitting device
KR101357682B1 (en) Display device
JP5031115B2 (en) Display device
US8547315B2 (en) Display device
JP5613360B2 (en) Display device, display module, and electronic device
TWI629798B (en) Semiconductor device, display device, and electronic device
TW200809740A (en) Semiconductor device, display device, and electronic device
JP2006302870A (en) Light emitting device
JP4588312B2 (en) Method for manufacturing light emitting device
JP4799111B2 (en) Light emitting device
JP4817730B2 (en) Display device
JP2007179030A (en) Display device
JP4583776B2 (en) Method for manufacturing display device
JP4566575B2 (en) Method for manufacturing light emitting device
JP4637472B2 (en) Method for manufacturing light emitting device
JP2004118013A (en) Display device
JP4704004B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP2006093685A (en) Light emitting element and light emitting device using it

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061201

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100908

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees