JP4566575B2 - The method for manufacturing a light emitting device - Google Patents

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Description

本発明は、電流を発光素子に供給するための手段と発光素子とを、複数の各画素に有する発光装置及び発光装置の作製方法に関する。 The present invention and means and the light emitting element for supplying a current to the light emitting element relates to a method for manufacturing a light emitting device and a light-emitting device having a plurality of pixels.

発光素子は自ら発光するため視認性が高く、液晶表示装置(LCD)で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。 Emitting element has high visibility for emitting light themselves, with the required backlight in a liquid crystal display device (LCD) is optimal for thinning requires no, there is no limitation on a viewing angle. そのため発光素子を用いた発光装置は、CRTやLCDに代わる表示装置として注目されており、近年では携帯電話やデジタルスチルカメラ等の電子機器に搭載されるなど、実用化が行なわれている。 Therefore the light emitting device using a light emitting element is attracting attention as a display device in place of a CRT or LCD, etc. In recent years are mounted in electronic devices such as mobile phones and digital still cameras, practical application has been made.

発光装置は、パッシブマトリクス型とアクティブマトリクス型とに分類できる。 The light emitting device may be classified into a passive matrix type and an active matrix type. アクティブマトリクス型はビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に柔軟に対応することができ、今後の主流となりつつある。 Since the active matrix type is capable of supplying a certain maintenance of current to be the light emitting element after the input of the video signal, enlargement of the panel, flexibly can correspond to high definition, it is becoming the future mainstream. 具体的に提案されている、アクティブマトリクス型発光装置における画素の構成は、発光装置のメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされているが、通常少なくとも、発光素子と、画素へのビデオ信号の入力を制御する薄膜トランジスタ(TFT)と、該発光素子に電流を供給するためのTFTとが各画素に設けられている。 Are specifically proposed, the configuration of the pixel in an active matrix light emitting device is different depending on the manufacturer of the light emitting device, there are distinctive technical there's a twist respectively, and usually at least, the light emitting element, a thin film transistor (TFT) which controls input of a video signal to the pixel, and a TFT for supplying current to the light emitting element is provided in each pixel.

一般的にアクティブマトリクス型の発光装置は、パターニングにリソグラフィ法が用いられている。 Generally active matrix light-emitting device, a lithography method is used for patterning. リソグラフィ法を用いる場合、フォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を行なう必要があるため、作製工程が複雑になり、コストが高くなる。 When using lithography, since there the deposition of the photoresist, exposure, development, etching, is necessary to perform a series of steps such as stripping, manufacturing process becomes complicated, the cost becomes high. さらにリソグラフィ法には高価な露光用のマスク(フォトマスク)が必要であることも、発光装置の作製に費やされるコストが抑えられない一因になっている。 It is also a cause of cost spent on the manufacturing of the light emitting device can not be suppressed in the further lithography requires expensive mask for exposure (photo-mask). そして、成膜後、エッチングにより除去されてしまう部分は結局廃棄されてしまうので、材料が無駄であり、コスト削減という観点から好ましくない。 After deposition, the portion that would be removed by etching is discarded after all, the material is wasted, which is not preferable from the viewpoint of cost reduction.

また、パネルが大型化されると必然的に配線が長くなるため、配線抵抗により信号が遅延するという問題が生じる。 Moreover, the panel since the Upon size inevitably wiring becomes long, a problem that the signal is delayed is caused by wiring resistance. この場合、配線を厚くして断面積を広げれば、配線抵抗を下げることができ、よって信号の遅延を回避できると考えられる。 In this case, it should widen the cross-sectional area and thicker wires, it is possible to reduce the wiring resistance, thus but bypass the delay of signal. しかし、リソグラフィ法を用いて配線を形成する場合、配線の厚さはせいぜい200〜400μm程度であり、それ以上厚いとエッチングの工程に時間がかかって望ましくない。 However, if the wiring is formed by lithography, the thickness of the wiring is at most about 200 to 400, undesirably takes time more thick and etching steps.

本発明は上述した問題に鑑み、工程数を抑えたより簡単な作製工程を用いて形成することができる発光装置の提案を課題とする。 The present invention has been made in view of the problems described above, an object of proposals of a light emitting device can be formed using simple manufacturing steps than with reduced number of steps. さらに本発明は、配線の作製工程に費やされる時間を抑えつつ、大型化に伴う配線抵抗の上昇を抑えることができる発光装置及び発光装置の作製方法の提案を課題とする。 The present invention, while suppressing the time spent manufacturing process of the wiring, it is an object proposal of a method for manufacturing a light emitting device and a light emitting device capable of suppressing an increase in wiring resistance due to size.

本発明では、発光装置を、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成する。 In the present invention, a light emitting device, a screen printing method, a printing method typified offset printing, or a droplet discharge method. なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。 Note that a droplet discharge method, a droplet containing a predetermined composition by discharging from an orifice to a method for forming a predetermined pattern, such as an inkjet method in its category. 上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、ソース信号線、ゲート信号線に代表される各種配線、TFTのゲート電極、発光素子の電極などを形成することが可能になる。 The printing method or a droplet discharging method is used, without using a mask for exposure, the source signal line, various wires typified by a gate signal line, a gate electrode of the TFT, to form a like electrodes of the light emitting element It becomes possible. ただし、本発明の発光装置は、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。 However, the light emitting device of the present invention, all of the steps of forming a pattern, is not necessary to use a printing method or a droplet discharge method. よって、例えば配線及びゲート電極の形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていれば良く、リソグラフィ法も併用していても良い。 Thus, for example, by a printing method or a droplet discharging method to form the wiring and the gate electrode, the use of lithographic method for patterning the semiconductor film, and so on, a printing method in at least part of the process, a droplet discharging method, or the well if used, it may be used in combination also lithography. またパターニングの際に用いるマスクは、印刷法または液滴吐出法で形成しても良い。 The mask used in patterning may be formed by a printing method or a droplet discharge method.

さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用TFTと、該駆動用TFTを強制的にオフすることができる消去用TFTとを有している。 Further in the light emitting device of the present invention, a light emitting element, a switching TFT for controlling input of a video signal to the pixel, a driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, for the drive and a erasing TFT which can be forcibly turned off TFT. 上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。 With the above structure, when the driving time grayscale method, while suppressing a decrease of the duty ratio, it is possible to increase the number of gradations. なお時間階調法とは、発光素子が発光する時間で階調を制御する駆動方法を意味し、デューティー比とは、階調を制御するのに用いられる期間が1フレーム期間に占める割合を意味する。 Note the time gray scale method refers to a driving method of controlling the gray scale by the time the light emitting element emits light, the duty ratio, meaning the ratio of the period used to control the gradation occupied in one frame period to.

本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用TFTと、前記駆動用TFTを強制的にオフすることができる消去用TFTとを有し、前記スイッチング用TFT、前記駆動用TFTまたは前記消去用TFTのいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。 The light emitting device of the present invention, a light emitting element, a switching TFT for controlling input of a video signal to the pixel, a driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, for the drive and an erasing TFT which can be forcibly turned off TFT, the switching TFT, one of the driving TFT or the erasing TFT is formed by using a droplet discharging method or a printing method and said that you are.

また、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用TFTと、前記駆動用TFTを強制的にオフすることができる消去用TFTとを有し、前記スイッチング用TFTが有するゲート電極は前記第1のゲート信号線と接続されており、前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用TFTが有するゲート電極と接続されており、前記消去用TFTが有するゲート電極は前記第2のゲート信号線と接続されており、前記消去用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用TFTが有するゲート電極と接続さ Further, a light emitting element, a switching TFT for controlling input of a video signal to the pixel, a driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, forcibly the driving TFT and an erasing TFT which can be turned off, a gate electrode to which the switching TFT has is connected to the first gate signal line, a source region and a drain region in which the switching TFT has is, one said plurality of source signal lines, and the other is connected to the gate electrodes of the said driving TFT, a gate electrode to which the erasing TFT has is connected to the second gate signal line, for the erasure is connected to the source region and the drain region having the TFT, one is with the power supply line and the other with the gate electrodes of the said driving TFT ており、前記駆動用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記発光素子に接続されており、前記スイッチング用TFT、前記駆動用TFT、前記消去用TFT、第1のゲート信号線、第2のゲート信号線、ソース信号線または電源供給線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。 And has a source region and a drain region in which the driving TFT has is the one for the power supply line and the other is connected to the light emitting element, the switching TFT, the driving TFT, the erasing TFT , a first gate signal line, a second gate signal line, one of the source signal line or power supply line, characterized in that it is formed by a droplet discharging method or a printing method.

また、本発明の発光装置の作製方法は、第1のゲート信号線、第2のゲート信号線、電源供給線、スイッチング用TFT、駆動用TFTまたは消去用TFTのいずれかを、液滴吐出法または印刷法を用いて形成し、前記スイッチング用TFTが有するゲート電極は前記第1のゲート信号線と接続し、前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用TFTが有するゲート電極と接続し、前記消去用TFTが有するゲート電極は前記第2のゲート信号線と接続し、前記消去用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用TFTが有するゲート電極と接続し、前記駆動用TFTが有するソース領域とドレイン領域は、一 Further, a method for manufacturing a light-emitting device of the present invention, the first gate signal line, a second gate signal line, power supply line, switching TFT, one of the driving TFT or erasing TFT, a droplet discharge method or a printing method is formed by using a gate electrode to which the switching TFT has is connected to the first gate signal line, a source region and a drain region in which the switching TFT has is, one of the plurality of source signal lines If, the other connected to the gate electrodes of the said driving TFT, a gate electrode to which the erasing TFT has is connected to the second gate signal line, a source region and a drain region in which the erasing TFT has the one and the power supply line and the other connected to the gate electrodes of the said driving TFT, the source and drain regions in which the driving TFT has is one は前記電源供給線に、もう一方は発光素子が有する第1の電極に接続することを特徴とする。 The said power supply line and the other, characterized in that connected to the first electrode having the light emitting element.

なお本発明の発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。 Note emitting device of the present invention includes a panel in which a light emitting element is sealed, and a module in which is mounted an IC or the like including a controller on the panel. さらに本発明は、該発光装置を作製する過程において、発光素子が完成する前の一形態に相当する素子基板を範疇に含めていても良い。 The present invention provides a process of manufacturing a light emitting device may be included an element substrate which corresponds to one mode before the light emitting element is completed to the category. 具体的に素子基板は、電流を発光素子に供給するための手段(TFT)を複数の各画素に有している。 Specifically the element substrate includes a means (TFT) for supplying a current to the light emitting element in each of a plurality of pixels. そして素子基板は、発光素子の第1の電極のみが形成された状態であっても良いし、第1の電極となる導電膜を形成した後であって、パターニングして第1の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。 The element substrate may be a state where only the first electrode of the light emitting element is formed, even after the formation of the conductive film serving as the first electrode, forming a first electrode by patterning may be a pre-condition to any form is true.

また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはOLED(Organic Light Emitting Diode)や、FED(Field Emission Display)に用いられているMIM型の電子源素子(電子放出素子)等が含まれる。 The light-emitting device in this specification includes an element whose luminance is controlled by current or voltage in its category, particularly OLED (Organic Light Emitting Diode) or used in FED (Field Emission Display) MIM type electron source element which are include (electron-emitting device) or the like.

本発明では液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。 In the present invention, by forming a pattern by using a droplet discharge method, a printing method, formation of the photoresist is carried out by lithography, exposure, development, etching, it is possible to simplify the sequence of steps such as peeling . また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。 Further, a droplet discharging method, the printing method, unlike lithography, there is no waste of material which would be removed by etching. また高価な露光用のマスクを用いなくとも良いので、発光装置の作製に費やされるコストを抑えることができる。 Since it is not necessary to use an expensive mask for exposure, it is possible to suppress the cost spent on the manufacturing of the light emitting device.

また、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がない。 Also, unlike lithography, it is not necessary to perform etching to form a wiring. よって、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。 Therefore, it is possible to considerably shorter than in the case of lithography the time spent in the step of forming the wiring. 特に配線の厚さを0.5μm以上、より望ましくは2μm以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、発光装置の大型化に伴う配線抵抗の上昇を抑えることができる。 In particular the thickness of the wiring 0.5μm or more, more preferably when forming at 2μm or more, it is possible to suppress the wiring resistance, while suppressing the time spent manufacturing process of the wiring, the wiring associated with the enlargement of the light-emitting device increase in the resistance can be suppressed.

さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用TFTと、該駆動用TFTを強制的にオフすることができる消去用TFTとを有している。 Further in the light emitting device of the present invention, a light emitting element, a switching TFT for controlling input of a video signal to the pixel, a driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, for the drive and a erasing TFT which can be forcibly turned off TFT. 上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。 With the above structure, when the driving time grayscale method, while suppressing a decrease of the duty ratio, it is possible to increase the number of gradations.

以下、本発明の実施の形態について図面を参照しながら説明する。 It will be described below with reference to the drawings, embodiments of the present invention. 但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に 理解される。 However, the present invention can be implemented in many different modes, it may be various changes and modifications without departing from the spirit and scope of the present invention is easily understood by those skilled in the art It is. 従って、本実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the invention is not construed as being limited to the description of the present embodiment.

本発明の発光装置が有する画素の回路図を図1に示す。 The circuit diagram of a pixel included in a light emitting device of the present invention shown in FIG. 図1において、107はスイッチング用TFTである。 In Figure 1, 107 is a switching TFT. スイッチング用TFT107のゲート電極は、書き込み用ゲート信号線Ga(Ga1〜Gayのいずれか1つ)に接続されている。 The gate electrode of the switching TFT107 is connected to the writing gate signal line Ga (one of Ga1~Gay). スイッチング用TFT107のソース領域とドレイン領域は、一方がソース信号線S(S1〜Sxのいずれか1つ)に、もう一方が駆動用TFT108のゲート電極、各画素が有する容量素子112及び消去用TFT109のソース領域またはドレイン領域にそれぞれ接続されている。 A source region and a drain region of the switching TFT107 is the one of the source signal line S (one of S1 to Sx), the other gate electrode of the driving TFT 108, capacitor 112 and erase each pixel has TFT109 They are respectively connected to the source region or the drain region.

容量素子112はスイッチング用TFT107が非選択状態(オフ状態)にある時、駆動用TFT108のゲート電圧を保持するために設けられている。 Capacitor 112 when the switching TFT TFT107 is in the non-selection state (off state), is provided to hold the gate voltage of the driving TFT 108. なお、本実施の形態では容量素子112を設ける構成を示したが、本発明はこの構成に限定されず、容量素子112を設けない構成にしてもよい。 In the present embodiment showed the configuration in which the capacitor 112, the present invention is not limited to this arrangement, it may be configured without the capacitor 112.

また、駆動用TFT108のソース領域とドレイン領域は、一方が電源供給線V(V1〜Vxのいずれか1つ)に接続され、もう一方は発光素子110に接続される。 The source region and the drain region of the driving TFT108 has one end connected to a power supply line V (any one of V1 to Vx), and the other is connected to the light emitting element 110. 電源供給線Vは容量素子112に接続されている。 Power supply line V is connected to the capacitor 112.

また、消去用TFT109のソース領域とドレイン領域のうち、スイッチング用TFT107のソース領域またはドレイン領域に接続されていない方は、電源供給線Vに接続されている。 Further, of the source region and the drain region of the erasing TFT 109, which is not connected to the source region or the drain region of the switching TFT107 it is connected to the power supply line V. そして消去用TFT109のゲート電極は、消去用ゲート信号線Ge(Ge1〜Geyのいずれか1つ)に接続されている。 The gate electrode of the erasing TFT109 is connected to the erasing gate signal line Ge (any one of Ge1~Gey).

発光素子110は陽極と、陰極と、陽極と陰極との間に設けられた電界発光層とからなる。 The light emitting element 110 is composed of an anode, a cathode, an electroluminescent layer provided between the anode and the cathode. 陽極が駆動用TFT108のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。 When the anode is connected to the source region or the drain region of the driving TFT 108, the anode is the pixel electrode, the cathode is a counter electrode. 逆に陰極が駆動用TFT108のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。 If the cathode reversed is connected to the source region or the drain region of the driving TFT 108, the cathode is the pixel electrode, the anode becomes the opposing electrode.

発光素子110の対向電極には対向電位が与えられている。 Opposing potential is supplied to the counter electrode of the light emitting element 110. また電源供給線Vは電源電位が与えられている。 The power supply line V is given a power supply potential. そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。 The potential difference between the counter potential and the power source potential, the light emitting element is always kept at a potential difference enough to emit light when the power supply potential is applied to the pixel electrode. 電源電位と対向電位は、本発明の発光装置に、外付けのIC等により設けられた電源によって与えられる。 Power supply potential and the opposing potential, the light-emitting device of the present invention, given by a power source provided by the IC or the like externally. なお、対向電位を与える電源を、本明細書では特に対向電源111と呼ぶ。 Incidentally, a power source for supplying a counter potential, particularly referred to as the opposing power source 111 herein.

そして、本発明において、電源電位の高さは、駆動用TFT108のゲート電極に電源電位が与えられた時に、駆動用TFT108がオフの状態となるような電位の高さであることが必要である。 Then, in the present invention, the height of the power supply potential, when the power supply potential to the gate electrode of the driving TFT108 is given, it is necessary that the driving TFT108 is the height of the potential such that the OFF state .

スイッチング用TFT107、駆動用TFT108、消去用TFT109は、nチャネル型TFTでもPチャネル型TFTでもどちらでも用いることができる。 Switching the TFT 107, a driving TFT 108, an erasing TFT109 may be used either any P-channel TFT even n-channel type TFT. また、スイッチング用TFT107、駆動用TFT108、消去用TFT109は、シングルゲート構造を有していてもよいし、ダブルゲート構造、トリプルゲート構造などのマルチゲート構造を有していてもよい。 Further, the switching the TFT 107, a driving TFT 108, an erasing TFT109 may be have a single gate structure, a double gate structure, may have a multi-gate structure such as triple gate structure.

なお本発明では、駆動用TFTを線形領域で動作させても、飽和領域で動作させても良い。 In the present invention, even by operating the driving TFT in the linear region, it may be operated in the saturation region. 駆動用TFTを飽和領域で動作させることで、ドレイン電流がドレイン領域・ソース領域間電圧Vdsによって変化せず、ゲート電圧Vgsのみによって定まるようになるので、電界発光材料の劣化に伴って発光素子に印加されるVelが大きくなる代わりにVdsが小さくなっても、ドレイン電流の値は比較的一定に保たれる。 The driving TFT By operating in the saturation region, does not change by the drain current is the drain region and the source region voltage Vds, since as determined only by the gate voltage Vgs, the light emitting device in accordance with the deterioration of the electroluminescent material even Vds is reduced instead of Vel the applied increases, the value of the drain current is kept relatively constant. よって、電界発光材料の劣化に伴う発光素子の輝度の低下や輝度むらの発生を抑えることができる。 Therefore, it is possible to suppress the occurrence of brightness reduction and brightness irregularity of light emitting elements due to deterioration of the electroluminescent material.

次に、本発明の発光装置の、より具体的な構成とその作製方法について、図2〜図7を用いて説明する。 Next, the light-emitting device of the present invention, more specific structure and a manufacturing method will be described with reference to FIGS. 2-7. なお、消去用TFTについては、スイッチング用TFTまたは駆動用TFTの作製方法を用いて作製することが可能であるので、ここでは省略する。 Note that the erasing TFT, because it is can be manufactured by using a manufacturing method of the switching TFT or the driving TFT, is omitted here.

まず図2(A)に示すように、TFT及び発光素子を形成する基板200を用意する。 First, as shown in FIG. 2 (A), providing a substrate 200 to form the TFT and the light emitting element. 具体的に基板200は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。 Specifically substrate 200, for example, barium borosilicate glass, a glass substrate, a quartz substrate such as an aluminum borosilicate glass, may be a ceramic substrate, or the like. また、ステンレス基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。 Also, a metal substrate or a semiconductor substrate including a stainless steel substrate may be used which has an insulating film. プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。 Substrate made of synthetic resin having flexibility such as plastic generally allowable temperature limit than the above substrates tends to be low, but can be used as long as it can withstand process temperature in the manufacturing process . 基板200の表面を、CMP法などの研磨により平坦化しておいても良い。 The surface of the substrate 200 may be planarized by polishing such as a CMP method.

上述した基板200の表面に、液滴吐出法、印刷法を用いて形成される導電膜または絶縁膜の、密着性を高めるための前処理を施す。 On the surface of the substrate 200 described above, a droplet discharge method, a conductive film or an insulating film formed by a printing method, a pretreatment for improving adhesion subjected. 密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を基板200の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を基板200の表面に付着させる方法、基板200の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。 As a method capable of increasing the adhesion, specifically, for example, conductively method, formed of a metal or metal compound capable of increasing the adhesion of a conductive film or an insulating film by a catalytic action is attached to the surface of the substrate 200 film or an insulating film with a high adhesion organic insulating film, a metal, a method of attaching a metal compound on the surface of the substrate 200, subjected to plasma treatment under atmospheric pressure or reduced pressure on the surface of the substrate 200, the surface modification a method of performing the like. また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、3d遷移元素であるSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znなどが挙げられる。 As the metal has high adhesion between the conductive film or the insulating film, titanium, other titanium oxides, 3d is a transition element Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn etc. and the like. また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。 As the metal compound, oxide of a metal as described above, nitride, oxynitride and the like. 上記有機系の絶縁膜として、例えばポリイミド、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む絶縁膜(以下、シロキサン系絶縁膜と呼ぶ)等が挙げられる。 As the insulating film of the organic, for example polyimide, the insulating film including a Si-O-Si bond formed using a siloxane-based material as a starting material (hereinafter, referred to as a siloxane-based insulating film), and the like. シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有していても良い。 Siloxane insulating film, as well as hydrogen substituents, fluorine, may have at least one of alkyl group or an aromatic hydrocarbon.

なお、基板200に付着させる金属または金属化合物が導電性を有する場合、半導体素子の正常な動作が妨げられないように、そのシート抵抗を制御する。 Incidentally, if the metal or the metal compound to be attached to the substrate 200 is conductive, so as not the normal operation of the semiconductor element is prevented, sheet resistance thereof is controlled. 具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば1〜10nmとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。 Specifically, the average thickness of the metal or metal compound having conductivity, partially, or totally insulated by for example, to control so that 1 to 10 nm, by oxidizing the metal or metal compound it may be or. 或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。 Alternatively, other than the area to be enhanced adhesiveness, the attached metal or metal compound may be selectively removed by etching. また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。 The metal or the metal compound, instead of being attached to the entire surface of the pre-substrate, a droplet discharge method, a printing method, a sol - gel method, or the like may be selectively deposited only on the specific region using. なお金属または金属化合物は、基板200の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。 The metal or the metal compound is not necessarily a completely continuous film over the surface of the substrate 200, it may be in a state where dispersed to some extent.

本実施の形態では、光触媒反応により密着性を高めることができるZnOまたはTiO 2などの光触媒を基板200の表面に付着させる。 In this embodiment, to attach the photocatalyst such as ZnO or TiO 2 that can enhance the adhesion by the photocatalytic reaction on the surface of the substrate 200. 具体的には、ZnOまたはTiO 2を溶媒に分散させ、基板200の表面に撒布したり、Znの化合物またはTiの化合物を基板200の表面に付着させた後、酸化させたり、ゾル−ゲル法を用いたりすることで、結果的にZnOまたはTiO 2を基板200の表面に付着させることができる。 Specifically, the ZnO or TiO 2 is dispersed in a solvent, or spraying the surface of the substrate 200, after depositing a compound or compounds of Ti and Zn on the surface of the substrate 200, or is oxidized, sol - gel method by or with, it can result in attaching ZnO or TiO 2 on the surface of the substrate 200.

次に密着性を高めるための前処理が施された基板200の表面上に、液滴吐出法または各種印刷法を用いて、ゲート電極201〜205を形成する。 Then on the surface of the substrate 200 which preprocessed for enhancing the adhesion, by a droplet discharge method or various printing methods, thereby forming the gate electrode 201 to 205. 具体的に、ゲート電極201〜205には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。 Specifically, the gate electrode 201 to 205 is used Ag, Au, Cu, metals such as Pd, one or more having a conductive material a metal compound. なお、分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。 Incidentally, suppressing the aggregation by the dispersant, if can be dispersed in the solution, it is also possible to use Cr, Mo, Ti, Ta, W, metals such as Al, one or more having a conductive material a metal compound is there. また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層されたゲート電極を形成することも可能である。 Also by performing plural times film formation of the conductive material by a droplet discharge method or various printing methods, it is also possible for a plurality of conductive films to form a stacked gate electrode. また例えば、CuをAgでコートした導電粒子なども用いることが可能である。 In addition, for example, it is possible to use also such conductive particles obtained by coating Cu with Ag.

液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。 When using the droplet discharging method, a dispersion of conductive material on the organic or inorganic solvent, was dropped from the nozzle, and dried or baked at room temperature, it can be formed. 具体的に本実施の形態では、テトラデカンにAgを分散させた溶液を滴下し、200℃〜300℃で1min〜50hr焼成することで溶媒を除去し、ゲート電極201〜205を形成する。 In the form of a specific embodiment, was added dropwise a solution obtained by dispersing an Ag tetradecane, the solvent was removed by 1min~50hr calcined at 200 ° C. to 300 ° C., to form the gate electrode 201 to 205. 有機系の溶媒を用いる場合、上記焼成を酸素雰囲気下で行なうことで、効率的に溶媒を除去することができ、ゲート電極201〜205の抵抗をより下げることができる。 When using an organic solvent, by performing the firing in an oxygen atmosphere, can be efficiently removing the solvent, it can be lowered more the resistance of the gate electrode 201 to 205. なお図示しないが、この工程でゲート電極203、204に接続したゲート信号線も、同時に形成することができる。 Incidentally not shown, but the gate signal line connected to the gate electrode 203 and 204 in this process, can be formed simultaneously.

なお、液滴吐出法を用いた場合、パターンの精度は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される基板200の表面の撥水性などに依存する。 In the case of using a droplet discharge method, the accuracy of the pattern is dependent on the discharge amount per droplet dot, the surface tension of the solution, such as water repellency of the surface of the substrate 200 where the droplets are dropped. そのため、所望するパターンの精度に合わせて、これらの条件を最適化することが望ましい。 Therefore, in accordance with the accuracy of a desired pattern, it is desirable to optimize these conditions.

ここで、液滴吐出法でAgを吐出する前に、酸化チタンを基板の表面に付着させた場合における、Agの密着性の評価について説明する。 Here, before discharging the Ag by a droplet discharge method, when adhered with titanium oxide on the surface of the substrate, it is described the evaluation of adhesion of the Ag. まずガラス基板上にスパッタ法を用いてチタンを1〜5nmの膜厚で成膜した。 Was deposited titanium film thickness of 1~5nm first by sputtering on a glass substrate. そして230℃の焼成により成膜したチタンを酸化し、酸化チタンとした。 And oxidizing the titanium film was formed by firing 230 ° C., and titanium oxide. このとき、酸化チタンで形成されている膜のシート抵抗を測定したところ、装置の測定可能の下限値1×10 -6 Ω/□よりも低くなったため、十分絶縁性が高いことが確認された。 At this time, the measured sheet resistance of films formed by titanium oxide, because the lower measurable lower limit 1 × 10 -6 Ω / □ than the device, it was confirmed that sufficiently high insulating properties .

次に、液滴吐出法を用いてAgを16箇所のエリアに滴下した後、230℃で焼成した。 Then, it was added dropwise Ag by a droplet discharge method of the 16 locations areas, and calcined at 230 ° C.. なお焼成後、16箇所の各エリアに形成された、短冊形のAg膜の寸法は、長さ1cm、幅200〜300μm、厚さ400〜500nmとなった。 Note After calcination, formed in each area of ​​16 points, the dimensions of the strip-shaped Ag film, length 1 cm, width 200-300 [mu] m, was the thickness of 400-500 nm.

上記Ag膜が形成された基板に、カプトン(R)テープを貼った後、該テープを剥がしてAg膜の密着性を確認したところ、テープを剥がした後もAg膜の剥離は見られなかった。 The substrate on which the Ag film is formed, after applying the Kapton (R) tape, was confirmed the adhesion of the Ag film is peeled off the tape, peeling of the Ag film even after peeling off the tape was observed . また上記Ag膜が形成された基板を、0.5wt%のHF水溶液に1分間浸した後、流水洗浄を行なうことで膜の密着性を確認したところ、全てのAg膜が剥がれず基板上に残存していた。 Also a substrate on which the Ag film is formed, was immersed for 1 minute in 0.5 wt% aqueous HF, it was confirmed the adhesion of the film by performing flushing, the substrate without peeling all Ag film remaining to have. なお、チタン酸化膜を溶媒に分散させた溶液を、基板の表面に撒布することで、酸化チタンを基板の表面に付着させた場合も、同様の結果が得られた。 Incidentally, a solution obtained by dispersing titanium oxide film in a solvent, by spraying on the surface of the substrate, even when deposited titanium oxide on the surface of the substrate, similar results were obtained. ちなみに、素のガラス基板、表面をCMP研磨したガラス基板、非晶質珪素膜、窒化珪素膜または酸化珪素膜を形成したガラス基板を用いた場合には、若干の違いはあるものの、いずれも数本程度しかAg膜は残存しなかった。 Incidentally, although in the case of using a glass substrate containing a glass substrate whose surface is polished CMP, amorphous silicon film, a glass substrate formed with the silicon nitride film or silicon oxide film, a slight difference is, the number both about the only Ag film was not left. 従って、酸化チタンにより高い密着性が得られていると考えられる。 Therefore, it is believed that high adhesion by titanium oxide is obtained.

次に、ゲート電極201〜205を覆うようにゲート絶縁膜206を形成する。 Next, a gate insulating film 206 to cover the gate electrode 201 to 205. ゲート絶縁膜206は、例えば酸化珪素、窒化珪素または窒化酸化珪素等の絶縁膜を用いることができる。 The gate insulating film 206 can be used, for example, silicon oxide, an insulating film such as silicon nitride or silicon nitride oxide. ゲート絶縁膜206は、単層の絶縁膜を用いても良いし、複数の絶縁膜を積層していても良い。 The gate insulating film 206 may be an insulating film of a single layer or may be laminated a plurality of insulating films. 本実施の形態では、窒化珪素、酸化珪素、窒化珪素が順に積層された絶縁膜を、ゲート絶縁膜206として用いる。 In this embodiment, silicon nitride, silicon oxide, an insulating film of silicon nitride are stacked in this order, is used as the gate insulating film 206. また成膜方法は、プラズマCVD法、スパッタ法などを用いることができる。 The film forming method may be used plasma CVD method, a sputtering method, or the like. 低い成膜温度でゲートリーク電流を抑えることができる緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。 To form a dense insulating film can be suppressed gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably included in a reactive gas, it is formed may be mixed into the insulating film. また窒化アルミニウムをゲート絶縁膜206として用いることができる。 The aluminum nitride can be used as the gate insulating film 206. 窒化アルミニウムは熱伝導率が比較的高く、TFTで発生した熱を効率的に発散させることができる。 Aluminum nitride thermal conductivity is relatively high, it is possible to diffuse heat generated in a TFT efficiently.

次に図2(B)に示すように、第1の半導体膜207を形成する。 Next, as shown in FIG. 2 (B), to form a first semiconductor layer 207. 第1の半導体膜207は非晶質(アモルファス)半導体またはセミアモルファス半導体(SAS)で形成することができる。 The first semiconductor layer 207 may be formed of amorphous semiconductor or semi-amorphous semiconductor (SAS). また多結晶半導体膜や、有機半導体膜を用いていても良い。 The polycrystalline semiconductor film or may be formed using an organic semiconductor film. なお、セミアモルファス半導体(SAS)とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。 Note that the semi-amorphous semiconductor (SAS), amorphous and crystalline structure having an intermediate structure (including single crystal and polycrystal), a semiconductor having a free energy stable third state Te, and includes a crystalline region having short-range order and lattice distortion. 少なくとも膜中の一部の領域には、0.5〜20nmの結晶粒を含んでいる。 Some regions of at least the film contains a crystal grain of 0.5 to 20 nm. ラマンスペクトルが520cm -1よりも低波数側にシフトしており、X線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。 Raman spectrum is shifted to a lower wavenumber side than 520 cm -1, the X-ray diffraction are derived from a Si crystal lattice (111) is observed diffraction peaks of (220). また、未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含んでいる。 Also it contains at least 1 atomic% or more of hydrogen or halogen as a neutralizer of a dangling bond. 本実施の形態では、第1の半導体膜207としてセミアモルファス半導体を用いる。 In this embodiment, a semi-amorphous semiconductor as the first semiconductor film 207. セミアモルファス半導体は、非晶質半導体よりも結晶性が高く高い移動度が得られ、また多結晶半導体と異なり結晶化させるための工程を増やさずとも形成することができる。 Semi-amorphous semiconductor can be formed high crystallinity higher mobility than an amorphous semiconductor can be obtained and without increasing a process for crystallizing unlike polycrystalline semiconductor.

非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。 Amorphous semiconductor can be obtained by glow discharge decomposition of a silicide gas. 代表的な珪化物気体としては、SiH 4 、Si 26が挙げられる。 As a typical silicide gas include SiH 4, Si 2 H 6. この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。 The silicide gas, hydrogen, may be diluted with hydrogen and helium.

またSASも珪化物気体をグロー放電分解することにより得ることができる。 Also can be obtained by SAS also glow discharge decomposition of a silicide gas. 代表的な珪化物気体としては、SiH 4であり、その他にもSi 26 、SiH 2 Cl 2 、SiHCl 3 、SiCl 4 、SiF 4などを用いることができる。 As a typical silicide gas, an SiH 4, or the like can be used Si 2 H 6, SiH 2 Cl 2, SiHCl 3, SiCl 4, SiF 4 to other. また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、SASの形成を容易なものとすることができる。 The hydrogen and helium to hydrogen, argon, krypton, gas plus one or more rare gas elements selected from neon, the use by diluting the silicide gas, what facilitates the formation of SAS it can be. 希釈率は2倍〜1000倍の範囲で珪化物気体を希釈することが好ましい。 Dilution ratio is preferably diluted silicide gas in the range of 2 to 1000 times. またさらに、珪化物気体中に、CH 4 、C 26などの炭化物気体、GeH 4 、GeF 4などのゲルマニウム化気体、F 2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。 Further, the silicide in the gas, CH 4, carbides gas such as C 2 H 6, germanium gas such as GeH 4, GeF 4, such as by mixing the F 2, an energy band width 1.5-2. 4eV, or it may be adjusted to 0.9~1.1eV. SASを第1の半導体膜として用いたTFTは、1〜10cm 2 /Vsecや、それ以上の移動度を得ることができる。 TFT using the SAS as the first semiconductor film can be obtained and 1 to 10 cm 2 / Vsec, and more mobility.

また異なるガスで形成されたSASを複数積層することで、第1の半導体膜を形成しても良い。 In addition, by laminating a plurality of SAS formed of different gases may be formed first semiconductor layer. 例えば、上述した各種ガスのうち、弗素原子を含むガスを用いて形成されたSASと、水素原子を含むガスを用いて形成されたSASとを積層して、第1の半導体膜を形成することができる。 For example, among the various gases described above, and SAS formed using a gas containing fluorine atoms, by laminating the SAS formed using a gas containing hydrogen atoms, forming a first semiconductor film can.

グロー放電分解による被膜の反応生成は減圧下または大気圧下で行なうことができる。 The reaction product of the film by glow discharge decomposition may be carried out under reduced pressure or atmospheric pressure. 減圧下で行なう場合、圧力は概略0.1Pa〜133Paの範囲で行なえば良い。 If performed under reduced pressure, the pressure may be performed by a range of general 0.1 to 133 Pa. グロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60MHzの高周波電力を供給すれば良い。 Power for forming the glow discharge 1MHz~120MHz, preferably may be supplied RF power 13MHz~60MHz. 圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzとする。 The pressure ranges approximately 0.1 to 133 Pa, the power supply frequency is 1MHz~120MHz, preferably a 13MHz~60MHz. 基板加熱温度は300℃以下でよく、好ましくは100〜250℃とする。 Substrate heating temperature may be set to be 300 ° C. or lower, preferably 100 to 250 ° C.. 膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は1×10 20 atoms/cm 3以下とすることが望ましく、特に、酸素濃度は5×10 19 atoms/cm 3以下、好ましくは1×10 19 atoms/cm 3以下とする。 As the impurity element in the film, it is desirable to less impurities 1 × 10 20 atoms / cm 3 of air components such as carbon, in particular, oxygen concentration is 5 × 10 19 atoms / cm 3 or less, preferably is a 1 × 10 19 atoms / cm 3 or less.

なお、Si 26と、GeF 4またはF 2とを用いて半導体膜を形成する場合、半導体膜のより基板に近い側から結晶が成長するので、基板に近い側ほど半導体膜の結晶性が高い。 Incidentally, Si and 2 H 6, when forming a semiconductor film by using the GeF 4 or F 2, since the crystal grows from the side close more substrate of the semiconductor film, a crystalline semiconductor film as the side closer to the substrate high. よって、ゲート電極が第1の半導体膜よりも基板により近いボトムゲート型のTFTの場合、第1の半導体膜のうち基板に近い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Therefore, if the gate electrode of the bottom gate type TFT is closer to the substrate than the first semiconductor film, since the side region is high crystallinity near the substrate of the first semiconductor film can be used as a channel formation region , it is possible to increase the mobility, it is suitable.

また、SiH 4と、H 2とを用いて半導体膜を形成する場合、半導体膜の表面により近い側ほど大きい結晶粒が得られる。 Further, a SiH 4, when forming a semiconductor film by using the H 2, the more closer to the surface of the semiconductor film large crystal grains are obtained. よって、第1の半導体膜がゲート電極よりも基板により近いトップゲート型のTFTの場合、第1の半導体膜のうち基板から遠い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Therefore, when the first semiconductor film of the top gate type TFT is closer to the substrate than the gate electrode, since the area is high crystallinity farther from the substrate of the first semiconductor film can be used as a channel formation region , it is possible to increase the mobility, it is suitable.

また、SASは、価電子制御を目的とした不純物を意図的に添加しないときに弱いn型の導電型を示す。 Moreover, SAS shows weak n-type conductivity when not doped with impurities for the purpose of controlling valence electrons intentionally. これは、アモルファス半導体を成膜するときよりも高い電力のグロー放電を行なうため酸素が半導体膜中に混入しやすいためである。 This is because oxygen is mixed into the semiconductor film tends to perform a high power glow discharge than when forming the amorphous semiconductor. そこで、TFTのチャネル形成領域を設ける第1の半導体膜に対しては、p型を付与する不純物を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。 Therefore, for the first semiconductor film to provide a channel formation region of the TFT, an impurity imparting p-type, by adding the film forming at the same time, or after film formation, to be the threshold value control It can become. p型を付与する不純物としては、代表的には硼素であり、B 26 、BF 3などの不純物気体を1ppm〜1000ppmの割合で珪化物気体に混入させると良い。 As the impurity imparting p-type, typically at boron and an impurity gas such as B 2 H 6, BF 3 at a rate of 1ppm~1000ppm may be mixed in the silicide gas. 例えば、p型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を1×10 14 〜6×10 16 atoms/cm 3とすると良い。 For example, when using boron as an impurity imparting p-type, may the concentration of the boron to 1 × 10 14 ~6 × 10 16 atoms / cm 3.

次に、第1の半導体膜207のうち、チャネル形成領域となる部分と重なるように、第1の半導体膜207上に保護膜208〜210を形成する。 Then, among the first semiconductor film 207, so as to overlap with the portion to be a channel formation region, a protective film 208 to 210 on the first semiconductor film 207. 保護膜208〜210は液滴吐出法または印刷法を用いて形成しても良いし、CVD法、スパッタ法などを用いて形成しても良い。 Protective film 208 to 210 are may be formed by a droplet discharging method or a printing method, it may be formed by a CVD method, a sputtering method, or the like. 保護膜208〜212といて、酸化珪素、窒化珪素、窒化酸化珪素などの無機絶縁膜、シロキサン系絶縁膜などを用いることができる。 Protective film 208-212 Toite, silicon oxide, silicon nitride, an inorganic insulating film such as silicon nitride oxide, or the like can be used siloxane insulating film. またこれらの膜を積層し、保護膜208〜212として用いても良い。 The laminating these films may be used as a protective film 208-212. 本実施の形態では、プラズマCVD法で形成された窒化珪素、液滴吐出法で形成されたシロキサン系絶縁膜を積層して、保護膜208〜212として用いる。 In this embodiment, silicon nitride is formed by plasma CVD, by laminating a siloxane insulating film formed by a droplet discharge method, used as a protective film 208-212. この場合、窒化珪素のパターニングは、液滴吐出法で形成されたシロキサン系絶縁膜をマスクとして用い行なうことができる。 In this case, patterning of the silicon nitride can be carried out using a siloxane-based insulating film formed by a droplet discharge method as a mask.

次に図3(A)に示すように、第1の半導体膜207のパターニングを行なう。 Next, as shown in FIG. 3 (A), to pattern the first semiconductor film 207. 第1の半導体膜207のパターニングは、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。 Patterning the first semiconductor layer 207 may be used lithography method may be used a resist formed by a droplet discharging method or a printing method as a mask. 後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。 In the latter case, it is not necessary to prepare a mask for exposure separately, thus leading to a reduction in cost. 本実施の形態では、液滴吐出法で形成されたレジスト213を用い、パターニングする例を示す。 In this embodiment, a resist 213 formed by a droplet discharge method, an example of patterning. なおレジスト213は、ポリイミド、アクリルなどの有機樹脂を用いることができる。 Note resist 213 can be formed using polyimide, an organic resin such as acrylic. そして、レジスト213を用いたドライエッチングにより、パターニングされた第1の半導体膜214〜217が形成される。 Then, by dry etching using the resist 213, the first semiconductor film 214 to 217 that is patterned is formed.

次に図3(C)に示すように、パターニング後の第1の半導体膜214〜217を覆うように、第2の半導体膜218を形成する。 Next, as shown in FIG. 3 (C), so as to cover the first semiconductor film 214 to 217 after patterning to form the second semiconductor layer 218. 第2の半導体膜218には、一導電型を付与する不純物を添加しておく。 The second semiconductor film 218 in advance by adding an impurity imparting one conductivity type. nチャネル型のTFTを形成する場合には、第2の半導体膜218に、n型を付与する不純物、例えばリンを添加すれば良い。 In the case of forming the n-channel type TFT is in the second semiconductor film 218, an impurity imparting n-type, for example, may be doped with phosphorus. 具体的には、珪化物気体にPH 3などの不純物気体を加え、第2の半導体膜218を形成すれば良い。 Specifically, the impurity gas such as PH 3 was added to silicide gas may be formed a second semiconductor film 218. 一導電型を有する第2の半導体膜218は、第1の半導体膜214〜217と同様にセミアモルファス半導体、非晶質半導体で形成することができる。 The second semiconductor layer 218 having one conductivity type may be like the first semiconductor film 214 to 217 formed by the semi-amorphous semiconductor, an amorphous semiconductor.

なお本実施の形態では、第2の半導体膜218を第1の半導体膜214〜217と接するように形成しているが、本発明はこの構成に限定されない。 In the present embodiment, although the second semiconductor film 218 is formed so as to be in contact with the first semiconductor film 214 to 217, the present invention is not limited to this structure. 第1の半導体膜214〜217と第2の半導体膜218の間に、LDD領域として機能する第3の半導体膜を形成しておいても良い。 During the first semiconductor film 214 to 217 and the second semiconductor film 218, it may be formed a third semiconductor film functioning as an LDD region. この場合、第3の半導体膜は、セミアモルファス半導体または非晶質半導体で形成する。 In this case, the third semiconductor film is formed of a semi-amorphous semiconductor or an amorphous semiconductor. そして、第3の半導体膜は、導電型を付与するための不純物を意図的に添加しなくとも、もともと弱いn型の導電型を示す。 The third semiconductor film, even without intentionally adding an impurity for imparting conductivity shows originally weak n-type conductivity. よって第3の半導体膜には、導電型を付与するための不純物を添加してもしなくても、LDD領域として用いることができる。 Thus in the third semiconductor film, or may not be doped with an impurity for imparting conductivity can be used as an LDD region.

次に図4(A)に示すように、配線219〜226を液滴吐出法または印刷法を用いて形成し、該配線219〜226をマスクとして用い、第2の半導体膜218をエッチングする。 Next, as shown in FIG. 4 (A), the wiring 219 to 226 are formed by a droplet discharging method or a printing method, using a wiring 219 to 226 as a mask, etching the second semiconductor film 218. 第2の半導体膜218のエッチングは、真空雰囲気下もしくは大気圧雰囲気下におけるドライエッチングで行なうことができる。 Etching the second semiconductor film 218 can be performed by dry etching under or under atmospheric pressure vacuum atmosphere. 上記エッチングにより、第2の半導体膜218からソース領域またはドレイン領域として機能する、第2の半導体227〜235が形成される。 By the etching, functions from the second semiconductor film 218 as a source region or a drain region, the second semiconductor 227-235 are formed. 第2の半導体膜218をエッチングする際、保護膜208〜212によって、第1の半導体膜214〜217がオーバーエッチングされるのを防ぐことができる。 Etching the second semiconductor film 218 can be prevented by the protective film 208-212, that the first semiconductor film 214 to 217 is over-etched.

配線219〜226は、ゲート電極201〜205と同様に形成することができる。 Wires 219-226 can be formed like the gate electrode 201 to 205. 具体的には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。 Specifically, Ag, Au, Cu, metals such as Pd, one or more having a conductive material a metal compound is used. 液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。 When using the droplet discharging method, a dispersion of conductive material on the organic or inorganic solvent, was dropped from the nozzle, and dried or baked at room temperature, it can be formed. 分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。 Suppressing the aggregation by the dispersant, if can be dispersed in the solution, it is also possible to use Cr, Mo, Ti, Ta, W, metals such as Al, one or more having a conductive material a metal compound. 焼成は酸素雰囲気下で行ない、配線219〜226の抵抗を下げるようにしても良い。 Firing performed in an oxygen atmosphere, it may be reduce the resistance of the wiring 219 to 226. また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層された配線219〜226を形成することも可能である。 Also by performing plural times film formation of the conductive material by a droplet discharge method or various printing methods, it is also possible for a plurality of conductive films to form a by the wiring 219 to 226 stacked.

上記工程によって、第1のTFT236、第2のTFT237、スイッチング用TFT238、駆動用TFT239が形成される。 Through the aforementioned steps, first TFT236, second TFT237, switching TFT238, driving TFT239 is formed.

次に、図4(B)に示すように、層間絶縁膜を形成する前に、コンタクトホールを形成する領域に撥液性を有する有機材料245を液滴吐出法または印刷法などを用いて塗布する。 Next, as shown in FIG. 4 (B), before forming the interlayer insulating film, the organic material 245 having a liquid repellency region where a contact hole is formed by using a droplet discharging method or a printing method applied to. この場合、層間絶縁膜を形成した後、撥液性を有する有機材料245を除去することで、エッチングを行なわずともコンタクトホールを形成することができる。 In this case, after forming an interlayer insulating film, removing the organic material 245 having liquid repellency, it is possible to form the contact hole without performing etching. 撥液性を有する有機材料としては、R n −Si−X (4-n) (n=1、2、3)の化学式で表されるシランカップリング剤を用いる。 As the organic material having liquid repellency, R n -Si-X (4 -n) (n = 1,2,3) of the formula a silane coupling agent represented by. Rは、アルキル基などの比較的不活性な基、またはビニル基、アミノ基あるいはエポキシ基などの反応性基を含む物である。 R are those containing reactive groups, such as relatively inert group or a vinyl group, an amino group or an epoxy group such as an alkyl group. また、Xはハロゲン、メトキシ基、エトキシ基またはアセトキシ基など基質表面の水酸基あるいは吸着水との縮合により結合可能な加水分解基からなる。 Also, X is a halogen, a methoxy group, composed by condensation can bind hydrolyzable group and hydroxyl group or adsorbed water on the substrate surface, such as an ethoxy group or an acetoxy group. 本実施の形態では、フルオロ基を有するフルオロアルキルシラン(FAS)、代表的にはポリテトラフルオロエチレン(PTFE)を、n−オクタノールに溶解した溶液を用いる。 In the present embodiment, fluoroalkyl silane having a fluoroalkyl group (FAS), typically polytetrafluoroethylene (PTFE), using a solution prepared by dissolving n- octanol. また撥液性を有する有機材料の除去は、水による洗浄、CF 4 、O 2などを用いたドライエッチングで行なうことができる。 The removal of the organic material having liquid repellency, washing with water, can be performed by dry etching using CF 4, O 2.

次に、層間絶縁膜240を形成する。 Next, an interlayer insulating film 240. 層間絶縁膜240は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。 Interlayer insulating film 240 can be formed using an organic resin film, an inorganic insulating film, or a siloxane insulating film. 層間絶縁膜240に、低誘電率材料(low-k材料)と呼ばれる材料を用いていても良い。 The interlayer insulating film 240 may be formed of a material called a low dielectric constant material (low-k material).

次に電界発光層243を形成する前に、層間絶縁膜240に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理(真空ベーク)を行なっても良い。 Then before forming the electroluminescent layer 243, in order to remove adsorbed water and oxygen in the interlayer insulating film 240, it is subjected to heat treatment at heat treatment or vacuum atmosphere under the atmospheric atmosphere (vacuum baking) good. 具体的には、基板の温度を200℃〜450℃、好ましくは250〜300℃で、0.5〜20時間程度、真空雰囲気下で加熱処理を行なう。 Specifically, the temperature 200 ° C. to 450 ° C. The substrate, preferably at 250 to 300 ° C., about 0.5 to 20 hours, subjected to a heat treatment in a vacuum atmosphere. 望ましくは3×10 -7 Torr以下とし、可能であるならば3×10 -8 Torr以下とするのが最も望ましい。 Desirably 3 × and 10 -7 Torr or less, if possible 3 × 10 -8 Torr or less is most preferable. そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。 Then, the case of forming the electroluminescent layer after performing the heat treatment in a vacuum atmosphere, that keep the substrate in a vacuum atmosphere until immediately before the deposition of the electroluminescent layer, to increase the reliability it can.

そして、層間絶縁膜240のコンタクトホール241内において、駆動用TFT239の電極226に接するように第1の電極242を形成する。 Then, in the contact hole 241 of the interlayer insulating film 240, a first electrode 242 in contact with the electrode 226 of the driving TFT239. なお本実施の形態では、第1の電極242が陰極、後に形成される第2の電極244が陽極に相当するが、本発明はこの構成に限定されない。 In the present embodiment, the second electrode 244 first electrode 242 is formed cathode, later corresponds to an anode, the present invention is not limited to this structure. 第1の電極242が陽極、c244が陰極に相当していても良い。 First electrode 242 is an anode, C244 may be equivalent to the cathode.

陰極は、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。 Cathode, small metal, alloy, electrically conductive compound having a work function, and the like can be used a mixture thereof. 具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF 2 、CaN)の他、YbやEr等の希土類金属を用いることができる。 Specifically, an alkali metal such as Li or Cs, Mg, Ca, Sr alkaline earth metal such as an alloy containing these (Mg: Ag, Al: Li, Mg: In, etc.), and these compounds ( CaF 2, caN) other, it is possible to use a rare earth metal such as Yb or Er. また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。 When providing an electron injection layer, it is also possible to use other conductive layer such as Al. また陰極側から光を取り出す場合は、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。 In the case of extracting light from the cathode side, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), or other light-transmitting oxide conductive material such as zinc oxide added with gallium (GZO) it is possible to use. ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。 ITO and indium tin oxide containing silicon oxide (hereinafter referred to as ITSO), or indium oxide containing silicon oxide, may be used to further mixed with 2% to 20% zinc oxide (ZnO). 透光性酸化物導電材料を用いる場合、後に形成される電界発光層243に電子注入層を設けるのが望ましい。 When using a light-transmitting conductive oxide material, for providing the electron injection layer in the electroluminescent layer 243 to be formed later it is preferable. また透光性酸化物導電材料を用いずとも、陰極を光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成することで、陰極側から光を取り出すことができる。 Also without using a light-transmitting conductive oxide material, the extent of film thickness (preferably, approximately 5 nm to 30 nm) through which light is transmitted through the cathode by forming, the light can be extracted from the cathode side. この場合、該陰極の上または下に接するように透光性酸化物導電材料を用いて透光性を有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。 In this case, a conductive layer having a light-transmitting property using the light-transmitting conductive oxide material in contact with the top or bottom of the cathode, may be suppressed sheet resistance of the cathode.

本実施の形態では、陽極に相当する第1の電極242として、Mg:Agを用いる。 In this embodiment, the first electrode 242 corresponding to the anode, Mg: using Ag. なお第1の電極242は、スパッタ法、液滴吐出法または印刷法を用いて形成することが可能である。 Note the first electrode 242, a sputtering method, it is possible to be formed by using a droplet discharging method or a printing method. 液滴吐出法または印刷法を用いる場合、マスクを用いなくても第1の電極242を形成することが可能である。 When using the droplet discharging method or a printing method, it is possible to form the first electrode 242 without using a mask. またスパッタ法を用いる場合でも、リソグラフィ法において用いるレジストを、液滴吐出法または印刷法で形成することで、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。 Even when using a sputtering method, a resist used in lithography by forming a droplet discharging method or a printing method, it is not necessary to separately prepare a mask for exposure, thus leading to cost reduction.

なお第1の電極242は、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。 Note the first electrode 242, so that the surface thereof is planarized, CMP method or by cleaning with a porous body of polyvinyl alcohol may be polished. またCMP法を用いた研磨後に、陰極の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。 After polishing by the CMP method, ultraviolet irradiation on the surface of the cathode, it may be treated with oxygen plasma.

次に、第1の電極242と接するように、電界発光層243を形成する。 Next, in contact with the first electrode 242, forming the electroluminescent layer 243. 電界発光層243は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。 The electroluminescent layer 243 may be composed by a single layer or a plurality of layers may be either be configured to be stacked. 複数の層で構成されている場合、陰極に相当する第1の電極242上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。 If a plurality of layers, on the first electrode 242 corresponds to a cathode, the electron injection layer, an electron transport layer, light emitting layer, a hole transport layer, laminated in this order of the hole injection layer. なお第1の電極242が陽極に相当する場合は、電界発光層243を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。 In the case where the first electrode 242 corresponds to an anode, an electroluminescent layer 243, a hole injection layer, a hole transport layer, light emitting layer, an electron transport layer are stacked in this order of the electron injection layer.

なおモノクロの画像を表示する場合、もしくは白色の発光素子とカラーフィルターを用いてカラーの画像を表示する場合、電界発光層243の構造は全ての画素において同じである。 In the case of displaying the monochrome image, or when displaying a color image using a white light emitting element and a color filter, the structure of the electroluminescent layer 243 is the same in all pixels. 三原色の光をそれぞれ発する3つの発光素子を用いてカラーの画像を表示する場合、電界発光層243は、対応する色ごとに材料、積層する層または膜厚を変えて塗り分けても良い。 When displaying an image of a color using three light emitting elements for emitting three primary colors of light respectively, the electroluminescent layer 243, materials for each corresponding color, may be painted with different layer or film thickness is laminated. 発光層を塗り分ける場合、液滴吐出法は材料の無駄がなく、工程も簡素化できるので、非常に有効である。 If painted separately emitting layer, a droplet discharging method without waste of material, since the process can be simplified, it is very effective. なおカラーは、混色を用いたフルカラーであっても良いし、単一の色相を有する複数の画素を特定のエリアごとに配したエリアカラーであっても良い。 Note color may be a full-color using a color mixture may be a area color decor for each specific area of ​​the plurality of pixels having a single hue.

なおカラーフィルターは、特定の波長領域の光を透過させることができる着色層と、場合によっては該着色層に加え、可視光を遮蔽することができる遮蔽膜とを有する場合がある。 Note color filter, a colored layer capable of transmitting light of a specific wavelength region, in addition to the colored layer in some cases, it may have a shielding film capable of shielding visible light. そしてカラーフィルターは、発光素子を封止するためのカバー材上に形成する場合もあれば、素子基板に形成する場合もありうる。 The color filter may or may be formed on the cover member for sealing the light-emitting element may be sometimes formed on the element substrate. いずれの場合においても、着色層または遮蔽膜は、印刷法または液滴吐出法を用いて形成することが可能である。 In either case, the colored layer or the shielding film can be formed by a printing method or a droplet discharge method.

また電界発光層243は、高分子系有機化合物、中分子系有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。 The electroluminescent layer 243, polymer organic compounds, a medium molecular weight organic compound, a low molecular weight organic compound, even if using any of the inorganic compound, it is possible to form a droplet discharge method. また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。 The medium molecular weight organic compound, a low molecular weight organic compound, an inorganic compound may be formed by vapor deposition.

そして電界発光層243を覆うように、第2の電極244を形成する。 And so as to cover the electroluminescent layer 243, to form the second electrode 244. 本実施の形態では、第2の電極244は陽極に相当する。 In this embodiment, the second electrode 244 corresponds to the anode. 第2の電極244の作製方法は、蒸着法、スパッタ法、液滴吐出法などを材料に合わせて使い分けることが好ましい。 The method for manufacturing a second electrode 244, an evaporation method, a sputtering method, it is preferable to selectively use the combined like material droplet discharge method.

陽極には、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。 The anode, indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), it is possible to use other light-transmitting oxide conductive material such as zinc oxide added with gallium (GZO) . ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。 ITO and indium tin oxide containing silicon oxide (hereinafter referred to as ITSO), or indium oxide containing silicon oxide, may be used to further mixed with 2% to 20% zinc oxide (ZnO). また陽極として上記透光性酸化物導電材料の他に、例えばTiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。 Other than such light-transmitting oxide conductive material as the anode, for example TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag, other single-layer film made of one or more of Al or the like, and titanium nitride a stack of a film containing aluminum as a main component, can be used or a three-layer structure of the film and a titanium nitride film mainly comprising titanium nitride layer and aluminum. ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成する。 However, when a material other than the light-transmitting oxide conductive material extracting light from the anode side, thin enough to transmit light (preferably, approximately 5 nm to 30 nm) is formed by.

第1の電極242と電界発光層243と第2の電極244が重なり合うことで、発光素子が形成されている。 By the first electrode 242 and the electroluminescent layer 243 overlap the second electrode 244, the light emitting element is formed.

なお、発光素子からの光の取り出しは、第1の電極242側からであっても良いし、第2の電極244側からであっても良いし、その両方からであっても良い。 Incidentally, extraction of light from the light emitting element may be from the first electrode 242 side, may be from the second electrode 244 side, may be from both. 上記3つの構成にうち、目的とする構成に合わせて、陽極、陰極ぞれぞれの材料及び膜厚を選択するようにする。 Among the above three configurations, according to the configuration of interest, an anode, so as to select the material and thickness of, respectively, respectively cathode. 本実施の形態のように第2の電極244側から光の取り出す場合、第1の電極242側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。 When extracted from the second electrode 244 side as in this embodiment of the light, compared to the case of taking out from the first electrode 242 side of the light, to obtain a higher luminance with lower power consumption.

なお、図示しないが、発光素子を覆うようにパッシベーション膜を形成しても良い。 Although not shown, it may be formed a passivation film to cover the light emitting element. パッシベーション膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。 Passivation film, a material which becomes a cause of promoting the deterioration of the light-emitting element such as moisture and oxygen, using a hard film is transparent as compared to other insulating films. 代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法、CVD法などで形成された窒化珪素膜等を用いるのが望ましい。 Typically, a DLC film, a carbon nitride film, RF sputtering, it is desirable to use the CVD method a silicon nitride film or the like formed in such. また、例えば窒化炭素膜と窒化珪素を積層した膜、ポリスチレンを積層した膜など、をパッシベーション膜として用いても良い。 Further, for example carbon nitride film and a film obtained by laminating a silicon nitride, such as film laminating polystyrene, it may be used as a passivation film. また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすいが内部応力の低い膜とを積層させて、パッシベーション膜237として用いることも可能である。 Also a hard film is transmitted through a substance such as moisture and oxygen as described above, liable to transmit substances such as moisture and oxygen as compared to the membrane but by stacking a low internal stress film, also be used as the passivation film 237 possible it is. 本実施の形態では窒化珪素を用いる。 In this embodiment, a silicon nitride. パッシベーション膜として窒化珪素を用いる場合、低い成膜温度で緻密なパッシベーション膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、パッシベーション膜中に混入させると良い。 When using silicon nitride as a passivation film, to form a dense passivation film at a low deposition temperature, a rare gas element such as argon is preferably included in a reactive gas, it may be mixed into the passivation film.

なお実際には、図4(C)に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。 Note In practice, device reaching the state shown in FIG. 4 (C), further non as with high air-tightness exposed to the outside air, less protective film degasification (laminate film, ultraviolet curable resin film) package or a cover material it is preferred to ring (sealing).

なお本実施の形態では、画素部を形成する工程について説明したが、セミアモルファス半導体を第1の半導体膜として用いる場合、ゲート信号線駆動回路を画素部と同じ基板上に形成することが可能である。 In the present embodiment has been described the step of forming the pixel part, when using a semi-amorphous semiconductor as the first semiconductor film, a gate signal line driver circuit can be formed over the same substrate as a pixel portion is there. またアモルファス半導体を用いたTFTで画素部を形成し、該画素部が形成された基板に別途形成された駆動回路を貼り付けても良い。 The pixel portion is formed with a TFT using an amorphous semiconductor may be attached to the driver circuit which is separately formed on a substrate pixel portion is formed.

なお図2〜図4では、エッチングに、リソグラフィ法を用いたり、液滴吐出法または印刷法で形成されたレジストをマスクとして用いたりしているが、本発明はこの構成に限定されない。 Note that, in FIGS. 2 to 4, the etching, or by lithography, although the resist formed by a droplet discharging method or a printing method is or used as a mask, the present invention is not limited to this structure.

また図2〜図4では、第1の半導体膜と第2の半導体膜を別々の工程でパターニングしているが、本発明の発光装置はこの作製方法に限定されない。 Also in FIGS. 2 to 4, although the first semiconductor film and the second semiconductor film is patterned in a separate step, the light-emitting device of the present invention is not limited to this manufacturing method. 次に図5を用いて、第1の半導体膜と第2の半導体膜を同一のマスクを用いてパターニングする例について説明する。 Next, referring to FIG. 5, an example will be described patterned using the first semiconductor film and the second semiconductor film with the same mask.

まず上述した作製方法に従って、図2(C)に示す状態まで同様に作製する。 According First manufacturing method described above, to produce similarly to the state shown in FIG. 2 (C). 次に図5(A)に示すように、第1の半導体膜207をパターニングする前に、第2の半導体膜250を成膜する。 Next, as shown in FIG. 5 (A), before patterning the first semiconductor film 207, forming the second semiconductor film 250. LDD領域として用いる第3の半導体膜を形成する場合は、第1の半導体膜207を形成した後、第3の半導体膜を形成し、それから第2の半導体膜250を形成する。 When forming a third semiconductor film used as the LDD regions, after forming the first semiconductor film 207, the third semiconductor film is formed, a second semiconductor film 250 therefrom. 次に図5(B)に示すように、液滴吐出法または印刷法で形成したレジスト251をマスクとして用い、第1の半導体膜207及び第2の半導体膜250をパターニングする。 Next, as shown in FIG. 5 (B), using the resist 251 formed by a droplet discharging method or a printing method as a mask, to pattern the first semiconductor film 207 and the second semiconductor film 250. 図5(B)において、252〜255はパターニング後の第1の半導体膜、256〜259はパターニング後の第2の半導体膜に相当する。 In FIG. 5 (B), 252 to 255 the first semiconductor film after patterning, 256 to 259 corresponds to the second semiconductor layer after patterning.

次に図5(C)に示すように、液滴吐出法または印刷法で配線260〜267を形成する。 Next, as shown in FIG. 5 (C), to form the wiring 260 to 267 by a droplet discharging method or a printing method. そして配線260〜267をマスクとして用い、第2の半導体膜256〜259を更にパターニングすることで、ソース領域またはドレイン領域として機能する第2の半導体膜268〜276が形成される。 Then using the wiring 260 to 267 as masks, by further patterning the second semiconductor film 256 to 259, the second semiconductor film 268 to 276 functioning as a source region or a drain region is formed. そして後は、図4に示した作製方法と同様に、層間絶縁膜、第1の電極、発光層、第2の電極を形成することができる。 And after, like the manufacturing method shown in FIG. 4, an interlayer insulating film, a first electrode, light emitting layer, it is possible to form the second electrode.

また、図2〜図4に示した作製方法及び図5に示した作製方法では、第1の電極を層間絶縁膜上に形成しているが本発明はこの構成に限定されない。 Further, in the manufacturing method shown in making and 5 shown in FIGS. 2 to 4, to form a first electrode on the interlayer insulating film is not limited the present invention to this configuration. 図6(A)に、ゲート絶縁膜上に第1の電極を形成した場合の、画素の断面図を示す。 In FIG. 6 (A), it shows the case of forming the first electrode on the gate insulating film, a cross-sectional view of a pixel. ただし図6(A)では、駆動用TFT600のみを示す。 However, in FIG. 6 (A), the show only driving TFT 600.

図6(A)において、601、602は、ソース領域またはドレイン領域として機能する第2の半導体膜に相当し、第2の半導体膜601上に接するように配線603が、第2の半導体膜602上に接するように配線604が形成されている。 In FIG. 6 (A), 601 and 602 corresponds to the second semiconductor film functioning as a source region or a drain region, a wiring 603 in contact on the second semiconductor layer 601, the second semiconductor film 602 wiring 604 is formed in contact with the top. なお図6(A)では、第1の半導体膜605と第2の半導体膜601、602とを、図2〜図4に示した場合のように、異なるマスクを用いたパターニングにより形成しているが、本発明はこの構成に限定されず、図5の場合のように同じマスクを用いてパターニングしていても良い。 Note that in FIG. 6 (A), the first semiconductor film 605 and the second semiconductor film 601 and 602, as in the case shown in FIGS. 2 to 4, are formed by patterning using a different mask but the present invention is not limited to this configuration, it may be patterned using the same mask as in FIG. そして図6(A)では、配線604上に接するように、第1の電極606が形成されている。 Then, in FIG. 6 (A), the in contact on the wiring 604, the first electrode 606 is formed. そして、駆動用TFT600の端部を覆うように、隔壁607が形成されている。 Then, so as to cover the end portion of the driving TFT 600, barrier ribs 607 are formed. 隔壁607は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。 Partition wall 607 can be formed using an organic resin film, an inorganic insulating film, or a siloxane insulating film. 有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。 If the organic resin film, such as acrylic, polyimide, polyamide, silicon oxide if the inorganic insulating film, or the like can be used silicon nitride oxide. また隔壁607自体を、液滴吐出法または印刷法で形成することもできる。 The septum 607 itself can be formed by a droplet discharging method or a printing method. なお隔壁607は開口部608を有している。 Further, the partition wall 607 has an opening 608.

また、他の構成の例として、図6(B)に、TFTを覆って層間絶縁膜を形成し、該層間絶縁膜上に第1の電極を形成し、さらに隔壁を設けた場合の、画素の断面図を示す。 Further, examples of other configurations, in FIG. 6 (B), when an interlayer insulating film covering the TFT, forming a first electrode on the interlayer insulating film, further provided with a partition wall, pixel It shows a cross-sectional view. ただし図6(B)では、駆動用TFT620のみを示す。 However, in FIG. 6 (B), the show only driving TFT620. 図6(B)では、駆動用TFT640のソース領域またはドレイン領域と接続された配線621、622とが、層間絶縁膜623によって覆われており、該層間絶縁膜623上に第1の電極624が形成されている。 In FIG. 6 (B), the connected to the source region or the drain region of the driving TFT640 and wires 621 and 622 are covered with an interlayer insulating film 623, the first electrode 624 on the interlayer insulating film 623 It is formed. そして第1の電極624と配線622とは、層間絶縁膜623のコンタクトホール内に形成されたコンタクトホール625を通して電気的に接続されている。 And the first electrode 624 and the wiring 622 are electrically connected through a contact hole 625 formed in the contact hole of the interlayer insulating film 623. 層間絶縁膜623上には、隔壁626が形成されており、隔壁626の開口部において、第1の電極、電界発光層627及び第2の電極628により、発光素子629が形成されている。 On the interlayer insulating film 623, barrier ribs 626 are formed, the opening of the bank 626, the first electrode, the electroluminescent layer 627 and the second electrode 628, the light emitting element 629 is formed.

また層間絶縁膜は、液滴吐出法を用いて形成しても良い。 The interlayer insulating film may be formed by a droplet discharge method. 図6(C)に、液滴吐出法を用いて層間絶縁膜を形成した場合の、画素の断面図を示す。 In FIG. 6 (C), in the case of forming an interlayer insulating film by a droplet discharge method, a cross-sectional view of a pixel. ただし図6(C)では、駆動用TFT640のみを示す。 However, in FIG. 6 (C), the show only driving TFT640. 図6(C)では、駆動用TFT640が第1の層間絶縁膜643に覆われており、第1の層間絶縁膜643は液滴吐出法を用いて形成されている。 In FIG. 6 (C), the driving TFT640 is covered with a first interlayer insulating film 643, the first interlayer insulating film 643 is formed by a droplet discharge method. 駆動用TFT640のソース領域またはドレイン領域のいずれか一方に接続された配線641は、第1の層間絶縁膜643と完全に重なってはおらず、一部露出している。 Wiring 641 connected to either the source region or the drain region of the driving TFT640 is is completely overlapped with the first interlayer insulating film 643 Orazu, partially exposed. また第1の層間絶縁膜645は、第1の層間絶縁膜643と同様に液滴吐出法を用いて形成されており、該第1の層間絶縁膜643を覆うように第1の電極644が形成されている。 The first interlayer insulating film 645 also is formed by a droplet discharge method in the same manner as the first interlayer insulating film 643, the first electrode 644 to cover the first interlayer insulating film 643 It is formed. そして配線641の一部露出している部分は第1の電極644と接しており、該接している部分を覆うように更に第2の層間絶縁膜646が形成されている。 The partially exposed portion of the portion of the wiring 641 is in contact with the first electrode 644, further the second interlayer insulating film 646 to cover the part that 該接 is formed.

第2の層間絶縁膜646は、第1の層間絶縁膜645と重なる領域に開口部を有しており、該開口部において、第1の電極644と、第2の層間絶縁膜646上に形成された電界発光層647と、第2の電極648とが重なり、発光素子を形成している。 The second interlayer insulating film 646 has an opening in a region overlapping with the first interlayer insulating film 645, the opening, the first electrode 644, formed on the second interlayer insulating film 646 the electroluminescent layer 647 which is a second electrode 648 are overlapped to form a light-emitting element.

なお、図2〜図6に示した作製方法では、第2の半導体膜と、該第2の半導体膜に接している配線とを形成した後に、第1の電極を形成している例を示しているが、本発明はこの構成に限定されない。 In the manufacturing method shown in FIGS. 2 to 6 show a second semiconductor film, after forming a wiring in contact with the semiconductor film of the second, the example of forming the first electrode and that, the present invention is not limited to this structure.

また図2〜図6に示す発光装置では、TFTの第1の半導体膜と第2の半導体膜の間に保護膜を形成しているが、本発明はこの構成に限定されず、図2〜図6の場合において、保護膜は必ずしも形成しなくて良い。 In the light-emitting device shown in Figures 2-6 is to form a protective film between the first semiconductor film and the second semiconductor film of TFT, the present invention is not limited to this arrangement, FIG. 2 in the case of Figure 6, the protective film may not necessarily be formed. 図7(A)に、保護膜を形成していない場合の、画素の断面図を示す。 In FIG. 7 (A), when not forming a protective film, it shows a cross-sectional view of a pixel. ただし図7(A)では、駆動用TFT701のみを示す。 In However Figure 7 (A), it shows only the driving TFT 701. 図7(A)に示す駆動用TFT701は、基板700上に形成されたゲート電極702と、該ゲート電極702を覆うように形成されたゲート絶縁膜703と、該ゲート電極702と重なるようにゲート絶縁膜703上に形成された第1の半導体膜704と、第1の半導体膜704と接する第2の半導体膜705、706とを有している。 Driving TFT701 shown in FIG. 7 (A), a gate electrode 702 formed on the substrate 700, a gate insulating film 703 formed to cover the gate electrode 702, the gate so as to overlap with the gate electrode 702 has a first semiconductor film 704 formed on the insulating film 703, and a second semiconductor films 705 and 706 in contact with the first semiconductor film 704. エッチングにより第2の半導体膜705、706を形成する際、SF 6 、NF 3 、CF 4などのフッ化物気体を用いてエッチングガスとして用いる。 When forming the second semiconductor film 705 and 706 by etching, it is used as an etching gas using a fluoride gas such as SF 6, NF 3, CF 4 . そしてこのエッチングでは、第1の半導体膜704とのエッチングの選択比がとれないので、処理時間を適宜調整して行なうこととなる。 And in this etching, since the etching selectivity between the first semiconductor film 704 can not be taken, and to perform processing time appropriately adjusted to. このエッチングにより、第1の半導体膜704が一部露出する。 By this etching, the first semiconductor film 704 is partially exposed.

図7(A)のように保護膜を形成せず、第1の半導体膜704と第2の半導体膜705、706を、同じマスクを用いてパターニングする場合、ゲート絶縁膜702と、第1の半導体膜704と、第2の半導体膜705、706とを、大気に触れさせることなく連続して形成することが可能である。 Without forming a protective film as in FIG. 7 (A), when the first semiconductor film 704 and the second semiconductor films 705 and 706 are patterned using the same mask, the gate insulating film 702, a first a semiconductor film 704, and a second semiconductor films 705 and 706 can be formed continuously without being exposed to the atmosphere. すなわち、大気成分や大気中に浮遊する汚染物質に汚染されることなく各積層界面を形成することができるので、TFT特性のばらつきを低減することができる。 That is, it is possible to form the respective lamination interface without being contaminated by contaminants suspended in atmospheric components or in the air, it is possible to reduce variations in the TFT characteristics.

また図2〜図6、図7(A)では、ゲート電極が第1の半導体膜よりも基板側に形成されているが、本発明はこの構成に限定されない。 Also in FIGS. 2-6, FIG. 7 (A), although the gate electrode is formed on the substrate side of the first semiconductor film, the present invention is not limited to this structure. 図7(B)に、第1の半導体膜がゲート電極よりも基板側に形成されている場合の、画素の断面図を示す。 In FIG. 7 (B), indicated by the first semiconductor film in the case of being formed on the substrate side of the gate electrode, a cross-sectional view of a pixel. ただし図7(B)では、駆動用TFT711のみを示す。 In However FIG. 7 (B), the show only driving TFT711. 図7(B)において、基板710上に配線712、713が形成されており、また配線712、713上に接するように、第2の半導体膜714、715が形成されており、第2の半導体膜714、715上に接するように第1の半導体膜716が形成されている。 In FIG. 7 (B), the wiring on the substrate 710 712 and 713 are formed, also in contact on the wiring 712 and 713, and the second semiconductor film 714 and 715 is formed, the second semiconductor the first semiconductor film 716 is formed in contact on the membrane 714, 715. そして第1の半導体膜716上にはゲート絶縁膜717が形成されており、第1の半導体膜716と重なるように該ゲート絶縁膜717上にゲート電極718が形成されている。 And on the first semiconductor film 716 is formed with a gate insulating film 717, the first semiconductor film 716 gate electrode 718 on the gate insulating film 717 so as to overlap with is formed.

なお、上記図2〜図6に示したTFTは、いずれもソース領域またはドレイン領域として機能する第2の半導体膜を用いているが、第2の半導体膜は必ずしも形成する必要はない。 Incidentally, TFT shown in FIG. 2 to FIG. 6, but both have a second semiconductor film functioning as a source region or a drain region, the second semiconductor film is not necessarily formed. この場合、配線が直接第1の半導体膜と接続され、該配線がソース領域またはドレイン領域として機能する。 In this case, the wiring is connected to the first semiconductor film directly wiring functions as a source region or a drain region. 特に図7(B)に示したTFTは、第2の半導体膜を用いない場合、第2の半導体膜714、715を形成するためのパターニングに用いるマスクが不要になるので、大幅に工程数を削減することができる。 Especially TFT shown in FIG. 7 (B), the case of not using the second semiconductor film, the mask used in patterning to form the second semiconductor film 714 and 715 is not required, the number of significantly step it can be reduced.

なお上記図2〜図6に示した発光装置において、スイッチング用TFTはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。 In yet light emitting device shown in FIG. 2 to FIG. 6, but the switching TFT has a double gate structure, it may have a single gate structure, may have a multi-gate structure. また、駆動用TFT、消去用TFTについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。 The driving TFT, and may have a single-gate structure also erasing TFT, and may have a multi-gate structure. マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を意味する。 The multi-gate structure, are connected in series, yet more of the TFT gate electrode is connected to means configured as share a first semiconductor film. マルチゲート構造とすることで、TFTのオフ電流を低減させることができる。 With multi-gate structure, it is possible to reduce the OFF current of the TFT.

以下に、本発明の発光装置の構造及びその駆動方法について説明する。 The following describes the structure and the driving method of the light emitting device of the present invention. ここでは、nビットのビデオ信号により2 n階調の表示を行なう場合について説明する。 Here, the case of performing display of 2 n gray-scale by a video signal of n bits.

図8に本発明の発光装置のブロック図の一例を示す。 It shows an example of a block diagram of a light-emitting device of the present invention in FIG. 図8の発光装置は、基板上に形成されたTFTによって画素部101、画素部の周辺に配置されたソース信号線駆動回路102、書き込み用ゲート信号線駆動回路(第1のゲート信号線駆動回路)103、消去用ゲート信号線駆動回路(第2のゲート信号線駆動回路)104を有している。 The light emitting device of FIG. 8, the pixel portion 101 by TFT formed on a substrate, a source signal line driver circuit 102 arranged in the periphery of the pixel portion, a gate signal line driver circuit for writing (first gate signal line driver circuit ) 103, and an erasing gate signal line driver circuit (second gate signal line driver circuit) 104. なお、本実施の形態では、発光装置はソース信号線駆動回路を1つ有しているが、本発明においてソース信号線駆動回路は2つ以上あってもよい。 In this embodiment, although the light emitting device has one source signal line driver circuit, a source signal line driver circuit in the present invention may be two or more.

また、本発明において、ソース信号線駆動回路102、書き込み用ゲート信号線駆動回路103または消去用ゲート信号線駆動回路104は、画素部101が設けられている基板上に設けられている構成にしてもよいし、ICチップ上に設けてFPC(フレキシブルプリントサーキット:Flexible Printed Circuit)またはTAB(Tape Automated Bonding)を介して画素部と接続されるような構成にしてもよい。 Further, in the present invention, the source signal line driver circuit 102, the write gate signal line driver circuit 103 or the erasing gate signal line driver circuit 104, in the configuration provided on a substrate on which the pixel portion 101 is provided may be, FPC provided on an IC chip (flexible printed circuit: flexible printed circuit) or TAB (Tape Automated Bonding) may be configured to be connected to the pixel portion through a.

ソース信号線駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)102b、ラッチ(B)102cを有している。 The source signal line driver circuit 102 has basically the shift register 102a, a latch (A) 102b, a latch (B) 102c.

ソース信号線駆動回路102において、シフトレジスタ102aにクロック信号(CLK)及びスタートパルス(SP)が入力される。 In the source signal line driver circuit 102, a clock signal to the shift register 102a (CLK) and a start pulse (SP) are inputted. シフトレジスタ102aは、これらのクロック信号(CLK)及びスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ等を通して後段の回路へタイミング信号を順次供給する。 The shift register 102a has a timing signal based on these clock signal (CLK) and a start pulse (SP) are generated sequentially, and sequentially supplies the timing signals to the subsequent circuits through the buffer or the like.

シフトレジスタ102aからのタイミング信号は、バッファ等によって緩衝増幅される。 Timing signals from the shift register 102a is buffered and amplified by the buffer or the like. タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。 Wiring the timing signal is supplied has a large load capacitance (parasitic capacitance) because many circuits or elements are connected. この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの「鈍り」を防ぐために、このバッファが設けられる。 To prevent "dulling" of the rise or fall of the timing signal generated to the large load capacitance, this buffer is provided.

バッファによって緩衝増幅されたタイミング信号は、ラッチ(A)102bに供給される。 Timing signal is buffered and amplified by the buffer are supplied to the latch (A) 102b. ラッチ(A)102bは、nビットのビデオ信号を処理する複数のステージのラッチを有している。 Latch (A) 102b has a latch of a plurality of stages for processing a video signal of n bits. ラッチ(A)102bは、前記タイミング信号が入力されると、時分割階調データ信号発生回路106から供給されるnビットビデオ信号を順次取り込み、保持する。 Latch (A) 102b, the the timing signal is input, when sequentially takes in the n-bit video signal supplied from the division gradation data signal generation circuit 106, holds.

なお、ラッチ(A)102bにビデオ信号を取り込む際に、ラッチ(A)102bが有する複数のステージのラッチに、順にビデオ信号を入力してもよい。 Note that when capturing the video signal to the latch (A) 102b, a latch of a plurality of stages having a latch (A) 102b is, in turn may input the video signal. しかし、本発明はこの構成に限定されない。 However, the present invention is not limited to this structure. ラッチ(A)102bが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にビデオ信号を入力する、所謂分割駆動を行ってもよい。 Divided latch of a plurality of stages having a latch (A) 102b is in several groups, and inputs the video signal simultaneously in parallel in each group, it may be carried out a so-called division driving. なお、このときの グループの数を分割数と呼ぶ。 It should be noted, is referred to as the number of groups at this time and the number of divisions. 例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動と言う。 For example, when dividing the latch into groups every four stages, it referred to as division driving with four divisions.

ラッチ(A)102bの全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間を呼ぶ。 The time until the writing of the latch to the video signals of all stages of the latch (A) 102b is completed is called a line period. すなわち、ラッチ(A)102b中で一番左側のステージのラッチにビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。 That is, the time interval from the time when the writing of the latch (A) 102b leftmost latch to the video signal of the stage in is started, to the point where write ends of the latch to the video signal of the rightmost stage line it is the period. 実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。 In fact, it may include a period in which a horizontal retrace period is added to the line period.

1ライン期間が終了すると、ラッチ(B)102cにラッチシグナル(Latch Signal)が供給される。 When one line period is completed, latch signal (Latch Signal) is supplied to the latch (B) 102c. この瞬間、ラッチ(A)102bに書き込まれ保持されているビデオ信号は、ラッチ(B)102cに一斉に送出され、ラッチ(B)102cの全ステージのラッチに書き込まれ、保持される。 This moment, video signals are written into the latch (A) 102b are held is sent all at once to the latch (B) 102c, is written to the latches of all the stages of the latch (B) 102c, it is maintained.

ビデオ信号をラッチ(B)102cに送出し終えたラッチ(A)102bには、シフトレジスタ102aからのタイミング信号に基づき、再び時分割階調データ信号発生回路106から供給されるビデオ信号の書き込みが順次行われる。 The latch (A) 102b which has finished sending the video signal to the latch (B) 102c, based on the timing signal from the shift register 102a, the writing of the video signal supplied from the time division gray scale data signal generating circuit 106 again It is performed sequentially.

この2順目の1ライン期間中には、ラッチ(B)102cに書き込まれ、保持されているビデオ信号がソース信号線に入力される。 During this second round of the one line period, is written into the latch (B) 102c, video signals stored are inputted to the source signal line.

一方、書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104は、それぞれシフトレジスタ、バッファを有している。 On the other hand, the writing gate signal line driver circuit 103 and the erasing gate signal line driver circuit 104 includes a shift register and a buffer. また、場合によっては、書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104が、シフトレジスタ、バッファのほかにレベルシフトを有していてもよい。 In some cases, the writing gate signal line driver circuit 103 and the erasing gate signal line driver circuit 104, a shift register may have in addition to level shifting buffer.

書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104において、シフトレジスタからのタイミング信号がバッファ(図示せず)に供給され、対応するゲート信号線(走査線とも呼ぶ)に供給される。 In the writing gate signal line driver circuit 103 and the erasing gate signal line driver circuit 104, timing signals from the shift register is supplied to the buffer (not shown), is supplied to the corresponding gate signal line (also referred to as scanning lines) that. ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にオンにしたくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。 The gate signal line is connected to the gate electrode of one line of the pixel TFT, because should not want to turn on one line all the pixel TFT at the same time, the buffer is which can feed a large current used.

時分割階調データ信号発生回路106においては、アナログまたはデジタルのビデオ信号(画像情報を含む信号)が時分割階調を行なうためのビデオ信号(Digital Data Signals)に変換され、ラッチ(A)102bに入力される。 When the division gradation data signal generation circuit 106 is converted into a video signal for an analog or digital video signals (signals containing image information) performs time-division gradation (Digital Data the Signals), a latch (A) 102b It is input to. またこの時分割階調データ信号発生回路106は、時分割階調表示を行なうために必要なタイミングパルス等を発生される回路でもある。 The time division gradation data signal generation circuit 106 is also a circuit which generates timing pulses or the like required for performing time division gray scale display.

この時分割階調データ信号発生回路106は、本発明の発光装置の外部に設けられていてもよい。 The time-division gray-scale data signal generating circuit 106 may be provided outside of the light-emitting device of the present invention. その場合、そこで形成されたビデオ信号が本発明の発光装置に入力される構成となる。 In that case, where the formed video signal is configured to be input to the light-emitting device of the present invention. この場合、本発明の発光装置を表示装置として有する電子機器は、本発明の発光装置と時分割階調データ信号発生回路を別の部品として含むことになる。 In this case, an electronic device including a light-emitting device of the present invention as a display device will comprise a light-emitting device and a time-division gradation data signal generation circuit of the present invention as a separate component.

また、時分割階調データ信号発生回路106をICチップなどの形で本発明の発光装置に実装してもよい。 Also, when the division gradation data signal generation circuit 106 may be mounted to the light-emitting device of the present invention in the form of an IC chip. その場合、そのICチップで形成されたビデオ信号が本発明の発光装置に入力される構成となる。 In that case, a configuration in which a video signal formed by the IC chip are input to the light-emitting device of the present invention. この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路を含むICチップを実装した本発明の発光装置を部品として含むことになる。 In this case, an electronic device including a light-emitting device of the present invention as a display device will comprise a light-emitting device of the present invention that implements the IC chip containing the time-division gradation data signal generation circuit when the parts.

また、時分割階調データ信号発生回路106を画素部101、ソース信号線駆動回路102、書き込み用ゲート信号線駆動回路103、消去用ゲート信号線駆動回路104と同一の基板上にTFTを用いて形成することも可能である。 Further, time division gradation data signal generation circuit 106 pixel portion 101, a source signal line driver circuit 102, the write gate signal line driver circuit 103, by using a TFT to the erasing gate signal line driver circuit 104 the same substrate and form it is also possible to. この場合の時分割階調データ信号発生回路は多結晶半導体膜を活性層とするTFTで形成してもよい。 The division gradation data signal generation circuit when the case may be formed by TFT to the polycrystalline semiconductor film as an active layer. また、この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路が発行装置自体に内蔵されており、電子機器の小型化を測ることが可能である。 In this case, an electronic device including a light-emitting device of the present invention as the display device, time-division gradation data signal generation circuit is built into issued device itself, it is possible to reduce the size of electronic devices.

画素部101の拡大図を図9に示す。 An enlarged view of the pixel portion 101 shown in FIG. ソース信号線駆動回路102のラッチ(B)102cに接続されたソース信号線(S1〜Sx)、FPCを介して発光装置の外部の電源に接続された電源供給線(V1〜Vx)、書き込み用ゲート信号線駆動回路103に接続された書き込み用ゲート信号線(第1のゲート信号線)(Ga1〜Gay)、消去用ゲート信号線駆動回路104に接続された消去用ゲート信号線(第2のゲート信号線)(Ge1〜Gey)が画素部101に設けられている。 Latch of the source signal line driver circuit 102 (B) connected to the source signal line 102c (S1 to Sx), power supply line connected to an external power supply of the light emitting device through the FPC (V1 to Vx), the writing the gate signal line driver circuit 103 connected to the writing gate signal line (first gate signal lines) (Ga1~Gay), connected to the erasing gate signal line in the erasing gate signal line driver circuit 104 (second gate signal lines) (Ge1~Gey) are provided in the pixel portion 101.

ソース信号線(S1〜Sx)と、電源供給線(V1〜Vx)と、書き込み用ゲート信号線(Ga1〜Gay)と、消去用ゲート信号線(Ge1〜Gey)とを備えた領域が画素105である。 The source signal line (S1 to Sx), power supply line and (V1 to Vx), the writing gate signal line (Ga1~Gay), regions with the erasing gate signal line (Ge1~Gey) pixel 105 it is. 画素部101にはマトリクス状に複数の画素105が配列されることになる。 So that the plurality of pixels 105 in a matrix are arranged in the pixel portion 101. 画素105は、例えば図1に示した回路を有する画素を用いることができる。 Pixel 105 may use pixel having a circuit shown in FIG. 1, for example.

次に、上述した構成を有する本発明の発光装置の駆動方法について図1、図8〜図10を用いて説明する。 Next, FIG. 1 for a driving method of a light-emitting device of the present invention having the above configuration will be explained with reference to FIGS.

書き込み用ゲート信号線Ga1に、書き込み用ゲート信号線駆動回路103から書き込み用選択信号(第1の選択信号)が入力される。 The writing gate signal line Ga1, the write select signal from the writing gate signal line driver circuit 103 (first selection signal) is inputted. その結果、書き込み用ゲート信号線Ga1に接続されている全ての画素(1ライン目の画素)のスイッチング用TFT107がオンの状態になる。 As a result, the switching TFT107 of all of the pixels connected to the writing gate signal line Ga1 (1 line of pixels) is turned on.

そして、同時に、ソース信号線S1〜Sxにソース信号線駆動回路102のラッチ(B)102cから、1ビット目のビデオ信号が入力される。 At the same time, from the latch (B) 102c of the source signal line driver circuit 102 to the source signal lines S1 to Sx, 1 bit of the video signal is input. ビデオ信号はスイッチング用TFT107を介して駆動用TFT108のゲート電極に入力される。 Video signal is input to the gate electrode of the driving TFT108 through the switching the TFT 107. ビデオ信号は「0」または「1」の情報を有しており、「0」と「1」のビデオ信号は、一方がHi、一方がLowの電圧を有する信号である。 Video signal has information of "0" or "1", the video signal of "0" and "1", one is Hi, a signal in which one has a voltage of Low.

本実施の形態では、ビデオ信号が「0」の情報を有していた場合、駆動用TFT108はオフの状態となる。 In the present embodiment, when the video signal has information of "0", the driving TFT108 becomes off. よって、発光素子110の画素電極には電源電位は与えられない。 Therefore, the power supply potential is not given to the pixel electrode of the light emitting element 110. その結果、「0」の情報を有するビデオ信号が入力された画素が有する発光素子110は発光しない。 As a result, the light emitting element 110 pixel video signal is inputted with information of "0" has no light.

逆に、「1」の情報を有していた場合、駆動用TFT108はオン状態となる。 Conversely, if the has information of "1", the driving TFT108 turns on. よって発光素子110の画素電極には電源電位が与えられる。 Thus the power source potential is applied to the pixel electrode of the light emitting element 110. その結果、「1」の情報を有するビデオ信号が入力された画素が有する発光素子110は発光する。 As a result, the light emitting element 110 pixel video signal is inputted with information of "1" has emits light.

このように、1ライン目の画素にビデオ信号が入力されると同時に、発光素子110が発光、または非発光を行い、1ライン目の画素が表示を行なう。 Thus, at the same time the video signal to the pixels on Line One are inputted, the light emitting element 110 performs light emission or non-emission, the first line of pixels perform display. 画素が表示を行っている期間を表示期間Trと呼ぶ。 Pixel is referred to as a display period Tr a period that is doing the display. 特に1ビット目のビデオ信号が画素に入力されたことで開始する表示期間をTr1と呼ぶ。 In particular 1 bit of the video signal is referred to as Tr1 the display period begins with input to the pixel. 図10では説明を簡便にするために、特に1ライン目の画素の表示期間についてのみ示す。 Figure 10 In order to simplify the explanation, only the particular one display period of the pixels on Line. 各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing display period of each line is started each have a time difference.

次にGa1への書き込み用選択信号の入力が終了すると同時に、書き込み用ゲート信号線Ga2に同様に書き込み用選択信号が入力される。 Then at the same time the input of the write select signal to Ga1 is completed, similarly selection signal for writing to the writing gate signal line Ga2 is input. そして書き込み用ゲート信号線Ga2に接続されている全ての画素のスイッチング用TFT107がオンの状態になり、2ライン目の画素にソース信号線S1〜Sxから1ビット目のビデオ信号が入力される。 And all pixel switching TFT107 of which is connected to the writing gate signal line Ga2 is on state, the first bit of the video signal from the source signal line S1~Sx the second line of pixels is input.

そして、順に、全ての書き込み用ゲート信号線(Ga1〜Gay)に書き込み用選択信号が入力されていく。 Then, in order, all the write select signal to the writing gate signal line (Ga1~Gay) is gradually entered. 全ての書き込み用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素に1ビット目のビデオ信号が入力されるまでの期間が書き込み期間Ta1である。 All writing gate signal line (Ga1~Gay) is selected, the period until the video signal of the first bit to the pixels of all the lines is input a writing period Ta1.

一方、全てのラインの画素に1ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ta1が終了する前に、画素への1ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路104からの消去用ゲート信号線Ge1への消去用選択信号(第2の選択信号)の入力が行われる。 Meanwhile, before the video signal of the first bit to the pixels of all the lines is input, i.e., before the writing period Ta1 is completed, in parallel with the input of the first bit of the video signal to the pixel, the erasing gate input of the erasing selection signal to the erasing gate signal line Ge1 from the signal line drive circuit 104 (the second selection signal) is performed.

消去用ゲート信号線Ge1に消去用選択信号が入力されると、消去用ゲート信号線Ge1に接続されている全ての画素(1ライン目の画素)の消去用TFT109がオンの状態になる。 When the erasing selection signal to the erasing gate signal line Ge1 is input, erasing TFT109 of all of the pixels connected to the erasure gate signal line Ge1 (1 line of pixels) is turned on. そして電源供給線(V1〜Vx)の電源電位が 消去用TFT109を介して駆動用TFT108のゲート電極に与えられる。 And it provided to the gate electrode of the driving TFT108 supply potential of the power supply line (V1 to Vx) is through the erasing TFT 109.

電源電位が駆動用TFT108のゲート電極に与えられると、駆動用TFT108はオフの状態となる。 When the power supply potential is applied to the gate electrode of the driving TFT 108, a driving TFT 108 is in a state of OFF. よって電源電位は発光素子110の画素電極に与えられなくなり、1ライン目の画素が表示を行わなくなる。 Thus the power source potential is no longer applied to the pixel electrode of the light emitting element 110, the pixels on Line One is not perform display. つまり、書き込み用ゲート信号線Ga1が書き込み用選択信号によって選択された時から駆動用TFTのゲート電極が保持していたビデオ信号は、駆動用TFTのゲート電極に電源電位が与えられることで消去される。 That is, the video signal where the gate electrode of the driving TFT retained since the writing gate signal line Ga1 is selected by the write select signals are erased by the power supply potential is applied to the gate electrode of the driving TFT that. よって、1ライン目の画素が表示を行わなくなる。 Thus, the first line of pixels is no longer carried out the display.

画素が表示を行わない期間を非表示期間Tdと呼ぶ。 The period during which a pixel is not displayed is referred to as a non-display period Td. 1ライン目の画素は、消去用ゲート信号線Ge1に消去用選択信号が入力されると同時に表示期間Tr1が終了し、非表示期間Td1となる。 1 line of pixels, the display period Tr1 ends at the same time erasing selection signal is input to the erasure gate signal line Ge1, the non-display period Td1.

図10では説明を簡便にするために、特に1ライン目の画素の非表示期間についてのみ示す。 Figure 10 In order to simplify the explanation, only the particular first non-display period of the pixels on Line. 表示期間と同様に、各ラインの非表示期間が開始されるタイミングがそれぞれ時間差を有している。 Similar to display periods, the timing of the non-display period of each line is started each have a time difference.

そしてGe1への消去用選択信号の入力が終了すると同時に、消去用ゲート信号線Ge2に消去用選択信号が入力され、同様に消去用ゲート信号線Ge2に接続されている全ての画素(2ライン目の画素)の消去用TFT109がオンの状態になる。 At the same time the input of the erasing selection signal to the Ge1 is completed, the erase select signal is input to the erasure gate signal line Ge2, all pixels connected to the erasure gate signal line Ge2 similarly (second line erasing TFT109 of pixels) is turned on. そして電源供給線(V1〜Vx)の電源電位が消去用TFT109を介して駆動用TFT108のゲート電極に与えられる。 And it provided to the gate electrode of the driving TFT108 supply potential of the power supply line (V1 to Vx) is through the erasing TFT 109. 電源電位が駆動用TFT108のゲート電極に与えられると、駆動用TFT108はオフの状態となる。 When the power supply potential is applied to the gate electrode of the driving TFT 108, a driving TFT 108 is in a state of OFF. よって電源電位は発光素子110の画素電極に与えられなくなる。 Thus the power supply potential is not given to the pixel electrode of the light emitting element 110. その結果、2ライン目の画素が有する発光素子は全て非発光の状態になり、2ライン目の画素が表示を行わなくなり、非表示の状態となる。 As a result, the light emitting device pixel of the second line has become all the non-emission state, the second line of pixels will not perform a display, a non-display state.

そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。 Then, in turn, the erasing selection signal to all of the erasure gate signal line is gradually entered. 全ての消去用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素が保持している1ビット目のビデオ信号が消去されるまでの期間が消去期間Te1である。 All of the erasing gate signal line (Ga1~Gay) is selected, the period until the video signal of the first bit to the pixels of all the lines is holding is erased is the erasure period Te1.

一方、全てのラインの画素が保持している1ビット目のビデオ信号が消去される前、すなわち、消去期間Te1が終了する前に、画素への1ビット目のビデオ信号の消去と並行して、再び書き込み用ゲート信号線駆動回路104からの書き込み用ゲート信号線Ga1への書き込み用選択信号の入力が行われる。 Meanwhile, before the video signal of the first bit to the pixels of all the lines is holding is erased, i.e., before the erasure period Te1 is completed, in parallel with the erasure of the first bit of the video signal to the pixel , is performed input again the write select signal to the writing gate signal line Ga1 from the write gate signal line driver circuit 104. その結果、1ライン目の画素が再び表示を行なうので、非表示期間Td1が終了して表示期間Tr2となる。 As a result, the first line of pixels perform display again and the non-display period Td1 is a display period Tr2 ends.

そして同様に、順に、全ての書き込み用ゲート信号線が選択され、2ビット目のビデオ信号線が全ての画素に入力される。 And similarly, in turn, all of the writing gate signal lines are selected, the second bit of the video signal lines are input to all the pixels. 全てのラインの画素に2ビット目のビデオ信号が入力し終わるまでの期間を、書き込み期間Ta2と呼ぶ。 The period until the video signal of the second bit to the pixels of all the lines has finished input, referred to as a writing period Ta2.

そして、一方、全てのラインの画素に2ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ta2が終了する前に、画素への2ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路104から消去用ゲート信号線Ge2への消去用選択信号の入力が行われる。 Then, while before the video signal of the second bit to the pixels of all the lines is input, i.e., before the writing period Ta2 is completed, in parallel with the input of the second bit of the video signal to the pixel, erase input of the erasing selection signal from the use gate signal line driver circuit 104 to the erasure gate signal line Ge2 is performed. よって1ライン目の画素が有する発光素子は全て非発光の状態になり、1ライン目の画素が表示を行わなくなる。 Thus the light emitting element 1 line of pixels has become all the non-emission state, the pixels on Line One are no longer perform display. よって1ライン目の画素において表示期間Tr2は終了し、非表示期間Td2となる。 Thus the display period Tr2 in the pixels on Line One ends, a non-display period Td2.

そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。 Then, in turn, the erasing selection signal to all of the erasure gate signal line is gradually entered. 全ての消去用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素が保持している2ビット目のビデオ信号が消去されるまでの期間が消去期間Te2である。 All of the erasing gate signal line (Ga1~Gay) is selected, the period until the video signal of the second bit to the pixels of all the lines is holding is erased is the erasure period Te2.

上述した動作はmビット目のビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Trと非表示期間Tdとが繰り返し出現する(図10)。 The operation described above is repeated until the video signal of the m-th bit is input to the pixel, the display period Tr and non-display period Td repeatedly appears (Figure 10). 表示期間Trは、書き込み期間Ta1が開始されてから消去機関Te1が開始されるまでの期間である。 Display period Tr is a period until the erase engine Te1 is started after the writing period Ta1 is started. また非表示期間Td1は、消去期間Te1が開始されてから書き込み期間Ta2が開始されるまでの期間である。 The non-display period Td1 is a period from the start of the erasure period Te1 until the writing period Ta2 is started. そして表示期間Tr2、Tr3、…、Tr(m−1)と非表示期間Td2、Td3、…、Te(m−1)も、表示期間Tr1と非表示期間Td1と同様に、それぞれ書き込み期間Ta1、Ta2、…、Tamと消去期間Te1、Te2、…、Te(m−1)とによって、その期間が定められる。 The display periods Tr2, Tr3, ..., Tr (m-1) and the non-display period Td2, Td3, ..., Te (m-1), similar to the display period Tr1 and the non-display period Td1, the writing period respectively Ta1, ta2, ..., Tam and the erasure period Te1, Te2, ..., by the Te (m-1), the period is determined.

そして、mビット目のビデオ信号が1ライン目の画素に入力された後は、消去用ゲート信号線Ge1に消去用選択信号が入力されない。 Then, after the video signal of the m-th bit is input to the pixels on Line One, the erasing selection signal to the erasing gate signal line Ge1 is not input. 説明を簡便にするために、本実施の形態ではm=n−2の場合を例にとって説明するが、本発明はこれに限定されないのは言うまでもない。 For convenience of explanation, in this embodiment will be described taking the case of m = n-2, the present invention is of course not limited to this. 本発明において、mは2からnまでの値を任意に選択することが可能である。 In the present invention, m is able to arbitrarily select a value from 2 to n.

(n−2)ビット目のビデオ信号が1ライン目の画素に入力されると、1ライン目の画素は表示期間Tr(n−2)となり表示を行なう。 When (n-2) th bit of the video signal is input to the pixel of the first line, the first line of pixels perform display period Tr (n-2) next to the display. そして次のビットのビデオ信号が入力されるまで、(n−2)ビット目のビデオ信号は画素に保持される。 And until the video signal of the next bit is input, (n-2) th bit of the video signal is held in the pixel.

そして、次に(n−1)ビット目のビデオ信号が1ライン目の画素に入力されると、が保持されていた(n−2)ビット目のビデオ信号は、(n−1)ビット目のビデオ信号に書き換えられる。 Then, then (n-1) when the bit of the video signal is inputted to the pixels on Line One, was retained (n-2) th bit of the video signal, (n-1) th bit It is rewritten to the video signal. そして1ライン目の画素は表示期間Tr(n−1)となり、表示を行なう。 Then the pixels on Line One is the display period Tr (n-1) becomes and displays. (n−2)ビット目のビデオ信号は、次のビットのビデオ信号が入力されるまで画素に保持される。 (N-2) th bit of the video signal is held in the pixel until the video signal of the next bit are inputted.

上述した動作をnビット目のビデオ信号が画素に入力されるまで繰り返し行われる(図10)。 The above-described operation video signal of the n-th bit is repeated until the input to the pixel (FIG. 10). 表示期間Tr(n−2)は、書き込み期間Ta(n−2)が開始されてから、書き込み期間Ta(n−1)が開始されるまでの期間である。 Display period Tr (n-2) is a period from the writing period Ta (n-2) is started, until the writing period Ta (n-1) is started. そして、表示期間Tr(n−1)、Trnも表示期間Tr(n−2)と同様に、書き込み期間Taによって、その期間が定められる。 Then, the display period Tr (n-1), Trn also like the display period Tr (n-2), the write period Ta, the period is determined.

本発明では、全ての書き込み期間の長さの和が1フレーム期間よりも短く、なおかつ表示期間の長さをTr1:Tr2:Tr2:…:Tr(n−1):Trn=2 0 :2 1 :2 2 :…:2 (n-2) :2 (n-1)とすることが必要である。 In the present invention, shorter than the sum of the length of one frame period of all writing period, yet the length of the display periods Tr1: Tr2: Tr2: ...: Tr (n-1): Trn = 2 0: 2 1 : 2 2: ...: 2 ( n-2): 2 (n-1) and it is necessary to.

全ての表示期間(Tr1〜Trn)が終了すると、1つの画像を表示することができる。 When all the display periods (Tr1 to Trn) are completed, it is possible to display one image. 本発明の駆動方法において、1つの画像を表示する期間を1フレーム期間(F)と呼ぶ。 In the driving method of the present invention, it referred to as a period for displaying one image during one frame period (F).

そして、1フレーム期間終了後は、再び書き込み用ゲート信号線Ga1に、書き込み用ゲート信号線駆動回路103から書き込み用選択信号が入力される。 After completion of one frame period, the writing gate signal line Ga1 is again, the write select signal is input from the writing gate signal line driver circuit 103. その結果1ビット目のビデオ信号が画素に入力され、1ライン目の画素が再び表示期間Tr1となる。 As a result the first bit of the video signal is input to the pixel, the pixels on Line One is the display period Tr1 once again. そして再び上述した動作を繰り返す。 And repeat the above operation again.

通常の発光装置では、1秒間に60以上のフレーム期間を設けることが好ましい。 In a normal light emitting device, it is preferable to provide 60 or more frame periods per second. 1秒間に表示される画像の数が60より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。 If the number of images displayed in one second is less than 60, visually sometimes flicker of the image begins to stand out.

表示期間Trの長さは、Tr1:Tr2:Tr3:…:Tr(n−1):Trn=2 0 :2 1 :2 2 :…:2 (n-2) :2 (n-1)となるように設定する。 The length of the display periods Tr is, Tr1: Tr2: Tr3: ... : Tr (n-1): Trn = 2 0: 2 1: 2 2: ...: 2 (n-2): 2 and (n-1) It is set so as to be. この表示期間の組み合わせで2 n階調のうち所望の階調表示を行なうことができる。 It can perform a desired gradation display among the combinations by 2 n gradations of the display period.

1フレーム期間中に発光素子が表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調が決まる。 By emitting element obtaining the sum of the lengths of the display periods in one frame period, the display gradation of the pixel in the frame period is determined. 例えば、n=8のとき、全部の表示期間で画素が発光した場合の輝度を100%とすると、Tr1とTr2において画素が発光した場合には1%の輝度が表現でき、Tr3とTr5とTr8を選択した場合には60%の輝度が表現できる。 For example, when n = 8, the pixels in all the display periods is 100% of luminance in the case where the light-emitting, Tr1 and can be expressed is 1% luminance when the pixel emits light in Tr2, Tr3 and Tr5 and Tr8 60% of the luminance can be expressed when you select.

mビット目のビデオ信号が画素に書き込まれる書き込み期間Tamは、表示期間Trmの長さよりも短いことが肝要である。 Writing period m-th bit of the video signal is written into the pixel Tam is essential that shorter than the length of the display period Trm. よって、ビット数mの値は、1〜nのうち、書き込み期間Tamが表示期間Trmの長さよりも短くなるような値であることが必要である。 Therefore, the value of the bit number m, of 1 to n, it is necessary that the writing period Tam is a value such shorter than the length of the display period Trm.

また、表示期間(Tr1〜Trn)は、どのような順序で出現させてもよい。 Further, the display periods (Tr1 to Trn) may appear in any order. 例えば、1フレーム期間中において、Tr1の次にTr3、Tr5、Tr2、…という順序で表示期間を出現させることも可能である。 For example, during one frame period, next to Tr3, Tr5, Tr2 of Tr1, it is also possible to reveal the display periods in the order of .... ただし、消去期間(Te1〜Ten)が互いに重ならない順序の方がより好ましい。 However, towards the order in which the erase period (Te1~Ten) do not overlap with each other it is more preferable.

なお、本発明においては、表示期間と書き込み期間とが一部重なっている。 In the present invention, a display period and a writing period is partially overlapped. 言いかえると書き込み期間においても画素を表示させることが可能である。 It is possible to display the pixels even at said changing the writing period. そのため、1フレーム期間における表示期間の長さの総和の割合(デューティー比)が書き込み期間の長さによってのみ決定されない。 Therefore, the ratio of the sum of the lengths of the display periods in one frame period (duty ratio) is not determined only by the length of the writing period.

なお、上述した本発明の構成は、発光装置への適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。 The configuration of the present invention described above, not limited to application to a light emitting device, it is also applicable to devices using other electro-optical elements.

本実施例では、本発明の発光装置において、画素に形成されるTFTの構成について説明する。 In this embodiment, the light-emitting device of the present invention, the configuration of the TFT formed in the pixel.

図11に、本実施例の画素の断面図を示す。 Figure 11 shows a cross-sectional view of a pixel of this embodiment. 図11において、1401は駆動用TFTに相当し、1402はスイッチング用TFTに相当し、第1のTFT1403、第2のTFT1404は駆動回路部のTFTである。 11, 1401 corresponds to a driving TFT, 1402 corresponds to the switching TFT, the first 1403, second TFT1404 is TFT of the driver circuit portion. 1405は発光素子に相当する。 1405 corresponds to the light-emitting element. 駆動用TFT1401、スイッチング用TFT1402、第1のTFT1403、第2のTFT1404、発光素子1405は、シール材1406によって、基板1400とカバー材1407の間において、充填材1408と共に密封されている。 Driving TFT1401, switching TFT1402, first 1403, second 1404, the light emitting element 1405, a sealant 1406, between the substrate 1400 and the cover material 1407 are sealed together with a filler 1408.

駆動用TFT1401は、ゲート電極1409と、ゲート電極1409上に形成されたゲート絶縁膜1410と、ゲート絶縁膜1410上に形成された第1の半導体膜1411と、第1の半導体膜1411上に形成された第2の半導体膜1412、1413とを有している。 Driving TFT1401 includes a gate electrode 1409, a gate insulating film 1410 formed on the gate electrode 1409, a first semiconductor film 1411 formed on the gate insulating film 1410, formed on the first semiconductor film 1411 and a second semiconductor film 1412 and 1413 which is. また1414、1415は、第2の半導体膜1412、1413にそれぞれ接続された配線に相当する。 The 1414 and 1415 corresponds to a wiring which is connected to the second semiconductor film 1412 and 1413. 配線1415は発光素子1405の第1の電極1416に接続されている。 Wiring 1415 is connected to a first electrode 1416 of the light emitting element 1405.

なお図11では、図4(C)に示した発光装置において、スイッチング用TFTはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。 In FIG 11, the light emitting device shown in FIG. 4 (C), but the switching TFT has a double gate structure, may have a single gate structure, may have a multi-gate structure. また、駆動用TFT、スイッチング用TFTについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。 The driving TFT, and may have a single-gate structure is also a switching TFT, and may have a multi-gate structure. マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を意味する。 The multi-gate structure, are connected in series, yet more of the TFT gate electrode is connected to means configured as share a first semiconductor film.

次に図12を用いて、発光素子の構成について説明する。 Next, with reference to FIG. 12, the configuration of the light-emitting element. 本発明における発光素子の素子構成を、図12に模式的に示す。 The element structure of the light-emitting element of the present invention is schematically shown in FIG. 12.

図12に示す発光素子は、基板500上に形成された第1の電極501と、第1の電極501上に形成された電界発光層502と、電界発光層502上に形成された第2の電極503とを有する。 The light-emitting element shown in FIG. 12, a first electrode 501 formed on the substrate 500, the electroluminescent layer 502 formed on the first electrode 501, a second formed over the electroluminescent layer 502 and an electrode 503. なお実際には、基板500と第1の電極501の間には、各種の層または半導体素子などが設けられている。 Note that in practice, between the substrate 500 of the first electrode 501, various layers or the semiconductor element is provided.

本実施例では、第1の電極501が陰極、第2の電極が陽極の場合について説明するが、第1の電極501が陽極、第2の電極が陰極であっても良い。 In this embodiment, the first electrode 501 is a cathode while the second electrode is described for the case of the anode, the first electrode 501 is an anode, the second electrode may be a cathode. 陽極、陰極に用いる具体的な材料については、既に説明してあるので、ここでは電界発光層502の具体的な構成について説明する。 The anode A specific material used for the cathode, already so are described here is a description of a specific configuration of the electroluminescent layer 502.

電界発光層502は単数または複数の層で構成されている。 The electroluminescent layer 502 is a single layer or a plurality of layers. 複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。 If a plurality of layers, these layers are a hole injection layer from the viewpoint of carrier transport properties, the hole transport layer, light emitting layer, an electron transport layer can be divided into an electron injection layer. なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。 Note boundary of each layer is not necessarily clear, partially mixed materials that constitute the layer of one another, in some cases the interface is unclear. 各層には、有機系の材料、無機系の材料を用いることが可能である。 Each layer can be formed using an organic material or an inorganic material. 有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。 As the organic material, a polymer based, medium molecular weight, it is possible to any material of low molecular weight also used. なお中分子系の材料とは、構造単位の繰返しの数(重合度)が2から20程度の低重合体に相当する。 Medium The molecular weight of the materials should be noted that the number of repeated structural units (polymerization degree) is equivalent to 2 to a low polymer of about 20.

正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性(正孔移動度)が特に重要な特性である意味において同じである。 Distinguish between the hole injection layer and the hole transport layer is not necessarily exact, these hole-transporting property (hole mobility) is the same in meaning is a particularly important property. 便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。 For convenience the hole injection layer is in contact with the anode, distinguish the layer in contact with the hole injection layer is called the hole transport layer. 電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。 Electron-transporting layer, The same applies to the electron injecting layer, a layer in contact with the cathode is called an electron injection layer, it is referred to as an electron-transporting layer a layer in contact with the electron injection layer. 発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。 The light emitting layer may also serve as the electron-transporting layer, also called a light emitting electron transporting layer. 図12では、第1〜第5の層504〜508を電界発光層502が有している場合を例示している。 In Figure 12, the first to fifth layers 504-508 shows the case where the electroluminescent layer 502 has. 第1〜第5の層504〜508は、第1の電極501から第2の電極503に向かって順に積層されている、 First to fifth layers 504 to 508 are sequentially stacked from the first electrode 501 toward the second electrode 503,

第1の層504は電子注入層として機能するため、電子注入性の高い材料を用いるのが望ましい。 Since the first layer 504 serves as an electron injection layer, it is desirable to use a high electron injecting material. 具体的には、LiF、CsFなどのアルカリ金属ハロゲン化物や、CaF 2のようなアルカリ土類ハロゲン化物、Li 2 Oなどのアルカリ金属酸化物のような絶縁体の超薄膜がよく用いられる。 Specifically, LiF, and alkali metal halides such as CsF, alkaline earth halide such as CaF 2, ultra-thin film of an insulating material as an alkali metal oxide such as Li 2 O is often used. また、リチウムアセチルアセトネート(略称:Li(acac)や8−キノリノラト−リチウム(略称:Liq)などのアルカリ金属錯体も有効である。また、モリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物またはベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含むようにしても良い。また酸化チタンを用いていても良い。 Further, lithium acetylacetonate (abbreviation:. Li (acac) and 8-quinolinolato - lithium (abbreviation: Liq) alkali metal complexes, such as is also effective Molybdenum oxide (MoOx), vanadium oxide (VOx), ruthenium oxide (RuOx), and a metal oxide or benzoxazole derivatives such as tungsten oxide (WOx), alkali metal, may be included and any one or more materials of alkaline earth metals or transition metals. also may be using the titanium oxide.

第2の層505は電子輸送層として機能するため、電子輸送性の高い材料を用いることが望ましい。 Since the second layer 505 serves as an electron transporting layer, it is desirable to use a high electron-transporting material. 具体的には、Alq 3に代表されるような、キノリン骨格またはベンゾキノリン骨格を有する金属錯体やその混合配位子錯体などを用いることができる。 Specifically, as typified by Alq 3, a metal complex or their mixed ligand complex having a quinoline skeleton or a benzoquinoline skeleton can be used. 具体的には、Alq 3 、Almq 3 、BeBq 2 、BAlq、Zn(BOX) 2 、Zn(BTZ) 2などの金属錯体が挙げられる。 Specifically, Alq 3, Almq 3, BeBq 2, BAlq, Zn (BOX) 2, metal complexes such as Zn (BTZ) 2 and the like. さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(OXD−7)などのオキサジアゾール誘導体、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(p−EtTAZ)などのトリアゾール誘導体、TPBIのようなイミダゾール誘導体、バソフェナントロリン(BPhen)、バソキュプロイン(BCP)などのフェナントロリ Besides the metal complexes, 2- (4-biphenylyl)-5-(4-tert-butylphenyl) -1,3,4-oxadiazole (PBD), 1,3-bis [5-(p oxadiazole derivatives such as -tert- butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (OXD-7), 3- (4-tert- butylphenyl) -4-phenyl -5 - (4-biphenylyl) -1,2,4-triazole (TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2, triazole derivatives such as 4-triazole (p-EtTAZ), imidazole derivatives such as TPBI, bathophenanthroline (BPhen), Fenantorori such bathocuproine (BCP) 誘導体を用いることができる。 It can be used derivatives.

第3の層506は発光層として機能するため、イオン化ポテンシャルが大きく、かつバンドギャップの大きな材料を用いるのが望ましい。 Since the third layer 506 serves as a light-emitting layer, a large ionization potential, and to use a material having a large band gap is desired. 具体的には、例えば、トリス(8−キノリノラト)アルミニウム(Alq 3 )、トリス(4−メチル−8−キノリノラト)アルミニウム(Almq 3 )、ビス(10−ヒドロキシベンゾ[η]−キノリナト)ベリリウム(BeBq 2 )、ビス(2−メチル−8−キノリノラト)−(4−ヒドロキシ−ビフェニリル)−アルミニウム(BAlq)、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(Zn(BOX) 2 )、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(Zn(BTZ) 2 )などの金属錯体を用いることができる。 Specifically, for example, tris (8-quinolinolato) aluminum (Alq 3), tris (4-methyl-8-quinolinolato) aluminum (Almq 3), bis (10-hydroxybenzo [eta] - quinolinato) beryllium (BeBq 2), bis (2-methyl-8-quinolinolato) - (4-hydroxy - biphenylyl) - aluminum (BAlq), bis [2- (2-hydroxyphenyl) - benzoxazolato] zinc (Zn (BOX) 2 ), bis [2- (2-hydroxyphenyl) - benzothiazolato] zinc (Zn (BTZ) 2) may be a metal complex such as. また、各種蛍光色素(クマリン誘導体、キナクリドン誘導体、ルブレン、4,4−ジシアノメチレン、1−ピロン誘導体、スチルベン誘導体、各種縮合芳香族化合物など)も用いることができる。 Further, various fluorescent dyes (coumarin derivatives, quinacridone derivatives, rubrene, 4,4-dicyano-methylene, 1-pyrone derivatives, stilbene derivatives, various condensed aromatic compounds, etc.) can be used. 白金オクタエチルポルフィリン錯体、トリス(フェニルピリジン)イリジウム錯体、トリス(ベンジリデンアセトナート)フェナントレンユーロピウム錯体などの燐光材料も用いることができる。 Phosphorescent material such as platinum octaethylporphyrin complex, tris (phenylpyridine) iridium complex, tris (benzylidene acetonate) phenanthrene europium complex can also be used.

また、第3の層506に用いるホスト材料としては、上述した例に代表されるホール輸送材料や電子輸送材料を用いることができる。 As the host material for use in the third layer 506, it is possible to use the hole-transporting material and an electron-transporting material typified by the examples described above. また、4,4'−N,N'−ジカルバゾリルビフェニル(略称:CBP)などのバイポーラ性の材料も用いることができる。 Further, 4,4'-N, N'- di-carbazolyl biphenyl (abbreviation: CBP) can be used bipolar material such as.

第4の層507は、正孔輸送層として機能するため、正孔輸送性が高く、結晶性の低い公知の材料を用いることが望ましい。 The fourth layer 507 to function as a hole transport layer, a hole-transporting property is high, it is desirable to use a known material having low crystallinity. 具体的には芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物が好適であり、例えば、4,4−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(TPD)や、その誘導体である4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]ビフェニル(α−NPD)などがある。 Specifically, the aromatic amine-based (that is, benzene rings - one having a nitrogen bond) is preferable compounds of, for example, 4,4-bis [N-(3- methylphenyl) -N- phenylamino] biphenyl (TPD) or, a derivative thereof such as 4,4'-bis -, and the like [N-(1-naphthyl) -N- phenylamino] biphenyl (α-NPD). 4,4',4''−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(TDATA)や、MTDATAなどのスターバースト型芳香族アミン化合物も用いることができる。 4,4 ', 4' '- tris (N, N-diphenylamino) triphenylamine (TDATA) and may also be used starburst aromatic amine compounds such as MTDATA. また4,4',4''−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)を用いても良い。 The 4,4 ', 4' '- tris (N- carbazolyl) triphenylamine (abbreviation: TCTA) may be used. また高分子材料としては、良好な正孔輸送性を示すポリ(ビニルカルバゾール)などを用いることができる。 As the polymer material, or the like can be used poly (vinyl carbazole) showing a good hole transporting property.

第5の層508は、正孔注入層として機能するため、正孔輸送性を有し、なおかつイオン化ポテンシャルが比較的小さく、正孔注入性が高い材料を用いるのが望ましい。 Fifth layer 508 to function as a hole injection layer, a hole-transporting, yet the ionization potential is relatively small, it is preferable to use a hole-injection property is high material. 大別すると金属酸化物、低分子系有機化合物、および高分子系有機化合物に分けられる。 Metal oxides roughly divided into divided into low molecular weight organic compounds, and high molecular weight organic compound. 金属酸化物であれば、例えば、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウムなど用いることができる。 If metal oxide, for example, vanadium oxide, molybdenum oxide, ruthenium oxide, can be used such as aluminum oxide. 低分子系有機化合物あれば、例えば、m−MTDATAに代表されるスターバースト型アミン、銅フタロシアニン(略称:Cu−Pc)に代表される金属フタロシアニン、フタロシアニン(略称:H 2 −Pc)、2,3−ジオキシエチレンチオフェン誘導体などを用いることができる。 If low molecular weight organic compound, for example, starburst amine typified by m-MTDATA, copper phthalocyanine (abbreviation: Cu-Pc) in the metal phthalocyanine represented, phthalocyanine (abbreviation: H 2 -Pc), 2, or the like can be used 3-dioxyethylenethiophene derivatives. 低分子系有機化合物と上記金属酸化物とを共蒸着させた膜であっても良い。 A low molecular weight organic compound and the metal oxide may be a film formed by co-evaporation. 高分子系有機化合物であれば、例えば、ポリアニリン(略称:PAni)、ポリビニルカルバゾール(略称:PVK)、ポリチオフェン誘導体などの高分子を用いることができる。 If high molecular weight organic compound, for example, polyaniline (abbreviation: PAni), polyvinyl carbazole (abbreviation: PVK), can be used polymers such as polythiophene derivatives. ポリチオフェン誘導体の一つであるポリエチレンジオキシチオフェン(略称:PEDOT)にポリスチレンスルホン酸(略称:PSS)をドープしたものを用いても良い。 Polyethylenedioxythiophene is one of polythiophene derivative (abbreviation: PEDOT) polystyrene sulfonic acid (abbreviated: PSS) may be used doped with. また、ベンゾオキサゾール誘導体と、TCQn、FeCl 3 、C 60またはF 4 TCNQのいずれか一または複数の材料とを併せて用いても良い。 Further, a benzoxazole derivative, TCQn, may be used together with any one or more materials of FeCl 3, C 60 or F 4 TCNQ.

上記構成を有する発光素子において、第1の電極501と第2の電極503の間に電圧を印加し、電界発光層502に順方向バイアスの電流を供給することで、第3の層506から光を発生させ、該光を第1の電極501側から、または第2の電極503側から取り出すことができる。 In the light-emitting element having the above structure, since the first electrode 501 a voltage is applied between the second electrode 503, supplying a current of a forward bias to the electroluminescent layer 502, the light from the third layer 506 is generated, it is possible to take out the light from the first electrode 501 side, or from the second electrode 503 side. なお、電界発光層502は、必ずしもこれら第1〜第5の層を全て有している必要はない。 Incidentally, the electroluminescent layer 502 is not necessarily required to have all of these first to fifth layers. 本発明では、少なくとも発光層として機能する第3の層506を有していれば良い。 In the present invention, it may have a third layer 506 that functions as at least a light emitting layer. また必ずしも第3の層506からのみ発光が得られるわけではなく、第1〜第5の層に用いられる材料の組み合わせによっては、第3の層506以外の層から発光が得られる場合もある。 Also not necessarily emit light only from the third layer 506 can be obtained, depending on the combination of materials used in the first to fifth layer, in some cases light emission is obtained from the layer other than the third layer 506. また、第3の層506と第4の層507の間に正孔ブロック層を設けても良い。 It is also possible to provide a hole blocking layer between the third layer 506 and fourth layer 507.

なお色によっては、燐光材料の方が蛍光材料よりも、駆動電圧を低くすることができ、信頼性も高い場合がある。 Note the color towards the phosphorescent material than fluorescent materials, the drive voltage can be lowered, it may be reliable. そこで、三原色の各色に対応する発光素子を用いて、フルカラーの表示を行なう場合は、蛍光材料を用いた発光素子と、燐光材料を用いた発光素子とを組み合わせて、各色の発光素子における劣化の度合いを揃えるようにしても良い。 Therefore, by using the light emitting elements corresponding to each color of the three primary colors, the case of full-color display by combining a light emitting element using a fluorescent material and a light emitting element using a phosphorescent material, the degradation in the color of the light emitting element it may be aligned the degree.

図12では、第1の電極501が陰極、第2の電極503が陽極である場合について示しているが、第1の電極501が陽極、第2の電極503が陰極である場合、第1〜第5の層504〜508は逆に積層される。 In Figure 12, the first electrode 501 is a cathode, if it the second electrode 503 are shown for the case where an anode, the first electrode 501 is an anode, the second electrode 503 is a cathode, the first to the fifth layer 504 to 508 is laminated on the reverse. 具体的には、第1の電極501上に第5の層508、第4の層507、第3の層506、第2の層505、第1の層504が順に積層される。 Specifically, the fifth layer 508 over the first electrode 501, the fourth layer 507, third layer 506, second layer 505, first layer 504 are sequentially stacked.

なお電界発光層502のうち、第2の電極503に最も近い層(本実施例では第5の層508)に、エッチングされにくい材料を用いることで、電界発光層502上に第2の電極503をスパッタ法で形成する際に、第2の電極503に最も近い層に与えられるスパッタダメージを軽減させることができる。 Note Of the electroluminescent layer 502, (in this example the fifth layer 508) the layer closest to the second electrode 503 by using a, the etched hard material, a second electrode 503 over the electroluminescent layer 502 the when forming by sputtering, it is possible to reduce the sputter damage given to the layer closest to the second electrode 503. エッチングされにくい材料とは、例えばモリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物、またはベンゾオキサゾール誘導体を用いることができる。 The etched hard materials can be used such as molybdenum oxide (MoOx), vanadium oxide (VOx), ruthenium oxide (RuOx), tungsten oxide (WOx) metal oxides such or benzoxazole derivatives, . これらは蒸着法によって形成されることが好ましい。 These are preferably formed by a vapor deposition method.

例えば、第1の電極が陰極、第2の電極が陽極の場合、前記電界発光層のうち最も陽極に近い、ホール注入性またはホール輸送性を有する層として、上述したエッチングされにくい材料を用いる。 For example, the first electrode is a cathode, when the second electrode of the anode closest to the anode of the electroluminescent layer, as a layer having a hole injecting property or hole transport property, using hard material is etched as described above. 具体的に、ベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、TCQn、FeCl 3 、C 60またはF 4 TCNQのいずれか一または複数の材料とを含む層を、最も陽極に近くなるように形成する。 Specifically, in the case of using a benzoxazole derivative, and the benzoxazole derivative, TCQn, FeCl 3, a layer containing any one or more materials of C 60 or F 4 TCNQ, so most close to the anode Form.

また例えば、第1の電極が陽極、第2の電極が陰極の場合、前記電界発光層のうち最も陰極に近い、電子注入性または電子輸送性を有する層として、上述したエッチングされにくい材料を用いる。 Further, for example, the first electrode is an anode, when the second electrode of the cathode, closest to the cathode of the electroluminescent layer, as a layer having an electron injecting or electron-transporting property, using a material that hardly etched described above . 具体的に、モリブデン酸化物を用いる場合は、当該モリブデン酸化物と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。 Specifically, in the case of using a molybdenum oxide, and the molybdenum oxide, alkali metal, alkaline earth metal, or a layer containing any one or more materials of the transition metals, as the most close to the cathode Form. またベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。 In the case of using a benzoxazole derivative, and the benzoxazole derivative, alkali metal, alkaline earth metal, or a layer containing any one or more materials of a transition metal is formed so as to most close to the cathode. なお、金属酸化物とベンゾオキサゾール誘導体を共に用いていても良い。 Incidentally, it may be used together metal oxide and benzoxazole derivatives.

上記構成により、第2の電極として、スパッタ法で形成した透明導電膜、例えばインジウム錫酸化物(ITO)や珪素を含有したインジウム錫酸化物(ITSO)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(Indium Zinc Oxide)等を用いても、電界発光層が有する有機物を含む層への、スパッタダメージを抑えることができ、第2の電極を形成するための物質の選択性が広がる。 With the above configuration, the second electrode, a transparent conductive film formed by sputtering, for example, indium tin oxide (ITO) or silicon indium tin oxide containing (ITSO), 2 to 20% of zinc oxide to indium oxide be used such as IZO mixed with (ZnO) (Indium Zinc Oxide), to the layer containing the organic substance electroluminescent layer has, it is possible to suppress the sputtering damage, selecting the material for forming the second electrode sex is spread.

本実施例では、発光装置とICとの接続方法の一実施例について説明する。 In this embodiment, a description will be given of an embodiment of a method of connecting the light emitting device and the IC.

図13(A)、図13(B)に、チップ状のIC(ICチップ)を、画素部が形成された素子基板に実装する様子を示す。 FIG. 13 (A), the in FIG. 13 (B), a chip-like IC (IC chip) shows a state of mounting the element substrate where the pixel portion is formed. 図13(A)では、基板6001上に画素部6002と、ゲート信号線駆動回路6003とが形成されている。 13 In (A), a pixel portion 6002 on the substrate 6001, a gate signal line driver circuit 6003 are formed. そして、ICチップ6004に形成されたソース信号線駆動回路が、基板6001に実装されている。 The source signal line driver circuit formed on the IC chip 6004 is mounted on the substrate 6001. 具体的には、ICチップ6004に形成されたソース信号線駆動回路が、基板6001に貼り合わされ、画素部6002と電気的に接続されされている。 More specifically, the source signal line driver circuit formed on the IC chip 6004, bonded to the substrate 6001, and is electrically connected to the pixel portion 6002. また6005はFPCであり、画素部6002と、ゲート信号線駆動回路6003と、ICチップ6004に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6005を介して供給される。 The 6005 is a FPC, a pixel portion 6002, a gate signal line driver circuit 6003 and the source signal line driver circuit formed on the IC chip 6004, the power supply potential, respectively, a variety of signals, and the like, is supplied through the FPC6005 that.

図13(B)では、基板6101上に画素部6102と、ゲート信号線駆動回路6103とが形成されている。 13 In (B), a pixel portion 6102 on the substrate 6101, a gate signal line driver circuit 6103 are formed. そして、ICチップ6104に形成されたソース信号線駆動回路が、基板6101に実装されたFPC6105に更に実装されている。 The source signal line driver circuit formed on the IC chip 6104 are further mounted on FPC6105 mounted on the substrate 6101. 画素部6102と、ゲート信号線駆動回路6103と、ICチップ6104に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6105を介して供給される。 The pixel portion 6102, a gate signal line driver circuit 6103 and the source signal line driver circuit formed on the IC chip 6104, the power supply potential, respectively, various signals, and the like are supplied through the FPC6105.

ICチップの実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法などを用いることができる。 Mounting method of the IC chip is not particularly limited, and a known COG method, a wire bonding method, or a TAB method, or the like can be used. またICチップを実装する位置は、電気的な接続が可能であるならば、図13に示した位置に限定されない。 The position of mounting the IC chip, if electrical connection is possible, but is not limited to the position shown in FIG. 13. また、図13ではソース信号線駆動回路のみをICチップで形成した例について示したが、ゲート信号線駆動回路をICチップで形成しても良いし、またコントローラ、CPU(Central Processing Unit)、メモリ等をICチップで形成し、実装するようにしても良い。 Although only the source signal line driver circuit in FIG. 13 shows an example of forming an IC chip, to the gate signal line driver circuit may be formed in IC chips, also controller, CPU (Central Processing Unit), a memory was formed in an IC chip or the like, it may be mounted. また、ソース信号線駆動回路やゲート信号線駆動回路全体をICチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ICチップで形成するようにしても良い。 Further, instead of forming the entire source signal line driver circuit and a gate signal line driver circuit in IC chip, only a portion of a circuit constituting each driver circuit may be formed in IC chips.

なお、駆動回路などの集積回路を別途ICチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。 Incidentally, the integrated circuit such as a driving circuit that is separately mounted to form an IC chip, all circuits in comparison with the case of forming the same substrate as a pixel portion, it is possible to increase the yield, also in the circuit the optimization of the process to match the characteristics can be easily performed.

なお図13では示していないが、画素部が形成されている基板上に、保護回路を設けていても良い。 Although not shown in FIG. 13, on the substrate on which the pixel portion is formed, it may be provided with a protection circuit. 保護回路により放電経路を確保することができるので、信号及び電源電圧が有する雑音や、何らかの理由によって絶縁膜にチャージングされた電荷によって、基板に形成された半導体素子が劣化あるいは絶縁破壊されるのを防ぐことができる。 It is possible to secure a discharging path by a protection circuit, the noise and the signal and power supply voltage has, the charges charging the insulating film by any reason, the semiconductor element formed on the substrate is deteriorated or breakdown it is possible to prevent. 具体的に図13(A)の場合、FPC6005と画素部6002とを電気的に接続している配線に、保護回路を接続することができる。 Specifically case 13 of (A), can be a wire that electrically connects the FPC6005 and a pixel portion 6002, connecting the protection circuit. またさらに、FPC6005とICチップ6004に形成されたソース信号線駆動回路とを電気的に接続している配線、FPC6005とゲート信号線駆動回路6003とを電気的に接続している配線、ソース信号線駆動回路6004と画素部6002とを電気的に接続している配線(ソース信号線)、ゲート信号線駆動回路6003と画素部6002とを電気的に接続している配線(ゲート信号線)に、それぞれ保護回路を接続することができる。 Furthermore, electrically connected to have wiring to the source signal line driver circuit formed in FPC6005 and IC chip 6004, electrically connected to that wire and FPC6005 and gate signal line driver circuit 6003, a source signal line electrically connected to that wire and driving circuit 6004 and the pixel portion 6002 (source signal line), electrically connected to that wire and the gate signal line driver circuit 6003 and the pixel portion 6002 (the gate signal lines), it can be connected to the protection circuit.

本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図14を用いて説明する。 In this embodiment, the appearance of the corresponding panel to an embodiment of the light-emitting device of the present invention will be described with reference to FIG. 14. 図14は、素子基板上に形成されたTFT及び発光素子を、カバー材との間にシール材によって封止した、パネルの上面図であり、図14(B)は、図14(A)のA−A'における断面図に相当する。 Figure 14 is a TFT and a light-emitting element formed on the element substrate are sealed with a sealant between the cover member, a top view of a panel, FIG. 14 (B) is 14 of (A) a cross-sectional view taken along line a-a '.

素子基板4001上に設けられた画素部4002と、ゲート信号線駆動回路4004とを囲むようにして、シール材4005が設けられている。 The pixel portion 4002 is provided on the element substrate 4001, so as to surround the gate signal line driver circuit 4004, the sealant 4005 is provided. また画素部4002と、ゲート信号線駆動回路4004の上にカバー材4006が設けられている。 The pixel portion 4002, the cover member 4006 is provided over the gate signal line driver circuit 4004. よって画素部4002と、ゲート信号線駆動回路4004とは、素子基板4001とシール材4005とカバー材4006とによって、充填材4007と共に密封されている。 Thus, the pixel portion 4002 and the gate signal line driver circuit 4004, the element substrate 4001, the sealant 4005 and the cover material 4006 are sealed together with a filler 4007. また素子基板4001上のシール材4005によって囲まれている領域とは異なる領域に、ソース信号線駆動回路4003が形成されたICが実装されている。 Also in a region different from the region surrounded by the sealant 4005 over the element substrate 4001, IC to the source signal line driver circuit 4003 is formed is mounted.

また素子基板4001上に設けられた画素部4002と、ゲート信号線駆動回路4004は、TFTを複数有しており、図14(B)では、画素部4002に含まれるTFT4010とを例示している。 The pixel portion 4002 provided over an element substrate 4001, a gate signal line driver circuit 4004 has a plurality of TFT, in FIG. 14 (B), the illustrates the TFT4010 included in the pixel portion 4002 . また4011は発光素子に相当し、TFT4010のソース領域またはドレイン領域と電気的に接続されている。 The 4011 is equivalent to, electrically connected to the source region or the drain region of the TFT4010 the light emitting element.

また、別途形成されたソース信号線駆動回路4003と、ゲート信号線駆動回路4004または画素部4002に与えられる各種信号及び電位は、図14(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、接続端子4016から供給されている。 Further, the source signal line driver circuit 4003 which is separately formed, a variety of signals and potentials are supplied to the gate signal line driver circuit 4004, although not shown in the sectional view shown in FIG. 14 (B), lead through the wiring 4014 and 4015, it is supplied from the connection terminal 4016. 接続端子4016、引き回し配線4014、4015は、いずれも液滴吐出法または印刷法で形成することができる。 Connection terminals 4016, lead wirings 4014 and 4015 may be formed by any droplet discharging method or a printing method.

接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。 Connection terminal 4016, a terminal included FPC 4018, and is electrically connected via an anisotropic conductive film 4019.

なお、素子基板4001、カバー材4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。 Incidentally, the element substrate 4001, as a cover material 4006, glass, metal (typically, stainless steel), ceramics, or plastics. プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。 As the plastic can FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic resin film. また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or Mylar films.

但し、発光素子4011からの光の取り出し方向に位置する基板には、カバー材は透明でなければならない。 However, the substrate located in the direction in which light is extracted from the light-emitting element 4011, the cover member must be transparent. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。 In that case, a glass plate, a plastic plate, a light-transmitting material such as a polyester film or an acrylic film is used.

また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 Further, in addition to an inert gas such as nitrogen or argon as the filler 4007, it is possible to use an ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB it can be used (polyvinyl butyral), or EVA (ethylene vinyl acetate). 本実施例では充填材として窒素を用いた。 Nitrogen was used as the filler in the present embodiment.

また充填材4007を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、カバー材4006と素子基板4001との間に、充填材4007と共に、吸湿性物質または酸素を吸着しうる物質を設けておいても良い。 Further, in order to (preferably barium oxide) filler 4007 hygroscopic material previously exposed to or a material capable of adsorbing oxygen, between the cover member 4006 and the element substrate 4001, together with a filler 4007, hygroscopic substance or oxygen it may be provided with a substance capable of adsorbing. 吸湿性物質または酸素を吸着しうる物質を設けることで、発光素子4011の劣化を抑制できる。 By providing a substance capable of adsorbing the hygroscopic substance or oxygen, it can suppress the deterioration of the light emitting element 4011.

なお図14では、ソース信号線駆動回路4003を別途形成し、素子基板4001に実装している例を示しているが、本実施例はこの構成に限定されない。 In FIG. 14, separately forming a source signal line driver circuit 4003, an example that implements the element substrate 4001, this embodiment is not limited to this structure. ゲート信号線駆動回路を別途形成して実装しても良いし、ソース信号線駆動回路の一部またはゲート信号線駆動回路の一部のみを別途形成して実装しても良い。 It gate signal line driver circuit may be separately formed and then mounted, or may be implemented separately formed only a part of the part or the gate signal line driver circuit of the source signal line driver circuit.

本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。 This embodiment can be implemented in combination with any of the structures described in other embodiments.

本実施例では、液滴吐出法を用いて形成される配線及び電極の一実施例について説明する。 In this embodiment, a description will be given of an embodiment of the wiring and electrodes are formed by a droplet discharge method.

図15(A)に、ゲート電極1901と、該ゲート電極に接続されたゲート信号線1902の上面図を示す。 Figure 15 (A), the illustrated gate electrode 1901, a top view of the gate signal line 1902 connected to the gate electrode. また図15(A)のA−A'における断面図を、図15(B)に示す。 The Figure 15 is a cross-sectional view taken along A-A 'of (A), shown in FIG. 15 (B). 図15(A)では、ゲート電極1901に比べて配線抵抗を抑え、スループットを高めることが望ましく、なおかつレイアウトの精密さがゲート電極1901ほど要求されないゲート信号線1902を、ゲート電極1901よりも太い線幅で形成する。 15 In (A), reducing the wiring resistance than the gate electrode 1901, it is desirable to increase the throughput, the gate signal line 1902 yet precision of layout is not required as the gate electrode 1901, a thicker line than the gate electrode 1901 It is formed with a width. また逆に、ゲート信号線1902に比べてレイアウトされる距離が短く、なおかつレイアウトの精密さが要求されるゲート電極1901を、ゲート信号線1902よりも細い線幅で形成する。 Conversely, the distance to be laid as compared with the gate signal line 1902 is short, yet the gate electrode 1901 precision of layout is required to form a thin line width than the gate signal line 1902. 線幅の制御は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される表面の撥水性などを最適化することで行なうことが可能である。 Control of line width may be performed by optimizing the discharge amount per droplet dot, the solution surface tension, the water-repellent surface that droplets are dropped.

図15(A)に示すように、形成する配線または電極に合わせてノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。 As shown in FIG. 15 (A), by switching the nozzles in accordance with the wiring or electrode is formed, to improve throughput, also can enhance the properties of the semiconductor element to be formed. なお図15(A)では、ゲート信号線とゲート電極とで線幅を変えるためにノズルを切り替える例について示したが、本実施例はこの構成に限定されない。 Note that in FIG. 15 (A), the is shown an example of switching the nozzle to change the line width and the gate signal line and the gate electrode, this embodiment is not limited to this structure. レイアウトの精密さが要求される配線または電極と、配線抵抗の低減またはスループットの向上が重要視される配線または電極とでノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。 By switching the wiring or electrode precision of layout is required, the nozzles in the wiring or electrodes reduce or increase the throughput of the wiring resistance is important, the characteristics of the semiconductor device to improve throughput, also formed it can be increased.

図15(A)に示すように、配線または電極の形成する際に走査方向を切り替えたり、ノズルを切り替えたりする場合、先に形成された配線または電極に紫外線を照射してから、次の配線または電極を形成しても良い。 As shown in FIG. 15 (A), to switch the scanning direction when forming wiring or electrode, if or switch nozzle, after irradiating the ultraviolet to the wiring or electrode formed on the first, the next line or electrode may be formed. 上記構成により、先に形成された配線または電極の表面の密着性が高められて、ゲート電極1901とゲート信号線1902とが剥離しにくい。 With the above structure, it is enhanced adhesion of the surface of the previously formed wiring or electrodes, the gate electrode 1901 and the gate signal line 1902 and is hardly peeled off. この場合、焼成は配線または電極を形成するごとに行なっても良いし、互いに接する配線または電極を全て形成してから行なっても良い。 In this case, calcination may be carried out every time for forming a wiring or an electrode may be performed after forming all wirings or electrodes in contact with each other.

なお図15(A)では、平坦な面にゲート電極1901とゲート信号線1902とを形成する例について説明したが、本発明はこの構成に限定されない。 In should be noted FIG. 15 (A), the example has been described of forming the gate electrode 1901 and the gate signal line 1902 to the flat surface, the present invention is not limited to this structure. 例えば、図15(C)に示すように、層間絶縁膜1910の開口部にゲート信号線1911を形成し、層間絶縁膜1910上にゲート信号線1911と接するゲート電極1912を形成するようにしても良い。 For example, as shown in FIG. 15 (C), a gate signal line 1911 to the opening of the interlayer insulating film 1910, it is also possible to form a gate electrode 1912 in contact with the gate signal line 1911 on the interlayer insulating film 1910 good. 図15(C)の場合、開口部を有する層間絶縁膜1910を液滴吐出法で形成した後、該開口部にゲート信号線1911を液滴吐出法で形成しても良いし、層間絶縁膜1910とゲート信号線1911とを並行して液滴吐出法で形成しても良い。 For Figure 15 (C), an interlayer insulating film 1910 having the opening was formed by a droplet discharge method, to the gate signal line 1911 to the opening portion may be formed by a droplet discharge method, an interlayer insulating film and 1910 and the gate signal line 1911 may be formed by a droplet discharge method in parallel.

なお配線は2層の導電層で形成されていても良い。 Note wiring may be formed by two conductive layers. 図15(D)に示すように、平坦な面に液滴吐出法で導電層1920を形成した後、開口部において導電層1920が露出するように層間絶縁膜1921を液滴吐出法で形成する。 As shown in FIG. 15 (D), to form a flat after forming the conductive layer 1920 by a droplet discharge method on the surface, a droplet discharge method, or the interlayer insulating film 1921 as the conductive layer 1920 is exposed in the opening . そして該開口部において導電層1920と接するように、液滴吐出法を用いて導電層1922を形成する。 And so as to be in contact with the conductive layer 1920 in the opening to form a conductive layer 1922 by using a droplet discharge method. 導電層1920と導電層1922とを合わせて、ゲート信号線、信号線などの1つの配線として用いることができる。 Conductive layer 1920 and the conductive layer together with 1922, the gate signal line can be used as a single wire such as a signal line.

本実施例では、図1に示した回路図とは異なる構造の画素とした場合の例について、図16(A)〜(C)を用いて説明する。 In this embodiment, an example of a case of a pixel having a structure different from that of the circuit diagram shown in FIG. 1 will be described with reference to FIG. 16 (A) ~ (C). なお、本実施例において、3801はスイッチング用TFT3803のゲート配線(ゲート信号線の一部)、3802はスイッチング用TFT3803のソース配線(ソース信号線の一部)、3804は駆動用TFT、3805は消去用TFT、3806は発光素子、3807は電源供給線、3808は容量素子とする。 In the present embodiment, 3801 (part of the gate signal line) gate wiring of the switching TFT TFT3803, 3802 is (a part of the source signal line) a source wiring of a switching TFT TFT3803, 3804 the driving TFT, 3805 is erased use TFT, 3806 light-emitting element, 3807 a power supply line, 3808 is a capacitor.

図16(A)は、二つの画素間で電源供給線3807を共通とした場合の例である。 Figure 16 (A) is an example in which the power supply line 3807 and the common between two pixels. 即ち、二つの画素が電源供給線3807を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the power supply line 3807. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.

また、図16(B)は、電源供給線3807をゲート配線3801と平行に設けた場合の例である。 Further, FIG. 16 (B) is an example in which the power supply line 3807 is provided in parallel to the gate wiring 3801. なお、図16(B)では電源供給線3807とゲート配線3801とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 16 (B) in the power supply line 3807 and the gate wiring 3801, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電源供給線3807とゲート配線3801とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the occupied area and the power supply line 3807 and the gate wiring 3801 can further enhancing the definition of the pixel portion.

また、図16(C)は、図16(B)の構造と同様に電源供給線3807をゲート配線3801と平行に設け、さらに、二つの画素を電源供給線3807を中心に線対称となるように形成する点に特徴がある。 Further, FIG. 16 (C) provided in parallel to the power supply line 3807 similarly to the structure shown in FIG. 16 (B) and the gate wiring 3801, further, so as to be axisymmetric two pixels around the power supply line 3807 it is characterized in that formed. また、電源供給線3807をゲート配線3801のいずれか一方と重なるように設けることも有効である。 It is also effective to provide a power supply line 3807 so as to overlap with one of the gate wirings 3801. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.

本発明の発光装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)などが挙げられる。 As an electronic device which can use a light-emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio reproducing device (such as car audio and audio components), notebook personal computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), image reproducing devices provided with recording media (typically DVD: reproducing a recording medium such as a Digital Versatile Disc, the image like device) having a display for displaying. 特に本発明の発光装置は、画素数を増やしても、充電時間の増加を抑えることができ、また面積あたりのコストを抑えることができる。 In particular the light emitting device of the present invention, increasing the number of pixels, it is possible to suppress an increase in the charging time, also it is possible to reduce the cost per area. よって本発明の発光装置は、比較的大型のパネルが用いられる電子機器に特に適している。 Therefore the light emitting device of the present invention is particularly suitable for relatively electronic device large panel is used. これら電子機器の具体例を図17に示す。 Specific examples of these electronic devices are shown in FIG. 17.

図17(A)はテレビ装置(ELテレビジョン)であり、筐体2001、表示部2002、スピーカー部2003等を含む。 Fig. 17 (A) is a television device (EL television), which includes a housing 2001, a display portion 2002, a speaker portion 2003 and the like. 本発明の発光装置は、表示部2002に用いることができる。 The light emitting device of the present invention can be used for the display portion 2002. 発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。 Light-emitting device requires no backlight because it is of a self-emission type, it can make a thinner display unit than liquid crystal display. なお表示部に発光装置を用いる場合、発光素子が有する第1の電極または第2の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。 In the case of using the light-emitting device for the display unit, the first electrode or the second electrodes of the light emitting element has the external light is reflected, in order to prevent from being copy images like a mirror, it is provided a polarizing plate also keep in may. また、大型化して室外の使用も可能である。 The outdoor use in size are possible.

図17(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、マウス2205等を含む。 Figure 17 (B) shows a notebook personal computer including a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, mouse 2205 and the like. 本発明の発光装置は、表示部2203に用いることができる。 The light emitting device of the present invention can be used in the display portion 2203. また、本発明の発光装置は、ノート型パーソナルコンピュータのみではなく、デスクトップ型パーソナルコンピュータの表示部にも用いることができる。 The light emitting device of the present invention, not only a notebook personal computer, can also be used for the display portion of a desktop personal computer.

図17(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部2403、記録媒体(DVD等)読み込み部2404、操作キー2405、スピーカー部2406等を含む。 Figure 17 (C) shows a portable image reproducing device provided with a recording medium (specifically, a DVD reproduction apparatus), which includes a main body 2401, a housing 2402, a display portion 2403, a recording medium (DVD or the like) reading portion 2404, operation keys 2405, a speaker portion 2406 and the like. 記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。 The image reproducing device provided with a recording medium includes a home game machine. 本発明の発光装置は、表示部2403に用いることができる。 The light emitting device of the present invention can be used for the display portion 2403.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the application range of the present invention can be used in extremely wide, electronic devices in all fields. また、本実施例の電子機器は、実施例1〜7に示したいずれの構成の発光装置を用いても良い。 The electronic device of the present embodiment may use the light emitting device having the configuration in which the structures in Examples 1-7.

本発明の発光装置が有する画素の回路図。 Circuit diagram of a pixel included in a light emitting device of the present invention. 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing the light-emitting device of the present invention. 本発明の発光装置が有する画素部の断面図。 Cross-sectional view of a pixel portion emitting device of the present invention. 本発明の発光装置が有する画素部の断面図。 Cross-sectional view of a pixel portion emitting device of the present invention. 本発明の発光装置が有する回路構成を示す図。 Diagram illustrating a circuit configuration of the light-emitting device of the present invention. 本発明の発光装置が有する画素部の回路図。 Circuit diagram of the pixel portion emitting device of the present invention. 本発明の発光装置の駆動方法を示す図。 It shows a driving method of a light-emitting device of the present invention. 本発明の発光装置が有する画素部の断面図。 Cross-sectional view of a pixel portion emitting device of the present invention. 本発明の発光装置が有する発光素子の構成を示す図。 It shows a structure of a light-emitting element emitting device of the present invention. 本発明の発光装置が有する素子基板の斜視図。 Perspective view of an element substrate emitting device of the present invention. 本発明の発光装置の上面図及び断面図。 Top view and a cross-sectional view of a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。 It shows a method for manufacturing the light-emitting device of the present invention. 本発明の発光装置が有する画素部の回路図。 Circuit diagram of the pixel portion emitting device of the present invention. 本発明の発光装置を用いた電子機器の図。 Figure of an electronic apparatus using the light-emitting device of the present invention.

Claims (7)

  1. 駆動用TFT、スイッチング用TFT、消去用TFT及び発光素子を有する発光装置の作製方法であって、 Driving TFT, switching TFT, a manufacturing method of a light-emitting device having a erasing TFT and a light emitting element,
    基板表面にZnOまたはTiO を形成し、 Forming a ZnO or TiO 2 on the substrate surface,
    前記ZnOまたはTiO 上に、前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲートと、ソース信号線と、第1のゲート信号線と、第2のゲート信号線と、電源供給線とを液滴吐出法により形成し、 On the ZnO or TiO 2, and the gate of the driving TFT, and a gate of the switching TFT, and a gate of the erasing TFT, and a source signal line, a first gate signal line, a second gate signal a line, and a power supply line is formed by a droplet discharge method,
    前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲートと、前記ソース信号線と、前記第1のゲート信号線と、前記第2のゲート信号線と、前記電源供給線とを覆う絶縁膜を形成し、 The gate of the driving TFT, and a gate of the switching TFT, and a gate of the erasing TFT, and said source signal line, the first gate signal line, and the second gate signal line, the power an insulating film covering the supply lines are formed,
    前記絶縁膜を介して、前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲート上に第1の半導体膜を形成し、 Via said insulating film, a gate of the driving TFT, and a gate of the switching TFT, and the first semiconductor film is formed over the gate of the erasing TFT, and
    前記第1の半導体膜上に一導電型を付与する不純物が添加された第2の半導体膜を形成し、 A second semiconductor film to which an impurity imparting one conductivity type on the first semiconductor film is added to form,
    前記第2の半導体膜上に配線を形成し、 Forming a wiring over the second semiconductor film,
    前記配線をマスクとして前記第2の半導体膜をエッチングすることによって、前記駆動用TFTと、前記スイッチング用TFTと、前記消去用TFTとを形成し、 By etching the second semiconductor layer using the wirings as a mask to form said driving TFT, and said switching TFT, and with said erasing TFT, and
    前記駆動用TFTが有する配線上に撥液性を有する有機材料を選択的に形成し、 Selectively forming an organic material having liquid repellency on the wiring where the driving TFT has,
    前記駆動用TFTと、前記スイッチング用TFTと、前記消去用TFTとを覆うように、層間絶縁膜を液滴吐出法により形成するとともに前記撥液性を有する有機材料が形成された箇所にコンタクトホールを形成し、 It said driving TFT, and said switching TFT, and to cover said erasing TFT, and a contact hole of the interlayer insulating film at a position organic material is formed with the liquid-repellent as well as formed by a droplet discharge method to form,
    前記コンタクトホールを介して前記駆動用TFTと接続する第1の電極を形成し、 Forming a first electrode connected to the driving TFT through the contact hole,
    前記第1の電極上に電界発光層と第2の電極とを形成することによって前記発光素子を形成し、 It said light emitting element is formed by forming the electroluminescent layer and the second electrode on the first electrode,
    前記第1のゲート信号線及び前記第2のゲート信号線はそれぞれ、前記駆動用TFTのゲート、前記スイッチング用TFTのゲート及び前記消去用TFTのゲートよりも太い配線であることを特徴とする発光装置の作製方法。 Each of the first gate signal line and the second gate signal line, light emission, wherein the gate of the driving TFT, is thicker wires than the gate of the gate and the erasing TFT of the switching TFT a method for manufacturing a device.
  2. 請求項1において、 According to claim 1,
    前記第1のゲート信号線及び前記第2のゲート信号線を形成した後に、前記スイッチング用TFTのゲート及び前記消去用TFTのゲートを形成することを特徴とする発光装置の作製方法。 The method for manufacturing a light emitting device and forming a gate of the first gate signal line and the second after the formation of the gate signal lines, gate and the erasing TFT before Symbol switching TFT.
  3. 請求項1において、 According to claim 1,
    前記第1のゲート信号線及び前記第2のゲート信号線を形成した後に、前記第1のゲート信号線及び前記第2のゲート信号線に紫外線を照射し、 After forming the first gate signal line and the second gate signal line, irradiated with ultraviolet rays the first gate signal line and the second gate signal line,
    前記第1のゲート信号線及び前記第2のゲート信号線に紫外線を照射した後に、前記第1のゲート信号線と接続するように前記スイッチング用TFTのゲートを形成し、前記第2のゲート信号線と接続するように前記消去用TFTのゲートを形成することを特徴とする発光装置の作製方法。 After the irradiation with ultraviolet rays to the first gate signal line and the second gate signal line, the first of said forming a gate of the switching TFT so as to be connected to the gate signal line, the second gate signal the method for manufacturing a light emitting device and forming the gate of the erasing TFT so as to be connected to the line.
  4. 請求項1乃至請求項3のいずれか一項において、 In any one of claims 1 to 3,
    前記第1の半導体膜は、セミアモルファス半導体または非晶質半導体を用いて形成することを特徴とする発光装置の作製方法。 Wherein the first semiconductor film, a method for manufacturing a light emitting device and forming with the semi-amorphous semiconductor or an amorphous semiconductor.
  5. 請求項1乃至請求項4のいずれか一項において、 In any one of claims 1 to 4,
    前記第2の半導体膜は、セミアモルファス半導体または非晶質半導体を用いて形成することを特徴とする発光装置の作製方法。 Said second semiconductor layer, a method for manufacturing a light emitting device and forming with the semi-amorphous semiconductor or an amorphous semiconductor.
  6. 請求項1乃至請求項5のいずれか一項において、 In any one of claims 1 to 5,
    前記撥液性を有する有機材料として、シランカップリング剤を用いることを特徴とする発光装置の作製方法。 As the organic material having the lyophobic property, a method for manufacturing a light emitting device, which comprises using a silane coupling agent.
  7. 請求項1乃至請求項6のいずれか一項において、 In the claims 1 to any one of claims 6,
    前記第1の電極、前記電界発光層及び前記第2の電極はそれぞれ、液滴吐出法により形成することを特徴とする発光装置の作製方法。 It said first electrode, each said electroluminescent layer and said second electrode, a method for manufacturing a light-emitting device characterized by formed by a droplet discharge method.
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