JP4566575B2 - Method for manufacturing light emitting device - Google Patents

Method for manufacturing light emitting device Download PDF

Info

Publication number
JP4566575B2
JP4566575B2 JP2004037328A JP2004037328A JP4566575B2 JP 4566575 B2 JP4566575 B2 JP 4566575B2 JP 2004037328 A JP2004037328 A JP 2004037328A JP 2004037328 A JP2004037328 A JP 2004037328A JP 4566575 B2 JP4566575 B2 JP 4566575B2
Authority
JP
Japan
Prior art keywords
gate
tft
signal line
light
gate signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004037328A
Other languages
Japanese (ja)
Other versions
JP2005227618A (en
JP2005227618A5 (en
Inventor
慎志 前川
厳 藤井
康行 荒井
薫 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2004037328A priority Critical patent/JP4566575B2/en
Publication of JP2005227618A publication Critical patent/JP2005227618A/en
Publication of JP2005227618A5 publication Critical patent/JP2005227618A5/ja
Application granted granted Critical
Publication of JP4566575B2 publication Critical patent/JP4566575B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

本発明は、電流を発光素子に供給するための手段と発光素子とを、複数の各画素に有する発光装置及び発光装置の作製方法に関する。   The present invention relates to a light-emitting device having a means for supplying current to a light-emitting element and the light-emitting element in each of a plurality of pixels, and a method for manufacturing the light-emitting device.

発光素子は自ら発光するため視認性が高く、液晶表示装置(LCD)で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため発光素子を用いた発光装置は、CRTやLCDに代わる表示装置として注目されており、近年では携帯電話やデジタルスチルカメラ等の電子機器に搭載されるなど、実用化が行なわれている。   Since the light emitting element emits light by itself, the visibility is high, a backlight necessary for a liquid crystal display (LCD) is not necessary, and it is optimal for thinning, and the viewing angle is not limited. For this reason, a light emitting device using a light emitting element has attracted attention as a display device that replaces a CRT or LCD, and has recently been put into practical use, for example, mounted in an electronic device such as a mobile phone or a digital still camera.

発光装置は、パッシブマトリクス型とアクティブマトリクス型とに分類できる。アクティブマトリクス型はビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に柔軟に対応することができ、今後の主流となりつつある。具体的に提案されている、アクティブマトリクス型発光装置における画素の構成は、発光装置のメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされているが、通常少なくとも、発光素子と、画素へのビデオ信号の入力を制御する薄膜トランジスタ(TFT)と、該発光素子に電流を供給するためのTFTとが各画素に設けられている。   Light emitting devices can be classified into a passive matrix type and an active matrix type. The active matrix type can maintain the current supply to the light emitting element to some extent even after the video signal is input, and can flexibly cope with the increase in size and definition of the panel, and is becoming the mainstream in the future. Specifically, the configuration of the pixels in the active matrix light-emitting device that has been proposed differs depending on the manufacturer of the light-emitting device, and each has its own technical ideas, but usually at least the light-emitting element, A thin film transistor (TFT) for controlling input of a video signal to the pixel and a TFT for supplying current to the light emitting element are provided in each pixel.

一般的にアクティブマトリクス型の発光装置は、パターニングにリソグラフィ法が用いられている。リソグラフィ法を用いる場合、フォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を行なう必要があるため、作製工程が複雑になり、コストが高くなる。さらにリソグラフィ法には高価な露光用のマスク(フォトマスク)が必要であることも、発光装置の作製に費やされるコストが抑えられない一因になっている。そして、成膜後、エッチングにより除去されてしまう部分は結局廃棄されてしまうので、材料が無駄であり、コスト削減という観点から好ましくない。   In general, an active matrix light-emitting device uses a lithography method for patterning. When the lithography method is used, a series of steps such as formation of a photoresist, exposure, development, etching, and peeling are required, so that the manufacturing process becomes complicated and the cost increases. Further, the lithography method requires an expensive exposure mask (photomask), which is one of the reasons why the cost for manufacturing the light-emitting device cannot be suppressed. Then, after the film formation, a portion that is removed by etching is eventually discarded, and thus the material is useless, which is not preferable from the viewpoint of cost reduction.

また、パネルが大型化されると必然的に配線が長くなるため、配線抵抗により信号が遅延するという問題が生じる。この場合、配線を厚くして断面積を広げれば、配線抵抗を下げることができ、よって信号の遅延を回避できると考えられる。しかし、リソグラフィ法を用いて配線を形成する場合、配線の厚さはせいぜい200〜400μm程度であり、それ以上厚いとエッチングの工程に時間がかかって望ましくない。   Moreover, since the wiring becomes inevitably longer when the panel is enlarged, there arises a problem that the signal is delayed due to the wiring resistance. In this case, it is considered that if the wiring is thickened and the cross-sectional area is widened, the wiring resistance can be lowered, and thus signal delay can be avoided. However, when the wiring is formed by using the lithography method, the thickness of the wiring is about 200 to 400 μm at most, and if it is thicker than that, it takes time for the etching process, which is not desirable.

本発明は上述した問題に鑑み、工程数を抑えたより簡単な作製工程を用いて形成することができる発光装置の提案を課題とする。さらに本発明は、配線の作製工程に費やされる時間を抑えつつ、大型化に伴う配線抵抗の上昇を抑えることができる発光装置及び発光装置の作製方法の提案を課題とする。   In view of the above-described problems, an object of the present invention is to propose a light-emitting device that can be formed using a simpler manufacturing process with a reduced number of processes. Another object of the present invention is to propose a light-emitting device and a method for manufacturing the light-emitting device that can suppress an increase in wiring resistance due to an increase in size while suppressing time spent in a wiring manufacturing process.

本発明では、発光装置を、スクリーン印刷法、オフセット印刷法に代表される印刷法、または液滴吐出法を用いて形成する。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。上記印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、ソース信号線、ゲート信号線に代表される各種配線、TFTのゲート電極、発光素子の電極などを形成することが可能になる。ただし、本発明の発光装置は、パターンを形成する全ての工程に、印刷法または液滴吐出法を用いる必要はない。よって、例えば配線及びゲート電極の形成には印刷法または液滴吐出法を用い、半導体膜のパターニングにはリソグラフィ法を用いる、というように、少なくとも一部の工程において印刷法または液滴吐出法を用いていれば良く、リソグラフィ法も併用していても良い。またパターニングの際に用いるマスクは、印刷法または液滴吐出法で形成しても良い。   In the present invention, the light-emitting device is formed using a screen printing method, a printing method typified by an offset printing method, or a droplet discharge method. The droplet discharge method means a method of forming a predetermined pattern by discharging droplets containing a predetermined composition from the pores, and includes an ink jet method and the like in its category. By using the printing method and the droplet discharge method, a source signal line, various wirings typified by a gate signal line, a TFT gate electrode, a light emitting element electrode, and the like can be formed without using an exposure mask. Is possible. However, in the light emitting device of the present invention, it is not necessary to use a printing method or a droplet discharge method for all the steps of forming a pattern. Therefore, for example, a printing method or a droplet discharge method is used in at least a part of the process, for example, a printing method or a droplet discharge method is used for forming a wiring and a gate electrode, and a lithography method is used for patterning a semiconductor film. What is necessary is just to use, and the lithography method may be used together. A mask used for patterning may be formed by a printing method or a droplet discharge method.

さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用TFTと、該駆動用TFTを強制的にオフすることができる消去用TFTとを有している。上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。なお時間階調法とは、発光素子が発光する時間で階調を制御する駆動方法を意味し、デューティー比とは、階調を制御するのに用いられる期間が1フレーム期間に占める割合を意味する。   Furthermore, in the light emitting device of the present invention, the light emitting element, the switching TFT for controlling the input of the video signal to the pixel, the driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, and the driving And an erasing TFT capable of forcibly turning off the TFT. With the above configuration, when driven by the time gray scale method, the number of gray scales can be increased while suppressing a decrease in the duty ratio. Note that the time gray scale method means a driving method in which the gray scale is controlled by the time during which the light emitting element emits light, and the duty ratio means the ratio of the period used to control the gray scale to one frame period. To do.

本発明の発光装置は、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用TFTと、前記駆動用TFTを強制的にオフすることができる消去用TFTとを有し、前記スイッチング用TFT、前記駆動用TFTまたは前記消去用TFTのいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。   The light-emitting device of the present invention includes a light-emitting element, a switching TFT that controls input of a video signal to a pixel, a driving TFT that controls a current supplied to the light-emitting element in accordance with the video signal, and the driving An erasing TFT capable of forcibly turning off the TFT, and any one of the switching TFT, the driving TFT, or the erasing TFT is formed by using a droplet discharge method or a printing method. It is characterized by being.

また、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号にしたがって前記発光素子に供給する電流を制御するための駆動用TFTと、前記駆動用TFTを強制的にオフすることができる消去用TFTとを有し、前記スイッチング用TFTが有するゲート電極は前記第1のゲート信号線と接続されており、前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用TFTが有するゲート電極と接続されており、前記消去用TFTが有するゲート電極は前記第2のゲート信号線と接続されており、前記消去用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用TFTが有するゲート電極と接続されており、前記駆動用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記発光素子に接続されており、前記スイッチング用TFT、前記駆動用TFT、前記消去用TFT、第1のゲート信号線、第2のゲート信号線、ソース信号線または電源供給線のいずれかが、液滴吐出法または印刷法を用いて形成されていることを特徴とする。   Further, a light emitting element, a switching TFT for controlling input of a video signal to the pixel, a driving TFT for controlling a current supplied to the light emitting element in accordance with the video signal, and the driving TFT are forcibly provided. An erasing TFT that can be turned off, the gate electrode of the switching TFT is connected to the first gate signal line, and one of the source region and the drain region of the switching TFT is The plurality of source signal lines and the other are connected to the gate electrode of the driving TFT, and the gate electrode of the erasing TFT is connected to the second gate signal line, One of the source region and the drain region of the TFT is connected to the power supply line, and the other is connected to the gate electrode of the driving TFT. One of the source region and the drain region of the driving TFT is connected to the power supply line, and the other is connected to the light emitting element. The switching TFT, the driving TFT, and the erasing TFT Any one of the first gate signal line, the second gate signal line, the source signal line, and the power supply line is formed using a droplet discharge method or a printing method.

また、本発明の発光装置の作製方法は、第1のゲート信号線、第2のゲート信号線、電源供給線、スイッチング用TFT、駆動用TFTまたは消去用TFTのいずれかを、液滴吐出法または印刷法を用いて形成し、前記スイッチング用TFTが有するゲート電極は前記第1のゲート信号線と接続し、前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記駆動用TFTが有するゲート電極と接続し、前記消去用TFTが有するゲート電極は前記第2のゲート信号線と接続し、前記消去用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記駆動用TFTが有するゲート電極と接続し、前記駆動用TFTが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は発光素子が有する第1の電極に接続することを特徴とする。   In addition, in the method for manufacturing the light-emitting device of the present invention, any one of the first gate signal line, the second gate signal line, the power supply line, the switching TFT, the driving TFT, and the erasing TFT Alternatively, the gate electrode of the switching TFT is formed by using a printing method and connected to the first gate signal line, and one of the source region and the drain region of the switching TFT is the plurality of source signal lines. And the other is connected to the gate electrode of the driving TFT, the gate electrode of the erasing TFT is connected to the second gate signal line, and the source region and the drain region of the erasing TFT are: One is connected to the power supply line, the other is connected to the gate electrode of the driving TFT, and the source and drain regions of the driving TFT are The said power supply line and the other, characterized in that connected to the first electrode having the light emitting element.

なお本発明の発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程において、発光素子が完成する前の一形態に相当する素子基板を範疇に含めていても良い。具体的に素子基板は、電流を発光素子に供給するための手段(TFT)を複数の各画素に有している。そして素子基板は、発光素子の第1の電極のみが形成された状態であっても良いし、第1の電極となる導電膜を形成した後であって、パターニングして第1の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。   Note that the light-emitting device of the present invention includes a panel in which a light-emitting element is sealed, and a module in which an IC or the like including a controller is mounted on the panel. Furthermore, in the process of manufacturing the light emitting device, the present invention may include in its category an element substrate corresponding to one mode before the light emitting element is completed. Specifically, the element substrate has means (TFT) for supplying current to the light emitting element in each of the plurality of pixels. The element substrate may be in a state where only the first electrode of the light-emitting element is formed, or after the conductive film to be the first electrode is formed and patterned to form the first electrode. It may be in the state before being applied, and all forms are applicable.

また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはOLED(Organic Light Emitting Diode)や、FED(Field Emission Display)に用いられているMIM型の電子源素子(電子放出素子)等が含まれる。   In addition, in this specification, the light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage. Specifically, the light-emitting element is used for OLED (Organic Light Emitting Diode) and FED (Field Emission Display). MIM type electron source elements (electron emitting elements) and the like are included.

本発明では液滴吐出法、印刷法を用いてパターンを形成することで、リソグラフィ法で行なわれるフォトレジストの成膜、露光、現像、エッチング、剥離などの一連の工程を簡略化することができる。また、液滴吐出法、印刷法だと、リソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、発光装置の作製に費やされるコストを抑えることができる。   In the present invention, by forming a pattern using a droplet discharge method or a printing method, a series of steps such as film formation, exposure, development, etching, and peeling of a photoresist performed by a lithography method can be simplified. . Further, unlike the lithography method, the droplet discharge method and the printing method do not waste material that is removed by etching. Further, it is not necessary to use an expensive exposure mask, so that the cost for manufacturing the light-emitting device can be suppressed.

また、リソグラフィ法とは異なり、配線を形成するためにエッチングを行なう必要がない。よって、配線を形成する工程に費やされる時間をリソグラフィ法の場合に比べて著しく短くすることが可能である。特に配線の厚さを0.5μm以上、より望ましくは2μm以上で形成する場合、配線抵抗を抑えることができるので、配線の作製工程に費やされる時間を抑えつつ、発光装置の大型化に伴う配線抵抗の上昇を抑えることができる。   Further, unlike the lithography method, it is not necessary to perform etching to form the wiring. Therefore, the time spent for the process of forming the wiring can be significantly shortened compared to the case of the lithography method. In particular, when the wiring thickness is 0.5 μm or more, and more desirably 2 μm or more, the wiring resistance can be suppressed. Therefore, the wiring accompanying the increase in the size of the light-emitting device while suppressing the time spent in the wiring manufacturing process. An increase in resistance can be suppressed.

さらに本発明の発光装置では、発光素子と、画素へのビデオ信号の入力を制御するスイッチング用TFTと、ビデオ信号に従って該発光素子に供給する電流を制御するための駆動用TFTと、該駆動用TFTを強制的にオフすることができる消去用TFTとを有している。上記構成により、時間階調法で駆動させる際に、デューティー比の低下を抑制しつつ、階調数を増やすことができる。   Furthermore, in the light emitting device of the present invention, the light emitting element, the switching TFT for controlling the input of the video signal to the pixel, the driving TFT for controlling the current supplied to the light emitting element in accordance with the video signal, and the driving And an erasing TFT capable of forcibly turning off the TFT. With the above configuration, when driven by the time gray scale method, the number of gray scales can be increased while suppressing a decrease in the duty ratio.

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に 理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, it should be understood by those skilled in the art that the present invention can be implemented in many different modes, and that various changes in form and details can be made without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.

本発明の発光装置が有する画素の回路図を図1に示す。図1において、107はスイッチング用TFTである。スイッチング用TFT107のゲート電極は、書き込み用ゲート信号線Ga(Ga1〜Gayのいずれか1つ)に接続されている。スイッチング用TFT107のソース領域とドレイン領域は、一方がソース信号線S(S1〜Sxのいずれか1つ)に、もう一方が駆動用TFT108のゲート電極、各画素が有する容量素子112及び消去用TFT109のソース領域またはドレイン領域にそれぞれ接続されている。   A circuit diagram of a pixel included in the light-emitting device of the present invention is shown in FIG. In FIG. 1, reference numeral 107 denotes a switching TFT. A gate electrode of the switching TFT 107 is connected to a write gate signal line Ga (any one of Ga1 to Gay). One of the source region and the drain region of the switching TFT 107 is the source signal line S (any one of S1 to Sx), the other is the gate electrode of the driving TFT 108, the capacitor element 112 and the erasing TFT 109 included in each pixel. Are connected to the source region or the drain region of the semiconductor device, respectively.

容量素子112はスイッチング用TFT107が非選択状態(オフ状態)にある時、駆動用TFT108のゲート電圧を保持するために設けられている。なお、本実施の形態では容量素子112を設ける構成を示したが、本発明はこの構成に限定されず、容量素子112を設けない構成にしてもよい。   The capacitor 112 is provided to hold the gate voltage of the driving TFT 108 when the switching TFT 107 is in a non-selected state (off state). Note that although a structure in which the capacitor 112 is provided is described in this embodiment mode, the present invention is not limited to this structure, and a structure without the capacitor 112 may be employed.

また、駆動用TFT108のソース領域とドレイン領域は、一方が電源供給線V(V1〜Vxのいずれか1つ)に接続され、もう一方は発光素子110に接続される。電源供給線Vは容量素子112に接続されている。   One of the source region and the drain region of the driving TFT 108 is connected to the power supply line V (any one of V1 to Vx), and the other is connected to the light emitting element 110. The power supply line V is connected to the capacitor element 112.

また、消去用TFT109のソース領域とドレイン領域のうち、スイッチング用TFT107のソース領域またはドレイン領域に接続されていない方は、電源供給線Vに接続されている。そして消去用TFT109のゲート電極は、消去用ゲート信号線Ge(Ge1〜Geyのいずれか1つ)に接続されている。   Of the source region and drain region of the erasing TFT 109, the one not connected to the source region or drain region of the switching TFT 107 is connected to the power supply line V. The gate electrode of the erasing TFT 109 is connected to the erasing gate signal line Ge (any one of Ge1 to Gey).

発光素子110は陽極と、陰極と、陽極と陰極との間に設けられた電界発光層とからなる。陽極が駆動用TFT108のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用TFT108のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。   The light emitting element 110 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. When the anode is connected to the source region or the drain region of the driving TFT 108, the anode serves as a pixel electrode and the cathode serves as a counter electrode. Conversely, when the cathode is connected to the source region or drain region of the driving TFT 108, the cathode serves as the pixel electrode and the anode serves as the counter electrode.

発光素子110の対向電極には対向電位が与えられている。また電源供給線Vは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明の発光装置に、外付けのIC等により設けられた電源によって与えられる。なお、対向電位を与える電源を、本明細書では特に対向電源111と呼ぶ。   A counter potential is applied to the counter electrode of the light emitting element 110. The power supply line V is given a power supply potential. The potential difference between the counter potential and the power supply potential is always kept at such a potential difference that the light emitting element emits light when the power supply potential is applied to the pixel electrode. The power source potential and the counter potential are supplied to the light emitting device of the present invention by a power source provided by an external IC or the like. Note that a power source for applying a counter potential is particularly referred to as a counter power source 111 in this specification.

そして、本発明において、電源電位の高さは、駆動用TFT108のゲート電極に電源電位が与えられた時に、駆動用TFT108がオフの状態となるような電位の高さであることが必要である。   In the present invention, the power supply potential needs to be high enough to turn off the driving TFT 108 when the power supply potential is applied to the gate electrode of the driving TFT 108. .

スイッチング用TFT107、駆動用TFT108、消去用TFT109は、nチャネル型TFTでもPチャネル型TFTでもどちらでも用いることができる。また、スイッチング用TFT107、駆動用TFT108、消去用TFT109は、シングルゲート構造を有していてもよいし、ダブルゲート構造、トリプルゲート構造などのマルチゲート構造を有していてもよい。   As the switching TFT 107, the driving TFT 108, and the erasing TFT 109, either an n-channel TFT or a P-channel TFT can be used. The switching TFT 107, the driving TFT 108, and the erasing TFT 109 may have a single gate structure, or may have a multi-gate structure such as a double gate structure or a triple gate structure.

なお本発明では、駆動用TFTを線形領域で動作させても、飽和領域で動作させても良い。駆動用TFTを飽和領域で動作させることで、ドレイン電流がドレイン領域・ソース領域間電圧Vdsによって変化せず、ゲート電圧Vgsのみによって定まるようになるので、電界発光材料の劣化に伴って発光素子に印加されるVelが大きくなる代わりにVdsが小さくなっても、ドレイン電流の値は比較的一定に保たれる。よって、電界発光材料の劣化に伴う発光素子の輝度の低下や輝度むらの発生を抑えることができる。   In the present invention, the driving TFT may be operated in the linear region or in the saturation region. By operating the driving TFT in the saturation region, the drain current is not changed by the drain region-source region voltage Vds, but is determined only by the gate voltage Vgs. Even if Vds is reduced instead of the applied Vel being increased, the value of the drain current is kept relatively constant. Therefore, it is possible to suppress a decrease in luminance or luminance unevenness due to deterioration of the electroluminescent material.

次に、本発明の発光装置の、より具体的な構成とその作製方法について、図2〜図7を用いて説明する。なお、消去用TFTについては、スイッチング用TFTまたは駆動用TFTの作製方法を用いて作製することが可能であるので、ここでは省略する。   Next, a more specific structure and manufacturing method of the light-emitting device of the present invention will be described with reference to FIGS. Note that the erasing TFT can be manufactured by using a manufacturing method of a switching TFT or a driving TFT, and thus is omitted here.

まず図2(A)に示すように、TFT及び発光素子を形成する基板200を用意する。具体的に基板200は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。基板200の表面を、CMP法などの研磨により平坦化しておいても良い。   First, as shown in FIG. 2A, a substrate 200 on which TFTs and light emitting elements are formed is prepared. Specifically, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a ceramic substrate, or the like can be used as the substrate 200. Alternatively, a metal substrate including a stainless steel substrate or a semiconductor substrate with an insulating film formed on the surface thereof may be used. A substrate made of a synthetic resin having flexibility such as plastic generally tends to have a lower heat resistant temperature than the above substrate, but can be used as long as it can withstand the processing temperature in the manufacturing process. . The surface of the substrate 200 may be planarized by polishing such as a CMP method.

上述した基板200の表面に、液滴吐出法、印刷法を用いて形成される導電膜または絶縁膜の、密着性を高めるための前処理を施す。密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を基板200の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を基板200の表面に付着させる方法、基板200の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、3d遷移元素であるSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む絶縁膜(以下、シロキサン系絶縁膜と呼ぶ)等が挙げられる。シロキサン系絶縁膜は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有していても良い。   Pretreatment for improving the adhesion of the conductive film or the insulating film formed by using the droplet discharge method or the printing method is performed on the surface of the substrate 200 described above. Specifically, as a method for improving the adhesion, for example, a method of attaching a metal or a metal compound capable of improving the adhesion of a conductive film or an insulating film to the surface of the substrate 200 by a catalytic action, a formed conductive A method of adhering an organic insulating film, metal, or metal compound having high adhesion to a film or an insulating film to the surface of the substrate 200, surface treatment by performing plasma treatment on the surface of the substrate 200 under atmospheric pressure or reduced pressure The method of performing is mentioned. Examples of the metal having high adhesion to the conductive film or insulating film include titanium, titanium oxide, 3d transition elements such as Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, and Zn. Is mentioned. Examples of the metal compound include the above-described metal oxides, nitrides, and oxynitrides. Examples of the organic insulating film include an insulating film including a Si—O—Si bond (hereinafter, referred to as a siloxane insulating film) formed using polyimide or a siloxane material as a starting material. The siloxane insulating film may have at least one of fluorine, an alkyl group, and aromatic hydrocarbon in addition to hydrogen as a substituent.

なお、基板200に付着させる金属または金属化合物が導電性を有する場合、半導体素子の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば1〜10nmとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、基板200の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。   Note that when the metal or the metal compound attached to the substrate 200 has conductivity, the sheet resistance is controlled so that the normal operation of the semiconductor element is not hindered. Specifically, the average thickness of the conductive metal or metal compound is controlled to be, for example, 1 to 10 nm, or the metal or metal compound is partially or entirely insulated by oxidation. You can do it. Alternatively, the deposited metal or metal compound may be selectively removed by etching except for the region where the adhesion is desired to be improved. Alternatively, the metal or the metal compound may be selectively attached only to a specific region by using a droplet discharge method, a printing method, a sol-gel method, or the like, instead of attaching the metal or the metal compound to the entire surface of the substrate in advance. The metal or metal compound does not need to be a completely continuous film on the surface of the substrate 200, and may be dispersed to some extent.

本実施の形態では、光触媒反応により密着性を高めることができるZnOまたはTiO2などの光触媒を基板200の表面に付着させる。具体的には、ZnOまたはTiO2を溶媒に分散させ、基板200の表面に撒布したり、Znの化合物またはTiの化合物を基板200の表面に付着させた後、酸化させたり、ゾル−ゲル法を用いたりすることで、結果的にZnOまたはTiO2を基板200の表面に付着させることができる。 In this embodiment mode, a photocatalyst such as ZnO or TiO 2 that can improve adhesion by a photocatalytic reaction is attached to the surface of the substrate 200. Specifically, ZnO or TiO 2 is dispersed in a solvent and distributed on the surface of the substrate 200, or a Zn compound or Ti compound is attached to the surface of the substrate 200 and then oxidized, or a sol-gel method. As a result, ZnO or TiO 2 can be attached to the surface of the substrate 200 as a result.

次に密着性を高めるための前処理が施された基板200の表面上に、液滴吐出法または各種印刷法を用いて、ゲート電極201〜205を形成する。具体的に、ゲート電極201〜205には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。なお、分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層されたゲート電極を形成することも可能である。また例えば、CuをAgでコートした導電粒子なども用いることが可能である。   Next, gate electrodes 201 to 205 are formed on the surface of the substrate 200 that has been subjected to pretreatment for improving adhesion by using a droplet discharge method or various printing methods. Specifically, for the gate electrodes 201 to 205, a conductive material including one or more metals such as Ag, Au, Cu, and Pd and a metal compound is used. Note that a conductive material having one or more metals, such as Cr, Mo, Ti, Ta, W, and Al, or a metal compound, can be used as long as aggregation can be suppressed by the dispersant. is there. A gate electrode in which a plurality of conductive films are stacked can be formed by performing film formation of a conductive material a plurality of times by a droplet discharge method or various printing methods. Also, for example, conductive particles coated with Cu with Ag can be used.

液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。具体的に本実施の形態では、テトラデカンにAgを分散させた溶液を滴下し、200℃〜300℃で1min〜50hr焼成することで溶媒を除去し、ゲート電極201〜205を形成する。有機系の溶媒を用いる場合、上記焼成を酸素雰囲気下で行なうことで、効率的に溶媒を除去することができ、ゲート電極201〜205の抵抗をより下げることができる。なお図示しないが、この工程でゲート電極203、204に接続したゲート信号線も、同時に形成することができる。   In the case of using a droplet discharge method, a conductive material dispersed in an organic or inorganic solvent is dropped from a nozzle and then dried or baked at room temperature. Specifically, in this embodiment, a solution in which Ag is dispersed in tetradecane is dropped, and the solvent is removed by baking at 200 ° C. to 300 ° C. for 1 min to 50 hr, whereby the gate electrodes 201 to 205 are formed. In the case of using an organic solvent, the baking can be performed efficiently in an oxygen atmosphere, whereby the solvent can be efficiently removed and the resistance of the gate electrodes 201 to 205 can be further reduced. Although not shown, gate signal lines connected to the gate electrodes 203 and 204 in this step can also be formed at the same time.

なお、液滴吐出法を用いた場合、パターンの精度は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される基板200の表面の撥水性などに依存する。そのため、所望するパターンの精度に合わせて、これらの条件を最適化することが望ましい。   When the droplet discharge method is used, the accuracy of the pattern depends on the discharge amount per dot of the droplet, the surface tension of the solution, the water repellency of the surface of the substrate 200 onto which the droplet is dropped. Therefore, it is desirable to optimize these conditions according to the accuracy of the desired pattern.

ここで、液滴吐出法でAgを吐出する前に、酸化チタンを基板の表面に付着させた場合における、Agの密着性の評価について説明する。まずガラス基板上にスパッタ法を用いてチタンを1〜5nmの膜厚で成膜した。そして230℃の焼成により成膜したチタンを酸化し、酸化チタンとした。このとき、酸化チタンで形成されている膜のシート抵抗を測定したところ、装置の測定可能の下限値1×10-6Ω/□よりも低くなったため、十分絶縁性が高いことが確認された。 Here, the evaluation of the adhesiveness of Ag when titanium oxide is adhered to the surface of the substrate before Ag is ejected by the droplet ejection method will be described. First, a titanium film having a thickness of 1 to 5 nm was formed on a glass substrate by sputtering. The titanium film formed by baking at 230 ° C. was oxidized to form titanium oxide. At this time, when the sheet resistance of the film formed of titanium oxide was measured, it became lower than the lower limit of 1 × 10 −6 Ω / □ that can be measured by the apparatus, so that it was confirmed that the insulation was sufficiently high. .

次に、液滴吐出法を用いてAgを16箇所のエリアに滴下した後、230℃で焼成した。なお焼成後、16箇所の各エリアに形成された、短冊形のAg膜の寸法は、長さ1cm、幅200〜300μm、厚さ400〜500nmとなった。   Next, Ag was dropped onto 16 areas using a droplet discharge method, and then fired at 230 ° C. In addition, after baking, the dimension of the strip-shaped Ag film | membrane formed in each area of 16 places became length 1cm, width 200-300 micrometers, and thickness 400-500 nm.

上記Ag膜が形成された基板に、カプトン(R)テープを貼った後、該テープを剥がしてAg膜の密着性を確認したところ、テープを剥がした後もAg膜の剥離は見られなかった。また上記Ag膜が形成された基板を、0.5wt%のHF水溶液に1分間浸した後、流水洗浄を行なうことで膜の密着性を確認したところ、全てのAg膜が剥がれず基板上に残存していた。なお、チタン酸化膜を溶媒に分散させた溶液を、基板の表面に撒布することで、酸化チタンを基板の表面に付着させた場合も、同様の結果が得られた。ちなみに、素のガラス基板、表面をCMP研磨したガラス基板、非晶質珪素膜、窒化珪素膜または酸化珪素膜を形成したガラス基板を用いた場合には、若干の違いはあるものの、いずれも数本程度しかAg膜は残存しなかった。従って、酸化チタンにより高い密着性が得られていると考えられる。   After a Kapton (R) tape was applied to the substrate on which the Ag film was formed, the tape was peeled off to confirm the adhesion of the Ag film. As a result, no peeling of the Ag film was observed even after the tape was removed. . The substrate on which the Ag film was formed was immersed in a 0.5 wt% HF aqueous solution for 1 minute and then washed with running water to confirm the adhesion of the film. As a result, all the Ag film was not peeled off and was deposited on the substrate. It remained. The same result was obtained when titanium oxide was adhered to the surface of the substrate by spreading a solution in which the titanium oxide film was dispersed in the solvent on the surface of the substrate. By the way, when using a bare glass substrate, a glass substrate with a CMP polished surface, a glass substrate on which an amorphous silicon film, a silicon nitride film or a silicon oxide film is formed, there are some differences, but there are Only about this amount of Ag film remained. Therefore, it is considered that high adhesion is obtained by titanium oxide.

次に、ゲート電極201〜205を覆うようにゲート絶縁膜206を形成する。ゲート絶縁膜206は、例えば酸化珪素、窒化珪素または窒化酸化珪素等の絶縁膜を用いることができる。ゲート絶縁膜206は、単層の絶縁膜を用いても良いし、複数の絶縁膜を積層していても良い。本実施の形態では、窒化珪素、酸化珪素、窒化珪素が順に積層された絶縁膜を、ゲート絶縁膜206として用いる。また成膜方法は、プラズマCVD法、スパッタ法などを用いることができる。低い成膜温度でゲートリーク電流を抑えることができる緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。また窒化アルミニウムをゲート絶縁膜206として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、TFTで発生した熱を効率的に発散させることができる。   Next, a gate insulating film 206 is formed so as to cover the gate electrodes 201 to 205. As the gate insulating film 206, an insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide can be used, for example. As the gate insulating film 206, a single-layer insulating film may be used, or a plurality of insulating films may be stacked. In this embodiment, an insulating film in which silicon nitride, silicon oxide, and silicon nitride are sequentially stacked is used as the gate insulating film 206. As a film formation method, a plasma CVD method, a sputtering method, or the like can be used. In order to form a dense insulating film capable of suppressing gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in the reaction gas and mixed into the formed insulating film. Aluminum nitride can be used for the gate insulating film 206. Aluminum nitride has a relatively high thermal conductivity and can efficiently dissipate heat generated in the TFT.

次に図2(B)に示すように、第1の半導体膜207を形成する。第1の半導体膜207は非晶質(アモルファス)半導体またはセミアモルファス半導体(SAS)で形成することができる。また多結晶半導体膜や、有機半導体膜を用いていても良い。なお、セミアモルファス半導体(SAS)とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、0.5〜20nmの結晶粒を含んでいる。ラマンスペクトルが520cm-1よりも低波数側にシフトしており、X線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また、未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含んでいる。本実施の形態では、第1の半導体膜207としてセミアモルファス半導体を用いる。セミアモルファス半導体は、非晶質半導体よりも結晶性が高く高い移動度が得られ、また多結晶半導体と異なり結晶化させるための工程を増やさずとも形成することができる。 Next, as shown in FIG. 2B, a first semiconductor film 207 is formed. The first semiconductor film 207 can be formed using an amorphous semiconductor or a semi-amorphous semiconductor (SAS). Further, a polycrystalline semiconductor film or an organic semiconductor film may be used. Note that a semi-amorphous semiconductor (SAS) is a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal) and having a third state that is stable in terms of free energy. Thus, it includes a crystalline region having a short-range order and having a lattice strain. At least a part of the region in the film contains crystal grains of 0.5 to 20 nm. The Raman spectrum is shifted to a lower wave number than 520 cm −1 , and diffraction peaks of (111) and (220) that are derived from the Si crystal lattice are observed in X-ray diffraction. Further, it contains at least 1 atomic% or more of hydrogen or halogen as a neutralizing agent for dangling bonds. In this embodiment, a semi-amorphous semiconductor is used for the first semiconductor film 207. A semi-amorphous semiconductor has higher crystallinity and higher mobility than an amorphous semiconductor and can be formed without increasing the number of steps for crystallization unlike a polycrystalline semiconductor.

非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4、Si26が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。 An amorphous semiconductor can be obtained by glow discharge decomposition of a silicide gas. Typical silicide gases include SiH 4 and Si 2 H 6 . This silicide gas may be diluted with hydrogen, hydrogen and helium.

またSASも珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4であり、その他にもSi26、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、SASの形成を容易なものとすることができる。希釈率は2倍〜1000倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、CH4、C26などの炭化物気体、GeH4、GeF4などのゲルマニウム化気体、F2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。SASを第1の半導体膜として用いたTFTは、1〜10cm2/Vsecや、それ以上の移動度を得ることができる。 SAS can also be obtained by glow discharge decomposition of silicide gas. A typical silicide gas is SiH 4 , and in addition, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4 and the like can be used. In addition, it is easy to form a SAS by diluting and using this silicide gas with hydrogen or a gas obtained by adding one or more kinds of rare gas elements selected from helium, argon, krypton, and neon to hydrogen. It can be. It is preferable to dilute the silicide gas at a dilution rate in the range of 2 to 1000 times. Furthermore, a carbide gas such as CH 4 or C 2 H 6 , a germanium gas such as GeH 4 or GeF 4 , F 2 or the like is mixed in the silicide gas, so that the energy bandwidth is 1.5-2. You may adjust to 4 eV or 0.9-1.1 eV. A TFT using SAS as the first semiconductor film can obtain a mobility of 1 to 10 cm 2 / Vsec or more.

また異なるガスで形成されたSASを複数積層することで、第1の半導体膜を形成しても良い。例えば、上述した各種ガスのうち、弗素原子を含むガスを用いて形成されたSASと、水素原子を含むガスを用いて形成されたSASとを積層して、第1の半導体膜を形成することができる。   Alternatively, the first semiconductor film may be formed by stacking a plurality of SAS formed of different gases. For example, among the various gases described above, a first semiconductor film is formed by stacking a SAS formed using a gas containing a fluorine atom and a SAS formed using a gas containing a hydrogen atom. Can do.

グロー放電分解による被膜の反応生成は減圧下または大気圧下で行なうことができる。減圧下で行なう場合、圧力は概略0.1Pa〜133Paの範囲で行なえば良い。グロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60MHzの高周波電力を供給すれば良い。圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzとする。基板加熱温度は300℃以下でよく、好ましくは100〜250℃とする。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は1×1020atoms/cm3以下とすることが望ましく、特に、酸素濃度は5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下とする。 The reaction production of the coating by glow discharge decomposition can be performed under reduced pressure or atmospheric pressure. When performed under reduced pressure, the pressure may be approximately in the range of 0.1 Pa to 133 Pa. The power for forming the glow discharge may be high frequency power of 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature may be 300 ° C. or less, preferably 100 to 250 ° C. As an impurity element in the film, impurities of atmospheric components such as oxygen, nitrogen, and carbon are desirably 1 × 10 20 atoms / cm 3 or less, and in particular, the oxygen concentration is preferably 5 × 10 19 atoms / cm 3 or less. Is 1 × 10 19 atoms / cm 3 or less.

なお、Si26と、GeF4またはF2とを用いて半導体膜を形成する場合、半導体膜のより基板に近い側から結晶が成長するので、基板に近い側ほど半導体膜の結晶性が高い。よって、ゲート電極が第1の半導体膜よりも基板により近いボトムゲート型のTFTの場合、第1の半導体膜のうち基板に近い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Note that in the case where a semiconductor film is formed using Si 2 H 6 and GeF 4 or F 2 , crystals grow from a side closer to the substrate of the semiconductor film, so that the crystallinity of the semiconductor film becomes closer to the side closer to the substrate. high. Therefore, in the case of a bottom-gate TFT whose gate electrode is closer to the substrate than the first semiconductor film, a region having high crystallinity on the side close to the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.

また、SiH4と、H2とを用いて半導体膜を形成する場合、半導体膜の表面により近い側ほど大きい結晶粒が得られる。よって、第1の半導体膜がゲート電極よりも基板により近いトップゲート型のTFTの場合、第1の半導体膜のうち基板から遠い側の結晶性が高い領域をチャネル形成領域として用いることができるので、移動度をより高めることができ、適している。 Further, when a semiconductor film is formed using SiH 4 and H 2 , larger crystal grains can be obtained on the side closer to the surface of the semiconductor film. Therefore, in the case of a top-gate TFT in which the first semiconductor film is closer to the substrate than the gate electrode, a region having high crystallinity on the side far from the substrate in the first semiconductor film can be used as a channel formation region. Suitable for, can increase the mobility more.

また、SASは、価電子制御を目的とした不純物を意図的に添加しないときに弱いn型の導電型を示す。これは、アモルファス半導体を成膜するときよりも高い電力のグロー放電を行なうため酸素が半導体膜中に混入しやすいためである。そこで、TFTのチャネル形成領域を設ける第1の半導体膜に対しては、p型を付与する不純物を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。p型を付与する不純物としては、代表的には硼素であり、B26、BF3などの不純物気体を1ppm〜1000ppmの割合で珪化物気体に混入させると良い。例えば、p型を付与する不純物としてボロンを用いる場合、該ボロンの濃度を1×1014〜6×1016atoms/cm3とすると良い。 In addition, SAS shows a weak n-type conductivity when impurities intended for valence electron control are not intentionally added. This is because oxygen is easily mixed into the semiconductor film because glow discharge with higher power is performed than when an amorphous semiconductor is formed. Therefore, the threshold value can be controlled by adding an impurity imparting p-type to the first semiconductor film provided with the channel formation region of the TFT at the same time as or after the film formation. It becomes possible. The impurity imparting p-type is typically boron, and an impurity gas such as B 2 H 6 or BF 3 may be mixed in the silicide gas at a rate of 1 ppm to 1000 ppm. For example, when boron is used as an impurity imparting p-type conductivity, the boron concentration is preferably 1 × 10 14 to 6 × 10 16 atoms / cm 3 .

次に、第1の半導体膜207のうち、チャネル形成領域となる部分と重なるように、第1の半導体膜207上に保護膜208〜210を形成する。保護膜208〜210は液滴吐出法または印刷法を用いて形成しても良いし、CVD法、スパッタ法などを用いて形成しても良い。保護膜208〜212といて、酸化珪素、窒化珪素、窒化酸化珪素などの無機絶縁膜、シロキサン系絶縁膜などを用いることができる。またこれらの膜を積層し、保護膜208〜212として用いても良い。本実施の形態では、プラズマCVD法で形成された窒化珪素、液滴吐出法で形成されたシロキサン系絶縁膜を積層して、保護膜208〜212として用いる。この場合、窒化珪素のパターニングは、液滴吐出法で形成されたシロキサン系絶縁膜をマスクとして用い行なうことができる。   Next, protective films 208 to 210 are formed over the first semiconductor film 207 so as to overlap with a portion of the first semiconductor film 207 which becomes a channel formation region. The protective films 208 to 210 may be formed using a droplet discharge method or a printing method, or may be formed using a CVD method, a sputtering method, or the like. As the protective films 208 to 212, an inorganic insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide, a siloxane-based insulating film, or the like can be used. Alternatively, these films may be stacked and used as the protective films 208 to 212. In this embodiment mode, silicon nitride formed by a plasma CVD method and a siloxane-based insulating film formed by a droplet discharge method are stacked and used as the protective films 208 to 212. In this case, patterning of silicon nitride can be performed using a siloxane insulating film formed by a droplet discharge method as a mask.

次に図3(A)に示すように、第1の半導体膜207のパターニングを行なう。第1の半導体膜207のパターニングは、リソグラフィ法を用いても良いし、液滴吐出法または印刷法で形成されたレジストをマスクとして用いても良い。後者の場合、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。本実施の形態では、液滴吐出法で形成されたレジスト213を用い、パターニングする例を示す。なおレジスト213は、ポリイミド、アクリルなどの有機樹脂を用いることができる。そして、レジスト213を用いたドライエッチングにより、パターニングされた第1の半導体膜214〜217が形成される。   Next, as shown in FIG. 3A, the first semiconductor film 207 is patterned. For patterning the first semiconductor film 207, a lithography method may be used, or a resist formed by a droplet discharge method or a printing method may be used as a mask. In the latter case, it is not necessary to prepare a mask for exposure separately, which leads to cost reduction. In this embodiment mode, an example of patterning using a resist 213 formed by a droplet discharge method is shown. Note that the resist 213 can be formed using an organic resin such as polyimide or acrylic. Then, patterned first semiconductor films 214 to 217 are formed by dry etching using the resist 213.

次に図3(C)に示すように、パターニング後の第1の半導体膜214〜217を覆うように、第2の半導体膜218を形成する。第2の半導体膜218には、一導電型を付与する不純物を添加しておく。nチャネル型のTFTを形成する場合には、第2の半導体膜218に、n型を付与する不純物、例えばリンを添加すれば良い。具体的には、珪化物気体にPH3などの不純物気体を加え、第2の半導体膜218を形成すれば良い。一導電型を有する第2の半導体膜218は、第1の半導体膜214〜217と同様にセミアモルファス半導体、非晶質半導体で形成することができる。 Next, as shown in FIG. 3C, a second semiconductor film 218 is formed so as to cover the first semiconductor films 214 to 217 after patterning. An impurity imparting one conductivity type is added to the second semiconductor film 218 in advance. In the case of forming an n-channel TFT, an impurity imparting n-type conductivity, for example, phosphorus may be added to the second semiconductor film 218. Specifically, an impurity gas such as PH 3 may be added to a silicide gas to form the second semiconductor film 218. The second semiconductor film 218 having one conductivity type can be formed using a semi-amorphous semiconductor or an amorphous semiconductor in the same manner as the first semiconductor films 214 to 217.

なお本実施の形態では、第2の半導体膜218を第1の半導体膜214〜217と接するように形成しているが、本発明はこの構成に限定されない。第1の半導体膜214〜217と第2の半導体膜218の間に、LDD領域として機能する第3の半導体膜を形成しておいても良い。この場合、第3の半導体膜は、セミアモルファス半導体または非晶質半導体で形成する。そして、第3の半導体膜は、導電型を付与するための不純物を意図的に添加しなくとも、もともと弱いn型の導電型を示す。よって第3の半導体膜には、導電型を付与するための不純物を添加してもしなくても、LDD領域として用いることができる。   Note that although the second semiconductor film 218 is formed in contact with the first semiconductor films 214 to 217 in this embodiment mode, the present invention is not limited to this structure. A third semiconductor film functioning as an LDD region may be formed between the first semiconductor films 214 to 217 and the second semiconductor film 218. In this case, the third semiconductor film is formed using a semi-amorphous semiconductor or an amorphous semiconductor. The third semiconductor film originally exhibits a weak n-type conductivity type without intentionally adding an impurity for imparting the conductivity type. Therefore, the third semiconductor film can be used as an LDD region with or without an impurity for imparting conductivity type.

次に図4(A)に示すように、配線219〜226を液滴吐出法または印刷法を用いて形成し、該配線219〜226をマスクとして用い、第2の半導体膜218をエッチングする。第2の半導体膜218のエッチングは、真空雰囲気下もしくは大気圧雰囲気下におけるドライエッチングで行なうことができる。上記エッチングにより、第2の半導体膜218からソース領域またはドレイン領域として機能する、第2の半導体227〜235が形成される。第2の半導体膜218をエッチングする際、保護膜208〜212によって、第1の半導体膜214〜217がオーバーエッチングされるのを防ぐことができる。   Next, as illustrated in FIG. 4A, wirings 219 to 226 are formed by a droplet discharge method or a printing method, and the second semiconductor film 218 is etched using the wirings 219 to 226 as a mask. The etching of the second semiconductor film 218 can be performed by dry etching in a vacuum atmosphere or an atmospheric pressure atmosphere. Through the etching, second semiconductors 227 to 235 functioning as a source region or a drain region are formed from the second semiconductor film 218. When the second semiconductor film 218 is etched, the protective films 208 to 212 can prevent the first semiconductor films 214 to 217 from being over-etched.

配線219〜226は、ゲート電極201〜205と同様に形成することができる。具体的には、Ag、Au、Cu、Pdなどの金属、金属化合物を1つまたは複数有する導電材料を用いる。液滴吐出法を用いる場合、有機系または無機系の溶媒に該導電材料を分散させたものを、ノズルから滴下した後、室温において乾燥または焼成することで、形成することができる。分散剤により凝集を抑え、溶液に分散させることができるならば、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることも可能である。焼成は酸素雰囲気下で行ない、配線219〜226の抵抗を下げるようにしても良い。また液滴吐出法または各種印刷法による導電材料の成膜を複数回行なうことで、複数の導電膜が積層された配線219〜226を形成することも可能である。   The wirings 219 to 226 can be formed in the same manner as the gate electrodes 201 to 205. Specifically, a conductive material including one or more metals such as Ag, Au, Cu, and Pd and a metal compound is used. In the case of using a droplet discharge method, a conductive material dispersed in an organic or inorganic solvent is dropped from a nozzle and then dried or baked at room temperature. A conductive material having one or more metals such as Cr, Mo, Ti, Ta, W, Al, or a metal compound can be used as long as aggregation can be suppressed by the dispersant and the dispersion can be dispersed in the solution. Baking may be performed in an oxygen atmosphere to reduce the resistance of the wirings 219 to 226. In addition, the wirings 219 to 226 in which a plurality of conductive films are stacked can be formed by performing film formation of a conductive material a plurality of times by a droplet discharge method or various printing methods.

上記工程によって、第1のTFT236、第2のTFT237、スイッチング用TFT238、駆動用TFT239が形成される。   Through the above steps, the first TFT 236, the second TFT 237, the switching TFT 238, and the driving TFT 239 are formed.

次に、図4(B)に示すように、層間絶縁膜を形成する前に、コンタクトホールを形成する領域に撥液性を有する有機材料245を液滴吐出法または印刷法などを用いて塗布する。この場合、層間絶縁膜を形成した後、撥液性を有する有機材料245を除去することで、エッチングを行なわずともコンタクトホールを形成することができる。撥液性を有する有機材料としては、Rn−Si−X(4-n)(n=1、2、3)の化学式で表されるシランカップリング剤を用いる。Rは、アルキル基などの比較的不活性な基、またはビニル基、アミノ基あるいはエポキシ基などの反応性基を含む物である。また、Xはハロゲン、メトキシ基、エトキシ基またはアセトキシ基など基質表面の水酸基あるいは吸着水との縮合により結合可能な加水分解基からなる。本実施の形態では、フルオロ基を有するフルオロアルキルシラン(FAS)、代表的にはポリテトラフルオロエチレン(PTFE)を、n−オクタノールに溶解した溶液を用いる。また撥液性を有する有機材料の除去は、水による洗浄、CF4、O2などを用いたドライエッチングで行なうことができる。 Next, as shown in FIG. 4B, before forming the interlayer insulating film, an organic material 245 having liquid repellency is applied to a region where the contact hole is formed by a droplet discharge method or a printing method. To do. In this case, the contact hole can be formed without etching by removing the organic material 245 having liquid repellency after forming the interlayer insulating film. As the organic material having liquid repellency, a silane coupling agent represented by a chemical formula of R n —Si—X (4-n) (n = 1, 2, 3) is used. R is a substance containing a relatively inert group such as an alkyl group or a reactive group such as a vinyl group, an amino group or an epoxy group. X consists of a hydroxyl group on the substrate surface such as halogen, methoxy group, ethoxy group or acetoxy group, or a hydrolyzable group capable of binding by condensation with adsorbed water. In this embodiment, a solution in which a fluoroalkylsilane (FAS) having a fluoro group, typically polytetrafluoroethylene (PTFE), is dissolved in n-octanol is used. The organic material having liquid repellency can be removed by washing with water or dry etching using CF 4 , O 2 or the like.

次に、層間絶縁膜240を形成する。層間絶縁膜240は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。層間絶縁膜240に、低誘電率材料(low-k材料)と呼ばれる材料を用いていても良い。   Next, an interlayer insulating film 240 is formed. The interlayer insulating film 240 can be formed using an organic resin film, an inorganic insulating film, or a siloxane-based insulating film. A material called a low dielectric constant material (low-k material) may be used for the interlayer insulating film 240.

次に電界発光層243を形成する前に、層間絶縁膜240に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理(真空ベーク)を行なっても良い。具体的には、基板の温度を200℃〜450℃、好ましくは250〜300℃で、0.5〜20時間程度、真空雰囲気下で加熱処理を行なう。望ましくは3×10-7Torr以下とし、可能であるならば3×10-8Torr以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。 Next, before the electroluminescent layer 243 is formed, in order to remove moisture, oxygen, or the like adsorbed on the interlayer insulating film 240, heat treatment in an air atmosphere or heat treatment (vacuum baking) in a vacuum atmosphere may be performed. good. Specifically, heat treatment is performed in a vacuum atmosphere at a substrate temperature of 200 ° C. to 450 ° C., preferably 250 to 300 ° C., for about 0.5 to 20 hours. Desirably, it is 3 × 10 −7 Torr or less, and if possible, it is most desirably 3 × 10 −8 Torr or less. In the case where an electroluminescent layer is formed after heat treatment in a vacuum atmosphere, reliability can be further improved by placing the substrate in a vacuum atmosphere until just before the electroluminescent layer is formed. it can.

そして、層間絶縁膜240のコンタクトホール241内において、駆動用TFT239の電極226に接するように第1の電極242を形成する。なお本実施の形態では、第1の電極242が陰極、後に形成される第2の電極244が陽極に相当するが、本発明はこの構成に限定されない。第1の電極242が陽極、c244が陰極に相当していても良い。   Then, the first electrode 242 is formed in the contact hole 241 of the interlayer insulating film 240 so as to be in contact with the electrode 226 of the driving TFT 239. Note that in this embodiment mode, the first electrode 242 corresponds to a cathode and the second electrode 244 formed later corresponds to an anode; however, the present invention is not limited to this structure. The first electrode 242 may correspond to an anode, and c244 may correspond to a cathode.

陰極は、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2、CaN)の他、YbやEr等の希土類金属を用いることができる。また電子注入層を設ける場合、Alなどの他の導電層を用いることも可能である。また陰極側から光を取り出す場合は、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、後に形成される電界発光層243に電子注入層を設けるのが望ましい。また透光性酸化物導電材料を用いずとも、陰極を光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成することで、陰極側から光を取り出すことができる。この場合、該陰極の上または下に接するように透光性酸化物導電材料を用いて透光性を有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。 As the cathode, a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function can be used. Specifically, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof ( In addition to CaF 2 and CaN, rare earth metals such as Yb and Er can be used. When an electron injection layer is provided, other conductive layers such as Al can be used. When light is extracted from the cathode side, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) are used. It is possible to use. Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In the case of using a light-transmitting oxide conductive material, it is preferable to provide an electron injection layer in the electroluminescent layer 243 to be formed later. In addition, without using a light-transmitting oxide conductive material, light can be extracted from the cathode side by forming the cathode with a film thickness that allows light to pass therethrough (preferably, about 5 nm to 30 nm). In this case, a light-transmitting conductive layer may be formed using a light-transmitting oxide conductive material so as to be in contact with or under the cathode so as to suppress the sheet resistance of the cathode.

本実施の形態では、陽極に相当する第1の電極242として、Mg:Agを用いる。なお第1の電極242は、スパッタ法、液滴吐出法または印刷法を用いて形成することが可能である。液滴吐出法または印刷法を用いる場合、マスクを用いなくても第1の電極242を形成することが可能である。またスパッタ法を用いる場合でも、リソグラフィ法において用いるレジストを、液滴吐出法または印刷法で形成することで、露光用のマスクを別途用意しておく必要がなくなり、よってコストの削減に繋がる。   In this embodiment, Mg: Ag is used as the first electrode 242 corresponding to the anode. Note that the first electrode 242 can be formed by a sputtering method, a droplet discharge method, or a printing method. In the case of using a droplet discharge method or a printing method, the first electrode 242 can be formed without using a mask. Even when the sputtering method is used, by forming the resist used in the lithography method by a droplet discharge method or a printing method, it is not necessary to separately prepare an exposure mask, which leads to cost reduction.

なお第1の電極242は、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体で拭浄し、研磨しても良い。またCMP法を用いた研磨後に、陰極の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。   Note that the first electrode 242 may be wiped with a CMP method or a polyvinyl alcohol-based porous body and polished so that the surface thereof is planarized. Further, after polishing using the CMP method, the surface of the cathode may be irradiated with ultraviolet rays, oxygen plasma treatment, or the like.

次に、第1の電極242と接するように、電界発光層243を形成する。電界発光層243は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極に相当する第1の電極242上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお第1の電極242が陽極に相当する場合は、電界発光層243を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。   Next, an electroluminescent layer 243 is formed so as to be in contact with the first electrode 242. The electroluminescent layer 243 may be composed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer are stacked in this order on the first electrode 242 corresponding to the cathode. Note that in the case where the first electrode 242 corresponds to an anode, the electroluminescent layer 243 is formed by sequentially stacking a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.

なおモノクロの画像を表示する場合、もしくは白色の発光素子とカラーフィルターを用いてカラーの画像を表示する場合、電界発光層243の構造は全ての画素において同じである。三原色の光をそれぞれ発する3つの発光素子を用いてカラーの画像を表示する場合、電界発光層243は、対応する色ごとに材料、積層する層または膜厚を変えて塗り分けても良い。発光層を塗り分ける場合、液滴吐出法は材料の無駄がなく、工程も簡素化できるので、非常に有効である。なおカラーは、混色を用いたフルカラーであっても良いし、単一の色相を有する複数の画素を特定のエリアごとに配したエリアカラーであっても良い。   Note that when a monochrome image is displayed or when a color image is displayed using a white light emitting element and a color filter, the structure of the electroluminescent layer 243 is the same in all pixels. In the case where a color image is displayed using three light emitting elements that respectively emit light of three primary colors, the electroluminescent layer 243 may be applied separately by changing the material, the layer to be stacked, or the film thickness for each corresponding color. When the light emitting layer is separately applied, the droplet discharge method is very effective because there is no waste of material and the process can be simplified. Note that the color may be a full color using a mixed color or an area color in which a plurality of pixels having a single hue are arranged for each specific area.

なおカラーフィルターは、特定の波長領域の光を透過させることができる着色層と、場合によっては該着色層に加え、可視光を遮蔽することができる遮蔽膜とを有する場合がある。そしてカラーフィルターは、発光素子を封止するためのカバー材上に形成する場合もあれば、素子基板に形成する場合もありうる。いずれの場合においても、着色層または遮蔽膜は、印刷法または液滴吐出法を用いて形成することが可能である。   Note that the color filter may include a colored layer that can transmit light in a specific wavelength region and, in some cases, a shielding film that can shield visible light in addition to the colored layer. The color filter may be formed on a cover material for sealing the light emitting element or may be formed on an element substrate. In any case, the colored layer or the shielding film can be formed using a printing method or a droplet discharge method.

また電界発光層243は、高分子系有機化合物、中分子系有機化合物、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。   The electroluminescent layer 243 can be formed by a droplet discharge method using any of a high molecular weight organic compound, a medium molecular weight organic compound, a low molecular weight organic compound, and an inorganic compound. Medium molecular organic compounds, low molecular organic compounds, and inorganic compounds may be formed by vapor deposition.

そして電界発光層243を覆うように、第2の電極244を形成する。本実施の形態では、第2の電極244は陽極に相当する。第2の電極244の作製方法は、蒸着法、スパッタ法、液滴吐出法などを材料に合わせて使い分けることが好ましい。   Then, a second electrode 244 is formed so as to cover the electroluminescent layer 243. In this embodiment, the second electrode 244 corresponds to an anode. As a method for manufacturing the second electrode 244, an evaporation method, a sputtering method, a droplet discharge method, or the like is preferably used depending on the material.

陽極には、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。ITO及び酸化珪素を含む酸化インジウムスズ(以下、ITSOとする)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20%の酸化亜鉛(ZnO)を混合したものを用いても良い。また陽極として上記透光性酸化物導電材料の他に、例えばTiN、ZrN、Ti、W、Ni、Pt、Cr、Ag、Al等の1つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚(好ましくは、5nm〜30nm程度)で形成する。   For the anode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and gallium-added zinc oxide (GZO) can be used. . Indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO) or indium oxide containing silicon oxide mixed with 2 to 20% zinc oxide (ZnO) may be used. In addition to the light-transmitting oxide conductive material as an anode, in addition to a single layer film made of, for example, one or more of TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag, Al, etc., titanium nitride and A stack of a film containing aluminum as its main component, a three-layer structure of a titanium nitride film, a film containing aluminum as its main component, and a titanium nitride film can be used. However, when light is extracted from the anode side with a material other than the light-transmitting oxide conductive material, the light-transmitting oxide film is formed to have a film thickness that allows light to pass (preferably about 5 nm to 30 nm).

第1の電極242と電界発光層243と第2の電極244が重なり合うことで、発光素子が形成されている。   The first electrode 242, the electroluminescent layer 243, and the second electrode 244 overlap with each other, so that a light-emitting element is formed.

なお、発光素子からの光の取り出しは、第1の電極242側からであっても良いし、第2の電極244側からであっても良いし、その両方からであっても良い。上記3つの構成にうち、目的とする構成に合わせて、陽極、陰極ぞれぞれの材料及び膜厚を選択するようにする。本実施の形態のように第2の電極244側から光の取り出す場合、第1の電極242側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。   Note that light from the light-emitting element may be extracted from the first electrode 242 side, the second electrode 244 side, or both. Among the above three configurations, the material and film thickness of each of the anode and the cathode are selected in accordance with the target configuration. When light is extracted from the second electrode 244 side as in this embodiment mode, higher luminance can be obtained with lower power consumption than in the case of extracting light from the first electrode 242 side.

なお、図示しないが、発光素子を覆うようにパッシベーション膜を形成しても良い。パッシベーション膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法、CVD法などで形成された窒化珪素膜等を用いるのが望ましい。また、例えば窒化炭素膜と窒化珪素を積層した膜、ポリスチレンを積層した膜など、をパッシベーション膜として用いても良い。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすいが内部応力の低い膜とを積層させて、パッシベーション膜237として用いることも可能である。本実施の形態では窒化珪素を用いる。パッシベーション膜として窒化珪素を用いる場合、低い成膜温度で緻密なパッシベーション膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、パッシベーション膜中に混入させると良い。   Although not shown, a passivation film may be formed so as to cover the light emitting element. As the passivation film, a film that hardly transmits a substance that causes the deterioration of the light-emitting element such as moisture or oxygen as compared with other insulating films is used. Typically, it is desirable to use, for example, a silicon nitride film formed by a DLC film, a carbon nitride film, an RF sputtering method, a CVD method, or the like. Further, for example, a film in which a carbon nitride film and silicon nitride are stacked, a film in which polystyrene is stacked, or the like may be used as the passivation film. In addition, the above-described film that does not easily transmit a substance such as moisture or oxygen and a film that easily allows a substance such as moisture or oxygen to pass therethrough but has low internal stress may be stacked to be used as the passivation film 237. Is possible. In this embodiment mode, silicon nitride is used. In the case of using silicon nitride as the passivation film, in order to form a dense passivation film at a low film formation temperature, a rare gas element such as argon is preferably included in the reaction gas and mixed into the passivation film.

なお実際には、図4(C)に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。   Actually, when the state shown in FIG. 4C is completed, the protective film (laminate film, UV curable resin film, etc.) or cover material with high air tightness and less outgassing is used so as not to be exposed to the outside air. It is preferable to enclose (enclose).

なお本実施の形態では、画素部を形成する工程について説明したが、セミアモルファス半導体を第1の半導体膜として用いる場合、ゲート信号線駆動回路を画素部と同じ基板上に形成することが可能である。またアモルファス半導体を用いたTFTで画素部を形成し、該画素部が形成された基板に別途形成された駆動回路を貼り付けても良い。   Note that although a process for forming a pixel portion is described in this embodiment mode, a gate signal line driver circuit can be formed over the same substrate as the pixel portion when a semi-amorphous semiconductor is used as the first semiconductor film. is there. Alternatively, a pixel portion may be formed using a TFT using an amorphous semiconductor, and a separately formed driver circuit may be attached to the substrate on which the pixel portion is formed.

なお図2〜図4では、エッチングに、リソグラフィ法を用いたり、液滴吐出法または印刷法で形成されたレジストをマスクとして用いたりしているが、本発明はこの構成に限定されない。 In FIGS. 2 to 4, a lithography method is used for etching, or a resist formed by a droplet discharge method or a printing method is used as a mask. However, the present invention is not limited to this structure.

また図2〜図4では、第1の半導体膜と第2の半導体膜を別々の工程でパターニングしているが、本発明の発光装置はこの作製方法に限定されない。次に図5を用いて、第1の半導体膜と第2の半導体膜を同一のマスクを用いてパターニングする例について説明する。   In FIGS. 2 to 4, the first semiconductor film and the second semiconductor film are patterned in separate steps; however, the light-emitting device of the present invention is not limited to this manufacturing method. Next, an example in which the first semiconductor film and the second semiconductor film are patterned using the same mask will be described with reference to FIGS.

まず上述した作製方法に従って、図2(C)に示す状態まで同様に作製する。次に図5(A)に示すように、第1の半導体膜207をパターニングする前に、第2の半導体膜250を成膜する。LDD領域として用いる第3の半導体膜を形成する場合は、第1の半導体膜207を形成した後、第3の半導体膜を形成し、それから第2の半導体膜250を形成する。次に図5(B)に示すように、液滴吐出法または印刷法で形成したレジスト251をマスクとして用い、第1の半導体膜207及び第2の半導体膜250をパターニングする。図5(B)において、252〜255はパターニング後の第1の半導体膜、256〜259はパターニング後の第2の半導体膜に相当する。   First, according to the manufacturing method described above, the manufacturing process is similarly performed up to the state shown in FIG. Next, as shown in FIG. 5A, a second semiconductor film 250 is formed before the first semiconductor film 207 is patterned. In the case of forming the third semiconductor film used as the LDD region, the first semiconductor film 207 is formed, then the third semiconductor film is formed, and then the second semiconductor film 250 is formed. Next, as shown in FIG. 5B, the first semiconductor film 207 and the second semiconductor film 250 are patterned using a resist 251 formed by a droplet discharge method or a printing method as a mask. In FIG. 5B, 252 to 255 correspond to the first semiconductor film after patterning, and 256 to 259 correspond to the second semiconductor film after patterning.

次に図5(C)に示すように、液滴吐出法または印刷法で配線260〜267を形成する。そして配線260〜267をマスクとして用い、第2の半導体膜256〜259を更にパターニングすることで、ソース領域またはドレイン領域として機能する第2の半導体膜268〜276が形成される。そして後は、図4に示した作製方法と同様に、層間絶縁膜、第1の電極、発光層、第2の電極を形成することができる。   Next, as shown in FIG. 5C, wirings 260 to 267 are formed by a droplet discharge method or a printing method. Then, by using the wirings 260 to 267 as a mask and further patterning the second semiconductor films 256 to 259, second semiconductor films 268 to 276 functioning as a source region or a drain region are formed. After that, an interlayer insulating film, a first electrode, a light emitting layer, and a second electrode can be formed in a manner similar to the manufacturing method illustrated in FIGS.

また、図2〜図4に示した作製方法及び図5に示した作製方法では、第1の電極を層間絶縁膜上に形成しているが本発明はこの構成に限定されない。図6(A)に、ゲート絶縁膜上に第1の電極を形成した場合の、画素の断面図を示す。ただし図6(A)では、駆動用TFT600のみを示す。   In the manufacturing method illustrated in FIGS. 2 to 4 and the manufacturing method illustrated in FIG. 5, the first electrode is formed over the interlayer insulating film, but the present invention is not limited to this structure. FIG. 6A is a cross-sectional view of a pixel in the case where the first electrode is formed over the gate insulating film. However, FIG. 6A shows only the driving TFT 600.

図6(A)において、601、602は、ソース領域またはドレイン領域として機能する第2の半導体膜に相当し、第2の半導体膜601上に接するように配線603が、第2の半導体膜602上に接するように配線604が形成されている。なお図6(A)では、第1の半導体膜605と第2の半導体膜601、602とを、図2〜図4に示した場合のように、異なるマスクを用いたパターニングにより形成しているが、本発明はこの構成に限定されず、図5の場合のように同じマスクを用いてパターニングしていても良い。そして図6(A)では、配線604上に接するように、第1の電極606が形成されている。そして、駆動用TFT600の端部を覆うように、隔壁607が形成されている。隔壁607は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。また隔壁607自体を、液滴吐出法または印刷法で形成することもできる。なお隔壁607は開口部608を有している。   6A, reference numerals 601 and 602 correspond to second semiconductor films functioning as a source region or a drain region, and a wiring 603 is in contact with the second semiconductor film 601 so as to be in contact with the second semiconductor film 602. A wiring 604 is formed so as to be in contact with the top. In FIG. 6A, the first semiconductor film 605 and the second semiconductor films 601 and 602 are formed by patterning using different masks as in the case shown in FIGS. However, the present invention is not limited to this configuration, and patterning may be performed using the same mask as in the case of FIG. In FIG. 6A, a first electrode 606 is formed so as to be in contact with the wiring 604. A partition wall 607 is formed so as to cover the end portion of the driving TFT 600. The partition wall 607 can be formed using an organic resin film, an inorganic insulating film, or a siloxane-based insulating film. For example, acrylic resin, polyimide, polyamide, or the like can be used for the organic resin film, and silicon oxide, silicon nitride oxide, or the like can be used for the inorganic insulating film. The partition 607 itself can also be formed by a droplet discharge method or a printing method. Note that the partition wall 607 has an opening 608.

また、他の構成の例として、図6(B)に、TFTを覆って層間絶縁膜を形成し、該層間絶縁膜上に第1の電極を形成し、さらに隔壁を設けた場合の、画素の断面図を示す。ただし図6(B)では、駆動用TFT620のみを示す。図6(B)では、駆動用TFT640のソース領域またはドレイン領域と接続された配線621、622とが、層間絶縁膜623によって覆われており、該層間絶縁膜623上に第1の電極624が形成されている。そして第1の電極624と配線622とは、層間絶縁膜623のコンタクトホール内に形成されたコンタクトホール625を通して電気的に接続されている。層間絶縁膜623上には、隔壁626が形成されており、隔壁626の開口部において、第1の電極、電界発光層627及び第2の電極628により、発光素子629が形成されている。   As another example of the structure, FIG. 6B illustrates a pixel in which an interlayer insulating film is formed so as to cover the TFT, a first electrode is formed over the interlayer insulating film, and a partition is further provided. FIG. However, FIG. 6B shows only the driving TFT 620. In FIG. 6B, wirings 621 and 622 connected to the source region or the drain region of the driving TFT 640 are covered with an interlayer insulating film 623, and the first electrode 624 is formed over the interlayer insulating film 623. Is formed. The first electrode 624 and the wiring 622 are electrically connected through a contact hole 625 formed in the contact hole of the interlayer insulating film 623. A partition wall 626 is formed over the interlayer insulating film 623, and a light-emitting element 629 is formed of the first electrode, the electroluminescent layer 627, and the second electrode 628 in the opening of the partition wall 626.

また層間絶縁膜は、液滴吐出法を用いて形成しても良い。図6(C)に、液滴吐出法を用いて層間絶縁膜を形成した場合の、画素の断面図を示す。ただし図6(C)では、駆動用TFT640のみを示す。図6(C)では、駆動用TFT640が第1の層間絶縁膜643に覆われており、第1の層間絶縁膜643は液滴吐出法を用いて形成されている。駆動用TFT640のソース領域またはドレイン領域のいずれか一方に接続された配線641は、第1の層間絶縁膜643と完全に重なってはおらず、一部露出している。また第1の層間絶縁膜645は、第1の層間絶縁膜643と同様に液滴吐出法を用いて形成されており、該第1の層間絶縁膜643を覆うように第1の電極644が形成されている。そして配線641の一部露出している部分は第1の電極644と接しており、該接している部分を覆うように更に第2の層間絶縁膜646が形成されている。   The interlayer insulating film may be formed using a droplet discharge method. FIG. 6C is a cross-sectional view of a pixel in the case where an interlayer insulating film is formed using a droplet discharge method. However, FIG. 6C shows only the driving TFT 640. In FIG. 6C, the driving TFT 640 is covered with a first interlayer insulating film 643, and the first interlayer insulating film 643 is formed by a droplet discharge method. A wiring 641 connected to either the source region or the drain region of the driving TFT 640 does not completely overlap with the first interlayer insulating film 643 but is partly exposed. The first interlayer insulating film 645 is formed using a droplet discharge method in the same manner as the first interlayer insulating film 643, and the first electrode 644 is formed so as to cover the first interlayer insulating film 643. Is formed. A part of the wiring 641 that is exposed is in contact with the first electrode 644, and a second interlayer insulating film 646 is further formed so as to cover the contacting part.

第2の層間絶縁膜646は、第1の層間絶縁膜645と重なる領域に開口部を有しており、該開口部において、第1の電極644と、第2の層間絶縁膜646上に形成された電界発光層647と、第2の電極648とが重なり、発光素子を形成している。   The second interlayer insulating film 646 has an opening in a region overlapping with the first interlayer insulating film 645, and is formed over the first electrode 644 and the second interlayer insulating film 646 in the opening. The formed electroluminescent layer 647 and the second electrode 648 overlap with each other to form a light emitting element.

なお、図2〜図6に示した作製方法では、第2の半導体膜と、該第2の半導体膜に接している配線とを形成した後に、第1の電極を形成している例を示しているが、本発明はこの構成に限定されない。   2 to 6 show an example in which the first electrode is formed after the second semiconductor film and the wiring in contact with the second semiconductor film are formed. However, the present invention is not limited to this configuration.

また図2〜図6に示す発光装置では、TFTの第1の半導体膜と第2の半導体膜の間に保護膜を形成しているが、本発明はこの構成に限定されず、図2〜図6の場合において、保護膜は必ずしも形成しなくて良い。図7(A)に、保護膜を形成していない場合の、画素の断面図を示す。ただし図7(A)では、駆動用TFT701のみを示す。図7(A)に示す駆動用TFT701は、基板700上に形成されたゲート電極702と、該ゲート電極702を覆うように形成されたゲート絶縁膜703と、該ゲート電極702と重なるようにゲート絶縁膜703上に形成された第1の半導体膜704と、第1の半導体膜704と接する第2の半導体膜705、706とを有している。エッチングにより第2の半導体膜705、706を形成する際、SF6、NF3、CF4などのフッ化物気体を用いてエッチングガスとして用いる。そしてこのエッチングでは、第1の半導体膜704とのエッチングの選択比がとれないので、処理時間を適宜調整して行なうこととなる。このエッチングにより、第1の半導体膜704が一部露出する。 2 to 6, the protective film is formed between the first semiconductor film and the second semiconductor film of the TFT. However, the present invention is not limited to this structure, and FIG. In the case of FIG. 6, the protective film is not necessarily formed. FIG. 7A shows a cross-sectional view of a pixel in the case where a protective film is not formed. However, FIG. 7A shows only the driving TFT 701. A driving TFT 701 illustrated in FIG. 7A includes a gate electrode 702 formed over a substrate 700, a gate insulating film 703 formed so as to cover the gate electrode 702, and a gate so as to overlap the gate electrode 702. The semiconductor device includes a first semiconductor film 704 formed over the insulating film 703 and second semiconductor films 705 and 706 in contact with the first semiconductor film 704. When the second semiconductor films 705 and 706 are formed by etching, a fluoride gas such as SF 6 , NF 3 , or CF 4 is used as an etching gas. In this etching, since the etching selectivity with respect to the first semiconductor film 704 cannot be obtained, the processing time is appropriately adjusted. By this etching, the first semiconductor film 704 is partially exposed.

図7(A)のように保護膜を形成せず、第1の半導体膜704と第2の半導体膜705、706を、同じマスクを用いてパターニングする場合、ゲート絶縁膜702と、第1の半導体膜704と、第2の半導体膜705、706とを、大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染物質に汚染されることなく各積層界面を形成することができるので、TFT特性のばらつきを低減することができる。   In the case where the first semiconductor film 704 and the second semiconductor films 705 and 706 are patterned using the same mask without forming a protective film as in FIG. 7A, the gate insulating film 702, The semiconductor film 704 and the second semiconductor films 705 and 706 can be formed successively without being exposed to the air. In other words, each stacked interface can be formed without being contaminated by atmospheric components or contaminants floating in the atmosphere, so that variations in TFT characteristics can be reduced.

また図2〜図6、図7(A)では、ゲート電極が第1の半導体膜よりも基板側に形成されているが、本発明はこの構成に限定されない。図7(B)に、第1の半導体膜がゲート電極よりも基板側に形成されている場合の、画素の断面図を示す。ただし図7(B)では、駆動用TFT711のみを示す。図7(B)において、基板710上に配線712、713が形成されており、また配線712、713上に接するように、第2の半導体膜714、715が形成されており、第2の半導体膜714、715上に接するように第1の半導体膜716が形成されている。そして第1の半導体膜716上にはゲート絶縁膜717が形成されており、第1の半導体膜716と重なるように該ゲート絶縁膜717上にゲート電極718が形成されている。   In FIGS. 2 to 6 and 7A, the gate electrode is formed on the substrate side of the first semiconductor film, but the present invention is not limited to this structure. FIG. 7B is a cross-sectional view of the pixel in the case where the first semiconductor film is formed on the substrate side with respect to the gate electrode. However, FIG. 7B shows only the driving TFT 711. In FIG. 7B, wirings 712 and 713 are formed over a substrate 710, and second semiconductor films 714 and 715 are formed so as to be in contact with the wirings 712 and 713. A first semiconductor film 716 is formed so as to be in contact with the films 714 and 715. A gate insulating film 717 is formed over the first semiconductor film 716, and a gate electrode 718 is formed over the gate insulating film 717 so as to overlap with the first semiconductor film 716.

なお、上記図2〜図6に示したTFTは、いずれもソース領域またはドレイン領域として機能する第2の半導体膜を用いているが、第2の半導体膜は必ずしも形成する必要はない。この場合、配線が直接第1の半導体膜と接続され、該配線がソース領域またはドレイン領域として機能する。特に図7(B)に示したTFTは、第2の半導体膜を用いない場合、第2の半導体膜714、715を形成するためのパターニングに用いるマスクが不要になるので、大幅に工程数を削減することができる。   Note that each of the TFTs illustrated in FIGS. 2 to 6 uses the second semiconductor film functioning as a source region or a drain region, but the second semiconductor film is not necessarily formed. In this case, the wiring is directly connected to the first semiconductor film, and the wiring functions as a source region or a drain region. In particular, in the TFT illustrated in FIG. 7B, when the second semiconductor film is not used, a mask used for patterning for forming the second semiconductor films 714 and 715 is not necessary. Can be reduced.

なお上記図2〜図6に示した発光装置において、スイッチング用TFTはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。また、駆動用TFT、消去用TFTについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を意味する。マルチゲート構造とすることで、TFTのオフ電流を低減させることができる。   In the light-emitting device shown in FIGS. 2 to 6, the switching TFT has a double gate structure, but may have a single gate structure or a multi-gate structure. In addition, the driving TFT and the erasing TFT may have a single gate structure or a multi-gate structure. The multi-gate structure means a configuration in which a plurality of TFTs connected in series and connected to gate electrodes share a first semiconductor film. With the multi-gate structure, the off-current of the TFT can be reduced.

以下に、本発明の発光装置の構造及びその駆動方法について説明する。ここでは、nビットのビデオ信号により2n階調の表示を行なう場合について説明する。 The structure of the light emitting device of the present invention and the driving method thereof will be described below. Here, a case where 2 n gradation display is performed using an n-bit video signal will be described.

図8に本発明の発光装置のブロック図の一例を示す。図8の発光装置は、基板上に形成されたTFTによって画素部101、画素部の周辺に配置されたソース信号線駆動回路102、書き込み用ゲート信号線駆動回路(第1のゲート信号線駆動回路)103、消去用ゲート信号線駆動回路(第2のゲート信号線駆動回路)104を有している。なお、本実施の形態では、発光装置はソース信号線駆動回路を1つ有しているが、本発明においてソース信号線駆動回路は2つ以上あってもよい。   FIG. 8 shows an example of a block diagram of a light emitting device of the present invention. 8 includes a pixel portion 101 by TFTs formed on a substrate, a source signal line driver circuit 102 disposed around the pixel portion, a writing gate signal line driver circuit (first gate signal line driver circuit). ) 103 and an erasing gate signal line driving circuit (second gate signal line driving circuit) 104. Note that in this embodiment mode, the light-emitting device has one source signal line driver circuit; however, in the present invention, there may be two or more source signal line driver circuits.

また、本発明において、ソース信号線駆動回路102、書き込み用ゲート信号線駆動回路103または消去用ゲート信号線駆動回路104は、画素部101が設けられている基板上に設けられている構成にしてもよいし、ICチップ上に設けてFPC(フレキシブルプリントサーキット:Flexible Printed Circuit)またはTAB(Tape Automated Bonding)を介して画素部と接続されるような構成にしてもよい。   In the present invention, the source signal line driver circuit 102, the write gate signal line driver circuit 103, or the erase gate signal line driver circuit 104 is provided over the substrate over which the pixel portion 101 is provided. Alternatively, it may be provided on the IC chip and connected to the pixel portion through an FPC (Flexible Printed Circuit) or TAB (Tape Automated Bonding).

ソース信号線駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)102b、ラッチ(B)102cを有している。   The source signal line driver circuit 102 basically includes a shift register 102a, a latch (A) 102b, and a latch (B) 102c.

ソース信号線駆動回路102において、シフトレジスタ102aにクロック信号(CLK)及びスタートパルス(SP)が入力される。シフトレジスタ102aは、これらのクロック信号(CLK)及びスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ等を通して後段の回路へタイミング信号を順次供給する。   In the source signal line driver circuit 102, a clock signal (CLK) and a start pulse (SP) are input to the shift register 102a. The shift register 102a sequentially generates timing signals based on the clock signal (CLK) and the start pulse (SP), and sequentially supplies the timing signals to subsequent circuits through a buffer or the like.

シフトレジスタ102aからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの「鈍り」を防ぐために、このバッファが設けられる。   The timing signal from the shift register 102a is buffered and amplified by a buffer or the like. Since many circuits or elements are connected to the wiring to which the timing signal is supplied, the load capacitance (parasitic capacitance) is large. This buffer is provided to prevent “blunting” of the rise or fall of the timing signal caused by the large load capacity.

バッファによって緩衝増幅されたタイミング信号は、ラッチ(A)102bに供給される。ラッチ(A)102bは、nビットのビデオ信号を処理する複数のステージのラッチを有している。ラッチ(A)102bは、前記タイミング信号が入力されると、時分割階調データ信号発生回路106から供給されるnビットビデオ信号を順次取り込み、保持する。   The timing signal buffered and amplified by the buffer is supplied to the latch (A) 102b. The latch (A) 102b has a plurality of stages of latches for processing an n-bit video signal. When the timing signal is input, the latch (A) 102b sequentially captures and holds the n-bit video signal supplied from the time-division gradation data signal generation circuit 106.

なお、ラッチ(A)102bにビデオ信号を取り込む際に、ラッチ(A)102bが有する複数のステージのラッチに、順にビデオ信号を入力してもよい。しかし、本発明はこの構成に限定されない。ラッチ(A)102bが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にビデオ信号を入力する、所謂分割駆動を行ってもよい。なお、このときの グループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動と言う。   Note that when a video signal is taken into the latch (A) 102b, the video signal may be sequentially input to the latches of a plurality of stages included in the latch (A) 102b. However, the present invention is not limited to this configuration. The latch (A) 102b may be divided into several groups, and so-called divided driving may be performed in which video signals are input simultaneously in parallel for each group. The number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for each of the four stages, it is referred to as divided driving with four divisions.

ラッチ(A)102bの全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間を呼ぶ。すなわち、ラッチ(A)102b中で一番左側のステージのラッチにビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。   The time until video signal writing is completed for all the latches of the latch (A) 102b is called a line period. That is, the time interval from when the video signal writing is started to the leftmost stage latch in the latch (A) 102b to when the video signal writing is finished to the rightmost stage latch is line It is a period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.

1ライン期間が終了すると、ラッチ(B)102cにラッチシグナル(Latch Signal)が供給される。この瞬間、ラッチ(A)102bに書き込まれ保持されているビデオ信号は、ラッチ(B)102cに一斉に送出され、ラッチ(B)102cの全ステージのラッチに書き込まれ、保持される。   When one line period ends, a latch signal (Latch Signal) is supplied to the latch (B) 102c. At this moment, video signals written and held in the latch (A) 102b are sent all at once to the latch (B) 102c, and are written and held in the latches of all stages of the latch (B) 102c.

ビデオ信号をラッチ(B)102cに送出し終えたラッチ(A)102bには、シフトレジスタ102aからのタイミング信号に基づき、再び時分割階調データ信号発生回路106から供給されるビデオ信号の書き込みが順次行われる。 In the latch (A) 102b that has finished sending the video signal to the latch (B) 102c, the video signal supplied from the time-division gradation data signal generation circuit 106 is written again based on the timing signal from the shift register 102a. It is done sequentially.

この2順目の1ライン期間中には、ラッチ(B)102cに書き込まれ、保持されているビデオ信号がソース信号線に入力される。   During the second line of one line, the video signal written and held in the latch (B) 102c is input to the source signal line.

一方、書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104は、それぞれシフトレジスタ、バッファを有している。また、場合によっては、書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104が、シフトレジスタ、バッファのほかにレベルシフトを有していてもよい。   On the other hand, the write gate signal line drive circuit 103 and the erase gate signal line drive circuit 104 each have a shift register and a buffer. In some cases, the write gate signal line drive circuit 103 and the erase gate signal line drive circuit 104 may have a level shift in addition to the shift register and the buffer.

書き込み用ゲート信号線駆動回路103及び消去用ゲート信号線駆動回路104において、シフトレジスタからのタイミング信号がバッファ(図示せず)に供給され、対応するゲート信号線(走査線とも呼ぶ)に供給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にオンにしたくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。   In the writing gate signal line driving circuit 103 and the erasing gate signal line driving circuit 104, a timing signal from a shift register is supplied to a buffer (not shown) and supplied to a corresponding gate signal line (also called a scanning line). The The gate signal line is connected to the gate electrode of one line of pixel TFTs, and all the pixel TFTs for one line must be turned on at the same time. Used.

時分割階調データ信号発生回路106においては、アナログまたはデジタルのビデオ信号(画像情報を含む信号)が時分割階調を行なうためのビデオ信号(Digital Data Signals)に変換され、ラッチ(A)102bに入力される。またこの時分割階調データ信号発生回路106は、時分割階調表示を行なうために必要なタイミングパルス等を発生される回路でもある。   In the time-division gradation data signal generation circuit 106, an analog or digital video signal (a signal including image information) is converted into video signals (Digital Data Signals) for performing time-division gradation, and latch (A) 102b. Is input. The time-division gradation data signal generation circuit 106 is also a circuit that generates timing pulses and the like necessary for performing time-division gradation display.

この時分割階調データ信号発生回路106は、本発明の発光装置の外部に設けられていてもよい。その場合、そこで形成されたビデオ信号が本発明の発光装置に入力される構成となる。この場合、本発明の発光装置を表示装置として有する電子機器は、本発明の発光装置と時分割階調データ信号発生回路を別の部品として含むことになる。   This time-division gradation data signal generation circuit 106 may be provided outside the light emitting device of the present invention. In that case, the video signal formed there is input to the light emitting device of the present invention. In this case, an electronic apparatus having the light emitting device of the present invention as a display device includes the light emitting device of the present invention and a time-division grayscale data signal generation circuit as separate components.

また、時分割階調データ信号発生回路106をICチップなどの形で本発明の発光装置に実装してもよい。その場合、そのICチップで形成されたビデオ信号が本発明の発光装置に入力される構成となる。この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路を含むICチップを実装した本発明の発光装置を部品として含むことになる。   Further, the time division gradation data signal generation circuit 106 may be mounted on the light emitting device of the present invention in the form of an IC chip or the like. In that case, a video signal formed by the IC chip is input to the light emitting device of the present invention. In this case, an electronic apparatus having the light emitting device of the present invention as a display device includes the light emitting device of the present invention on which an IC chip including a time-division gradation data signal generation circuit is mounted as a component.

また、時分割階調データ信号発生回路106を画素部101、ソース信号線駆動回路102、書き込み用ゲート信号線駆動回路103、消去用ゲート信号線駆動回路104と同一の基板上にTFTを用いて形成することも可能である。この場合の時分割階調データ信号発生回路は多結晶半導体膜を活性層とするTFTで形成してもよい。また、この場合、本発明の発光装置を表示装置として有する電子機器は、時分割階調データ信号発生回路が発行装置自体に内蔵されており、電子機器の小型化を測ることが可能である。   Further, the time division gradation data signal generation circuit 106 is formed on the same substrate as the pixel portion 101, the source signal line driving circuit 102, the writing gate signal line driving circuit 103, and the erasing gate signal line driving circuit 104 by using TFTs. It is also possible to form. In this case, the time division gradation data signal generation circuit may be formed of a TFT having a polycrystalline semiconductor film as an active layer. In this case, in the electronic device having the light emitting device of the present invention as a display device, a time-division gradation data signal generation circuit is built in the issuing device itself, and the electronic device can be downsized.

画素部101の拡大図を図9に示す。ソース信号線駆動回路102のラッチ(B)102cに接続されたソース信号線(S1〜Sx)、FPCを介して発光装置の外部の電源に接続された電源供給線(V1〜Vx)、書き込み用ゲート信号線駆動回路103に接続された書き込み用ゲート信号線(第1のゲート信号線)(Ga1〜Gay)、消去用ゲート信号線駆動回路104に接続された消去用ゲート信号線(第2のゲート信号線)(Ge1〜Gey)が画素部101に設けられている。   An enlarged view of the pixel portion 101 is shown in FIG. Source signal lines (S1 to Sx) connected to the latch (B) 102c of the source signal line driving circuit 102, power supply lines (V1 to Vx) connected to the power supply outside the light emitting device via the FPC, and writing Write gate signal lines (first gate signal lines) (Ga1 to Gay) connected to the gate signal line driver circuit 103, and erase gate signal lines (second gates) connected to the erase gate signal line driver circuit 104 Gate signal lines (Ge1 to Gey) are provided in the pixel portion 101.

ソース信号線(S1〜Sx)と、電源供給線(V1〜Vx)と、書き込み用ゲート信号線(Ga1〜Gay)と、消去用ゲート信号線(Ge1〜Gey)とを備えた領域が画素105である。画素部101にはマトリクス状に複数の画素105が配列されることになる。画素105は、例えば図1に示した回路を有する画素を用いることができる。   The pixel 105 has a region including source signal lines (S1 to Sx), power supply lines (V1 to Vx), write gate signal lines (Ga1 to Gay), and erase gate signal lines (Ge1 to Gey). It is. A plurality of pixels 105 are arranged in a matrix in the pixel portion 101. As the pixel 105, for example, a pixel including the circuit illustrated in FIG. 1 can be used.

次に、上述した構成を有する本発明の発光装置の駆動方法について図1、図8〜図10を用いて説明する。   Next, a method for driving the light emitting device of the present invention having the above-described configuration will be described with reference to FIGS. 1 and 8 to 10.

書き込み用ゲート信号線Ga1に、書き込み用ゲート信号線駆動回路103から書き込み用選択信号(第1の選択信号)が入力される。その結果、書き込み用ゲート信号線Ga1に接続されている全ての画素(1ライン目の画素)のスイッチング用TFT107がオンの状態になる。   A write selection signal (first selection signal) is input from the write gate signal line driver circuit 103 to the write gate signal line Ga1. As a result, the switching TFTs 107 of all the pixels (pixels in the first line) connected to the writing gate signal line Ga1 are turned on.

そして、同時に、ソース信号線S1〜Sxにソース信号線駆動回路102のラッチ(B)102cから、1ビット目のビデオ信号が入力される。ビデオ信号はスイッチング用TFT107を介して駆動用TFT108のゲート電極に入力される。ビデオ信号は「0」または「1」の情報を有しており、「0」と「1」のビデオ信号は、一方がHi、一方がLowの電圧を有する信号である。   At the same time, the video signal of the first bit is input to the source signal lines S1 to Sx from the latch (B) 102c of the source signal line driver circuit 102. The video signal is input to the gate electrode of the driving TFT 108 via the switching TFT 107. The video signal has information of “0” or “1”, and the video signals of “0” and “1” are signals having a voltage of one high and one low.

本実施の形態では、ビデオ信号が「0」の情報を有していた場合、駆動用TFT108はオフの状態となる。よって、発光素子110の画素電極には電源電位は与えられない。その結果、「0」の情報を有するビデオ信号が入力された画素が有する発光素子110は発光しない。   In this embodiment mode, when the video signal has information of “0”, the driving TFT 108 is turned off. Therefore, no power supply potential is applied to the pixel electrode of the light emitting element 110. As a result, the light-emitting element 110 included in the pixel to which the video signal having the information “0” is input does not emit light.

逆に、「1」の情報を有していた場合、駆動用TFT108はオン状態となる。よって発光素子110の画素電極には電源電位が与えられる。その結果、「1」の情報を有するビデオ信号が入力された画素が有する発光素子110は発光する。   On the other hand, when the information “1” is included, the driving TFT 108 is turned on. Therefore, a power supply potential is applied to the pixel electrode of the light emitting element 110. As a result, the light-emitting element 110 included in the pixel to which the video signal having the information “1” is input emits light.

このように、1ライン目の画素にビデオ信号が入力されると同時に、発光素子110が発光、または非発光を行い、1ライン目の画素が表示を行なう。画素が表示を行っている期間を表示期間Trと呼ぶ。特に1ビット目のビデオ信号が画素に入力されたことで開始する表示期間をTr1と呼ぶ。図10では説明を簡便にするために、特に1ライン目の画素の表示期間についてのみ示す。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。   In this manner, the video signal is input to the pixels on the first line, and at the same time, the light emitting element 110 emits light or does not emit light, and the pixels on the first line perform display. A period during which the pixels are displaying is referred to as a display period Tr. In particular, a display period that starts when the video signal of the first bit is input to the pixel is referred to as Tr1. In FIG. 10, only the display period of the pixels on the first line is shown for the sake of simplicity. The timing at which the display period of each line is started has a time difference.

次にGa1への書き込み用選択信号の入力が終了すると同時に、書き込み用ゲート信号線Ga2に同様に書き込み用選択信号が入力される。そして書き込み用ゲート信号線Ga2に接続されている全ての画素のスイッチング用TFT107がオンの状態になり、2ライン目の画素にソース信号線S1〜Sxから1ビット目のビデオ信号が入力される。   Next, at the same time as the input of the write selection signal to Ga1, the write selection signal is similarly input to the write gate signal line Ga2. Then, the switching TFTs 107 of all the pixels connected to the writing gate signal line Ga2 are turned on, and the video signal of the first bit is input from the source signal lines S1 to Sx to the pixels of the second line.

そして、順に、全ての書き込み用ゲート信号線(Ga1〜Gay)に書き込み用選択信号が入力されていく。全ての書き込み用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素に1ビット目のビデオ信号が入力されるまでの期間が書き込み期間Ta1である。   Then, a write selection signal is sequentially input to all the write gate signal lines (Ga1 to Gay). A period until all the write gate signal lines (Ga1 to Gay) are selected and the video signal of the first bit is input to the pixels of all the lines is a write period Ta1.

一方、全てのラインの画素に1ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ta1が終了する前に、画素への1ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路104からの消去用ゲート信号線Ge1への消去用選択信号(第2の選択信号)の入力が行われる。   On the other hand, before the first bit video signal is input to the pixels of all the lines, that is, before the writing period Ta1 ends, the erase gate is parallel to the input of the first bit video signal to the pixels. An erasing selection signal (second selection signal) is input from the signal line driver circuit 104 to the erasing gate signal line Ge1.

消去用ゲート信号線Ge1に消去用選択信号が入力されると、消去用ゲート信号線Ge1に接続されている全ての画素(1ライン目の画素)の消去用TFT109がオンの状態になる。そして電源供給線(V1〜Vx)の電源電位が 消去用TFT109を介して駆動用TFT108のゲート電極に与えられる。   When an erasing selection signal is input to the erasing gate signal line Ge1, the erasing TFTs 109 of all the pixels (pixels in the first line) connected to the erasing gate signal line Ge1 are turned on. The power supply potential of the power supply lines (V1 to Vx) is applied to the gate electrode of the driving TFT 108 via the erasing TFT 109.

電源電位が駆動用TFT108のゲート電極に与えられると、駆動用TFT108はオフの状態となる。よって電源電位は発光素子110の画素電極に与えられなくなり、1ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ga1が書き込み用選択信号によって選択された時から駆動用TFTのゲート電極が保持していたビデオ信号は、駆動用TFTのゲート電極に電源電位が与えられることで消去される。よって、1ライン目の画素が表示を行わなくなる。   When the power supply potential is applied to the gate electrode of the driving TFT 108, the driving TFT 108 is turned off. Accordingly, the power supply potential is not applied to the pixel electrode of the light emitting element 110, and the pixels on the first line do not display. That is, the video signal held in the gate electrode of the driving TFT since the writing gate signal line Ga1 is selected by the writing selection signal is erased by applying the power supply potential to the gate electrode of the driving TFT. The Therefore, the pixels on the first line do not display.

画素が表示を行わない期間を非表示期間Tdと呼ぶ。1ライン目の画素は、消去用ゲート信号線Ge1に消去用選択信号が入力されると同時に表示期間Tr1が終了し、非表示期間Td1となる。   A period in which the pixels do not display is called a non-display period Td. In the pixels on the first line, the display period Tr1 ends at the same time when the erase selection signal is input to the erase gate signal line Ge1, and the non-display period Td1 is reached.

図10では説明を簡便にするために、特に1ライン目の画素の非表示期間についてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミングがそれぞれ時間差を有している。   In FIG. 10, only the non-display period of the pixels in the first line is shown for the sake of simplicity. Similar to the display period, the timing at which the non-display period of each line is started has a time difference.

そしてGe1への消去用選択信号の入力が終了すると同時に、消去用ゲート信号線Ge2に消去用選択信号が入力され、同様に消去用ゲート信号線Ge2に接続されている全ての画素(2ライン目の画素)の消去用TFT109がオンの状態になる。そして電源供給線(V1〜Vx)の電源電位が消去用TFT109を介して駆動用TFT108のゲート電極に与えられる。電源電位が駆動用TFT108のゲート電極に与えられると、駆動用TFT108はオフの状態となる。よって電源電位は発光素子110の画素電極に与えられなくなる。その結果、2ライン目の画素が有する発光素子は全て非発光の状態になり、2ライン目の画素が表示を行わなくなり、非表示の状態となる。   At the same time as the input of the erase selection signal to Ge1, the erase selection signal is input to the erase gate signal line Ge2, and all the pixels connected to the erase gate signal line Ge2 (the second line) The erasing TFT 109 of the pixel is turned on. The power supply potential of the power supply lines (V1 to Vx) is applied to the gate electrode of the driving TFT 108 through the erasing TFT 109. When the power supply potential is applied to the gate electrode of the driving TFT 108, the driving TFT 108 is turned off. Accordingly, the power supply potential is not applied to the pixel electrode of the light emitting element 110. As a result, all the light-emitting elements included in the pixels on the second line are in a non-light-emitting state, and the pixels on the second line are not displayed and are in a non-display state.

そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。全ての消去用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素が保持している1ビット目のビデオ信号が消去されるまでの期間が消去期間Te1である。   Then, in order, the erase selection signal is input to all the erase gate signal lines. The period until all the erasing gate signal lines (Ga1 to Gay) are selected and the first bit video signal held by the pixels of all the lines is erased is an erasing period Te1.

一方、全てのラインの画素が保持している1ビット目のビデオ信号が消去される前、すなわち、消去期間Te1が終了する前に、画素への1ビット目のビデオ信号の消去と並行して、再び書き込み用ゲート信号線駆動回路104からの書き込み用ゲート信号線Ga1への書き込み用選択信号の入力が行われる。その結果、1ライン目の画素が再び表示を行なうので、非表示期間Td1が終了して表示期間Tr2となる。   On the other hand, before the first bit video signal held by the pixels of all lines is erased, that is, before the erase period Te1 ends, in parallel with the erase of the first bit video signal to the pixels. Then, the write selection signal is input to the write gate signal line Ga1 from the write gate signal line driving circuit 104 again. As a result, the pixels on the first line perform display again, so the non-display period Td1 ends and the display period Tr2 starts.

そして同様に、順に、全ての書き込み用ゲート信号線が選択され、2ビット目のビデオ信号線が全ての画素に入力される。全てのラインの画素に2ビット目のビデオ信号が入力し終わるまでの期間を、書き込み期間Ta2と呼ぶ。   Similarly, all the gate signal lines for writing are sequentially selected, and the video signal line of the second bit is input to all the pixels. A period until the second bit video signal is completely input to the pixels of all the lines is referred to as a writing period Ta2.

そして、一方、全てのラインの画素に2ビット目のビデオ信号が入力される前、すなわち、書き込み期間Ta2が終了する前に、画素への2ビット目のビデオ信号の入力と並行して、消去用ゲート信号線駆動回路104から消去用ゲート信号線Ge2への消去用選択信号の入力が行われる。よって1ライン目の画素が有する発光素子は全て非発光の状態になり、1ライン目の画素が表示を行わなくなる。よって1ライン目の画素において表示期間Tr2は終了し、非表示期間Td2となる。   On the other hand, before the second bit video signal is input to the pixels of all the lines, that is, before the writing period Ta2 ends, the erase operation is performed in parallel with the input of the second bit video signal to the pixels. An erase selection signal is input from the gate signal line drive circuit 104 to the erase gate signal line Ge2. Accordingly, all the light emitting elements included in the pixels on the first line are in a non-light emitting state, and the pixels on the first line do not display. Therefore, the display period Tr2 ends in the pixels on the first line, and becomes a non-display period Td2.

そして、順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。全ての消去用ゲート信号線(Ga1〜Gay)が選択され、全てのラインの画素が保持している2ビット目のビデオ信号が消去されるまでの期間が消去期間Te2である。   Then, in order, the erase selection signal is input to all the erase gate signal lines. The period from when all the erasing gate signal lines (Ga1 to Gay) are selected and the second bit video signal held by the pixels of all the lines is erased is the erasing period Te2.

上述した動作はmビット目のビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Trと非表示期間Tdとが繰り返し出現する(図10)。表示期間Trは、書き込み期間Ta1が開始されてから消去機関Te1が開始されるまでの期間である。また非表示期間Td1は、消去期間Te1が開始されてから書き込み期間Ta2が開始されるまでの期間である。そして表示期間Tr2、Tr3、…、Tr(m−1)と非表示期間Td2、Td3、…、Te(m−1)も、表示期間Tr1と非表示期間Td1と同様に、それぞれ書き込み期間Ta1、Ta2、…、Tamと消去期間Te1、Te2、…、Te(m−1)とによって、その期間が定められる。   The above-described operation is repeated until the m-th video signal is input to the pixel, and the display period Tr and the non-display period Td appear repeatedly (FIG. 10). The display period Tr is a period from the start of the writing period Ta1 to the start of the erasing organization Te1. The non-display period Td1 is a period from the start of the erase period Te1 to the start of the write period Ta2. The display periods Tr2, Tr3,..., Tr (m-1) and the non-display periods Td2, Td3,..., Te (m-1) are written in the writing periods Ta1, respectively, as in the display periods Tr1 and non-display periods Td1. .., Tam and the erasing period Te1, Te2,..., Te (m−1) determine the period.

そして、mビット目のビデオ信号が1ライン目の画素に入力された後は、消去用ゲート信号線Ge1に消去用選択信号が入力されない。説明を簡便にするために、本実施の形態ではm=n−2の場合を例にとって説明するが、本発明はこれに限定されないのは言うまでもない。本発明において、mは2からnまでの値を任意に選択することが可能である。   After the m-bit video signal is input to the pixels on the first line, the erasing selection signal is not input to the erasing gate signal line Ge1. In order to simplify the explanation, in the present embodiment, the case where m = n−2 will be described as an example, but it goes without saying that the present invention is not limited to this. In the present invention, m can be arbitrarily selected from 2 to n.

(n−2)ビット目のビデオ信号が1ライン目の画素に入力されると、1ライン目の画素は表示期間Tr(n−2)となり表示を行なう。そして次のビットのビデオ信号が入力されるまで、(n−2)ビット目のビデオ信号は画素に保持される。   When the video signal of the (n-2) th bit is input to the pixels on the first line, the pixels on the first line are displayed during the display period Tr (n-2). The video signal of the (n-2) th bit is held in the pixel until the video signal of the next bit is input.

そして、次に(n−1)ビット目のビデオ信号が1ライン目の画素に入力されると、が保持されていた(n−2)ビット目のビデオ信号は、(n−1)ビット目のビデオ信号に書き換えられる。そして1ライン目の画素は表示期間Tr(n−1)となり、表示を行なう。(n−2)ビット目のビデオ信号は、次のビットのビデオ信号が入力されるまで画素に保持される。   Then, when the (n−1) bit video signal is input to the pixel on the first line, the (n−2) bit video signal that has been held is The video signal is rewritten. The pixels in the first line are displayed during the display period Tr (n−1). The video signal of the (n-2) th bit is held in the pixel until the video signal of the next bit is input.

上述した動作をnビット目のビデオ信号が画素に入力されるまで繰り返し行われる(図10)。表示期間Tr(n−2)は、書き込み期間Ta(n−2)が開始されてから、書き込み期間Ta(n−1)が開始されるまでの期間である。そして、表示期間Tr(n−1)、Trnも表示期間Tr(n−2)と同様に、書き込み期間Taによって、その期間が定められる。   The above-described operation is repeated until the n-th video signal is input to the pixel (FIG. 10). The display period Tr (n-2) is a period from the start of the writing period Ta (n-2) to the start of the writing period Ta (n-1). The display periods Tr (n−1) and Trn are determined by the writing period Ta in the same manner as the display period Tr (n−2).

本発明では、全ての書き込み期間の長さの和が1フレーム期間よりも短く、なおかつ表示期間の長さをTr1:Tr2:Tr2:…:Tr(n−1):Trn=20:21:22:…:2(n-2):2(n-1)とすることが必要である。 In the present invention, the sum of the lengths of all writing periods is shorter than one frame period, and the length of the display period is Tr1: Tr2: Tr2:...: Tr (n−1): Trn = 2 0 : 2 1 : 2 2 : ...: 2 (n-2) : 2 (n-1) is required.

全ての表示期間(Tr1〜Trn)が終了すると、1つの画像を表示することができる。本発明の駆動方法において、1つの画像を表示する期間を1フレーム期間(F)と呼ぶ。   When all the display periods (Tr1 to Trn) are completed, one image can be displayed. In the driving method of the present invention, a period for displaying one image is referred to as one frame period (F).

そして、1フレーム期間終了後は、再び書き込み用ゲート信号線Ga1に、書き込み用ゲート信号線駆動回路103から書き込み用選択信号が入力される。その結果1ビット目のビデオ信号が画素に入力され、1ライン目の画素が再び表示期間Tr1となる。そして再び上述した動作を繰り返す。   After the end of one frame period, the write selection signal is input again from the write gate signal line driver circuit 103 to the write gate signal line Ga1. As a result, the video signal of the first bit is input to the pixels, and the pixels on the first line again enter the display period Tr1. Then, the above-described operation is repeated again.

通常の発光装置では、1秒間に60以上のフレーム期間を設けることが好ましい。1秒間に表示される画像の数が60より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。   In a normal light emitting device, it is preferable to provide 60 or more frame periods per second. When the number of images displayed per second is less than 60, flickering of images may start to be noticeable visually.

表示期間Trの長さは、Tr1:Tr2:Tr3:…:Tr(n−1):Trn=20:21:22:…:2(n-2):2(n-1)となるように設定する。この表示期間の組み合わせで2n階調のうち所望の階調表示を行なうことができる。 The length of the display period Tr is Tr1: Tr2: Tr3: ...: Tr (n-1): Trn = 2 0 : 2 1 : 2 2 : ...: 2 (n-2) : 2 (n-1) Set as follows. A desired gradation display among 2 n gradations can be performed by combining the display periods.

1フレーム期間中に発光素子が表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調が決まる。例えば、n=8のとき、全部の表示期間で画素が発光した場合の輝度を100%とすると、Tr1とTr2において画素が発光した場合には1%の輝度が表現でき、Tr3とTr5とTr8を選択した場合には60%の輝度が表現できる。   When the light emitting element calculates the total length of the display period during one frame period, the gray scale displayed by the pixel in the frame period is determined. For example, when n = 8 and the luminance when the pixel emits light in the entire display period is 100%, 1% luminance can be expressed when the pixel emits light in Tr1 and Tr2, and Tr3, Tr5, and Tr8 can be expressed. When is selected, a luminance of 60% can be expressed.

mビット目のビデオ信号が画素に書き込まれる書き込み期間Tamは、表示期間Trmの長さよりも短いことが肝要である。よって、ビット数mの値は、1〜nのうち、書き込み期間Tamが表示期間Trmの長さよりも短くなるような値であることが必要である。   It is important that the writing period Tam in which the video signal of the m-th bit is written to the pixel is shorter than the length of the display period Trm. Therefore, the value of the number of bits m needs to be a value from 1 to n such that the writing period Tam is shorter than the length of the display period Trm.

また、表示期間(Tr1〜Trn)は、どのような順序で出現させてもよい。例えば、1フレーム期間中において、Tr1の次にTr3、Tr5、Tr2、…という順序で表示期間を出現させることも可能である。ただし、消去期間(Te1〜Ten)が互いに重ならない順序の方がより好ましい。   The display periods (Tr1 to Trn) may appear in any order. For example, in one frame period, it is possible to cause display periods to appear in the order of Tr3, Tr5, Tr2,. However, the order in which the erase periods (Te1 to Ten) do not overlap each other is more preferable.

なお、本発明においては、表示期間と書き込み期間とが一部重なっている。言いかえると書き込み期間においても画素を表示させることが可能である。そのため、1フレーム期間における表示期間の長さの総和の割合(デューティー比)が書き込み期間の長さによってのみ決定されない。   In the present invention, the display period and the writing period partially overlap. In other words, it is possible to display pixels even in the writing period. Therefore, the ratio (duty ratio) of the total length of the display periods in one frame period is not determined only by the length of the writing period.

なお、上述した本発明の構成は、発光装置への適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。   Note that the above-described configuration of the present invention is not limited to application to a light-emitting device, but can also be applied to an apparatus using other electro-optical elements.

本実施例では、本発明の発光装置において、画素に形成されるTFTの構成について説明する。   In this embodiment, a structure of a TFT formed in a pixel in the light emitting device of the present invention will be described.

図11に、本実施例の画素の断面図を示す。図11において、1401は駆動用TFTに相当し、1402はスイッチング用TFTに相当し、第1のTFT1403、第2のTFT1404は駆動回路部のTFTである。1405は発光素子に相当する。駆動用TFT1401、スイッチング用TFT1402、第1のTFT1403、第2のTFT1404、発光素子1405は、シール材1406によって、基板1400とカバー材1407の間において、充填材1408と共に密封されている。   FIG. 11 is a cross-sectional view of the pixel of this example. In FIG. 11, reference numeral 1401 corresponds to a driving TFT, 1402 corresponds to a switching TFT, and a first TFT 1403 and a second TFT 1404 are TFTs of a driving circuit portion. Reference numeral 1405 corresponds to a light emitting element. The driving TFT 1401, the switching TFT 1402, the first TFT 1403, the second TFT 1404, and the light emitting element 1405 are sealed together with the filler 1408 between the substrate 1400 and the cover material 1407 by a sealant 1406.

駆動用TFT1401は、ゲート電極1409と、ゲート電極1409上に形成されたゲート絶縁膜1410と、ゲート絶縁膜1410上に形成された第1の半導体膜1411と、第1の半導体膜1411上に形成された第2の半導体膜1412、1413とを有している。また1414、1415は、第2の半導体膜1412、1413にそれぞれ接続された配線に相当する。配線1415は発光素子1405の第1の電極1416に接続されている。   The driving TFT 1401 is formed over the gate electrode 1409, the gate insulating film 1410 formed over the gate electrode 1409, the first semiconductor film 1411 formed over the gate insulating film 1410, and the first semiconductor film 1411. The second semiconductor films 1412 and 1413 are formed. Reference numerals 1414 and 1415 correspond to wirings connected to the second semiconductor films 1412 and 1413, respectively. The wiring 1415 is connected to the first electrode 1416 of the light-emitting element 1405.

なお図11では、図4(C)に示した発光装置において、スイッチング用TFTはダブルゲート構造としているが、シングルゲート構造有していてもよいし、マルチゲート構造を有していてもよい。また、駆動用TFT、スイッチング用TFTについてもシングルゲート構造を有していてもよいし、マルチゲート構造を有していてもよい。マルチゲート構造とは、直列に接続され、なおかつゲート電極が接続された複数のTFTが、第1の半導体膜を共有しているような構成を意味する。   Note that in FIG. 11, in the light-emitting device illustrated in FIG. 4C, the switching TFT has a double gate structure; however, the switching TFT may have a single gate structure or a multi-gate structure. In addition, the driving TFT and the switching TFT may have a single gate structure or a multi-gate structure. The multi-gate structure means a configuration in which a plurality of TFTs connected in series and connected to gate electrodes share a first semiconductor film.

次に図12を用いて、発光素子の構成について説明する。本発明における発光素子の素子構成を、図12に模式的に示す。   Next, the structure of the light-emitting element will be described with reference to FIG. The element structure of the light emitting element in the present invention is schematically shown in FIG.

図12に示す発光素子は、基板500上に形成された第1の電極501と、第1の電極501上に形成された電界発光層502と、電界発光層502上に形成された第2の電極503とを有する。なお実際には、基板500と第1の電極501の間には、各種の層または半導体素子などが設けられている。   12 includes a first electrode 501 formed over a substrate 500, an electroluminescent layer 502 formed over the first electrode 501, and a second electrode formed over the electroluminescent layer 502. An electrode 503. Note that actually, various layers, semiconductor elements, and the like are provided between the substrate 500 and the first electrode 501.

本実施例では、第1の電極501が陰極、第2の電極が陽極の場合について説明するが、第1の電極501が陽極、第2の電極が陰極であっても良い。陽極、陰極に用いる具体的な材料については、既に説明してあるので、ここでは電界発光層502の具体的な構成について説明する。   In this embodiment, the case where the first electrode 501 is a cathode and the second electrode is an anode will be described. However, the first electrode 501 may be an anode and the second electrode may be a cathode. Since specific materials used for the anode and the cathode have already been described, a specific structure of the electroluminescent layer 502 will be described here.

電界発光層502は単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数(重合度)が2から20程度の低重合体に相当する。   The electroluminescent layer 502 is composed of one or more layers. When composed of a plurality of layers, these layers can be classified into a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like from the viewpoint of carrier transport characteristics. Note that the boundaries between the layers are not necessarily clear, and there are cases where the materials constituting the layers are partially mixed and the interface is unclear. For each layer, an organic material or an inorganic material can be used. As the organic material, any of a high molecular weight material, a medium molecular weight material, and a low molecular weight material can be used. The medium molecular weight material corresponds to a low polymer having a number of repeating structural units (degree of polymerization) of about 2 to 20.

正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性(正孔移動度)が特に重要な特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。図12では、第1〜第5の層504〜508を電界発光層502が有している場合を例示している。第1〜第5の層504〜508は、第1の電極501から第2の電極503に向かって順に積層されている、   The distinction between a hole injection layer and a hole transport layer is not necessarily strict, and these are the same in the sense that hole transportability (hole mobility) is a particularly important characteristic. For convenience, the hole injection layer is a layer in contact with the anode, and the layer in contact with the hole injection layer is referred to as a hole transport layer to be distinguished. The same applies to the electron transport layer and the electron injection layer. The layer in contact with the cathode is called an electron injection layer, and the layer in contact with the electron injection layer is called an electron transport layer. The light emitting layer may also serve as an electron transport layer, and is also referred to as a light emitting electron transport layer. FIG. 12 illustrates the case where the electroluminescent layer 502 includes the first to fifth layers 504 to 508. The first to fifth layers 504 to 508 are sequentially stacked from the first electrode 501 toward the second electrode 503.

第1の層504は電子注入層として機能するため、電子注入性の高い材料を用いるのが望ましい。具体的には、LiF、CsFなどのアルカリ金属ハロゲン化物や、CaF2のようなアルカリ土類ハロゲン化物、Li2Oなどのアルカリ金属酸化物のような絶縁体の超薄膜がよく用いられる。また、リチウムアセチルアセトネート(略称:Li(acac)や8−キノリノラト−リチウム(略称:Liq)などのアルカリ金属錯体も有効である。また、モリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物またはベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含むようにしても良い。また酸化チタンを用いていても良い。 Since the first layer 504 functions as an electron injection layer, it is preferable to use a material having a high electron injection property. Specifically, an ultra-thin film of an insulator such as an alkali metal halide such as LiF or CsF, an alkaline earth halide such as CaF 2 , or an alkali metal oxide such as Li 2 O is often used. In addition, alkali metal complexes such as lithium acetylacetonate (abbreviation: Li (acac) and 8-quinolinolato-lithium (abbreviation: Liq) are also effective. Molybdenum oxide (MoOx), vanadium oxide (VOx), A metal oxide such as ruthenium oxide (RuOx) or tungsten oxide (WOx) or a benzoxazole derivative, and one or more materials of an alkali metal, an alkaline earth metal, or a transition metal may be included. Further, titanium oxide may be used.

第2の層505は電子輸送層として機能するため、電子輸送性の高い材料を用いることが望ましい。具体的には、Alq3に代表されるような、キノリン骨格またはベンゾキノリン骨格を有する金属錯体やその混合配位子錯体などを用いることができる。具体的には、Alq3、Almq3、BeBq2、BAlq、Zn(BOX)2、Zn(BTZ)2などの金属錯体が挙げられる。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(OXD−7)などのオキサジアゾール誘導体、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(p−EtTAZ)などのトリアゾール誘導体、TPBIのようなイミダゾール誘導体、バソフェナントロリン(BPhen)、バソキュプロイン(BCP)などのフェナントロリン誘導体を用いることができる。 Since the second layer 505 functions as an electron transporting layer, it is preferable to use a material having a high electron transporting property. Specifically, a metal complex having a quinoline skeleton or a benzoquinoline skeleton represented by Alq 3 or a mixed ligand complex thereof can be used. Specifically, metal complexes such as Alq 3 , Almq 3 , BeBq 2 , BAlq, Zn (BOX) 2 , and Zn (BTZ) 2 can be given. In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (PBD), 1,3-bis [5- (p Oxadiazole derivatives such as -tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5 -(4-biphenylyl) -1,2,4-triazole (TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2, Triazole derivatives such as 4-triazole (p-EtTAZ), imidazole derivatives such as TPBI, phenanthroyl such as bathophenanthroline (BPhen) and bathocuproin (BCP) It can be used derivatives.

第3の層506は発光層として機能するため、イオン化ポテンシャルが大きく、かつバンドギャップの大きな材料を用いるのが望ましい。具体的には、例えば、トリス(8−キノリノラト)アルミニウム(Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(Almq3)、ビス(10−ヒドロキシベンゾ[η]−キノリナト)ベリリウム(BeBq2)、ビス(2−メチル−8−キノリノラト)−(4−ヒドロキシ−ビフェニリル)−アルミニウム(BAlq)、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(Zn(BTZ)2)などの金属錯体を用いることができる。また、各種蛍光色素(クマリン誘導体、キナクリドン誘導体、ルブレン、4,4−ジシアノメチレン、1−ピロン誘導体、スチルベン誘導体、各種縮合芳香族化合物など)も用いることができる。白金オクタエチルポルフィリン錯体、トリス(フェニルピリジン)イリジウム錯体、トリス(ベンジリデンアセトナート)フェナントレンユーロピウム錯体などの燐光材料も用いることができる。 Since the third layer 506 functions as a light emitting layer, it is preferable to use a material having a large ionization potential and a large band gap. Specifically, for example, tris (8-quinolinolato) aluminum (Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (Almq 3 ), bis (10-hydroxybenzo [η] -quinolinato) beryllium (BeBq) 2 ), bis (2-methyl-8-quinolinolato)-(4-hydroxy-biphenylyl) -aluminum (BAlq), bis [2- (2-hydroxyphenyl) -benzoxazolate] zinc (Zn (BOX) 2 ), Bis [2- (2-hydroxyphenyl) -benzothiazolate] zinc (Zn (BTZ) 2 ), and the like. Various fluorescent dyes (coumarin derivatives, quinacridone derivatives, rubrene, 4,4-dicyanomethylene, 1-pyrone derivatives, stilbene derivatives, various condensed aromatic compounds, etc.) can also be used. Phosphorescent materials such as platinum octaethylporphyrin complex, tris (phenylpyridine) iridium complex, tris (benzylideneacetonato) phenanthrene europium complex can also be used.

また、第3の層506に用いるホスト材料としては、上述した例に代表されるホール輸送材料や電子輸送材料を用いることができる。また、4,4’−N,N’−ジカルバゾリルビフェニル(略称:CBP)などのバイポーラ性の材料も用いることができる。   As the host material used for the third layer 506, a hole transport material or an electron transport material typified by the above example can be used. Alternatively, a bipolar material such as 4,4′-N, N′-dicarbazolylbiphenyl (abbreviation: CBP) can be used.

第4の層507は、正孔輸送層として機能するため、正孔輸送性が高く、結晶性の低い公知の材料を用いることが望ましい。具体的には芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物が好適であり、例えば、4,4−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(TPD)や、その誘導体である4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]ビフェニル(α−NPD)などがある。4,4',4''−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(TDATA)や、MTDATAなどのスターバースト型芳香族アミン化合物も用いることができる。また4,4’,4’’−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)を用いても良い。また高分子材料としては、良好な正孔輸送性を示すポリ(ビニルカルバゾール)などを用いることができる。   Since the fourth layer 507 functions as a hole transport layer, it is preferable to use a known material having high hole transportability and low crystallinity. Specifically, an aromatic amine-based compound (that is, a compound having a benzene ring-nitrogen bond) is suitable, for example, 4,4-bis [N- (3-methylphenyl) -N-phenylamino]. Biphenyl (TPD) and its derivative 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] biphenyl (α-NPD) are examples. Starburst type aromatic amine compounds such as 4,4 ′, 4 ″ -tris (N, N-diphenylamino) triphenylamine (TDATA) and MTDATA can also be used. Alternatively, 4,4 ′, 4 ″ -tris (N-carbazolyl) triphenylamine (abbreviation: TCTA) may be used. As the polymer material, poly (vinyl carbazole) or the like exhibiting good hole transportability can be used.

第5の層508は、正孔注入層として機能するため、正孔輸送性を有し、なおかつイオン化ポテンシャルが比較的小さく、正孔注入性が高い材料を用いるのが望ましい。大別すると金属酸化物、低分子系有機化合物、および高分子系有機化合物に分けられる。金属酸化物であれば、例えば、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウムなど用いることができる。低分子系有機化合物あれば、例えば、m−MTDATAに代表されるスターバースト型アミン、銅フタロシアニン(略称:Cu−Pc)に代表される金属フタロシアニン、フタロシアニン(略称:H2−Pc)、2,3−ジオキシエチレンチオフェン誘導体などを用いることができる。低分子系有機化合物と上記金属酸化物とを共蒸着させた膜であっても良い。高分子系有機化合物であれば、例えば、ポリアニリン(略称:PAni)、ポリビニルカルバゾール(略称:PVK)、ポリチオフェン誘導体などの高分子を用いることができる。ポリチオフェン誘導体の一つであるポリエチレンジオキシチオフェン(略称:PEDOT)にポリスチレンスルホン酸(略称:PSS)をドープしたものを用いても良い。また、ベンゾオキサゾール誘導体と、TCQn、FeCl3、C60またはF4TCNQのいずれか一または複数の材料とを併せて用いても良い。 Since the fifth layer 508 functions as a hole injection layer, it is desirable to use a material having a hole transporting property, a relatively low ionization potential, and a high hole injecting property. Broadly divided into metal oxides, low-molecular organic compounds, and high-molecular organic compounds. As the metal oxide, for example, vanadium oxide, molybdenum oxide, ruthenium oxide, aluminum oxide, or the like can be used. If low molecular weight organic compound, for example, starburst amine typified by m-MTDATA, copper phthalocyanine (abbreviation: Cu-Pc) in the metal phthalocyanine represented, phthalocyanine (abbreviation: H 2 -Pc), 2, A 3-dioxyethylenethiophene derivative or the like can be used. A film in which a low molecular organic compound and the metal oxide are co-evaporated may be used. As a high molecular organic compound, for example, a polymer such as polyaniline (abbreviation: PAni), polyvinyl carbazole (abbreviation: PVK), or a polythiophene derivative can be used. Polyethylene dioxythiophene (abbreviation: PEDOT), which is one of polythiophene derivatives, doped with polystyrene sulfonic acid (abbreviation: PSS) may be used. Further, a benzoxazole derivative and any one or more materials of TCQn, FeCl 3 , C 60, or F 4 TCNQ may be used in combination.

上記構成を有する発光素子において、第1の電極501と第2の電極503の間に電圧を印加し、電界発光層502に順方向バイアスの電流を供給することで、第3の層506から光を発生させ、該光を第1の電極501側から、または第2の電極503側から取り出すことができる。なお、電界発光層502は、必ずしもこれら第1〜第5の層を全て有している必要はない。本発明では、少なくとも発光層として機能する第3の層506を有していれば良い。また必ずしも第3の層506からのみ発光が得られるわけではなく、第1〜第5の層に用いられる材料の組み合わせによっては、第3の層506以外の層から発光が得られる場合もある。また、第3の層506と第4の層507の間に正孔ブロック層を設けても良い。   In the light-emitting element having the above structure, light is applied from the third layer 506 by applying a voltage between the first electrode 501 and the second electrode 503 and supplying a forward bias current to the electroluminescent layer 502. And the light can be extracted from the first electrode 501 side or the second electrode 503 side. Note that the electroluminescent layer 502 is not necessarily required to have all of the first to fifth layers. In the present invention, it is only necessary to include at least the third layer 506 functioning as a light emitting layer. Further, light emission is not necessarily obtained only from the third layer 506, and light emission may be obtained from layers other than the third layer 506 depending on the combination of materials used for the first to fifth layers. Further, a hole blocking layer may be provided between the third layer 506 and the fourth layer 507.

なお色によっては、燐光材料の方が蛍光材料よりも、駆動電圧を低くすることができ、信頼性も高い場合がある。そこで、三原色の各色に対応する発光素子を用いて、フルカラーの表示を行なう場合は、蛍光材料を用いた発光素子と、燐光材料を用いた発光素子とを組み合わせて、各色の発光素子における劣化の度合いを揃えるようにしても良い。   Note that depending on the color, the phosphorescent material can have a lower driving voltage and higher reliability than the fluorescent material. Therefore, when full-color display is performed using light-emitting elements corresponding to the three primary colors, a combination of a light-emitting element using a fluorescent material and a light-emitting element using a phosphorescent material can reduce the deterioration of the light-emitting element of each color. You may make it arrange | equalize a degree.

図12では、第1の電極501が陰極、第2の電極503が陽極である場合について示しているが、第1の電極501が陽極、第2の電極503が陰極である場合、第1〜第5の層504〜508は逆に積層される。具体的には、第1の電極501上に第5の層508、第4の層507、第3の層506、第2の層505、第1の層504が順に積層される。   FIG. 12 illustrates the case where the first electrode 501 is a cathode and the second electrode 503 is an anode. However, when the first electrode 501 is an anode and the second electrode 503 is a cathode, The fifth layers 504 to 508 are stacked in reverse. Specifically, a fifth layer 508, a fourth layer 507, a third layer 506, a second layer 505, and a first layer 504 are sequentially stacked over the first electrode 501.

なお電界発光層502のうち、第2の電極503に最も近い層(本実施例では第5の層508)に、エッチングされにくい材料を用いることで、電界発光層502上に第2の電極503をスパッタ法で形成する際に、第2の電極503に最も近い層に与えられるスパッタダメージを軽減させることができる。エッチングされにくい材料とは、例えばモリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)等の金属酸化物、またはベンゾオキサゾール誘導体を用いることができる。これらは蒸着法によって形成されることが好ましい。   Note that a material that is difficult to be etched is used for the layer closest to the second electrode 503 in the electroluminescent layer 502 (the fifth layer 508 in this embodiment), whereby the second electrode 503 is formed over the electroluminescent layer 502. When sputtering is formed by sputtering, sputtering damage given to the layer closest to the second electrode 503 can be reduced. Examples of the material that is difficult to etch include metal oxides such as molybdenum oxide (MoOx), vanadium oxide (VOx), ruthenium oxide (RuOx), and tungsten oxide (WOx), or benzoxazole derivatives. . These are preferably formed by vapor deposition.

例えば、第1の電極が陰極、第2の電極が陽極の場合、前記電界発光層のうち最も陽極に近い、ホール注入性またはホール輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、ベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、TCQn、FeCl3、C60またはF4TCNQのいずれか一または複数の材料とを含む層を、最も陽極に近くなるように形成する。 For example, in the case where the first electrode is a cathode and the second electrode is an anode, the above-described material that is not easily etched is used as the layer having hole injecting property or hole transporting property that is closest to the anode among the electroluminescent layers. Specifically, when a benzoxazole derivative is used, a layer including the benzoxazole derivative and any one or more materials of TCQn, FeCl 3 , C 60, or F 4 TCNQ is positioned closest to the anode. Form.

また例えば、第1の電極が陽極、第2の電極が陰極の場合、前記電界発光層のうち最も陰極に近い、電子注入性または電子輸送性を有する層として、上述したエッチングされにくい材料を用いる。具体的に、モリブデン酸化物を用いる場合は、当該モリブデン酸化物と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。またベンゾオキサゾール誘導体を用いる場合は、当該ベンゾオキサゾール誘導体と、アルカリ金属、アルカリ土類金属、または遷移金属のいずれか一または複数の材料とを含む層を、最も陰極に近くなるように形成する。なお、金属酸化物とベンゾオキサゾール誘導体を共に用いていても良い。   In addition, for example, when the first electrode is an anode and the second electrode is a cathode, the above-described material that is not etched easily is used as the layer having the electron injecting property or the electron transporting property closest to the cathode among the electroluminescent layers. . Specifically, in the case of using molybdenum oxide, a layer containing the molybdenum oxide and one or more materials of alkali metal, alkaline earth metal, or transition metal is closest to the cathode. Form. In the case of using a benzoxazole derivative, a layer including the benzoxazole derivative and one or more materials of an alkali metal, an alkaline earth metal, or a transition metal is formed so as to be closest to the cathode. Note that a metal oxide and a benzoxazole derivative may be used together.

上記構成により、第2の電極として、スパッタ法で形成した透明導電膜、例えばインジウム錫酸化物(ITO)や珪素を含有したインジウム錫酸化物(ITSO)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(Indium Zinc Oxide)等を用いても、電界発光層が有する有機物を含む層への、スパッタダメージを抑えることができ、第2の電極を形成するための物質の選択性が広がる。   With the above structure, a transparent conductive film formed by sputtering as the second electrode, for example, indium tin oxide (ITO), indium tin oxide containing silicon (ITSO), or 2-20% zinc oxide in indium oxide. Even when IZO (Indium Zinc Oxide) mixed with (ZnO) or the like is used, sputter damage to a layer containing an organic substance included in the electroluminescent layer can be suppressed, and selection of a material for forming the second electrode Sex spreads.

本実施例では、発光装置とICとの接続方法の一実施例について説明する。   In this embodiment, an embodiment of a method for connecting a light emitting device and an IC will be described.

図13(A)、図13(B)に、チップ状のIC(ICチップ)を、画素部が形成された素子基板に実装する様子を示す。図13(A)では、基板6001上に画素部6002と、ゲート信号線駆動回路6003とが形成されている。そして、ICチップ6004に形成されたソース信号線駆動回路が、基板6001に実装されている。具体的には、ICチップ6004に形成されたソース信号線駆動回路が、基板6001に貼り合わされ、画素部6002と電気的に接続されされている。また6005はFPCであり、画素部6002と、ゲート信号線駆動回路6003と、ICチップ6004に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6005を介して供給される。   FIGS. 13A and 13B illustrate how a chip-like IC (IC chip) is mounted on an element substrate over which a pixel portion is formed. In FIG. 13A, a pixel portion 6002 and a gate signal line driver circuit 6003 are formed over a substrate 6001. A source signal line driver circuit formed on the IC chip 6004 is mounted on the substrate 6001. Specifically, a source signal line driver circuit formed in the IC chip 6004 is attached to the substrate 6001 and is electrically connected to the pixel portion 6002. Reference numeral 6005 denotes an FPC, and a power supply potential, various signals, and the like are supplied to the pixel portion 6002, the gate signal line driver circuit 6003, and the source signal line driver circuit formed in the IC chip 6004 through the FPC 6005, respectively. The

図13(B)では、基板6101上に画素部6102と、ゲート信号線駆動回路6103とが形成されている。そして、ICチップ6104に形成されたソース信号線駆動回路が、基板6101に実装されたFPC6105に更に実装されている。画素部6102と、ゲート信号線駆動回路6103と、ICチップ6104に形成されたソース信号線駆動回路とに、それぞれ電源電位、各種信号等が、FPC6105を介して供給される。   In FIG. 13B, a pixel portion 6102 and a gate signal line driver circuit 6103 are formed over a substrate 6101. A source signal line driver circuit formed on the IC chip 6104 is further mounted on the FPC 6105 mounted on the substrate 6101. A power supply potential, various signals, and the like are supplied to the pixel portion 6102, the gate signal line driver circuit 6103, and the source signal line driver circuit formed in the IC chip 6104 through the FPC 6105.

ICチップの実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法などを用いることができる。またICチップを実装する位置は、電気的な接続が可能であるならば、図13に示した位置に限定されない。また、図13ではソース信号線駆動回路のみをICチップで形成した例について示したが、ゲート信号線駆動回路をICチップで形成しても良いし、またコントローラ、CPU(Central Processing Unit)、メモリ等をICチップで形成し、実装するようにしても良い。また、ソース信号線駆動回路やゲート信号線駆動回路全体をICチップで形成するのではなく、各駆動回路を構成している回路の一部だけを、ICチップで形成するようにしても良い。   The IC chip mounting method is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. Further, the position where the IC chip is mounted is not limited to the position shown in FIG. 13 as long as electrical connection is possible. FIG. 13 shows an example in which only the source signal line drive circuit is formed by an IC chip, but the gate signal line drive circuit may be formed by an IC chip, and a controller, a CPU (Central Processing Unit), a memory Etc. may be formed by an IC chip and mounted. Further, instead of forming the entire source signal line driving circuit and the gate signal line driving circuit with an IC chip, only a part of the circuits constituting each driving circuit may be formed with an IC chip.

なお、駆動回路などの集積回路を別途ICチップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。   Note that by separately forming and mounting an integrated circuit such as a driver circuit using an IC chip, the yield can be increased as compared with the case where all the circuits are formed over the same substrate as the pixel portion. The process can be easily optimized according to the characteristics.

なお図13では示していないが、画素部が形成されている基板上に、保護回路を設けていても良い。保護回路により放電経路を確保することができるので、信号及び電源電圧が有する雑音や、何らかの理由によって絶縁膜にチャージングされた電荷によって、基板に形成された半導体素子が劣化あるいは絶縁破壊されるのを防ぐことができる。具体的に図13(A)の場合、FPC6005と画素部6002とを電気的に接続している配線に、保護回路を接続することができる。またさらに、FPC6005とICチップ6004に形成されたソース信号線駆動回路とを電気的に接続している配線、FPC6005とゲート信号線駆動回路6003とを電気的に接続している配線、ソース信号線駆動回路6004と画素部6002とを電気的に接続している配線(ソース信号線)、ゲート信号線駆動回路6003と画素部6002とを電気的に接続している配線(ゲート信号線)に、それぞれ保護回路を接続することができる。   Although not shown in FIG. 13, a protective circuit may be provided over the substrate over which the pixel portion is formed. Since the discharge path can be secured by the protection circuit, the semiconductor element formed on the substrate is deteriorated or broken down due to noise of the signal and the power supply voltage or charge charged to the insulating film for some reason. Can be prevented. Specifically, in the case of FIG. 13A, a protective circuit can be connected to a wiring that electrically connects the FPC 6005 and the pixel portion 6002. Further, wiring that electrically connects the FPC 6005 and the source signal line driver circuit formed on the IC chip 6004, wiring that electrically connects the FPC 6005 and the gate signal line driver circuit 6003, and source signal lines A wiring (source signal line) that electrically connects the driver circuit 6004 and the pixel portion 6002 and a wiring (gate signal line) that electrically connects the gate signal line driver circuit 6003 and the pixel portion 6002. A protection circuit can be connected to each.

本実施例では、本発明の発光装置の一形態に相当するパネルの外観について、図14を用いて説明する。図14は、素子基板上に形成されたTFT及び発光素子を、カバー材との間にシール材によって封止した、パネルの上面図であり、図14(B)は、図14(A)のA−A’における断面図に相当する。   In this example, the appearance of a panel corresponding to one embodiment of the light-emitting device of the present invention will be described with reference to FIG. FIG. 14 is a top view of a panel in which a TFT and a light-emitting element formed over an element substrate are sealed with a sealing material between a cover material and FIG. 14B is a plan view of FIG. This corresponds to a cross-sectional view taken along the line AA ′.

素子基板4001上に設けられた画素部4002と、ゲート信号線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、ゲート信号線駆動回路4004の上にカバー材4006が設けられている。よって画素部4002と、ゲート信号線駆動回路4004とは、素子基板4001とシール材4005とカバー材4006とによって、充填材4007と共に密封されている。また素子基板4001上のシール材4005によって囲まれている領域とは異なる領域に、ソース信号線駆動回路4003が形成されたICが実装されている。   A sealant 4005 is provided so as to surround the pixel portion 4002 provided over the element substrate 4001 and the gate signal line driver circuit 4004. A cover member 4006 is provided over the pixel portion 4002 and the gate signal line driver circuit 4004. Therefore, the pixel portion 4002 and the gate signal line driver circuit 4004 are sealed together with the filler 4007 by the element substrate 4001, the sealant 4005, and the cover member 4006. In addition, an IC in which the source signal line driver circuit 4003 is formed is mounted in a region different from the region surrounded by the sealant 4005 on the element substrate 4001.

また素子基板4001上に設けられた画素部4002と、ゲート信号線駆動回路4004は、TFTを複数有しており、図14(B)では、画素部4002に含まれるTFT4010とを例示している。また4011は発光素子に相当し、TFT4010のソース領域またはドレイン領域と電気的に接続されている。   In addition, the pixel portion 4002 and the gate signal line driver circuit 4004 provided over the element substrate 4001 include a plurality of TFTs, and FIG. 14B illustrates the TFT 4010 included in the pixel portion 4002. . Reference numeral 4011 corresponds to a light emitting element, and is electrically connected to the source region or the drain region of the TFT 4010.

また、別途形成されたソース信号線駆動回路4003と、ゲート信号線駆動回路4004または画素部4002に与えられる各種信号及び電位は、図14(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、接続端子4016から供給されている。接続端子4016、引き回し配線4014、4015は、いずれも液滴吐出法または印刷法で形成することができる。   In addition, a variety of signals and potentials are supplied to the source signal line driver circuit 4003 and the gate signal line driver circuit 4004 or the pixel portion 4002 which are formed separately, although they are not shown in the cross-sectional view in FIG. It is supplied from a connection terminal 4016 through wirings 4014 and 4015. Each of the connection terminal 4016 and the lead wirings 4014 and 4015 can be formed by a droplet discharge method or a printing method.

接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。   The connection terminal 4016 is electrically connected to a terminal included in the FPC 4018 through an anisotropic conductive film 4019.

なお、素子基板4001、カバー材4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。   Note that as the element substrate 4001 and the cover material 4006, glass, metal (typically stainless steel), ceramics, or plastic can be used. As the plastic, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

但し、発光素子4011からの光の取り出し方向に位置する基板には、カバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。   However, the cover material must be transparent on the substrate located in the light extraction direction from the light emitting element 4011. In that case, a light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic film is used.

また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。   As the filler 4007, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.

また充填材4007を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、カバー材4006と素子基板4001との間に、充填材4007と共に、吸湿性物質または酸素を吸着しうる物質を設けておいても良い。吸湿性物質または酸素を吸着しうる物質を設けることで、発光素子4011の劣化を抑制できる。   Further, in order to expose the filler 4007 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a hygroscopic substance or oxygen is added between the cover material 4006 and the element substrate 4001 together with the filler 4007. A substance capable of adsorbing may be provided. By providing a hygroscopic substance or a substance that can adsorb oxygen, deterioration of the light-emitting element 4011 can be suppressed.

なお図14では、ソース信号線駆動回路4003を別途形成し、素子基板4001に実装している例を示しているが、本実施例はこの構成に限定されない。ゲート信号線駆動回路を別途形成して実装しても良いし、ソース信号線駆動回路の一部またはゲート信号線駆動回路の一部のみを別途形成して実装しても良い。   Note that although FIG. 14 illustrates an example in which the source signal line driver circuit 4003 is separately formed and mounted on the element substrate 4001, this embodiment is not limited to this structure. The gate signal line driver circuit may be separately formed and mounted, or only part of the source signal line driver circuit or only part of the gate signal line driver circuit may be separately formed and mounted.

本実施例は、他の実施例に記載した構成と組み合わせて実施することが可能である。   This embodiment can be implemented in combination with the structure described in other embodiments.

本実施例では、液滴吐出法を用いて形成される配線及び電極の一実施例について説明する。   In this embodiment, an embodiment of wiring and electrodes formed using a droplet discharge method will be described.

図15(A)に、ゲート電極1901と、該ゲート電極に接続されたゲート信号線1902の上面図を示す。また図15(A)のA−A’における断面図を、図15(B)に示す。図15(A)では、ゲート電極1901に比べて配線抵抗を抑え、スループットを高めることが望ましく、なおかつレイアウトの精密さがゲート電極1901ほど要求されないゲート信号線1902を、ゲート電極1901よりも太い線幅で形成する。また逆に、ゲート信号線1902に比べてレイアウトされる距離が短く、なおかつレイアウトの精密さが要求されるゲート電極1901を、ゲート信号線1902よりも細い線幅で形成する。線幅の制御は、液滴1ドットあたりの吐出量、該溶液の表面張力、液滴が滴下される表面の撥水性などを最適化することで行なうことが可能である。   FIG. 15A shows a top view of the gate electrode 1901 and the gate signal line 1902 connected to the gate electrode. A cross-sectional view along A-A ′ in FIG. 15A is shown in FIG. In FIG. 15A, it is desirable to suppress the wiring resistance and increase the throughput as compared with the gate electrode 1901, and a gate signal line 1902 that requires less layout precision than the gate electrode 1901 is a thicker line than the gate electrode 1901. Form with width. On the other hand, the gate electrode 1901 that is shorter in layout distance than the gate signal line 1902 and requires high precision in the layout is formed with a line width narrower than that of the gate signal line 1902. The line width can be controlled by optimizing the discharge amount per droplet, the surface tension of the solution, the water repellency of the surface on which the droplet is dropped, and the like.

図15(A)に示すように、形成する配線または電極に合わせてノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。なお図15(A)では、ゲート信号線とゲート電極とで線幅を変えるためにノズルを切り替える例について示したが、本実施例はこの構成に限定されない。レイアウトの精密さが要求される配線または電極と、配線抵抗の低減またはスループットの向上が重要視される配線または電極とでノズルを切り替えることで、スループットを向上させ、また形成される半導体素子の特性を高めることができる。   As shown in FIG. 15A, throughput can be improved and characteristics of a semiconductor element to be formed can be improved by switching nozzles in accordance with wirings or electrodes to be formed. Note that although FIG. 15A illustrates an example in which the nozzles are switched to change the line width between the gate signal line and the gate electrode, this embodiment is not limited to this configuration. By switching nozzles between wirings or electrodes that require precise layout and wirings or electrodes where reduction of wiring resistance or improvement in throughput is important, the throughput is improved and the characteristics of the formed semiconductor element Can be increased.

図15(A)に示すように、配線または電極の形成する際に走査方向を切り替えたり、ノズルを切り替えたりする場合、先に形成された配線または電極に紫外線を照射してから、次の配線または電極を形成しても良い。上記構成により、先に形成された配線または電極の表面の密着性が高められて、ゲート電極1901とゲート信号線1902とが剥離しにくい。この場合、焼成は配線または電極を形成するごとに行なっても良いし、互いに接する配線または電極を全て形成してから行なっても良い。   As shown in FIG. 15A, when the scanning direction is switched or the nozzle is switched when forming the wiring or electrode, the wiring or electrode formed earlier is irradiated with ultraviolet rays and then the next wiring is formed. Alternatively, an electrode may be formed. With the above structure, the adhesion of the surface of the previously formed wiring or electrode is improved, and the gate electrode 1901 and the gate signal line 1902 are hardly separated. In this case, firing may be performed every time a wiring or electrode is formed, or may be performed after all the wirings or electrodes that are in contact with each other are formed.

なお図15(A)では、平坦な面にゲート電極1901とゲート信号線1902とを形成する例について説明したが、本発明はこの構成に限定されない。例えば、図15(C)に示すように、層間絶縁膜1910の開口部にゲート信号線1911を形成し、層間絶縁膜1910上にゲート信号線1911と接するゲート電極1912を形成するようにしても良い。図15(C)の場合、開口部を有する層間絶縁膜1910を液滴吐出法で形成した後、該開口部にゲート信号線1911を液滴吐出法で形成しても良いし、層間絶縁膜1910とゲート信号線1911とを並行して液滴吐出法で形成しても良い。   Note that although FIG. 15A illustrates an example in which the gate electrode 1901 and the gate signal line 1902 are formed on a flat surface, the present invention is not limited to this structure. For example, as shown in FIG. 15C, the gate signal line 1911 is formed in the opening of the interlayer insulating film 1910, and the gate electrode 1912 in contact with the gate signal line 1911 is formed on the interlayer insulating film 1910. good. In the case of FIG. 15C, after an interlayer insulating film 1910 having an opening is formed by a droplet discharge method, a gate signal line 1911 may be formed in the opening by a droplet discharge method. 1910 and the gate signal line 1911 may be formed in parallel by a droplet discharge method.

なお配線は2層の導電層で形成されていても良い。図15(D)に示すように、平坦な面に液滴吐出法で導電層1920を形成した後、開口部において導電層1920が露出するように層間絶縁膜1921を液滴吐出法で形成する。そして該開口部において導電層1920と接するように、液滴吐出法を用いて導電層1922を形成する。導電層1920と導電層1922とを合わせて、ゲート信号線、信号線などの1つの配線として用いることができる。   Note that the wiring may be formed of two conductive layers. As shown in FIG. 15D, after a conductive layer 1920 is formed over a flat surface by a droplet discharge method, an interlayer insulating film 1921 is formed by a droplet discharge method so that the conductive layer 1920 is exposed in the opening. . Then, a conductive layer 1922 is formed by a droplet discharge method so as to be in contact with the conductive layer 1920 in the opening. The conductive layer 1920 and the conductive layer 1922 can be combined and used as one wiring such as a gate signal line or a signal line.

本実施例では、図1に示した回路図とは異なる構造の画素とした場合の例について、図16(A)〜(C)を用いて説明する。なお、本実施例において、3801はスイッチング用TFT3803のゲート配線(ゲート信号線の一部)、3802はスイッチング用TFT3803のソース配線(ソース信号線の一部)、3804は駆動用TFT、3805は消去用TFT、3806は発光素子、3807は電源供給線、3808は容量素子とする。   In this embodiment, an example of a pixel having a structure different from that of the circuit diagram shown in FIG. 1 will be described with reference to FIGS. In this embodiment, 3801 is a gate wiring (a part of the gate signal line) of the switching TFT 3803, 3802 is a source wiring (a part of the source signal line) of the switching TFT 3803, 3804 is a driving TFT, and 3805 is an erasure. TFT 3806 is a light emitting element, 3807 is a power supply line, and 3808 is a capacitor element.

図16(A)は、二つの画素間で電源供給線3807を共通とした場合の例である。即ち、二つの画素が電源供給線3807を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。   FIG. 16A illustrates an example in which the power supply line 3807 is shared between two pixels. That is, there is a feature in that the two pixels are formed so as to be symmetrical with respect to the power supply line 3807. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.

また、図16(B)は、電源供給線3807をゲート配線3801と平行に設けた場合の例である。なお、図16(B)では電源供給線3807とゲート配線3801とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線3807とゲート配線3801とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。   FIG. 16B illustrates an example in which the power supply line 3807 is provided in parallel with the gate wiring 3801. Note that in FIG. 16B, the power supply line 3807 and the gate wiring 3801 are provided so as not to overlap with each other. However, if the wirings are formed in different layers, they overlap with each other through an insulating film. It can also be provided. In this case, the exclusive area can be shared by the power supply line 3807 and the gate wiring 3801, so that the pixel portion can be further refined.

また、図16(C)は、図16(B)の構造と同様に電源供給線3807をゲート配線3801と平行に設け、さらに、二つの画素を電源供給線3807を中心に線対称となるように形成する点に特徴がある。また、電源供給線3807をゲート配線3801のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。   In FIG. 16C, similarly to the structure of FIG. 16B, the power supply line 3807 is provided in parallel to the gate wiring 3801, and two pixels are symmetrical with respect to the power supply line 3807. It is characterized in that it is formed. It is also effective to provide the power supply line 3807 so as to overlap with any one of the gate wirings 3801. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.

本発明の発光装置を用いることができる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)などが挙げられる。特に本発明の発光装置は、画素数を増やしても、充電時間の増加を抑えることができ、また面積あたりのコストを抑えることができる。よって本発明の発光装置は、比較的大型のパネルが用いられる電子機器に特に適している。これら電子機器の具体例を図17に示す。   Electronic devices that can use the light emitting device of the present invention include a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game A device, a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book or the like), and an image playback device (typically a DVD: Digital Versatile Disc) or the like provided with a recording medium. And the like). In particular, the light-emitting device of the present invention can suppress an increase in charging time and a cost per area even when the number of pixels is increased. Therefore, the light-emitting device of the present invention is particularly suitable for an electronic device in which a relatively large panel is used. Specific examples of these electronic devices are shown in FIGS.

図17(A)はテレビ装置(ELテレビジョン)であり、筐体2001、表示部2002、スピーカー部2003等を含む。本発明の発光装置は、表示部2002に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお表示部に発光装置を用いる場合、発光素子が有する第1の電極または第2の電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。また、大型化して室外の使用も可能である。   FIG. 17A illustrates a television device (EL television), which includes a housing 2001, a display portion 2002, a speaker portion 2003, and the like. The light emitting device of the present invention can be used for the display portion 2002. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display can be obtained. Note that in the case where a light-emitting device is used for the display portion, a polarizing plate is provided in order to prevent external light from being reflected by the first electrode or the second electrode of the light-emitting element and thereby causing an image to be projected like a mirror surface. You can keep it. Also, it can be used outside the room with a larger size.

図17(B)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、マウス2205等を含む。本発明の発光装置は、表示部2203に用いることができる。また、本発明の発光装置は、ノート型パーソナルコンピュータのみではなく、デスクトップ型パーソナルコンピュータの表示部にも用いることができる。   FIG. 17B illustrates a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, a mouse 2205, and the like. The light emitting device of the present invention can be used for the display portion 2203. The light-emitting device of the present invention can be used not only for a notebook personal computer but also for a display portion of a desktop personal computer.

図17(C)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部2403、記録媒体(DVD等)読み込み部2404、操作キー2405、スピーカー部2406等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置は、表示部2403に用いることができる。   FIG. 17C illustrates a portable image reproducing device (specifically, a DVD reproducing device) including a recording medium, which includes a main body 2401, a housing 2402, a display portion 2403, a recording medium (DVD or the like) reading portion 2404, An operation key 2405, a speaker portion 2406, and the like are included. The image reproducing device provided with the recording medium includes a home game machine and the like. The light emitting device of the present invention can be used for the display portion 2403.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例1〜7に示したいずれの構成の発光装置を用いても良い。   As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any configuration shown in Embodiments 1 to 7.

本発明の発光装置が有する画素の回路図。FIG. 6 is a circuit diagram of a pixel included in the light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置が有する画素部の断面図。4 is a cross-sectional view of a pixel portion included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する画素部の断面図。4 is a cross-sectional view of a pixel portion included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する回路構成を示す図。FIG. 6 illustrates a circuit configuration of a light-emitting device of the present invention. 本発明の発光装置が有する画素部の回路図。FIG. 6 is a circuit diagram of a pixel portion included in the light emitting device of the invention. 本発明の発光装置の駆動方法を示す図。4A and 4B illustrate a driving method of a light-emitting device of the present invention. 本発明の発光装置が有する画素部の断面図。4 is a cross-sectional view of a pixel portion included in a light-emitting device of the present invention. FIG. 本発明の発光装置が有する発光素子の構成を示す図。FIG. 6 illustrates a structure of a light-emitting element included in a light-emitting device of the present invention. 本発明の発光装置が有する素子基板の斜視図。The perspective view of the element substrate which the light emitting device of the present invention has. 本発明の発光装置の上面図及び断面図。2A and 2B are a top view and a cross-sectional view of a light-emitting device of the present invention. 本発明の発光装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a light-emitting device of the present invention. 本発明の発光装置が有する画素部の回路図。FIG. 6 is a circuit diagram of a pixel portion included in the light emitting device of the invention. 本発明の発光装置を用いた電子機器の図。FIG. 14 is a diagram of an electronic device using the light-emitting device of the present invention.

Claims (7)

駆動用TFT、スイッチング用TFT、消去用TFT及び発光素子を有する発光装置の作製方法であって、
基板表面にZnOまたはTiOを形成し、
前記ZnOまたはTiO上に、前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲートと、ソース信号線と、第1のゲート信号線と、第2のゲート信号線と、電源供給線とを液滴吐出法により形成し、
前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲートと、前記ソース信号線と、前記第1のゲート信号線と、前記第2のゲート信号線と、前記電源供給線とを覆う絶縁膜を形成し、
前記絶縁膜を介して、前記駆動用TFTのゲートと、前記スイッチング用TFTのゲートと、前記消去用TFTのゲート上に第1の半導体膜を形成し、
前記第1の半導体膜上に一導電型を付与する不純物が添加された第2の半導体膜を形成し、
前記第2の半導体膜上に配線を形成し、
前記配線をマスクとして前記第2の半導体膜をエッチングすることによって、前記駆動用TFTと、前記スイッチング用TFTと、前記消去用TFTとを形成し、
前記駆動用TFTが有する配線上に撥液性を有する有機材料を選択的に形成し、
前記駆動用TFTと、前記スイッチング用TFTと、前記消去用TFTとを覆うように、層間絶縁膜を液滴吐出法により形成するとともに前記撥液性を有する有機材料が形成された箇所にコンタクトホールを形成し、
前記コンタクトホールを介して前記駆動用TFTと接続する第1の電極を形成し、
前記第1の電極上に電界発光層と第2の電極とを形成することによって前記発光素子を形成し、
前記第1のゲート信号線及び前記第2のゲート信号線はそれぞれ、前記駆動用TFTのゲート、前記スイッチング用TFTのゲート及び前記消去用TFTのゲートよりも太い配線であることを特徴とする発光装置の作製方法。
A method for manufacturing a light-emitting device having a driving TFT, a switching TFT, an erasing TFT, and a light-emitting element,
Forming ZnO or TiO 2 on the substrate surface;
On the ZnO or TiO 2 , the gate of the driving TFT, the gate of the switching TFT, the gate of the erasing TFT, the source signal line, the first gate signal line, and the second gate signal Line and power supply line are formed by a droplet discharge method,
The gate of the driving TFT, the gate of the switching TFT, the gate of the erasing TFT, the source signal line, the first gate signal line, the second gate signal line, and the power source Forming an insulating film covering the supply line,
A first semiconductor film is formed on the gate of the driving TFT, the gate of the switching TFT, and the gate of the erasing TFT via the insulating film,
Forming a second semiconductor film to which an impurity imparting one conductivity type is added on the first semiconductor film;
Forming a wiring on the second semiconductor film;
The driving TFT, the switching TFT, and the erasing TFT are formed by etching the second semiconductor film using the wiring as a mask,
An organic material having liquid repellency is selectively formed on the wiring of the driving TFT,
An interlayer insulating film is formed by a droplet discharge method so as to cover the driving TFT, the switching TFT, and the erasing TFT, and a contact hole is formed at a position where the organic material having liquid repellency is formed. Form the
Forming a first electrode connected to the driving TFT through the contact hole;
Forming the light emitting element by forming an electroluminescent layer and a second electrode on the first electrode;
The first gate signal line and the second gate signal line are wirings thicker than the gate of the driving TFT, the gate of the switching TFT, and the gate of the erasing TFT, respectively. Device fabrication method.
請求項1において、
前記第1のゲート信号線及び前記第2のゲート信号線を形成した後に、前記スイッチング用TFTのゲート及び前記消去用TFTのゲートを形成することを特徴とする発光装置の作製方法。
In claim 1,
The method for manufacturing a light emitting device and forming a gate of the first gate signal line and the second after the formation of the gate signal lines, gate and the erasing TFT before Symbol switching TFT.
請求項1において、
前記第1のゲート信号線及び前記第2のゲート信号線を形成した後に、前記第1のゲート信号線及び前記第2のゲート信号線に紫外線を照射し、
前記第1のゲート信号線及び前記第2のゲート信号線に紫外線を照射した後に、前記第1のゲート信号線と接続するように前記スイッチング用TFTのゲートを形成し、前記第2のゲート信号線と接続するように前記消去用TFTのゲートを形成することを特徴とする発光装置の作製方法。
In claim 1,
After forming the first gate signal line and the second gate signal line, the first gate signal line and the second gate signal line are irradiated with ultraviolet rays,
After irradiating the first gate signal line and the second gate signal line with ultraviolet rays, a gate of the switching TFT is formed so as to be connected to the first gate signal line, and the second gate signal is formed. A method for manufacturing a light-emitting device, wherein a gate of the erasing TFT is formed so as to be connected to a line.
請求項1乃至請求項3のいずれか一項において、
前記第1の半導体膜は、セミアモルファス半導体または非晶質半導体を用いて形成することを特徴とする発光装置の作製方法。
In any one of Claims 1 thru | or 3,
The method for manufacturing a light-emitting device, wherein the first semiconductor film is formed using a semi-amorphous semiconductor or an amorphous semiconductor.
請求項1乃至請求項4のいずれか一項において、
前記第2の半導体膜は、セミアモルファス半導体または非晶質半導体を用いて形成することを特徴とする発光装置の作製方法。
In any one of Claims 1 thru | or 4,
The method for manufacturing a light-emitting device, wherein the second semiconductor film is formed using a semi-amorphous semiconductor or an amorphous semiconductor.
請求項1乃至請求項5のいずれか一項において、
前記撥液性を有する有機材料として、シランカップリング剤を用いることを特徴とする発光装置の作製方法。
In any one of Claims 1 thru | or 5,
A method for manufacturing a light-emitting device, wherein a silane coupling agent is used as the liquid-repellent organic material.
請求項1乃至請求項6のいずれか一項において、
前記第1の電極、前記電界発光層及び前記第2の電極はそれぞれ、液滴吐出法により形成することを特徴とする発光装置の作製方法。
In any one of Claims 1 thru | or 6,
The method for manufacturing a light-emitting device, wherein the first electrode, the electroluminescent layer, and the second electrode are each formed by a droplet discharge method.
JP2004037328A 2004-02-13 2004-02-13 Method for manufacturing light emitting device Expired - Fee Related JP4566575B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004037328A JP4566575B2 (en) 2004-02-13 2004-02-13 Method for manufacturing light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004037328A JP4566575B2 (en) 2004-02-13 2004-02-13 Method for manufacturing light emitting device

Publications (3)

Publication Number Publication Date
JP2005227618A JP2005227618A (en) 2005-08-25
JP2005227618A5 JP2005227618A5 (en) 2007-03-29
JP4566575B2 true JP4566575B2 (en) 2010-10-20

Family

ID=35002368

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004037328A Expired - Fee Related JP4566575B2 (en) 2004-02-13 2004-02-13 Method for manufacturing light emitting device

Country Status (1)

Country Link
JP (1) JP4566575B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4142064B2 (en) 2005-08-05 2008-08-27 セイコーエプソン株式会社 Liquid crystal device, electro-optical device, projector, and microdevice
JP2007079359A (en) * 2005-09-16 2007-03-29 Ricoh Co Ltd Image display apparatus
JP4438790B2 (en) * 2006-11-17 2010-03-24 ソニー株式会社 Pixel circuit, display device, and method of manufacturing pixel circuit
TWI770659B (en) * 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 Semiconductor device and method of manufacturing semiconductor device
WO2012035984A1 (en) * 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP5982147B2 (en) * 2011-04-01 2016-08-31 株式会社半導体エネルギー研究所 Light emitting device

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57120663A (en) * 1981-01-16 1982-07-27 Seiko Epson Corp Electroless plating method
JPH0992841A (en) * 1995-09-28 1997-04-04 Nec Corp Manufacture of field-effect thin film transistor
JP2002215065A (en) * 2000-11-02 2002-07-31 Seiko Epson Corp Organo-electroluminescence device and its manufacturing method and electronic equipment
JP2003015548A (en) * 2001-06-29 2003-01-17 Seiko Epson Corp Method for manufacturing organic el display body, method for arranging semiconductor device, method for manufacturing semiconductor device, method for manufacturing optoelectronic device, optoelectronic device, and electronic equipment
JP2003280556A (en) * 2002-03-26 2003-10-02 Semiconductor Energy Lab Co Ltd Light emitting device
JP2003295792A (en) * 2002-01-29 2003-10-15 Internatl Business Mach Corp <Ibm> Organic led device and its manufacturing method
JP2003303969A (en) * 2002-04-01 2003-10-24 Internatl Business Mach Corp <Ibm> Thin film transistor, its manufacturing method, and active matrix display comprising thin film transistor
JP2003317961A (en) * 1999-04-27 2003-11-07 Semiconductor Energy Lab Co Ltd El display device
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003332070A (en) * 2002-05-16 2003-11-21 Seiko Epson Corp Electro-optical device, its manufacturing method, and electronic apparatus
JP2004006290A (en) * 2002-04-01 2004-01-08 Canon Inc Manufacturing method of conductive member
JP2004004524A (en) * 1999-06-04 2004-01-08 Semiconductor Energy Lab Co Ltd Electrooptical device
JP2005129919A (en) * 2003-10-02 2005-05-19 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor elememts
JP2005142326A (en) * 2003-11-06 2005-06-02 Seiko Epson Corp Contact hole, method of forming the same, liquid crystal panel, semiconductor device, and electronic apparatus
JP2005165309A (en) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd Liquid crystal display device and method for manufacturing the same
JP2005244205A (en) * 2004-01-29 2005-09-08 Semiconductor Energy Lab Co Ltd Forming method of contact hole, manufacturing method of semiconductor device, manufacturing method of liquid crystal display and manufacturing method of el display

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2371910A (en) * 2001-01-31 2002-08-07 Seiko Epson Corp Display devices

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57120663A (en) * 1981-01-16 1982-07-27 Seiko Epson Corp Electroless plating method
JPH0992841A (en) * 1995-09-28 1997-04-04 Nec Corp Manufacture of field-effect thin film transistor
JP2003317961A (en) * 1999-04-27 2003-11-07 Semiconductor Energy Lab Co Ltd El display device
JP2004004524A (en) * 1999-06-04 2004-01-08 Semiconductor Energy Lab Co Ltd Electrooptical device
JP2002215065A (en) * 2000-11-02 2002-07-31 Seiko Epson Corp Organo-electroluminescence device and its manufacturing method and electronic equipment
JP2003015548A (en) * 2001-06-29 2003-01-17 Seiko Epson Corp Method for manufacturing organic el display body, method for arranging semiconductor device, method for manufacturing semiconductor device, method for manufacturing optoelectronic device, optoelectronic device, and electronic equipment
JP2003295792A (en) * 2002-01-29 2003-10-15 Internatl Business Mach Corp <Ibm> Organic led device and its manufacturing method
JP2003280556A (en) * 2002-03-26 2003-10-02 Semiconductor Energy Lab Co Ltd Light emitting device
JP2004006290A (en) * 2002-04-01 2004-01-08 Canon Inc Manufacturing method of conductive member
JP2003303969A (en) * 2002-04-01 2003-10-24 Internatl Business Mach Corp <Ibm> Thin film transistor, its manufacturing method, and active matrix display comprising thin film transistor
JP2003318192A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Method for manufacturing device, device using the same, electrooptical device, and electronic device
JP2003332070A (en) * 2002-05-16 2003-11-21 Seiko Epson Corp Electro-optical device, its manufacturing method, and electronic apparatus
JP2005129919A (en) * 2003-10-02 2005-05-19 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor elememts
JP2005142326A (en) * 2003-11-06 2005-06-02 Seiko Epson Corp Contact hole, method of forming the same, liquid crystal panel, semiconductor device, and electronic apparatus
JP2005165309A (en) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd Liquid crystal display device and method for manufacturing the same
JP2005244205A (en) * 2004-01-29 2005-09-08 Semiconductor Energy Lab Co Ltd Forming method of contact hole, manufacturing method of semiconductor device, manufacturing method of liquid crystal display and manufacturing method of el display

Also Published As

Publication number Publication date
JP2005227618A (en) 2005-08-25

Similar Documents

Publication Publication Date Title
JP7400130B2 (en) display device
JP6827094B2 (en) Display device
JP2022003394A (en) Liquid crystal display device
US7924247B2 (en) Display device and driving method thereof
JP2021152669A (en) Display device
TWI629798B (en) Semiconductor device, display device, and electronic device
CN102592534B (en) Electronic equipment, display device and semiconductor device and its driving method
JP4574158B2 (en) Semiconductor display device and manufacturing method thereof
TWI527011B (en) Semiconductor device, display device, and electronic device
JP4593179B2 (en) Display device
JP5508664B2 (en) Semiconductor device, display device and electronic apparatus
KR20010098894A (en) Electronic Device and Driving Method Thereof
JP2008134625A (en) Semiconductor device, display device and electronic apparatus
KR20050076721A (en) An el display device
JP4799111B2 (en) Light emitting device
JP4566575B2 (en) Method for manufacturing light emitting device
JP4588312B2 (en) Method for manufacturing light emitting device
JP4583776B2 (en) Method for manufacturing display device
JP5825740B2 (en) Display device
JP4637472B2 (en) Method for manufacturing light emitting device
JP5201791B2 (en) Display device and electronic device
JP2004118013A (en) Display device
JP4091021B2 (en) Active matrix type display device
JP4704004B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP2007179040A (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100804

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees