JP2005159410A - 周波数変換回路 - Google Patents
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Abstract
【解決手段】強電界の高周波信号が入力された場合、第1のエンハンスメント型FET19は導通状態となり、ゲート・ソース間容量が大きくなるが、ソース側に高抵抗器22が接続されているため、第2のインピーダンス整合回路2と第2のDCカット用キャパシタ3の接続点からみた強電界利得調整回路50のインピーダンスは高い状態を保つことができ、そのため、高周波信号入力端子1からみたデュアルゲートFET5のインピーダンスは、弱電界の高周波信号が印加された場合と殆ど同じインピーダンスとなり、従来と異なり、高周波信号入力端子1における反射係数の劣化が抑圧され、変換利得抑圧が低減されるものとなっている。
【選択図】図1
Description
図6には、特許文献1に開示された周波数変換回路の回路図が示されており、以下、同図を参照しつつこの従来回路について概括的に説明する。
この従来回路は、デュアルゲートFET31が周波数変換に用いられており、その第1のゲートG1に第2のインピーダンス整合回路33を介して局部発振信号が、また、第2のゲートG2に第1のインピーダンス整合回路32を介して高周波信号が、それぞれ印加されるようになっている。
そして、デュアルゲートFET31のドレインD1から周波数変換された信号が第3のインピーダンス整合回路34及びコンデンサ35を介して外部に出力されるものとなっている。
したがって、強電界の高周波信号入力時において、動作電流を増加して周波数変換回路の線形性を向上できる反面、高周波信号入力端子40の反射係数の劣化により変換利得の低下を招くために、強信号入力時の変換利得抑圧の低減を阻害するという問題があった。
本発明は、上記実状に鑑みてなされたもので、強電界の高周波信号が入力されても高周波信号入力端子の反射係数の劣化を小さくすることができる強電界利得調整回路を有した周波数変換回路を提供するものである。
本発明の他の目的は、強信号入力時の変換利得抑圧を低減することにある。
電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第1のゲートは、第1の整合回路を介して局部発振信号が、第2のゲートは、第2の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第2のゲートと前記第2の整合回路の接続点には、第1の抵抗器を介して第1のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第1のエンハンスメント型電界効果トランジスタのゲートは第1の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第2のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第2の高抵抗器を介して接地され、
前記第2のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第2のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における周波数変換回路の構成例について、図1を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
この周波数変換回路は、デュアルゲート構造を有してなる電界効果トランジスタ(以下「デュアルゲートFET」という)5を周波数変換に用いてなるもので、デュアルゲートFET5の構成は従来回路におけるものと同一である。
また、デュアルゲートFET5の第1のゲート(図1においては「G1」と表記)は、第2のゲート抵抗器14を介して接地電位に接続されると共に、第1のDCカット用キャパシタ13及び第1のインピーダンス整合回路12を介して局部発振信号入力端子11に接続されたものとなっている。そして、この局部発振信号入力端子11には、外部から局部発振信号が印加されるようになっている。
また、第1のエンハンスメント型FET19と第2のエンハンスメント型FET24を主たる構成要素として強電界利得調整回路50が次述するように構成されている。
第1のエンハンスメント型FET19のゲート(図1においては「G3」と表記)は、抵抗器17を介して、第2のインピーダンス整合回路2と第2のDCカット用キャパシタ3との接続点に接続されると共に、第3のゲート抵抗器(第1の高抵抗器)18を介して接地電位に接続されたものとなっている。なお、この第3のゲート抵抗器18は、高抵抗器であることが望ましい。また、第1のエンハンスメント型FET19のドレイン(図1において「D3」と表記)は、抵抗器21を介して電源電圧供給端子20に接続されている。さらに、第1のエンハンスメント型19のソース(図1においては「S3」と表記)は、第2の高抵抗器22を介して接地電位に接続されたものとなっている。なお、高抵抗器の抵抗値は、使用周波数における非導通状態のエンハンスメント型FET19のゲート・ソース間容量を抵抗値に換算した値より大きい値とするのが好適である。
次に、第2のエンハンスメント型FET24のゲート(図1においては「G4」と表記)は、第1のエンハンスメント型FET19のソース(図1においては「S3」と表記)と第2の高抵抗器22の接続点に接続されている。また、第2のエンハンスメント型FET24のドレイン(図1においては「D4」と表記)は、デュアルゲートFET5のソースと自己バイアス抵抗器15の接続点に接続されている。さらに、第2のエンハンスメント型FET24のソースは、直接接地電位に接続されたものとなっている。
なお、上記構成における回路は、抵抗器17に代えてキャパシタとすることも可能である。ここで、第1のエンハンスメント型FET19のゲートには、高周波信号入力端子1に印加された高周波信号の一部がキャパシタを介して印加されるが、その印加信号の大きさは、キャパシタのインピーダンス及び第3のゲート抵抗器18の抵抗値並びに第1のエンハンスメント型FET19のゲート幅によって決定されるものである。また、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。
最初に、高周波信号入力端子1に弱電界の高周波信号が印加された状態にあっては、第1のエンハンスメント型FET19は非導通状態(ドレイン・ソース間で電流が流れない状態)となり、第1のエンハンスメント型FET19のソースは、第2の高抵抗器22を介して接地電位に接続されているので、第2のエンハンスメント型FET24のゲートに印加される電圧は零となる。したがって、第2のエンハンスメント型FET24には殆ど電流(ドレイン・ソース間電流)が流れない状態となるために、この周波数変換回路におけるバイアス電流としては、デュアルゲートFET5のソースと接地電位間に接続された自己バイアス抵抗器15に流れる電流のみとなり、その値は所望される周波数変換回路の特性に鑑みて設定された低い電流値となる。
一方、高周波信号入力端子1に強電界の高周波信号が印加された状態にあっては、第1のエンハンスメント型FET19のドレイン・ソース間は導通状態(ドレイン・ソース間に電流が流れる状態)となるので、第2のエンハンスメント型FET24のゲートには、抵抗器21と第1のエンハンスメント型FET19のドレイン・ソース間のオン抵抗との和の値と、第2の高抵抗器22の抵抗値との比によって定まる電圧が印加され、第2のエンハンスメント型FET24に電流(ドレイン・ソース間)が流れる。この電流と自己バイアス抵抗器15に流れる電流の和は、先に述べたように回路定数の設定によって所望の値となる。このとき、第1のエンハンスメント型FET19のゲート・ソース間容量は、このFET19の導通のために大きくなるが、ソース側に第2の高抵抗器22が接続されているので、第2のインピーダンス整合回路2と第2のDCカット用キャパシタ3の接続点から見た強電界利得調整回路50のインピーダンスは高い状態を保つことができ、高周波信号入力端子1から見たデュアルゲートFET5のインピーダンスは弱電界の高周波信号が印加されたときとほとんど同じインピーダンスとなる。
その結果、従来回路と異なり、高周波信号入力端子1から見た反射特性の劣化が抑えられるものとなっている。
まず、図2及び図4の特性線図において、いずれも横軸は高周波入力電力を、縦軸は高周波信号入力端子1から周波数変換回路を見た際の反射係数(S11)を、それぞれ示すものとなっている。
また、図3及び図5の特性線図において、いずれも横軸は高周波入力電力を、縦軸は変換利得(Gain)を、それぞれ示すものとなっている。
また、上述の構成例においては、デュアルゲート電界効果トランジスタ5の第1のゲートに局部発振信号を、第2のゲートに高周波入力信号を、それぞれ印加するようにしたが、勿論、これと逆としてもよい。なお、この場合、第2のインピーダンス整合回路2と第2のDCカット用キャパシタ3との接続点に接続されていた抵抗器17の一端を、第1のインピーダンス整合回路12と第1のDCカット用キャパシタ13との接続点に接続する必要がある。
10…出力端子
11…局部発振信号入力端子
5…デュアルゲートFET
19…第1のエンハンスメント型FET
24…第2のエンハンスメント型FET
Claims (3)
- 電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第1のゲートは、第1の整合回路を介して局部発振信号が、第2のゲートは、第2の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第2のゲートと前記第2の整合回路の接続点には、第1の抵抗器を介して第1のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第1のエンハンスメント型電界効果トランジスタのゲートは第1の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第2のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第2の高抵抗器を介して接地され、
前記第2のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第2のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなることを特徴とする周波数変換回路。 - 電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地との間に、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられ、第1のゲートは、第1の整合回路を介して局部発振信号が、第2のゲートは、第2の整合回路を介して高周波入力信号が、それぞれ印加可能とされる一方、
前記デュアルゲート電界効果トランジスタの第2のゲートと前記第2の整合回路の接続点には、キャパシタを介して第1のエンハンスメント型電界効果トランジスタのゲートが接続され、当該第1のエンハンスメント型電界効果トランジスタのゲートは第1の高抵抗器を介して接地され、ドレインには電源電圧が印加され、ソースは第2のエンハンスメント型電界効果トランジスタのゲートに接続されると共に、第2の高抵抗器を介して接地され、
前記第2のエンハンスメント型電界効果トランジスタのドレインは、前記デュアルゲート電界効果トランジスタのソースと前記自己バイアス抵抗器との接続点に接続され、前記第2のエンハンスメント型電界効果トランジスタのソースは、接地電位とされるよう構成されてなることを特徴とする周波数変換回路。 - 前記デュアルゲート電界効果トランジスタに代えて、2つのシングルゲート構造の電界効果トランジスタをスタック構造に接続してなることを特徴とする請求項1又は請求項2記載の周波数変換回路。
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Application Number | Priority Date | Filing Date | Title |
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