JP2005158803A - Semiconductor device and method of manufacturing the same - Google Patents

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Masashi Miura
真史 三浦
Shigeki Aoki
茂樹 青木
Kenji Yokoyama
謙二 横山
Masaharu Yanai
正治 谷内
Yoshihiro Taniguchi
佳裕 谷口
Tomohiro Yamada
智洋 山田
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Abstract

<P>PROBLEM TO BE SOLVED: To make a lower wiring layer and an upper wiring layer stably connectable to each other through an isolated pattern in a semiconductor device. <P>SOLUTION: In the semiconductor device, dummy wiring layers 2a and 2c are disposed on both sides of the lower wiring layer 2b, and the isolated pattern 6 is disposed on an intermediate layer formed between the lower and the upper wiring layers 2b and 10. Then a plurality of dummy contacts C1 are connected to the dummy wiring layer 2a, and a plurality of other dummy contacts C3 are connected to the dummy wiring layer 2c. In addition, the lower wiring layer 2b and the isolated pattern 6 are connected to each other through a plurality of contacts C2 and the pattern 6 and the upper wiring layer 10 are connected to each other through a plurality of other contacts C4. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、中間に配置された孤立パターンを介して下層配線層と上層配線層とを接続する方法に適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and is particularly suitable for application to a method of connecting a lower wiring layer and an upper wiring layer through an isolated pattern disposed in the middle.

従来の半導体装置では、下層配線層と上層配線層と接続するためのビアホールの深さを浅くして、下層配線層と上層配線層とを安定して接続できるようにするため、下層配線層と上層配線層との間に孤立パターンを配置する方法がある。
一方、特許文献１には、下層アルミニウムのうち左右の２本にスルーホールにて絶縁膜を開孔し、シールド用の上層アルミニウムを接続する方法が開示されている。
特開平５−７４７６５号公報 In the conventional semiconductor device, in order to connect the lower wiring layer and the upper wiring layer stably by reducing the depth of the via hole for connecting the lower wiring layer and the upper wiring layer, There is a method of arranging an isolated pattern between the upper wiring layer.
On the other hand, Patent Document 1 discloses a method of connecting an upper layer aluminum for shielding by opening an insulating film with two through holes on the left and right sides of the lower layer aluminum.
JP-A-5-74765

しかしながら、従来の半導体装置では、パターンの粗密などにより、層間絶縁層を平坦化する際の研磨レートが異なると、コンタクトの深さにバラツキが発生し、下層配線層と上層配線層との間で接続不良が発生するという問題があった。
また、特許文献１に開示された方法では、孤立パターンを間に設けることなく、下層配線層と上層配線層とが直接接続される。このため、下層配線層と上層配線層と接続するためのビアホールの深さが深くなると、コンタクトの深さにバラツキが発生し、下層配線層と上層配線層とを安定して接続することが困難になるという問題があった。 However, in the conventional semiconductor device, if the polishing rate for flattening the interlayer insulating layer varies depending on the density of the pattern, etc., the contact depth varies, and the lower wiring layer and the upper wiring layer are different. There was a problem of poor connection.
In the method disclosed in Patent Document 1, the lower wiring layer and the upper wiring layer are directly connected without providing an isolated pattern. For this reason, when the depth of the via hole for connecting the lower wiring layer and the upper wiring layer becomes deep, the contact depth varies and it is difficult to stably connect the lower wiring layer and the upper wiring layer. There was a problem of becoming.

そこで、本発明の目的は、孤立パターンを介して下層配線層と上層配線層とを安定して接続することが可能な半導体装置および半導体装置の製造方法を提供することである。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can stably connect a lower wiring layer and an upper wiring layer through an isolated pattern.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、下層配線層と上層配線層との間の中間層に配置された孤立パターンと、前記下層配線層と同一層に形成されたダミーパターンと、前記下層配線層と前記孤立パターンとを接続する第１コンタクトと、前記上層配線層と前記孤立パターンとを接続する第２コンタクトとを備えることを特徴とする。   In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, an isolated pattern disposed in an intermediate layer between a lower wiring layer and an upper wiring layer, and the same layer as the lower wiring layer And a second contact for connecting the upper wiring layer and the isolated pattern, and a dummy contact formed on the upper wiring layer and the isolated pattern.

これにより、下層配線層と同一層にダミーパターンを形成することで、下層配線層の近傍のパターンの粗密を均一化することが可能となり、下層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となる。このため、下層配線層と孤立パターンとを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   As a result, by forming a dummy pattern in the same layer as the lower wiring layer, it becomes possible to make the density of the pattern near the lower wiring layer uniform, and the interlayer insulation provided between the lower wiring layer and the isolated pattern It becomes possible to reduce the film thickness variation of the layers. For this reason, it is possible to stably connect the lower wiring layer and the isolated pattern, and it is possible to reduce a connection failure between the lower wiring layer and the upper wiring layer.

また、本発明の一態様に係る半導体装置によれば、前記ダミーパターンに接続されたダミーコンタクトをさらに備えることを特徴とする。
これにより、下層配線層と孤立パターンとを接続するためのコンタクト領域の近傍にダミーコンタクトを配置することが可能となり、コンタクトの近傍のパターンの粗密を均一化することが可能となる。このため、コンタクトを形成するために、プラグを層間絶縁層に埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することができる。この結果、プラグの高さを均一化することが可能となり、下層配線層と孤立パターンとを安定して接続することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。 The semiconductor device according to one aspect of the present invention further includes a dummy contact connected to the dummy pattern.
As a result, dummy contacts can be arranged in the vicinity of the contact region for connecting the lower wiring layer and the isolated pattern, and the density of the pattern in the vicinity of the contact can be made uniform. For this reason, even when polishing for embedding the plug in the interlayer insulating layer is performed in order to form the contact, it is possible to suppress the recess from occurring in the plug region. As a result, the height of the plug can be made uniform, the lower wiring layer and the isolated pattern can be stably connected, and the connection failure between the lower wiring layer and the upper wiring layer is reduced. It becomes possible.

また、本発明の一態様に係る半導体装置によれば、下層配線層と上層配線層との間の中間層に配置された孤立パターンと、前記下層配線層と同一層に形成された第１ダミーパターンと、前記中間層と同一層に形成された第２ダミーパターンと、前記下層配線層と前記孤立パターンとを接続する第１コンタクトと、前記上層配線層と前記孤立パターンとを接続する第２コンタクトと、前記第１ダミーパターンに接続された第１ダミーコンタクトと、前記第２ダミーパターンに接続された第２ダミーコンタクトをさらに備えることを特徴とする。   According to the semiconductor device of one aspect of the present invention, the isolated pattern disposed in the intermediate layer between the lower wiring layer and the upper wiring layer, and the first dummy formed in the same layer as the lower wiring layer A pattern, a second dummy pattern formed in the same layer as the intermediate layer, a first contact for connecting the lower wiring layer and the isolated pattern, and a second for connecting the upper wiring layer and the isolated pattern. The method further comprises a contact, a first dummy contact connected to the first dummy pattern, and a second dummy contact connected to the second dummy pattern.

これにより、下層配線層の近傍のパターンの粗密を均一化することが可能となるとともに、孤立パターンの近傍のパターンの粗密を均一化することが可能となり、下層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となるとともに、孤立パターンと上層配線層との間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となる。このため、下層配線層と孤立パターンとを安定して接続することが可能となるとともに、孤立パターンと上層配線層とを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   As a result, the density of the pattern near the lower wiring layer can be made uniform, and the density of the pattern near the isolated pattern can be made uniform. It is possible to reduce the film thickness variation of the provided interlayer insulating layer and to reduce the film thickness variation of the interlayer insulating layer provided between the isolated pattern and the upper wiring layer. For this reason, it is possible to stably connect the lower wiring layer and the isolated wiring layer, and it is possible to stably connect the isolated pattern and the upper wiring layer. It becomes possible to reduce the connection failure between them.

また、下層配線層と孤立パターンとを接続するためのコンタクトおよび孤立パターンと上層配線層とを接続するためのコンタクトを形成するために、層間絶縁層にプラグをそれぞれ埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することができる。この結果、プラグの高さを均一化することが可能となり、下層配線層と孤立パターンならびに孤立パターンと上層配線層を安定して接続することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   Also, polishing is performed to embed plugs in the interlayer insulating layer to form contacts for connecting the lower wiring layer and the isolated pattern and contacts for connecting the isolated pattern and the upper wiring layer. In this case, it is possible to prevent the recess from occurring in the plug region. As a result, the height of the plug can be made uniform, and the lower wiring layer and the isolated pattern and the isolated pattern and the upper wiring layer can be stably connected. It is possible to reduce connection failures.

また、本発明の一態様に係る半導体装置によれば、下層配線層と上層配線層との間の中間層に配置された複数の孤立パターンと、前記下層配線層と同一層に形成されたダミーパターンと、前記ダミーパターンに接続されたダミーコンタクトと、前記下層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第１コンタクトと、前記上層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第２コンタクトとを備えることを特徴とする。   In addition, according to the semiconductor device of one aspect of the present invention, the plurality of isolated patterns arranged in the intermediate layer between the lower wiring layer and the upper wiring layer and the dummy formed in the same layer as the lower wiring layer A pattern, a dummy contact connected to the dummy pattern, a plurality of first contacts connecting the lower wiring layer and the plurality of isolated patterns, and a connection between the upper wiring layer and the plurality of isolated patterns, respectively. And a plurality of second contacts.

これにより、複数の孤立パターンを介し、下層配線層と上層配線層とを接続することが可能となり、下層配線層と複数の孤立パターンまたは上層配線層と複数の孤立パターンとを接続するコンタクトのいずれか１個に接続不良が発生した場合においても、下層配線層と上層配線層と間の接続を維持することができる。
このため、下層配線層と孤立パターンまたは上層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキが発生した場合においても、下層配線層と上層配線層とを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。 As a result, the lower wiring layer and the upper wiring layer can be connected via a plurality of isolated patterns, and either the lower wiring layer and the plurality of isolated patterns or the contact connecting the upper wiring layer and the plurality of isolated patterns can be selected. Even when a connection failure occurs in one of them, the connection between the lower wiring layer and the upper wiring layer can be maintained.
Therefore, the lower wiring layer and the upper wiring layer are stably connected even when the film thickness variation of the interlayer insulating layer provided between the lower wiring layer and the isolated pattern or the upper wiring layer and the isolated pattern occurs. Therefore, it is possible to reduce the connection failure between the lower wiring layer and the upper wiring layer.

また、下層配線層と同一層にダミーパターンを形成することで、下層配線層の近傍のパターンの粗密を均一化することが可能となり、下層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となる。このため、下層配線層と孤立パターンとを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   Also, by forming a dummy pattern in the same layer as the lower wiring layer, it becomes possible to make the density of the pattern near the lower wiring layer uniform, and an interlayer insulating layer provided between the lower wiring layer and the isolated pattern It is possible to reduce the film thickness variation. For this reason, it is possible to stably connect the lower wiring layer and the isolated pattern, and it is possible to reduce a connection failure between the lower wiring layer and the upper wiring layer.

さらに、下層配線層と孤立パターンとを接続するためのコンタクト領域の近傍にダミーコンタクトを配置することで、コンタクトの近傍のパターンの粗密を均一化することが可能となる。このため、コンタクトを形成するために、層間絶縁層にプラグを埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することができる。この結果、プラグの高さを均一化することが可能となり、下層配線層と孤立パターンとを安定して接続することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   Furthermore, by arranging dummy contacts in the vicinity of the contact region for connecting the lower wiring layer and the isolated pattern, it is possible to make the pattern density near the contact uniform. For this reason, even when polishing for embedding the plug in the interlayer insulating layer is performed in order to form the contact, it is possible to suppress the recess from occurring in the plug region. As a result, the height of the plug can be made uniform, the lower wiring layer and the isolated pattern can be stably connected, and the connection failure between the lower wiring layer and the upper wiring layer is reduced. It becomes possible.

また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された下層配線層と、前記絶縁層上に形成されたダミーパターンと、前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成された孤立パターンと、前記孤立パターン上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成された上層配線層と、前記第１層間絶縁層に形成された第１および第２開口部と、前記第１開口部に埋め込まれ、前記下層配線層と前記孤立パターンとを接続する第１プラグと、前記第２開口部に埋め込まれ、前記ダミーパターンに接続された第２プラグと、前記第２層間絶縁層に形成された第３開口部と、前記第３開口部に埋め込まれ、前記孤立パターンと前記上層配線層とを接続する第３プラグとを備えることを特徴とする。   According to the semiconductor device of one embodiment of the present invention, the lower wiring layer formed on the insulating layer, the dummy pattern formed on the insulating layer, and the lower wiring layer and the dummy pattern are formed. Formed on the first interlayer insulating layer, the isolated pattern formed on the first interlayer insulating layer, the second interlayer insulating layer formed on the isolated pattern, and the second interlayer insulating layer An upper wiring layer, first and second openings formed in the first interlayer insulating layer, a first plug embedded in the first opening and connecting the lower wiring layer and the isolated pattern; A second plug embedded in the second opening and connected to the dummy pattern; a third opening formed in the second interlayer insulating layer; and the isolated pattern embedded in the third opening. Third connecting the upper wiring layer Characterized in that it comprises a lug.

これにより、下層配線層と同一層にダミーパターンを形成することが可能となるとともに、下層配線層と孤立パターンとを接続するためのコンタクト領域の近傍にダミーコンタクトを配置することが可能となる。このため、下層配線層の近傍のパターンの粗密を均一化することが可能となるとともに、コンタクトを形成するために、層間絶縁層にプラグを埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することができる。この結果、下層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となるとともに、プラグの高さを均一化することが可能となり、下層配線層と孤立パターンとを安定して接続することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   As a result, a dummy pattern can be formed in the same layer as the lower wiring layer, and a dummy contact can be disposed in the vicinity of the contact region for connecting the lower wiring layer and the isolated pattern. For this reason, it is possible to make the pattern density in the vicinity of the lower wiring layer uniform, and even in the case where polishing for embedding the plug in the interlayer insulating layer is performed to form the contact, The occurrence of the recess can be suppressed. As a result, it becomes possible to reduce the film thickness variation of the interlayer insulating layer provided between the lower wiring layer and the isolated pattern, and to make the height of the plug uniform, and to isolate the lower wiring layer from the isolated wiring layer. It is possible to stably connect the pattern, and it is possible to reduce the connection failure between the lower wiring layer and the upper wiring layer.

また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された下層配線層と、前記絶縁層上に形成されたダミーパターンと、前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成された複数の孤立パターンと、前記孤立パターン上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成された上層配線層と、前記複数の孤立パターンにそれぞれ対応して第１層間絶縁層に形成された複数の第１開口部と、前記ダミーパターンに対応して第１層間絶縁層に形成された第２開口部と、前記第１開口部にそれぞれ埋め込まれ、前記下層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第１プラグと、前記第２開口部に埋め込まれ、前記ダミーパターンに接続された第２プラグと、前記複数の孤立パターンにそれぞれ対応して第２層間絶縁層に形成された複数の第３開口部と、前記第３開口部にそれぞれ埋め込まれ、前記上層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第３プラグとを備えることを特徴とする。   According to the semiconductor device of one embodiment of the present invention, the lower wiring layer formed on the insulating layer, the dummy pattern formed on the insulating layer, and the lower wiring layer and the dummy pattern are formed. Formed on the first interlayer insulating layer, a plurality of isolated patterns formed on the first interlayer insulating layer, a second interlayer insulating layer formed on the isolated pattern, and on the second interlayer insulating layer An upper wiring layer formed, a plurality of first openings formed in the first interlayer insulating layer corresponding to each of the plurality of isolated patterns, and a first interlayer insulating layer formed corresponding to the dummy pattern A second opening, a plurality of first plugs embedded in the first opening and respectively connecting the lower wiring layer and the plurality of isolated patterns, and a dummy pattern embedded in the second opening; Connected to Two plugs, a plurality of third openings formed in the second interlayer insulating layer corresponding to the plurality of isolated patterns, and embedded in the third openings, respectively, and the upper wiring layer and the plurality of isolated And a plurality of third plugs for connecting the patterns to each other.

これにより、複数の孤立パターンを介し、下層配線層と上層配線層とを接続することが可能となり、下層配線層と複数の孤立パターンまたは上層配線層と複数の孤立パターンとを接続するコンタクトのいずれか１個に接続不良が発生した場合においても、下層配線層と上層配線層と間の接続を維持することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   As a result, the lower wiring layer and the upper wiring layer can be connected via a plurality of isolated patterns, and either the lower wiring layer and the plurality of isolated patterns or the contact connecting the upper wiring layer and the plurality of isolated patterns can be selected. Even when one connection failure occurs, the connection between the lower wiring layer and the upper wiring layer can be maintained, and the connection failure between the lower wiring layer and the upper wiring layer can be reduced. It becomes possible.

また、下層配線層と同一層にダミーパターンを形成することが可能となるとともに、下層配線層と孤立パターンとを接続するためのコンタクト領域の近傍にダミーコンタクトを配置することが可能となる。このため、下層配線層と孤立パターンとの間に設けられる層間絶縁層の膜厚バラツキを低減することが可能となるとともに、コンタクトを形成するためのプラグの高さを均一化することが可能となり、下層配線層と孤立パターンとを安定して接続することを可能として、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   In addition, a dummy pattern can be formed in the same layer as the lower wiring layer, and a dummy contact can be disposed in the vicinity of a contact region for connecting the lower wiring layer and the isolated pattern. For this reason, it becomes possible to reduce the film thickness variation of the interlayer insulating layer provided between the lower wiring layer and the isolated pattern, and to make the height of the plug for forming the contact uniform. Therefore, it is possible to stably connect the lower wiring layer and the isolated pattern, and it is possible to reduce the connection failure between the lower wiring layer and the upper wiring layer.

また、本発明の一態様に係る半導体装置の製造方法によれば、下層配線層およびダミーパターンを絶縁層上に形成する工程と、前記下層配線層および前記ダミーパターン上に第１層間絶縁層を形成する工程と、前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層を平坦化する工程と、前記下層配線層を露出させる第１開口部および前記ダミーパターンを露出させる第２開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部に埋め込まれた第１プラグおよび前記第２開口部に埋め込まれた第２プラグを形成する工程と、前記第１プラグに接続された孤立パターンを前記第１層間絶縁層上に形成する工程と、前記孤立パターン上に第２層間絶縁層を形成する工程と、前記孤立パターン上に形成された第２層間絶縁層を平坦化する工程と、前記孤立パターンを露出させる第３開口部を前記第２層間絶縁層に形成する工程と、前記第３開口部に埋め込まれた第３プラグを形成する工程と、前記第３プラグに接続された上層配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device according to one aspect of the present invention, a step of forming a lower wiring layer and a dummy pattern on an insulating layer, and a first interlayer insulating layer on the lower wiring layer and the dummy pattern A step of forming, a step of planarizing the first interlayer insulating layer formed on the lower wiring layer and the dummy pattern, and a second opening exposing the first opening and the dummy pattern exposing the lower wiring layer. Forming an opening in the first interlayer insulating layer; forming a first plug embedded in the first opening; and a second plug embedded in the second opening; and the first plug Forming an isolated pattern connected to the first interlayer insulating layer; forming a second interlayer insulating layer on the isolated pattern; and a second interlayer insulating formed on the isolated pattern. Flattening, forming a third opening exposing the isolated pattern in the second interlayer insulating layer, forming a third plug embedded in the third opening, and Forming an upper wiring layer connected to the three plugs on the second interlayer insulating layer.

これにより、下層配線層と同一層にダミーパターンを形成することで、下層配線層の近傍のパターンの粗密を均一化することが可能となり、層間絶縁層を平坦化するための研磨が行われる場合においても、層間絶縁層の研磨レートを均一化することを可能として、層間絶縁層の膜厚バラツキを低減することが可能となる。
また、下層配線層と孤立パターンとを接続するためのプラグの近傍にダミープラグを配置することが可能となり、コンタクト領域の近傍のプラグの配置密度を均一化することが可能となる。このため、コンタクトを形成するために、プラグを層間絶縁層に埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することを可能として、プラグの高さを均一化することが可能となる。 In this way, by forming a dummy pattern in the same layer as the lower wiring layer, it becomes possible to equalize the density of the pattern in the vicinity of the lower wiring layer, and when polishing for planarizing the interlayer insulating layer is performed In this case, the polishing rate of the interlayer insulating layer can be made uniform, and the film thickness variation of the interlayer insulating layer can be reduced.
Further, dummy plugs can be arranged in the vicinity of the plug for connecting the lower wiring layer and the isolated pattern, and the arrangement density of plugs in the vicinity of the contact region can be made uniform. Therefore, even when polishing for embedding the plug in the interlayer insulating layer is performed in order to form a contact, it is possible to suppress the occurrence of recess in the plug region, and the height of the plug is made uniform It becomes possible to do.

この結果、下層配線層と孤立パターンとを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層配線層およびダミーパターンを絶縁層上に形成する工程と、前記下層配線層および前記ダミーパターン上に第１層間絶縁層を形成する工程と、前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層を平坦化する工程と、前記下層配線層を露出させる複数の第１開口部および前記ダミーパターンを露出させる第２開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部にそれぞれ埋め込まれた複数の第１プラグおよび前記第２開口部に埋め込まれた第２プラグを形成する工程と、前記第１プラグにそれぞれ接続された複数の孤立パターンを前記第１層間絶縁層上に形成する工程と、前記複数の孤立パターン上に第２層間絶縁層を形成する工程と、前記複数の孤立パターン上に形成された第２層間絶縁層を平坦化する工程と、前記複数の孤立パターンをそれぞれ露出させる複数の第３開口部を前記第２層間絶縁層に形成する工程と、前記第３開口部にそれぞれ埋め込まれた複数の第３プラグを形成する工程と、前記複数の第３プラグに接続された上層配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする。 As a result, it is possible to stably connect the lower wiring layer and the isolated pattern, and it is possible to reduce the connection failure between the lower wiring layer and the upper wiring layer.
In addition, according to the method for manufacturing a semiconductor device according to one aspect of the present invention, a step of forming a lower wiring layer and a dummy pattern on an insulating layer, and a first interlayer insulating layer on the lower wiring layer and the dummy pattern A step of forming, a step of planarizing the first interlayer insulating layer formed on the lower wiring layer and the dummy pattern, a plurality of first openings exposing the lower wiring layer and the dummy pattern are exposed. Forming a second opening in the first interlayer insulating layer; forming a plurality of first plugs embedded in the first opening and a second plug embedded in the second opening; A step of forming a plurality of isolated patterns respectively connected to the first plug on the first interlayer insulating layer, a step of forming a second interlayer insulating layer on the plurality of isolated patterns, Flattening a second interlayer insulating layer formed on a plurality of isolated patterns, forming a plurality of third openings in the second interlayer insulating layer to expose the plurality of isolated patterns, and Forming a plurality of third plugs embedded in the third openings, and forming an upper wiring layer connected to the plurality of third plugs on the second interlayer insulating layer. Features.

これにより、複数の孤立パターンを介し、下層配線層と上層配線層とを接続することが可能となり、下層配線層と複数の孤立パターンまたは上層配線層と複数の孤立パターンとを接続するコンタクトのいずれか１個に接続不良が発生した場合においても、下層配線層と上層配線層と間の接続を維持することができる。
また、下層配線層と同一層にダミーパターンを形成することで、下層配線層の近傍のパターンの粗密を均一化することが可能となり、層間絶縁層を平坦化するための研磨が行われる場合においても、層間絶縁層の研磨レートを均一化することを可能として、層間絶縁層の膜厚バラツキを低減することが可能となる。 As a result, the lower wiring layer and the upper wiring layer can be connected via a plurality of isolated patterns, and either the lower wiring layer and the plurality of isolated patterns or the contact connecting the upper wiring layer and the plurality of isolated patterns can be selected. Even when a connection failure occurs in one of them, the connection between the lower wiring layer and the upper wiring layer can be maintained.
In addition, by forming a dummy pattern in the same layer as the lower wiring layer, it becomes possible to make the density of the pattern near the lower wiring layer uniform, and when polishing for flattening the interlayer insulating layer is performed. However, the polishing rate of the interlayer insulating layer can be made uniform, and the film thickness variation of the interlayer insulating layer can be reduced.

さらに、下層配線層と孤立パターンとを接続するためのプラグの近傍にダミープラグを配置することが可能となり、コンタクト領域の近傍のプラグの配置密度を均一化することが可能となる。このため、コンタクトを形成するために、プラグを層間絶縁層に埋め込むための研磨が行われる場合においても、プラグ領域にリセスが発生することを抑制することを可能として、プラグの高さを均一化することが可能となる。   Furthermore, dummy plugs can be disposed in the vicinity of the plug for connecting the lower wiring layer and the isolated pattern, and the arrangement density of the plugs in the vicinity of the contact region can be made uniform. Therefore, even when polishing for embedding the plug in the interlayer insulating layer is performed in order to form a contact, it is possible to suppress the occurrence of recess in the plug region, and the height of the plug is made uniform It becomes possible to do.

この結果、下層配線層と上層配線層とを安定して接続することが可能となり、下層配線層と上層配線層との間の接続不良を低減することが可能となる。   As a result, the lower wiring layer and the upper wiring layer can be stably connected, and the connection failure between the lower wiring layer and the upper wiring layer can be reduced.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した断面図である。
図１において、下層配線層２ｂの両側には、ダミー配線層２ａ、２ｃがそれぞれ配置されるとともに、下層配線層２ｂと上層配線層１０との間の中間層には、孤立パターン６が配置されている。そして、ダミー配線層２ａには、複数のダミーコンタクトＣ１が接続され、ダミー配線層２ｃには、複数のダミーコンタクトＣ３が接続されている。また、下層配線層２ｂと孤立パターン６とは複数のコンタクトＣ２を介して接続され、孤立パターン６と上層配線層１０とは複数のコンタクトＣ４を介して接続されている。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. is there.
In FIG. 1, dummy wiring layers 2a and 2c are disposed on both sides of the lower wiring layer 2b, and an isolated pattern 6 is disposed in an intermediate layer between the lower wiring layer 2b and the upper wiring layer 10. ing. A plurality of dummy contacts C1 are connected to the dummy wiring layer 2a, and a plurality of dummy contacts C3 are connected to the dummy wiring layer 2c. The lower wiring layer 2b and the isolated pattern 6 are connected via a plurality of contacts C2, and the isolated pattern 6 and the upper wiring layer 10 are connected via a plurality of contacts C4.

すなわち、図１（ｂ）に示すように、絶縁層１上には、下層配線層２ｂおよびダミー配線層２ａ、２ｃが形成され、下層配線層２およびダミー配線層２ａ、２ｃ上には、層間絶縁層３が形成されている。そして、層間絶縁層３には、下層配線層２を露出させる複数の開口部４ｂが形成されるとともに、ダミー配線層２ａ、２ｃをそれぞれ露出させる複数の開口部４ａ、４ｃが形成されている。そして、開口部４ｂ内には、下層配線層２ｂに接続されたタングステンプラグ５ｂが埋め込まれ、開口部４ａ、４ｃ内には、下層配線層２ａ、２ｃにそれぞれ接続されたダミータングステンプラグ５ａ、５ｃが埋め込まれている。   That is, as shown in FIG. 1B, a lower wiring layer 2b and dummy wiring layers 2a and 2c are formed on the insulating layer 1, and an interlayer is formed on the lower wiring layer 2 and the dummy wiring layers 2a and 2c. An insulating layer 3 is formed. The interlayer insulating layer 3 is formed with a plurality of openings 4b for exposing the lower wiring layer 2 and a plurality of openings 4a and 4c for exposing the dummy wiring layers 2a and 2c, respectively. Then, tungsten plugs 5b connected to the lower wiring layer 2b are embedded in the openings 4b, and dummy tungsten plugs 5a and 5c connected to the lower wiring layers 2a and 2c, respectively, in the openings 4a and 4c. Is embedded.

そして、タングステンプラグ５ｂおよびダミータングステンプラグ５ａ、５ｃが埋め込まれた層間絶縁層３上には、タングステンプラグ５ｂに接続された孤立パターン６が形成され、孤立パターン６上には、層間絶縁層７が形成されている。そして、層間絶縁層７には、孤立パターン６を露出させる複数の開口部８が形成され、これらの開口部８内には、孤立パターン６に接続されたタングステンプラグ９がそれぞれ埋め込まれている。そして、複数のタングステンプラグ９が埋め込まれた層間絶縁層７上には、これらのタングステンプラグ９に接続された上層配線層１０が形成されている。   An isolated pattern 6 connected to the tungsten plug 5b is formed on the interlayer insulating layer 3 in which the tungsten plug 5b and the dummy tungsten plugs 5a and 5c are embedded, and an interlayer insulating layer 7 is formed on the isolated pattern 6. Is formed. A plurality of openings 8 exposing the isolated pattern 6 are formed in the interlayer insulating layer 7, and tungsten plugs 9 connected to the isolated pattern 6 are embedded in these openings 8, respectively. An upper wiring layer 10 connected to the tungsten plugs 9 is formed on the interlayer insulating layer 7 in which the plurality of tungsten plugs 9 are embedded.

これにより、複数のコンタクトＣ２を介して下層配線層２ｂと孤立パターン６とを接続することが可能となるとともに、複数のコンタクトＣ４を介して孤立パターン６と上層配線層１０とを接続することが可能となる。
このため、下層配線層２ｂと孤立パターン６または孤立パターン６と上層配線層１０とを接続するためのいずれか１個のコンタクトＣ２、Ｃ４に接続不良が発生した場合においても、下層配線層２ｂと上層配線層１０と間の導通状態を維持することができる。 As a result, the lower wiring layer 2b and the isolated pattern 6 can be connected through the plurality of contacts C2, and the isolated pattern 6 and the upper wiring layer 10 can be connected through the plurality of contacts C4. It becomes possible.
For this reason, even when a connection failure occurs in any one contact C2 and C4 for connecting the lower wiring layer 2b and the isolated pattern 6 or the isolated pattern 6 and the upper wiring layer 10, the lower wiring layer 2b The conduction state between the upper wiring layer 10 can be maintained.

この結果、下層配線層２ｂと孤立パターン６または孤立パターン６と上層配線層１０との間に設けられた層間絶縁層３、７に膜厚バラツキが発生した場合においても、下層配線層２ｂと上層配線層１０とを安定して接続することが可能となり、下層配線層２ｂと上層配線層１０との間の接続不良を低減することが可能となる。
また、下層配線層２ｂと同一層にダミー配線層２ａ、２ｃを形成することで、下層配線層２ｂの近傍のパターンの粗密を均一化することが可能となり、下層配線層２ｂと孤立パターン６との間に設けられる層間絶縁層３の膜厚バラツキを低減することが可能となる。このため、下層配線層２ｂと孤立パターン６とを安定して接続することが可能となり、下層配線層２ｂと上層配線層１０との間の接続不良を低減することが可能となる。 As a result, even when film thickness variation occurs in the interlayer insulating layers 3 and 7 provided between the lower wiring layer 2b and the isolated pattern 6 or between the isolated pattern 6 and the upper wiring layer 10, the lower wiring layer 2b and the upper layer The wiring layer 10 can be stably connected, and connection failures between the lower wiring layer 2b and the upper wiring layer 10 can be reduced.
Further, by forming the dummy wiring layers 2a and 2c in the same layer as the lower wiring layer 2b, it becomes possible to make the density of the pattern in the vicinity of the lower wiring layer 2b uniform, and the lower wiring layer 2b and the isolated pattern 6 It is possible to reduce the film thickness variation of the interlayer insulating layer 3 provided between the two. Therefore, it is possible to stably connect the lower wiring layer 2b and the isolated pattern 6, and it is possible to reduce the connection failure between the lower wiring layer 2b and the upper wiring layer 10.

また、ダミー配線層２ａ、２ｃに接続されたダミーコンタクトＣ１、Ｃ３を設けることにより、下層配線層２ｂと孤立パターン６とを接続するためのタングステンプラグ５ｂの近傍にダミータングステンプラグ５ａ、５ｃを配置することが可能となり、コンタクトＣ２の近傍のパターンの粗密を均一化することが可能となる。
このため、コンタクトＣ２を形成するために、タングステンプラグ５ｂを層間絶縁層３に埋め込むための研磨が行われる場合においても、タングステンプラグ５ｂにリセスが発生することを抑制することができる。この結果、プタングステンラグ５ｂの高さを均一化することが可能となり、下層配線層２ｂと孤立パターン６とを安定して接続することを可能として、下層配線層２ｂと上層配線層１０との間の接続不良を低減することが可能となる。 Further, by providing dummy contacts C1 and C3 connected to the dummy wiring layers 2a and 2c, dummy tungsten plugs 5a and 5c are arranged in the vicinity of the tungsten plug 5b for connecting the lower wiring layer 2b and the isolated pattern 6. It becomes possible to make uniform the density of the pattern in the vicinity of the contact C2.
For this reason, even when polishing for embedding the tungsten plug 5b in the interlayer insulating layer 3 is performed in order to form the contact C2, it is possible to suppress the recess from occurring in the tungsten plug 5b. As a result, the height of the tungsten lug 5b can be made uniform, the lower wiring layer 2b and the isolated pattern 6 can be stably connected, and the lower wiring layer 2b and the upper wiring layer 10 can be connected to each other. It becomes possible to reduce the connection failure between them.

また、下層配線層２ｂと孤立パターン６とを接続するコンタクトＣ２および孤立パターン６と上層配線層１０とを接続するコンタクトＣ４が重ならないように配置することにより、下層配線層２ｂと孤立パターン６とを接続するためのコンタクトＣ２にリセスが発生した場合においても、そのリセスを避けるようにして、孤立パターン６と上層配線層１０とを接続することが可能となり、孤立パターン６と上層配線層１０との接続不良を低減することが可能となる。   Further, by arranging the contact C2 connecting the lower wiring layer 2b and the isolated pattern 6 and the contact C4 connecting the isolated pattern 6 and the upper wiring layer 10 so as not to overlap, the lower wiring layer 2b and the isolated pattern 6 Even when a recess occurs in the contact C2 for connecting the isolated pattern 6, it is possible to connect the isolated pattern 6 and the upper wiring layer 10 so as to avoid the recess. It is possible to reduce connection failures.

なお、下層配線層２ｂ、ダミー配線層２ａ、２ｃ、孤立パターン６および上層配線層１０としては、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の他、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いるようにしてもよい。   As the lower wiring layer 2b, the dummy wiring layers 2a and 2c, the isolated pattern 6 and the upper wiring layer 10, for example, in addition to the TiN / Al—Cu / Ti / TiN structure, a TiN / Al / Ti / TiN structure, TiN / Al-Cu / TiN structure, TiN / Ti / Al-Cu / Ti / TiN structure, TiN / Ti / Al / Ti / TiN structure, Ti / TiN / Al-Cu / Ti / TiN structure, Ti / TiN / Al A / Ti / TiN structure, a Ti / TiN / Ti / Al-Cu / Ti / TiN structure, or a Ti / TiN / Ti / Al / Ti / TiN structure may be used.

また、絶縁層１、層間絶縁層３、７としては、例えば、シリコン酸化膜またはフッ化珪酸ガラス膜（ＦＳＧ膜）などを用いることができる。また、例えば、「Ｓｉｌｋ（米Ｔｈｅ Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏ．製）」などのＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系材料、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料、ＭＳＱ（ｍｅｔｈｙｌ ｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料などの有機ｌｏｗｋ材料あるいはこれらのポーラス膜などを用いるようにしてもよい。   As the insulating layer 1 and the interlayer insulating layers 3 and 7, for example, a silicon oxide film or a fluorosilicate glass film (FSG film) can be used. Also, for example, PAE (poly arylene ether) -based materials such as “Silk (manufactured by The Dow Chemical Co.)”, HSQ (hydrosilsesequioxane) -based materials, MSQ (methyl lssequioxane) -based materials such as porous materials. Etc. may be used.

また、コンタクトＣ２、Ｃ４およびダミーコンタクトＣ１、Ｃ３を形成する場合、タングステンプラグ５ａ〜５ｃ、９を層間絶縁層３、７にそれぞれ埋め込む方法について説明したが、例えば、Ｓｉ、ＡｉまたはＣｕなどからなるプラグを層間絶縁層３、７にそれぞれ埋め込むようにしてもよい。
また、コンタクトＣ２、Ｃ４およびダミーコンタクトＣ１、Ｃ３を形成する場合、例えば、Ｔｉ／ＴｉＮ構造などからなるバリアメタル膜を開口部４ａ〜４ｃ、８に形成してから、タングステンプラグ５ａ〜５ｃ、９を層間絶縁層３、７にそれぞれ埋め込むようにしてもよい。 Further, in the case where the contacts C2, C4 and the dummy contacts C1, C3 are formed, the method of embedding the tungsten plugs 5a to 5c, 9 in the interlayer insulating layers 3, 7 has been described. Plugs may be embedded in the interlayer insulating layers 3 and 7, respectively.
When the contacts C2, C4 and the dummy contacts C1, C3 are formed, for example, a barrier metal film made of a Ti / TiN structure or the like is formed in the openings 4a-4c, 8, and then the tungsten plugs 5a-5c, 9 May be embedded in the interlayer insulating layers 3 and 7, respectively.

また、上述した実施形態では、下層配線層２ｂと孤立パターン６とを複数のコンタクトＣ２を介して接続するとともに、孤立パターン６と上層配線層１０とを複数のコンタクトＣ４を介して接続する方法について説明したが、下層配線層２ｂと孤立パターン６とを１個のコンタクトを介して接続してもよく、孤立パターン６と上層配線層１０とを１個のコンタクトを介して接続するようにしてもよい。   In the above-described embodiment, the lower wiring layer 2b and the isolated pattern 6 are connected through the plurality of contacts C2, and the isolated pattern 6 and the upper wiring layer 10 are connected through the plurality of contacts C4. As described above, the lower wiring layer 2b and the isolated pattern 6 may be connected through one contact, or the isolated pattern 6 and the upper wiring layer 10 may be connected through one contact. Good.

図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、例えば、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを絶縁層１上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、絶縁層１上に下層配線層２ｂおよびダミー配線層２ａ、２ｃを形成する。 FIG. 2 is a cross-sectional view showing a method for manufacturing the semiconductor device of FIG.
In FIG. 2A, for example, Ti / TiN / Al / Ti / TiN is sequentially sputtered onto the insulating layer 1, and a laminated layer made of Ti / TiN / Al / Ti / TiN is used by using a photolithography technique and an etching technique. By patterning the structure, the lower wiring layer 2b and the dummy wiring layers 2a and 2c are formed on the insulating layer 1.

そして、例えば、高密度プラズマＣＶＤにより、下層配線層２ｂおよびダミー配線層２ａ、２ｃ間の隙間の深い部分が埋め込まれるように、下層配線層２ｂおよびダミー配線層２ａ、２ｃ上に層間絶縁膜３を形成する。ここで、高密度プラズマＣＶＤを用いて層間絶縁膜３を形成することにより、ギャップフィル特性を向上させることが可能となり、下層配線層２ｂおよびダミー配線層２ａ、２ｃのアスペクト比が高く、間隔が狭い場合においても、下層配線層２ｂおよびダミー配線層２ａ、２ｃ間の隙間を精度よく埋め込むことができる。   Then, for example, the interlayer insulating film 3 is formed on the lower wiring layer 2b and the dummy wiring layers 2a and 2c so that the deep part of the gap between the lower wiring layer 2b and the dummy wiring layers 2a and 2c is buried by high-density plasma CVD. Form. Here, by forming the interlayer insulating film 3 using high-density plasma CVD, it becomes possible to improve the gap fill characteristics, the aspect ratio of the lower wiring layer 2b and the dummy wiring layers 2a, 2c is high, and the spacing is high. Even in a narrow case, the gap between the lower wiring layer 2b and the dummy wiring layers 2a and 2c can be embedded with high accuracy.

なお、下層配線層２ｂおよびダミー配線層２ａ、２ｃ上に層間絶縁膜３を形成する場合、例えば、ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより、層間絶縁膜３を成膜するようにしてもよい。
そして、下層配線層２ｂおよびダミー配線層２ａ、２ｃ上に層間絶縁膜３が形成されると、図２（ｂ）に示すように、例えば、ＣＭＰ（化学的機械的研磨）を用いて、層間絶縁膜３の表面を研磨することにより、層間絶縁膜３の表面を平坦化する。 When the interlayer insulating film 3 is formed on the lower wiring layer 2b and the dummy wiring layers 2a and 2c, the interlayer insulating film 3 is formed by plasma CVD using TEOS (tetraethoxysilane), for example. Also good.
When the interlayer insulating film 3 is formed on the lower wiring layer 2b and the dummy wiring layers 2a and 2c, as shown in FIG. 2B, for example, using CMP (chemical mechanical polishing), the interlayer insulating film 3 is formed. By polishing the surface of the insulating film 3, the surface of the interlayer insulating film 3 is planarized.

ここで、下層配線層２ｂと同一層にダミー配線層２ａ、２ｃを形成することにより、下層配線層２ｂの近傍のパターンの粗密を均一化することが可能となる。このため、層間絶縁膜３の表面を研磨する際の研磨レートを均一化することが可能となり、下層配線層２ｂと孤立パターン６との間に設けられる層間絶縁層３の膜厚バラツキを低減することを可能として、下層配線層２ｂと孤立パターン６とを安定して接続することが可能となる。   Here, by forming the dummy wiring layers 2a and 2c in the same layer as the lower wiring layer 2b, it becomes possible to make the pattern density near the lower wiring layer 2b uniform. For this reason, it becomes possible to make the polishing rate uniform when polishing the surface of the interlayer insulating film 3, and to reduce the film thickness variation of the interlayer insulating layer 3 provided between the lower wiring layer 2b and the isolated pattern 6. As a result, the lower wiring layer 2b and the isolated pattern 6 can be stably connected.

そして、層間絶縁膜３の表面が平坦化されると、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜３をパターニングすることにより、下層配線層２ｂを露出させる開口部４ｂを層間絶縁膜３に形成するとともに、下層配線層２ａ、２ｃをそれぞれ露出させる開口部４ａ、４ｃを層間絶縁膜３に形成する。
そして、開口部４ａ〜４ｃが層間絶縁膜３に形成されると、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部４ａ〜４ｃが設けられた層間絶縁膜３にバリアメタル膜を必要に応じて形成することができる。 Then, when the surface of the interlayer insulating film 3 is planarized, as shown in FIG. 2C, the interlayer insulating film 3 is patterned by using the photolithography technique and the etching technique, thereby forming the lower wiring layer 2b. The opening 4b to be exposed is formed in the interlayer insulating film 3, and the openings 4a and 4c for exposing the lower wiring layers 2a and 2c are formed in the interlayer insulating film 3.
Then, when the openings 4a to 4c are formed in the interlayer insulating film 3, Ti / TiN is sequentially formed by using a method such as sputtering, so that the interlayer insulating film 3 provided with the openings 4a to 4c is formed. A barrier metal film can be formed as needed.

そして、図２（ｄ）に示すように、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、開口部４ａ〜４ｃが形成された層間絶縁膜３上にタングステン膜５を成膜する。
そして、図２（ｅ）に示すように、例えば、ＣＭＰを用いてタングステン膜５の研磨を行うことにより、層間絶縁膜３の表面を露出させ、開口部４ｂ内に埋め込まれたタングステンプラグ５ｂを形成するとともに、開口部４ａ、４ｃ内にそれぞれ埋め込まれたダミータングステンプラグ５ａ、５ｃを形成する。 Then, as shown in FIG. 2D, for example, by performing CVD using a WF 6 / SiH 4 / H 2 / Ar-based gas, the interlayer insulating film 3 on which the openings 4 a to 4 c are formed is formed. A tungsten film 5 is formed.
Then, as shown in FIG. 2E, for example, by polishing the tungsten film 5 using CMP, the surface of the interlayer insulating film 3 is exposed, and the tungsten plug 5b embedded in the opening 4b is formed. At the same time, dummy tungsten plugs 5a and 5c embedded in the openings 4a and 4c are formed.

ここで、下層配線層２ｂと孤立パターン６とを接続するためのタングステンプラグ５ｂの近傍にダミータングステンプラグ５ａ、５ｃを配置することにより、タングステンプラグ５ｂの近傍のタングステン膜５の粗密を均一化することが可能となる。このため、タングステンプラグ５ｂを層間絶縁層３に埋め込む際の研磨レートを均一化することが可能となり、タングステンプラグ５ｂにリセスが発生することを抑制して、下層配線層２ｂと孤立パターン６とを安定して接続することが可能となる。   Here, by arranging the dummy tungsten plugs 5a and 5c in the vicinity of the tungsten plug 5b for connecting the lower wiring layer 2b and the isolated pattern 6, the density of the tungsten film 5 in the vicinity of the tungsten plug 5b is made uniform. It becomes possible. For this reason, it becomes possible to equalize the polishing rate when the tungsten plug 5b is embedded in the interlayer insulating layer 3, and it is possible to suppress the recess from occurring in the tungsten plug 5b, and to form the lower wiring layer 2b and the isolated pattern 6 together. It becomes possible to connect stably.

次に、図１（ｂ）に示すように、例えば、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを層間絶縁膜３上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、複数のタングステンプラグ５ｂに接続された孤立パターン６を層間絶縁膜３上に形成する。
ここで、複数のタングステンプラグ５ｂを介して下層配線層２ｂと孤立パターン６とを接続することにより、下層配線層２ｂと孤立パターン６とを接続するためのいずれか１個のコンタクトに接続不良が発生した場合においても、下層配線層２ｂと孤立パターン６と間の導通状態を維持することができる。このため、層間絶縁層３を平坦化するための研磨時に層間絶縁層３に膜厚バラツキが発生した場合においても、下層配線層２ｂと孤立パターン６とを安定して接続することが可能となり、下層配線層２ｂと孤立パターン６との間の接続不良を低減することが可能となる。 Next, as shown in FIG. 1B, for example, Ti / TiN / Al / Ti / TiN is sequentially sputtered onto the interlayer insulating film 3, and Ti / TiN / Al is used by using a photolithography technique and an etching technique. By patterning the laminated structure of / Ti / TiN, an isolated pattern 6 connected to the plurality of tungsten plugs 5b is formed on the interlayer insulating film 3.
Here, by connecting the lower wiring layer 2b and the isolated pattern 6 via the plurality of tungsten plugs 5b, there is a connection failure in any one contact for connecting the lower wiring layer 2b and the isolated pattern 6. Even when it occurs, the conductive state between the lower wiring layer 2b and the isolated pattern 6 can be maintained. For this reason, it becomes possible to stably connect the lower wiring layer 2b and the isolated pattern 6 even when film thickness variation occurs in the interlayer insulating layer 3 during polishing for planarizing the interlayer insulating layer 3, It is possible to reduce the connection failure between the lower wiring layer 2b and the isolated pattern 6.

そして、例えば、高密度プラズマＣＶＤにより、孤立パターン６上に層間絶縁膜７を形成する。そして、層間絶縁膜７が孤立パターン６上に形成されると、例えば、ＣＭＰ（化学的機械的研磨）を用いて、層間絶縁膜７の表面を研磨することにより、層間絶縁膜７の表面を平坦化する。
そして、層間絶縁膜７の表面が平坦化されると、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜７をパターニングすることにより、孤立パターン６を露出させる複数の開口部８を層間絶縁膜７に形成する。 Then, an interlayer insulating film 7 is formed on the isolated pattern 6 by, for example, high density plasma CVD. When the interlayer insulating film 7 is formed on the isolated pattern 6, the surface of the interlayer insulating film 7 is polished by polishing the surface of the interlayer insulating film 7 using, for example, CMP (chemical mechanical polishing). Flatten.
When the surface of the interlayer insulating film 7 is flattened, the plurality of openings 8 exposing the isolated pattern 6 are formed by patterning the interlayer insulating film 7 using a photolithography technique and an etching technique. 7 to form.

そして、開口部８が層間絶縁膜７に形成されると、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部８が設けられた層間絶縁膜７にバリアメタル膜を必要に応じて形成することができる。そして、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、開口部８が形成された層間絶縁膜７上にタングステン膜を成膜する。 Then, when the opening 8 is formed in the interlayer insulating film 7, a barrier metal film is formed on the interlayer insulating film 7 provided with the opening 8 by sequentially forming Ti / TiN using a method such as sputtering. It can be formed as required. Then, for example, a tungsten film is formed on the interlayer insulating film 7 in which the opening 8 is formed by performing CVD using a WF 6 / SiH 4 / H 2 / Ar-based gas.

そして、例えば、ＣＭＰを用いてタングステン膜の研磨を行うことにより、層間絶縁膜７の表面を露出させ、開口部８内に埋め込まれたタングステンプラグ９を形成する。
次に、例えば、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを層間絶縁膜７上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、複数のタングステンプラグ９に接続された上層配線層１０を層間絶縁膜７上に形成する。 Then, for example, by polishing the tungsten film using CMP, the surface of the interlayer insulating film 7 is exposed, and a tungsten plug 9 embedded in the opening 8 is formed.
Next, for example, Ti / TiN / Al / Ti / TiN is sequentially sputtered on the interlayer insulating film 7, and a laminated structure composed of Ti / TiN / Al / Ti / TiN is patterned by using a photolithography technique and an etching technique. Thus, the upper wiring layer 10 connected to the plurality of tungsten plugs 9 is formed on the interlayer insulating film 7.

ここで、複数のタングステンプラグ９を介して孤立パターン６と上層配線層１０とを接続することにより、孤立パターン６と上層配線層１０とを接続するためのいずれか１個のコンタクトに接続不良が発生した場合においても、孤立パターン６と上層配線層１０と間の導通状態を維持することができる。このため、層間絶縁層７を平坦化するための研磨時に層間絶縁層７に膜厚バラツキが発生した場合においても、孤立パターン６と上層配線層１０とを安定して接続することが可能となり、孤立パターン６と下層配線層１０との間の接続不良を低減することが可能となる。   Here, by connecting the isolated pattern 6 and the upper wiring layer 10 via the plurality of tungsten plugs 9, there is a connection failure in any one contact for connecting the isolated pattern 6 and the upper wiring layer 10. Even when it occurs, the conductive state between the isolated pattern 6 and the upper wiring layer 10 can be maintained. For this reason, it becomes possible to stably connect the isolated pattern 6 and the upper wiring layer 10 even when film thickness variation occurs in the interlayer insulating layer 7 during polishing for flattening the interlayer insulating layer 7. Connection failure between the isolated pattern 6 and the lower wiring layer 10 can be reduced.

なお、上述した実施形態では、下層配線層２ｂと同一層にダミーパターン２ａ、２ｃを形成する方法について説明したが、孤立パターン６と同一層にダミーパターンを形成するようにしてもよく、孤立パターン６と同一層に形成されたダミーパターンにダミーコンタクトを形成するようにしてもよい。
これにより、下層配線層２ｂの近傍のパターンの粗密を均一化することが可能となるとともに、孤立パターン６の近傍のパターンの粗密を均一化することが可能となり、下層配線層２ｂと孤立パターン６との間に設けられる層間絶縁層３の膜厚バラツキを低減することが可能となるとともに、孤立パターン６と上層配線層１０との間に設けられる層間絶縁層７の膜厚バラツキを低減することが可能となる。このため、下層配線層２ｂと孤立パターン６とを安定して接続することが可能となるとともに、孤立パターン６と上層配線層１０とを安定して接続することが可能となり、下層配線層２ｂと上層配線層１０との間の接続不良をより一層低減することが可能となる。 In the above-described embodiment, the method of forming the dummy patterns 2a and 2c in the same layer as the lower wiring layer 2b has been described. However, the dummy pattern may be formed in the same layer as the isolated pattern 6 or the isolated pattern. A dummy contact may be formed in a dummy pattern formed in the same layer as the sixth layer.
As a result, the density of the pattern near the lower wiring layer 2b can be made uniform, and the density of the pattern near the isolated pattern 6 can be made uniform, so that the lower wiring layer 2b and the isolated pattern 6 can be made uniform. It is possible to reduce the film thickness variation of the interlayer insulating layer 3 provided between and the interlayer insulating layer 7 provided between the isolated pattern 6 and the upper wiring layer 10. Is possible. Therefore, the lower wiring layer 2b and the isolated pattern 6 can be stably connected, and the isolated pattern 6 and the upper wiring layer 10 can be stably connected. Connection failures with the upper wiring layer 10 can be further reduced.

また、孤立パターン６と同一層に形成されたダミーパターンにダミーコンタクトを形成することにより、孤立パターン６と上層配線層１０とを接続するためのコンタクトＣ４を形成するために、層間絶縁層７にタングステンプラグ９を埋め込むための研磨が行われる場合においても、タングステンプラグ９にリセスが発生することを抑制することができる。この結果、タングステンプラグ９の高さを均一化することが可能となり、孤立パターン６と上層配線層１０を安定して接続することを可能として、下層配線層２ｂと上層配線層１０との間の接続不良をより一層低減することが可能となる。   Further, by forming a dummy contact in a dummy pattern formed in the same layer as the isolated pattern 6, a contact C 4 for connecting the isolated pattern 6 and the upper wiring layer 10 is formed in the interlayer insulating layer 7. Even when polishing for embedding the tungsten plug 9 is performed, it is possible to prevent the tungsten plug 9 from being recessed. As a result, the height of the tungsten plug 9 can be made uniform, the isolated pattern 6 and the upper wiring layer 10 can be stably connected, and the lower wiring layer 2b and the upper wiring layer 10 can be connected to each other. Connection failures can be further reduced.

図３（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図である。
図３において、下層配線層１２ｂの両側には、ダミー配線層１２ａ、１２ｃがそれぞれ配置されるとともに、下層配線層１２ｂと上層配線層２０との間の中間層には、複数の孤立パターン１６ａ、１６ｂが配置されている。そして、ダミー配線層１２ａには、複数のダミーコンタクトＣ１１が接続され、ダミー配線層１２ｃには、複数のダミーコンタクトＣ１３が接続されている。また、下層配線層１２ｂと複数の孤立パターン１６ａ、１６ｂとはコンタクトＣ１２ａ、Ｃ１２ｂをそれぞれ介して接続され、複数の孤立パターン１６ａ、１６ｂと上層配線層２０とはコンタクトＣ１４ａ、Ｃ１４ｂをそれぞれ介して接続されている。 FIG. 3A is a plan view showing a schematic configuration of the semiconductor device according to the second embodiment of the present invention, and FIG. 3B is a cross-sectional view taken along line BB ′ of FIG. is there.
In FIG. 3, dummy wiring layers 12a and 12c are disposed on both sides of the lower wiring layer 12b, respectively, and a plurality of isolated patterns 16a, 16b are provided in an intermediate layer between the lower wiring layer 12b and the upper wiring layer 20. 16b is arranged. A plurality of dummy contacts C11 are connected to the dummy wiring layer 12a, and a plurality of dummy contacts C13 are connected to the dummy wiring layer 12c. The lower wiring layer 12b and the plurality of isolated patterns 16a and 16b are connected through contacts C12a and C12b, respectively, and the plurality of isolated patterns 16a and 16b and the upper wiring layer 20 are connected through contacts C14a and C14b, respectively. Has been.

すなわち、図３（ｂ）に示すように、絶縁層１１上には、下層配線層１２およびダミー配線層１２ａ、１２ｃが形成され、下層配線層１２ｂおよびダミー配線層１２ａ、１２ｃ上には、層間絶縁層１３が形成されている。そして、層間絶縁層１３には、下層配線層１２を露出させる複数の開口部１４ｂが形成されるとともに、ダミー配線層１２ａ、１２ｃをそれぞれ露出させる複数の開口部１４ａ、１４ｃが形成されている。そして、開口部１４ｂ内には、下層配線層１２ｂに接続されたタングステンプラグ１５ｂが埋め込まれ、開口部１４ａ、１４ｃ内には、下層配線層１２ａ、１２ｃにそれぞれ接続されたダミータングステンプラグ１５ａ、１５ｃが埋め込まれている。   That is, as shown in FIG. 3B, a lower wiring layer 12 and dummy wiring layers 12a and 12c are formed on the insulating layer 11, and an interlayer is formed on the lower wiring layer 12b and dummy wiring layers 12a and 12c. An insulating layer 13 is formed. The interlayer insulating layer 13 is formed with a plurality of openings 14b that expose the lower wiring layer 12, and a plurality of openings 14a and 14c that expose the dummy wiring layers 12a and 12c, respectively. Then, tungsten plugs 15b connected to the lower wiring layer 12b are embedded in the openings 14b, and dummy tungsten plugs 15a and 15c connected to the lower wiring layers 12a and 12c in the openings 14a and 14c, respectively. Is embedded.

そして、タングステンプラグ１５ｂおよびダミータングステンプラグ１５ａ、１５ｃが埋め込まれた層間絶縁層１３上には、複数の孤立パターン１６ａ、１６ｂが形成され、これらの孤立パターン１６ａ、１６ｂ上には、層間絶縁層１７が形成されている。そして、層間絶縁層１７には、孤立パターン１６ａ、１６ｂをそれぞれ露出させる複数の開口部１８が形成され、これらの開口部１８内には、孤立パターン１６ａ、１６ｂにそれぞれ接続されたタングステンプラグ１９がそれぞれ埋め込まれている。そして、複数のタングステンプラグ１９が埋め込まれた層間絶縁層１７上には、これらのタングステンプラグ１９に接続された上層配線層２０が形成されている。   A plurality of isolated patterns 16a and 16b are formed on the interlayer insulating layer 13 in which the tungsten plug 15b and the dummy tungsten plugs 15a and 15c are embedded. The interlayer insulating layer 17 is formed on the isolated patterns 16a and 16b. Is formed. A plurality of openings 18 are formed in the interlayer insulating layer 17 to expose the isolated patterns 16a and 16b, and tungsten plugs 19 respectively connected to the isolated patterns 16a and 16b are formed in the openings 18. Each is embedded. An upper wiring layer 20 connected to the tungsten plugs 19 is formed on the interlayer insulating layer 17 in which the plurality of tungsten plugs 19 are embedded.

これにより、複数の孤立パターン１６ａ、１６ｂを介し、下層配線層１２ｂと上層配線層２０とを接続することが可能となり、下層配線層１２ｂと複数の孤立パターン１６ａ、１６ｂまたは上層配線層２０と複数の孤立パターン１６ａ、１６ｂとを接続するコンタクトのいずれか１個に接続不良が発生した場合においても、下層配線層１２ｂと上層配線層２０と間の接続を維持することができる。   Accordingly, the lower wiring layer 12b and the upper wiring layer 20 can be connected via the plurality of isolated patterns 16a and 16b, and the lower wiring layer 12b and the plurality of isolated patterns 16a and 16b or the upper wiring layer 20 and the plurality of wiring patterns can be connected. Even when a connection failure occurs in any one of the contacts connecting the isolated patterns 16a and 16b, the connection between the lower wiring layer 12b and the upper wiring layer 20 can be maintained.

このため、下層配線層１２ｂと複数の孤立パターン１６ａ、１６ｂまたは複数の孤立パターン１６ａ、１６と上層配線層２０との間に設けられる層間絶縁層１３、１７に膜厚バラツキが発生した場合においても、下層配線層１２ｂと上層配線層２０とを安定して接続することが可能となり、下層配線層１２ｂと上層配線層２０との間の接続不良を低減することが可能となる。   For this reason, even when film thickness variation occurs in the interlayer insulating layers 13 and 17 provided between the lower wiring layer 12b and the plurality of isolated patterns 16a and 16b or the plurality of isolated patterns 16a and 16 and the upper wiring layer 20, Therefore, the lower wiring layer 12b and the upper wiring layer 20 can be stably connected, and the connection failure between the lower wiring layer 12b and the upper wiring layer 20 can be reduced.

また、下層配線層１２ｂと同一層にダミー配線層１２ａ、１２ｃを形成することにより、下層配線層１２ｂの近傍のパターンの粗密を均一化することが可能となり、下層配線層１２ｂと孤立パターン１６との間に設けられる層間絶縁層１３の膜厚バラツキを低減することが可能となる。このため、下層配線層１２ｂと孤立パターン１６とを安定して接続することが可能となり、下層配線層１２ｂと上層配線層２０との間の接続不良を低減することが可能となる。   Also, by forming the dummy wiring layers 12a and 12c in the same layer as the lower wiring layer 12b, it becomes possible to make the density of the pattern near the lower wiring layer 12b uniform, and the lower wiring layer 12b and the isolated pattern 16 It is possible to reduce the film thickness variation of the interlayer insulating layer 13 provided between the two. Therefore, it is possible to stably connect the lower wiring layer 12b and the isolated pattern 16, and it is possible to reduce the connection failure between the lower wiring layer 12b and the upper wiring layer 20.

また、ダミー配線層１２ａ、１２ｃに接続されたダミーコンタクトＣ１１、Ｃ１３を設けることにより、下層配線層１２ｂと孤立パターン１６とを接続するためのタングステンプラグ１５ｂの近傍にダミータングステンプラグ１５ａ、１５ｃを配置することが可能となる。
このため、コンタクトＣ１２の近傍のタングステンパターンの粗密を均一化することが可能となり、コンタクトＣ１２を形成するために、タングステンプラグ１５ｂを層間絶縁層１３に埋め込むための研磨が行われる場合においても、タングステンプラグ１５ｂにリセスが発生することを抑制することができる。この結果、タングステンプラグ１５ｂの高さを均一化することが可能となり、下層配線層１２ｂと孤立パターン１６とを安定して接続することを可能として、下層配線層１２ｂと上層配線層２０との間の接続不良を低減することが可能となる。 Further, by providing dummy contacts C11 and C13 connected to the dummy wiring layers 12a and 12c, dummy tungsten plugs 15a and 15c are arranged in the vicinity of the tungsten plug 15b for connecting the lower wiring layer 12b and the isolated pattern 16. It becomes possible to do.
For this reason, it becomes possible to make the density of the tungsten pattern in the vicinity of the contact C12 uniform, and even when polishing for embedding the tungsten plug 15b in the interlayer insulating layer 13 to form the contact C12 is performed. It is possible to suppress the recess from occurring in the plug 15b. As a result, the height of the tungsten plug 15b can be made uniform, the lower wiring layer 12b and the isolated pattern 16 can be stably connected, and the lower wiring layer 12b and the upper wiring layer 20 can be connected to each other. It is possible to reduce connection failures.

本発明の第１実施形態に係る半導体装置の概略構成を示す図である。1 is a diagram showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置の製造方法を示す断面図である。FIG. 2 is a cross-sectional view showing a method for manufacturing the semiconductor device of FIG. 1. 本発明の第２実施形態に係る半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１、１１ 絶縁層、２ｂ、１２ｂ 下層配線層、２ａ、２ｃ、１２ａ、１２ｃ ダミー配線層、３、７、１３、１７ 層間絶縁層、４ｂ、８、１４ｂ、１８ 開口部、４ａ、４ｃ、１４ａ、１４ｃ ダミー開口部、５ｂ、９、１５ｂ、１９ タングステンプラグ、５ａ、５ｃ、１５ａ、１５ｃ ダミータングステンプラグ、６、１６ａ、１６ｂ 孤立パターン、１０、２０ 上層配線層、Ｃ１、Ｃ３、Ｃ１１、Ｃ１３ ダミーコンタクト、Ｃ２、Ｃ４、Ｃ１２ａ、Ｃ１２ｂ、Ｃ１４ａ、Ｃ１４ｂ コンタクト   1, 11 Insulating layer, 2b, 12b Lower wiring layer, 2a, 2c, 12a, 12c Dummy wiring layer, 3, 7, 13, 17 Interlayer insulating layer, 4b, 8, 14b, 18 Opening, 4a, 4c, 14a , 14c Dummy opening, 5b, 9, 15b, 19 Tungsten plug, 5a, 5c, 15a, 15c Dummy tungsten plug, 6, 16a, 16b Isolated pattern, 10, 20 Upper wiring layer, C1, C3, C11, C13 Dummy Contact, C2, C4, C12a, C12b, C14a, C14b Contact

Claims (8)

下層配線層と上層配線層との間の中間層に配置された孤立パターンと、
前記下層配線層と同一層に形成されたダミーパターンと、
前記下層配線層と前記孤立パターンとを接続する第１コンタクトと、
前記上層配線層と前記孤立パターンとを接続する第２コンタクトとを備えることを特徴とする半導体装置。 An isolated pattern arranged in an intermediate layer between the lower wiring layer and the upper wiring layer;
A dummy pattern formed in the same layer as the lower wiring layer;
A first contact connecting the lower wiring layer and the isolated pattern;
A semiconductor device comprising: a second contact that connects the upper wiring layer and the isolated pattern. 前記ダミーパターンに接続されたダミーコンタクトをさらに備えることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, further comprising a dummy contact connected to the dummy pattern. 下層配線層と上層配線層との間の中間層に配置された孤立パターンと、
前記下層配線層と同一層に形成された第１ダミーパターンと、
前記中間層と同一層に形成された第２ダミーパターンと、
前記下層配線層と前記孤立パターンとを接続する第１コンタクトと、
前記上層配線層と前記孤立パターンとを接続する第２コンタクトと、
前記第１ダミーパターンに接続された第１ダミーコンタクトと、
前記第２ダミーパターンに接続された第２ダミーコンタクトをさらに備えることを特徴とする半導体装置。 An isolated pattern arranged in an intermediate layer between the lower wiring layer and the upper wiring layer;
A first dummy pattern formed in the same layer as the lower wiring layer;
A second dummy pattern formed in the same layer as the intermediate layer;
A first contact connecting the lower wiring layer and the isolated pattern;
A second contact connecting the upper wiring layer and the isolated pattern;
A first dummy contact connected to the first dummy pattern;
The semiconductor device further comprising a second dummy contact connected to the second dummy pattern. 下層配線層と上層配線層との間の中間層に配置された複数の孤立パターンと、
前記下層配線層と同一層に形成されたダミーパターンと、
前記ダミーパターンに接続されたダミーコンタクトと、
前記下層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第１コンタクトと、
前記上層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第２コンタクトとを備えることを特徴とする半導体装置。 A plurality of isolated patterns arranged in an intermediate layer between the lower wiring layer and the upper wiring layer;
A dummy pattern formed in the same layer as the lower wiring layer;
A dummy contact connected to the dummy pattern;
A plurality of first contacts respectively connecting the lower wiring layer and the plurality of isolated patterns;
A semiconductor device comprising: a plurality of second contacts that respectively connect the upper wiring layer and the plurality of isolated patterns. 絶縁層上に形成された下層配線層と、
前記絶縁層上に形成されたダミーパターンと、
前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層と、
前記第１層間絶縁層上に形成された孤立パターンと、
前記孤立パターン上に形成された第２層間絶縁層と、
前記第２層間絶縁層上に形成された上層配線層と、
前記第１層間絶縁層に形成された第１および第２開口部と、
前記第１開口部に埋め込まれ、前記下層配線層と前記孤立パターンとを接続する第１プラグと、
前記第２開口部に埋め込まれ、前記ダミーパターンに接続された第２プラグと、
前記第２層間絶縁層に形成された第３開口部と、
前記第３開口部に埋め込まれ、前記孤立パターンと前記上層配線層とを接続する第３プラグとを備えることを特徴とする半導体装置。 A lower wiring layer formed on the insulating layer;
A dummy pattern formed on the insulating layer;
A first interlayer insulating layer formed on the lower wiring layer and the dummy pattern;
An isolated pattern formed on the first interlayer insulating layer;
A second interlayer insulating layer formed on the isolated pattern;
An upper wiring layer formed on the second interlayer insulating layer;
First and second openings formed in the first interlayer insulating layer;
A first plug embedded in the first opening and connecting the lower wiring layer and the isolated pattern;
A second plug embedded in the second opening and connected to the dummy pattern;
A third opening formed in the second interlayer insulating layer;
A semiconductor device comprising: a third plug embedded in the third opening and connecting the isolated pattern and the upper wiring layer. 絶縁層上に形成された下層配線層と、
前記絶縁層上に形成されたダミーパターンと、
前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層と、
前記第１層間絶縁層上に形成された複数の孤立パターンと、
前記孤立パターン上に形成された第２層間絶縁層と、
前記第２層間絶縁層上に形成された上層配線層と、
前記複数の孤立パターンにそれぞれ対応して第１層間絶縁層に形成された複数の第１開口部と、
前記ダミーパターンに対応して第１層間絶縁層に形成された第２開口部と、
前記第１開口部にそれぞれ埋め込まれ、前記下層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第１プラグと、
前記第２開口部に埋め込まれ、前記ダミーパターンに接続された第２プラグと、
前記複数の孤立パターンにそれぞれ対応して第２層間絶縁層に形成された複数の第３開口部と、
前記第３開口部にそれぞれ埋め込まれ、前記上層配線層と前記複数の孤立パターンとをそれぞれ接続する複数の第３プラグとを備えることを特徴とする半導体装置。 A lower wiring layer formed on the insulating layer;
A dummy pattern formed on the insulating layer;
A first interlayer insulating layer formed on the lower wiring layer and the dummy pattern;
A plurality of isolated patterns formed on the first interlayer insulating layer;
A second interlayer insulating layer formed on the isolated pattern;
An upper wiring layer formed on the second interlayer insulating layer;
A plurality of first openings formed in the first interlayer insulating layer corresponding to each of the plurality of isolated patterns;
A second opening formed in the first interlayer insulating layer corresponding to the dummy pattern;
A plurality of first plugs embedded in each of the first openings and respectively connecting the lower wiring layer and the plurality of isolated patterns;
A second plug embedded in the second opening and connected to the dummy pattern;
A plurality of third openings formed in the second interlayer insulating layer corresponding to each of the plurality of isolated patterns;
A semiconductor device, comprising: a plurality of third plugs embedded in the third openings and respectively connecting the upper wiring layer and the plurality of isolated patterns. 下層配線層およびダミーパターンを絶縁層上に形成する工程と、
前記下層配線層および前記ダミーパターン上に第１層間絶縁層を形成する工程と、
前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層を平坦化する工程と、
前記下層配線層を露出させる第１開口部および前記ダミーパターンを露出させる第２開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部に埋め込まれた第１プラグおよび前記第２開口部に埋め込まれた第２プラグを形成する工程と、
前記第１プラグに接続された孤立パターンを前記第１層間絶縁層上に形成する工程と、
前記孤立パターン上に第２層間絶縁層を形成する工程と、
前記孤立パターン上に形成された第２層間絶縁層を平坦化する工程と、
前記孤立パターンを露出させる第３開口部を前記第２層間絶縁層に形成する工程と、
前記第３開口部に埋め込まれた第３プラグを形成する工程と、
前記第３プラグに接続された上層配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a lower wiring layer and a dummy pattern on the insulating layer;
Forming a first interlayer insulating layer on the lower wiring layer and the dummy pattern;
Planarizing the first interlayer insulating layer formed on the lower wiring layer and the dummy pattern;
Forming a first opening exposing the lower wiring layer and a second opening exposing the dummy pattern in the first interlayer insulating layer;
Forming a first plug embedded in the first opening and a second plug embedded in the second opening;
Forming an isolated pattern connected to the first plug on the first interlayer insulating layer;
Forming a second interlayer insulating layer on the isolated pattern;
Planarizing a second interlayer insulating layer formed on the isolated pattern;
Forming a third opening in the second interlayer insulating layer to expose the isolated pattern;
Forming a third plug embedded in the third opening;
And a step of forming an upper wiring layer connected to the third plug on the second interlayer insulating layer. 下層配線層およびダミーパターンを絶縁層上に形成する工程と、
前記下層配線層および前記ダミーパターン上に第１層間絶縁層を形成する工程と、
前記下層配線層および前記ダミーパターン上に形成された第１層間絶縁層を平坦化する工程と、
前記下層配線層を露出させる複数の第１開口部および前記ダミーパターンを露出させる第２開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部にそれぞれ埋め込まれた複数の第１プラグおよび前記第２開口部に埋め込まれた第２プラグを形成する工程と、
前記第１プラグにそれぞれ接続された複数の孤立パターンを前記第１層間絶縁層上に形成する工程と、
前記複数の孤立パターン上に第２層間絶縁層を形成する工程と、
前記複数の孤立パターン上に形成された第２層間絶縁層を平坦化する工程と、
前記複数の孤立パターンをそれぞれ露出させる複数の第３開口部を前記第２層間絶縁層に形成する工程と、
前記第３開口部にそれぞれ埋め込まれた複数の第３プラグを形成する工程と、
前記複数の第３プラグに接続された上層配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a lower wiring layer and a dummy pattern on the insulating layer;
Forming a first interlayer insulating layer on the lower wiring layer and the dummy pattern;
Planarizing the first interlayer insulating layer formed on the lower wiring layer and the dummy pattern;
Forming a plurality of first openings for exposing the lower wiring layer and a second opening for exposing the dummy pattern in the first interlayer insulating layer;
Forming a plurality of first plugs embedded in the first opening and a second plug embedded in the second opening,
Forming a plurality of isolated patterns respectively connected to the first plug on the first interlayer insulating layer;
Forming a second interlayer insulating layer on the plurality of isolated patterns;
Planarizing a second interlayer insulating layer formed on the plurality of isolated patterns;
Forming a plurality of third openings in the second interlayer insulating layer to respectively expose the plurality of isolated patterns;
Forming a plurality of third plugs respectively embedded in the third openings;
Forming an upper wiring layer connected to the plurality of third plugs on the second interlayer insulating layer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039968B2 (en) 2008-03-11 2011-10-18 Panasonic Corporation Semiconductor integrated circuit device
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