JP2005147724A - 制御装置および入出力制御装置、ならびに試験装置 - Google Patents

Abstract

【課題】
プロセッサ装置と入出力装置との間のデータ入出力を制御する入出力制御装置において、処理を高速化する
【解決手段】
制御装置１００は、プロセッサ装置２、２ａと入出力装置３、３ａ、３ｂとを有する。プロセッサ装置は、複数のプロセッサ４〜７と入出力制御装置１とを有する。入出力制御装置は、複数のプロセッサからの入力ポートと１個の出力ポートを有する出力制御素子２３、２４と、プロセッサへ出力するポートと１個の入力ポートを有する入力制御素子２５、２６を有する。入出力装置は、入力素子１３と、出力素子１２と、出力制御素子からのデータを出力素子に出力し、入力素子から入力されるデータを入力制御素子に出力する入出力データ転送装置１４を有する。出力制御素子と入力制御素子と入出力データ転送装置手段のいずれかの入力ポートと出力ポートとを１対１に接続する。
【選択図】 図１

Description

本発明は制御装置およびそれを備えた試験装置に係り、特に信号の入出力を制御するのに好適な入出力制御装置を有する制御装置および試験装置に関する。

大型の構造物の挙動をリアルタイムに可能な限り近づけて解析する試験装置の例が、特許文献１および非特許文献１に記載されている。この公報および文献に記載の大型構造物のハイブリッド実験では、大型構造物において挙動解析に重要な部分だけを実物モデルを用いて実際に加振試験し、構造物の残りの部分を数値モデル化して加振試験結果と組み合わせて構造物の挙動を解析している。

ところで、ハイブリッド実験をリアルタイム化または高機能化するためには、演算処理を高速化する必要がある。特許文献２には、複数プロセッサと複数入出力装置とを多ポートメモリを利用して接続して、プロセッサ入力アクセスを高速化し、実効処理能力を向上させることが記載されている。

特開平１０−１９７３９３号公報（第４頁、図９）

特開平８−１３７７８２号公報（第３頁、図１） 土木学会論文報告集（第３５６号／Ｉ−３、第１〜１０頁）

上記特許文献１や非特許文献１に記載の試験装置において試験をさらにリアルタイムに近づけるためまたは高機能化するためには、多ポートメモリと入出力装置を接続するグローバルバス部を高速化する必要があるが、グローバルバスを用いたときに入出力数を増やすと負荷が増え動作が遅くなる。その結果、入出力数と高速化の両立に限界がある。また、グローバルバスを用いて入力装置からメモリへデータ転送しているときに、出力装置にデータを伝送して制御出力を更新しようとすると、入力装置からのデータ転送処理が終わるのを待つ必要があり、制御出力の更新が遅れる。また、特許文献２に記載のコンピュータシステムをハイブリッド試験に適用することは考慮されていないので、リアルタイム化や高機能化への対応が十分ではない。

本発明は上記従来技術の不具合に鑑みなされたものであり、その目的は、ハイブリッド加振試験等の試験装置において、プロセッサの入出力アクセスを高速化することにある。本発明の他の目的は、プロセッサ装置と入出力装置との間のデータ入出力を制御する入出力制御装置における処理を高速化することにある。

上記目的を達成する本発明の特徴は、複数のプロセッサを有するプロセッサ装置と、外部機器との間で信号を授受する出力素子と入力素子とを有する入出力装置とを有する制御装置において、プロセッサ装置は、複数のプロセッサからのデータを書き込む入力ポートと１個の転送出力ポートとを有し入力と出力が独立した出力制御素子と、複数のプロセッサにデータを出力する出力ポートと１個の転送入力ポートとを有し入力と出力とが独立した入力制御素子とを備え、入出力装置は、出力制御素子からのデータを出力素子に転送し入力素子から入力されるデータを入力制御手段へ転送する入出力データ転送装置を備え、出力制御素子と入力制御素子と入出力データ転送装置のいずれかの入力ポートと出力ポートとを１対１接続して単一方向にデータを転送する接続手段を設け、入力データと出力データが各接続手段を専有して送信されることにある。

そしてこの特徴において、出力制御素子はプロセッサからの書き込み入力に入出力が独立に動作する複数の入出力タイミング調整回路と、この複数の入出力タイミング調整回路の出力から１個選択して前記１個の転送出力にデータを出力する選択回路とを備え、複数のプロセッサからの同時書き込みを可能とするのがよい。さらに、入力制御素子は、１個の書き込み入力と複数の読み出し出力が独立に動作する記憶素子を有することが好ましい。上記特徴において、接続手段はケーブルであるのが好ましく、入力制御素子と出力制御素子はＦＰＧＡまたはＬＳＩであり、この入力制御素子と出力制御素子とをプロセッサに近接して接続するのがよい。

上記目的を達成する本発明の他の特徴は、評価対象モデル一部を実物モデルで残りを数値モデルとして全体の挙動を解析する試験装置において、加振機と、この加振機への加振信号を制御する加振制御装置とを有し、この加振制御装置は複数のプロセッサを有するプロセッサ装置と、外部機器との間で信号を授受する出力素子と入力素子とを有する入出力装置とを有し、プロセッサ装置は、複数のプロセッサからのデータを書き込む入力ポートと１個の転送出力ポートとを有し入力と出力が独立した出力制御素子と、複数のプロセッサにデータを出力する出力ポートと１個の転送入力ポートとを有し入力と出力とが独立した入力制御素子とを備え、入出力装置は、出力制御素子からのデータを出力素子に転送し入力素子から入力されるデータを入力制御手段へ転送する入出力データ転送装置を備え、出力制御素子と入力制御素子と入出力データ転送装置のいずれかの入力ポートと出力ポートとを１対１接続して単一方向にデータを転送する接続手段を設け、入力データと出力データが各接続手段を専有して送信されるものである。

上記目的を達成する本発明のさらに他の特徴は、各々が異なるローカルバスに接続される複数のプロセッサと入出力装置間で信号を転送する入出力制御装置において、バッファを介して複数のローカルバスに接続され単一の入出力装置に信号を出力する複数の出力制御素子と、複数のローカルバスに直接接続され単一の入出力装置から信号を入力する複数の入力制御素子とを備え、複数の出力制御素子は互いに異なる入出力装置に接続されるものであり、複数の入力制御素子は互いに異なる入出力装置に接続されることにある。

本発明によれば、プロセッサと入出力装置を接続する入出力制御装置において、入力専用のインターフェースと出力専用のインターフェースとを分けて構成したので、プロセッサ数や入出力点数が増加しても、プロセッサと入出力装置間で高速にデータを伝送することが可能となる。また、ハイブリッド加振試験装置に適用すれば、制御の多機能化と試験の高精度化、制御周期の高速化が可能となる。

以下、本発明に係る入出力システムのいくつかの実施例を、図面を用いて説明する。図１は、実物モデルと数値モデルとを組み合わせて実時間で加振試験をする、ハイブリッド加振試験に用いる制御装置１００の入出力部のブロック図である。制御装置１００は、複数のプロセッサ４〜７を搭載したプロセッサ装置２と、このプロセッサ装置２と入力パス１７、１８および出力パス１５、１６を介して接続された入出力装置３、３ａ、３ｂとを備えている。大量のデータを処理するために、プロセッサ装置２と同様の構成のプロセッサ装置２ａも備えられており、入出力装置３ａに入力パス２０および出力パス１９を介して接続されている。

プロセッサ装置２、２ａは、並列処理が可能であり、モデル演算やフィルタ演算、制御演算などを実時間で処理する。図１では図示を省略したが、プロセッサ４〜７のローカルバス８〜１１には主記憶装置が接続されており、プロセッサ４〜７間には通信手段が設けられている。さらに、アドレス線やデータ線の一部を省略している。

プロセッサ装置２、２ａは、１枚または複数枚の基板を有するモジュールである。プロセッサ装置２、２ａは、上述したように複数のプロセッサ４〜７を有しており、このプロセッサ４〜７は各プロセッサ４〜７に対応して設けられたローカルバス８〜１１を介して入出力制御装置１に接続されている。入出力制御装置１は、プロセッサ４〜７から送信されたデータを一時的に貯えるバッファ２７と、バッファ２７から送信されるデータを制御する出力制御素子２３、２４と、プロセッサ４〜７に入力されるデータを制御する入力制御素子２５、２６とを有する。

プロセッサ装置２，２ａとの間で信号を授受する入出力装置３、３ａ、３ｂは、複数のＤＡ変換器等の出力素子１２と複数のＡＤ変換器等の入力素子１３を搭載している。この入出力装置３、３ａ、３ｂから複数の制御対象に制御信号が出力されるとともに、制御対象や計測点のセンサから信号が入力される。各入出力装置３、３ａ、３ｂは、入出力データ転送装置１４を有している。入出力データ転送装置１４は、出力素子１２へのデータ出力を制御するとともに、入力素子１３から入力されるデータ入力を制御する。入出力データ転送装置１４は、さらに入出力制御装置１との間でインタフェースとして作用する。

入出力制御装置１は、データを入出力するときにアクセスが競合するのを回避するために、データの流れる方向を一方向にする。そのため、出力制御素子２３、２４および入力制御素子２５、２６は、それぞれ書き込みと読み出しを独立に行える素子である。出力制御素子２３、２４は、複数の入力ポートを有し、出力ポートは１個だけである。入力制御素子２５、２６は、単一の入力ポートと複数の出力ポートとを有する。

各ローカルバス８〜１１の配線長を短くするために、入出力制御装置１をプロセッサ装置２に実装する。図１ではローカルバス８〜１１と入出力制御装置１との接続を一方向の矢印で示しているが、入出力制御装置１であるチップまたはモジュールまではローカルバス８〜１１が配線されている。ローカルバス８〜１１が双方向バスの場合には、ローカルバス８とバッファ２７間とローカルバス８と入力制御素子２５間のデータ線は共用される。

入出力制御装置１の出力制御素子２３、２４は、プロセッサ４〜７からの出力データを、出力パス１５、１６を用いて高速に入出力装置３、３ａに転送する。また入力制御素子２５、２６は、入力パス１７、１８からの高速転送データを、図示しない内部の記憶素子に書き込む。入力制御素子２５、２６は、データ更新をプロセッサ４〜７に知らせる手段を有する。

このように構成した制御装置１００において、プロセッサ４から出力素子１２にデータを出力する動作を、以下に説明する。プロセッサ４が演算処理するときは、プロセッサ４の内部に設けた図示しない記憶素子や、ローカルバス８に接続されている図示しない主記憶メモリまたはプロセッサ４〜７間の通信手段などにアクセスしてデータ処理する。プロセッサ４の動作速度は、数百ＭＨｚ〜数ＧＨｚであり、ローカルバス８のクロック周波数は、数百ＭＨｚ程度である。ローカルバス８に、数百ＭＨｚ程度で動作する転送動作タイプの主記憶メモリを接続する。

プロセッサ４は、出力素子１２を記述したアドレス系信号とデータ信号とを、ローカルバス８に出力する。ローカルバス８に接続されたバッファ２７は、送信されたアドレス系信号をデコードし、アドレス関連の信号とデータをラッチする。バッファ２７をプロセッサ４の近傍に配置しているので、この動作は１クロック程度で完了する。その結果、プロセッサ４は次のクロックから、他の処理を実行することができ、高速な演算処理に対応できる。

バッファ２７でデコードされたアドレス信号は、その信号に記述された出力素子１２に接続された出力制御素子２３、２４を選択する。例えば、出力素子１２のアドレスがアドレス信号に記入されているときは出力制御素子２３を選択し、出力制御素子２３がバッファ２７の出力信号を取り込む。出力制御素子２３は、複数の入力ポートと１個の出力ポートを有する。これにより同時に複数のデータが出力制御素子２３に入力されても、出力制御素子２３は入力データを順次選択して高速に出力することができる。

出力パス１５の転送能力は、ローカルバス８〜１１と同等あるいはそれ以上が望ましい。出力パス１５を入出力装置３の入出力データ転送装置１４に１対１で接続する。入出力制御装置１から入出力データ転送装置１４に、単方向にデータ伝送する。本実施例によれば、配線の負荷を小さくできる。また、配線のインピーダンスコントロールが容易になるとともに配線内での反射の影響を小さくできる。その結果、アクセス競合の調停等の伝送方向の制御が不要になり、高い転送速度と出力レイテンシ(データの入出力に要する時間)の低下を実現できる。

出力パス１５が物理的に１対１に接続されているので、基板の形態でもケーブルの形態でも容易に実装が可能である。出力パス１５をケーブルにすると、入出力装置３を制御対象物または計測対象物の近くに配置できるので、アナログ回路のノイズの影響を低減することができる。また、プロセッサ装置あるいは他の入出力装置の構成の変化にも対応可能になる。

出力パス１５を伝送するデータの信号として、ＬＶＤＳ規格で規格化された差動信号等を用いると、ケーブル伝送では数百ＭＨｚ〜１ＧＨｚ程度の伝送が可能である。出力パス１５から伝送される信号は、入出力データ転送装置１４でアドレス信号とデータ信号に分離される。そして、アドレス信号がデコードされ、出力素子１２に入出力データ転送装置１４からデータが出力される。出力素子１２から出力された出力信号は、入出力データ転送装置１４で生成したタイミング信号に基づいて更新される。タイミング信号は、データ更新と同時に出力される信号や、外部からのトリガ信号、入出力装置のクロックによる周期設定可能な信号、出力パス１５から送信されるプロセッサ４〜７のコマンド信号などから選択される。複数の出力素子の出力を同期させて変更する場合に利用される。

本実施例によれば、プロセッサ４から出力素子１２にデータを出力する場合、プロセッサ４が他のプロセッサ５〜７と競合しないので、高速演算が可能となる。また、出力制御素子２３から出力素子１２までデータを競合することなく伝送できるので、出力レイテンシを低下することができる。

入力素子１３に入力されたデータをプロセッサ４まで伝送する動作を、以下に説明する。入力要求が指令されると、入出力データ転送装置１４は入力素子１３から送信されたデータに、予め設定された入力素子１３のアドレス情報を付与して入力パス１７に出力する。入力要求には、外部からのトリガ信号や入出力装置３が有するクロック等で発生する周期的なタイミング信号、出力パス１５を介して送信されたプロセッサ４〜７で発生したコマンド信号等を用いる。

複数の入力素子１３、１３、…から同時にデータを入力するときは、入出力データ転送装置１４がそのデータを並行して同時に取り込み、入力パス１７を用いて入力制御素子２５に高速に転送する。連続しているアドレスの複数データを転送するときは、全データにアドレス情報を付与する代わりに先頭データにだけアドレスを付与する。これにより、データの転送能力が向上する。

入力パス１７は、出力パス１５と同様にケーブルでも基板配線としてもよい。入力制御素子２５は入力と出力が独立に動作可能であり、所定のアドレス領域を有する記憶素子と１個の入力ポートと複数の出力ポートを有する。入力パス１７を通って送信されたデータは、付与されたアドレス情報にしたがって記憶素子に書き込まれる。ただし、連続データを転送するときは、アドレスを生成する。予め設定したアドレスにデータが書き込まれると、入力制御素子２５はフラグや割り込み制御し、データ更新を各プロセッサ４〜７に知らせる。

本実施例によれば、アクセスが競合しないので、入力データを更新した直後からデータを高速に転送できる。したがって入力データの更新は、小さいレイテンシで入力制御素子２５に反映される。入力制御素子２５では、入力と出力とが独立に動作できるので、入力パス１７から送信されるデータを書き込んでいるときでも、プロセッサ４〜７は記憶内容を読み出すことができる。また、複数のプロセッサ４〜７間で、アクセス競合が生じない。その結果プロセッサ４〜７は、入力データを参照する要求が生じると、即座に入力制御素子２５の最新データを読み出すことができる。なお、入力制御素子２５をプロセッサ４〜７に近い位置に配置する。

本実施例によれば、入力素子１３にデータが入力されてからプロセッサ４〜７にデータが入力されるまでの動作において、出力素子１２からデータを出力するときと同様にプロセッサ４〜７は競合することなく高速処理が可能となる。また、入出力制御装置１を、入力専用のインタフェースである入力制御素子２５、２６と出力専用のインタフェースである出力制御素子２３、２４に分けて構成したので、多数のプロセッサ４〜７と多数の入出力装置３間で高速にデータを伝送することができる。これにより、入力および出力レイテンシを低下できる。

図２に、入力制御素子２５、２６と出力制御素子２３、２４の詳細をブロック図で示す。同図(ａ)は出力制御素子２３、２４の図である。各出力素子２３、２４は、複数のエラスティックバッファ３１〜３４と、このエラスティックバッファ３１〜３４に接続された選択回路３７と、選択回路３７とエラスティックバッファ３１〜３４の双方に接続された選択素子３８と、選択素子３８で選択された信号を入出力データ転送装置１４に送信する転送素子３９とを有する。

バッファ２７から送信された信号４５ａ〜４５ｄは、書き込まれた順番に読み出すＦＩＦＯメモリであるエラスティックバッファ３１〜３４に書き込まれる。エラスティックバッファ３１〜３４は、入力と出力の伝送形態や一時的な伝送速度の違いを吸収して、入出力タイミングを調整する。エラスティックバッファ３１〜３４の入力は、プロセッサ４〜７で発生したクロック信号３５ａ〜３５ｄに同期し、出力は転送クロック信号３６に同期する。

プロセッサ４〜７間で競合しないように、エラスティックバッファ３１〜３４を各プロセッサ４〜７に対応して設ける。エラスティックバッファ３１〜３４の内部には、数〜数十セット程度のデータ記憶領域が設けられており、入力のスピードが出力を上回ったら一時的にデータを格納する。記憶領域の容量は、オーバフローしないように決定する。入力可能な空き領域が無くなるとエラー信号またはプロセッサ４〜７のホールド信号４０を出力する。なお、データ記憶領域が出力素子１２の数より多ければ、オーバフローは生じない。

エラスティックバッファ３１〜３４にデータが書き込まれると、エラスティックバッファ３１〜３４は選択回路３７に読み出し要求信号４１ａ〜４１ｄを出力する。要求信号４１ａ〜４１ｄを受信した選択回路３７は、エラスティックバッファ３１〜３４に読み出し信号４２ａ〜４２ｄを、選択素子３８に選択信号４６をそれぞれ出力する。選択回路３７がエラスティックバッファ３１〜３４から複数の要求信号４１ａ〜４１ｄを受信したときには、高速に選択信号４６を切り替えて１個ずつ選択素子３８に送信する。エラスティックバッファ３１は、読み出し信号４２ａ〜４２ｄを受信する。そして、他の出力データがあるときは要求信号４１ａ〜４１ｄを引き続き出力する。データが書き込まれていないときは、エラスティックバッファ３１は要求信号４１ａ〜４１ｄをリセットする。

選択素子３８は、選択されたエラスティックバッファ３１〜３４出力を転送素子３９に転送する。どのエラスティックバッファ３１〜３４の出力も選択されないときは、ゼロを出力する。転送素子３９は、バス幅の変更が可能である。転送素子３９の出力である出力パス１５は実装面積等により制限されており、出力パス１５の配線本数には限界がある。例えば出力パス１５が１６ビット分の配線容量しかなく、プロセッサからの出力がアドレス１６ビットにデータ３２ビットの合計４８ビットのときには、転送素子３９はプロセッサ４〜７から送信されたデータを１６ビットずつ３回に分けて高速転送する。

本実施例によれば、出力制御素子２３の入力と出力が独立に動作し、出力制御素子２３が複数の入力ポートと１個の出力ポートを有しているので、同時に複数のデータが出力制御素子に入力されても、データを順次選択して出力するようにしたのでデータの高速転送が可能になる。

図２（ｂ）、（ｃ）に、入力制御素子２５、２６の詳細を示す。これらの図は、入力素子１３が備える記憶素子のブロック図である。入力制御素子２５、２６は、図に示した記憶素子の他に、アドレス生成手段やデータ更新をプロセッサ４〜７に通知する手段を有する。図２（ｂ）は、記憶素子の１素子分の回路の図であり、基本単位である。書き込みアドレス５０が有効になると、メモリに書き込みデータ５１が記憶され、読み出しアドレス５２が有効になるとメモリの内容が読み出しデータ５３として出力される。書き込み動作と読み出し動作は、独立に動作可能である。

市販されているパッケージングされたＳＲＡＭ素子は、書き込みデータ５１と読み出しデータ５２が双方向のデータバスに接続されており、入力と出力が独立になっていない場合がある。一方、ＬＳＩやＦＰＧＡなどのメモリには入力と出力が独立していることが多く、入力制御素子２５、２６に利用可能である。入力と出力が同じクロック信号で動作するときは、競合が生じない。異なるクロック信号で動作させるときは、確率的には非常に低いが、書き込まれた直後のデータが確定していない期間にデータを読み出すことがないようにする。

図２（ｂ）に括弧で示したように、読み出し回路を追加すると、独立動作する読み出し出力を複数形成できる。この図２(ｂ)に示した素子を、所定のアドレス容量分だけ用意すれば、１個の入力ポートと複数の出力ポートを有し、入力と出力とを独立に動作する記憶素子を実現できる。入力制御素子２５、２６の他の例を、図２(ｃ)に示す。この図に示した入力制御素子は、１個の入力ポートと１個の出力ポートを有する記憶回路５５ａ〜５５ｄを並列に接続したものである。本実施例によれば、各プロセッサ４〜７に対応する記憶素子をそれぞれプロセッサ４〜７の近くに配置することができる。特にバッファ２７と一緒に各プロセッサ４〜７の近くに配置すると、ローカルバス８〜１１の配線長を短縮でき、プロセッサ４〜７への高速アクセスが可能になる。

なお、図２(ｃ)では、記憶回路５５ａ〜５５ｄとして図２（ｂ）に示したメモリ回路を用いているが、レジスタを使用してもよい。プロセッサ４〜７は、記憶領域に書き込む必要がないので、書き込み入力ポートは１個あればよい。入力制御素子２５、２６では単一方向にだけデータが送信されるので、高速に動作できる。

入力パスを増設するときは入力制御素子を増設すればよく、また、出力パスを増設するときは出力制御素子を増設すればよい。入力および出力制御素子が独立に動作するので、動作速度は影響されない。図１に示したように、入出力装置３と入出力装置３ｂを直列に接続してもよい。その場合、入出力データ転送装置１４は、アドレスをデコードして入出力装置３ｂまたは入出力制御装置１にデータを転送する。制御周期や実装可能プロセッサ数を考慮して他のモジュールのプロセッサ装置２ａが必要なときには、１個の入出力装置３ａを２個のプロセッサ装置２、２ａに接続してもよい。出力データを高速に参照するときは、出力パスを入力パスに接続する。

図３に、複数のプロセッサ４、５と複数の入出力装置３、３ａとの接続を模式的に示す。従来は、入出力装置を１本のグローバルバスに接続していたので双方向にデータが流れ、高速化できなかった。これに対して本実施例では、入出力装置３、３ａから送信されたデータについて、データ入力更新時に最新データを入出力制御装置１へ転送している。その際、入出力装置３、３ａから送信された入力データを、入出力制御装置１のメモリにミラーリングと称する手法で単一方向に送信しているので、レイテンシを低減できる。また、入出力制御装置１と入出力装置３、３ａの接続が１対１の単方向接続なので、伝送できる周波数を数百ＭＨｚ程度の高周波数にすることができる。また、アクセス競合を回避できる。プロセッサ４、５のローカルバス８、９は双方向バスのことが多いが、ローカルバス８、９との配線長が長くなるのを防止するために入出力制御装置１をプロセッサ４、５の近くに配置する。例えば、入出力制御装置１をプロセッサ装置２内に配置する。

図４に、上記実施例に示した制御装置１００ａを有する大型構造物７０の振動試験装置７３の一例を、模式的に示す。この振動試験装置７３は、構造物の一部を模擬した実物モデルと残りの部分を模擬した数値モデルとを組み合わせて地震に対する挙動を試験するハイブリッド試験装置である。評価対象の大型構造物について、挙動解析にとって重要な部分のモデルを実際に加振し、それ以外の部分を数値モデル化してシミュレーションする。

例えば大型構造体７０では、基礎部分について実物モデルとして供試体７１を作製し、その上層部をモデル部分７２として、数値モデル化する。制御装置１００ａは、制御入力７４をＡＤ変換器でサンプリングし、モデル部分７２についてのシミュレーション演算を実行して供試体との境界部分の挙動を算出する。算出したデータをＤＡ変換して制御出力７５として加振機７８に与える。制御装置１００ａは、所定の周期でこの制御を繰り返す。

供試体７１に取り付けた各種センサが検出した計測入力７６は、所定周期でサンプリングされて、供試体７１の挙動が求められる。加振機７８への制御信号７５の一つに、地震波７７を用いてもよい。図４には加振機７８を１台だけ示しているが、振動台や複数の加振機を用いてもよい。制御入力７４としては、反力や変位などを用いる。制御出力７５としては、変位や荷重などを用いる。

試験装置７３は、複数の振動台や加振機７８のアクチュエータを制御する場合をも考慮して、最大数十〜百程度の制御用の高速入力と出力が要求される。また計測入力７６の入力数は、多い場合数百〜千にまで達する。速度や加速度に大きく依存する粘弾性要素を有する構造物においては、実時間の実験が必要である。そこで、試験装置７３は複数のプロセッサを有する並列演算処理装置を備えている。この並列演算処理装置は上述した入出力制御装置を備えているので、ハイブリッド試験装置において高速な演算処理が可能となり、制御の多機能化や複数アクチュエータの協調制御、試験の高精度化、制御周期の高速化が可能となる。車体設計などのボディダイナミクスの解析に利用されるリアルタイムシミュレータでも、上記実施例に示した制御装置を用いると、高速高精度化が可能となる。

なお、入力および出力制御素子の回路を、ハードウエアブロックで構成するかまたは予めソフトウエアを組み込んだ回路（ハードＩＰマクロまたはソフトＩＰマクロ）とすれば、周辺チップを設計するときに再利用可能であり、設計効率が向上する。このとき、ＩＰマクロは、対応するプロセッサ数、入出力パス数、バッファ段数、記憶容量、入出力パスの規格などが設計ツール上で設定できるように構成することで、容易に多様なシステム構成に対応可能となる。

本発明に係る制御装置の一実施例のブロック図。 図１に示した制御装置が有する入出力装置の入出力制御素子のブロック図。 本発明に係る入出力制御装置の配列を説明する図。 本発明に係る入出力制御装置を有する振動試験装置の模式図。

符号の説明

１…入出力制御装置、２、２ａ…プロセッサ装置、３、３ａ、３ｂ…入出力装置、４〜７…プロセッサ、８〜１１…ローカルバス、１２…出力素子、１３…入力素子、１４…入出力データ転送装置、１５、１６…出力パス、１７、１８…入力パス、２３、２４…出力制御素子、２５、２６…入力制御素子、２７…バッファ、３１〜３４…エラスティックバッファ、３５…クロック、３６…転送クロック、３７…選択回路、３８…選択素子、３９…転送素子、４０…ホールド信号、４１…要求信号、４２…読み出し信号、４５…信号、４６…選択信号、５０…書き込みアドレス、５１…書き込みデータ、５２…読み出しアドレス、５３…読み出しデータ、５５…記憶回路、６０…グローバルバス、６１…バス制御回路、６２…プロセッサ、６３、６６…ローカルバス、６４、６５…入出力装置、７０…大型構造物、７１…供試体、７２…モデル部分、７３…振動試験装置、７４…制御入力、７５…制御出力、７６…計測入力、７７…地震波、７８…加振機、１００…制御装置。

Claims (7)

1. 複数のプロセッサを有するプロセッサ装置と、外部機器との間で信号を授受する出力素子と入力素子とを有する入出力装置とを有する制御装置において、前記プロセッサ装置は、前記複数のプロセッサからのデータを書き込む入力ポートと１個の転送出力ポートとを有し入力と出力が独立した出力制御素子と、前記複数のプロセッサにデータを出力する出力ポートと１個の転送入力ポートとを有し入力と出力とが独立した入力制御素子とを備え、前記入出力装置は、前記出力制御素子からのデータを出力素子に転送し入力素子から入力されるデータを入力制御手段へ転送する入出力データ転送装置を備え、出力制御素子と入力制御素子と入出力データ転送装置のいずれかの入力ポートと出力ポートとを１対１接続して単一方向にデータを転送する接続手段を設け、入力データと出力データが各接続手段を専有して送信されることを特徴とする制御装置。
2. 前記出力制御素子はプロセッサからの書き込み入力に入出力が独立に動作する複数の入出力タイミング調整回路と、この複数の入出力タイミング調整回路の出力から１個選択して前記１個の転送出力にデータを出力する選択回路とを備え、複数のプロセッサからの同時書き込みを可能とすることを特徴とする請求項１記載の制御装置。
3. 前記入力制御素子は、１個の書き込み入力と複数の読み出し出力が独立に動作する記憶素子を有することを特徴とする請求項２に記載の制御装置。
4. 前記接続手段はケーブルであることを特徴とする請求項１に記載の制御装置。
5. 前記入力制御素子と前記出力制御素子はＦＰＧＡまたはＬＳＩであり、この入力制御素子と出力制御素子とをプロセッサに近接して接続したことを特徴とする請求項１に記載の制御装置。
6. 評価対象モデル一部を実物モデルで残りを数値モデルとして全体の挙動を解析する試験装置において、加振機と、この加振機への加振信号を制御する加振制御装置とを有し、この加振制御装置は複数のプロセッサを有するプロセッサ装置と、外部機器との間で信号を授受する出力素子と入力素子とを有する入出力装置とを有し、前記プロセッサ装置は、前記複数のプロセッサからのデータを書き込む入力ポートと１個の転送出力ポートとを有し入力と出力が独立した出力制御素子と、前記複数のプロセッサにデータを出力する出力ポートと１個の転送入力ポートとを有し入力と出力とが独立した入力制御素子とを備え、前記入出力装置は、前記出力制御素子からのデータを出力素子に転送し入力素子から入力されるデータを入力制御手段へ転送する入出力データ転送装置を備え、出力制御素子と入力制御素子と入出力データ転送装置のいずれかの入力ポートと出力ポートとを１対１接続して単一方向にデータを転送する接続手段を設け、入力データと出力データが各接続手段を専有して送信されることを特徴とする試験装置。
7. 各々が異なるローカルバスに接続される複数のプロセッサと入出力装置間で信号を転送する入出力制御装置において、バッファを介して複数のローカルバスに接続され単一の入出力装置に信号を出力する複数の出力制御素子と、複数のローカルバスに直接接続され単一の入出力装置から信号を入力する複数の入力制御素子とを備え、前記複数の出力制御素子は互いに異なる入出力装置に接続されるものであり、前記複数の入力制御素子は互いに異なる入出力装置に接続されることを特徴とする入出力制御装置。
   

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