JP2005127835A - 光検出装置及びその光検出装置を用いた測距装置 - Google Patents

Abstract

【課題】画素行の間隔を狭くでき小型で高精度の検出を可能にした光検出装置及びそれを用いた測距装置を提供する。
【解決手段】２次元状に配列された画素部１の各列毎に配置された、画素部の出力信号の制御を行う複数の光電変換セル２からなる光電変換部２Ａと、光電変換部の動作モードの切り換えを制御する切り換え制御部４と、各光電変換セルからの出力を順次選択して読み出す走査回路３とを有する光検出装置において、光電変換セルを、画素部からの出力が接続されたソースホロワ回路21及び容量帰還型ソース接地アンプ22と、モード切り換え信号に基づいて、ソースホロワアンプの出力と容量帰還型ソース接地アンプの出力とを切り換えて出力する切り換えスイッチ回路25と、切り換えスイッチ回路からの出力が入力されるＦＰＮ抑圧回路23と、ＦＰＮ抑圧回路からの出力を保持し光電変換セルの出力とするサンプルホールド回路24とで構成する。
【選択図】図３

Description

この発明は、光検出装置及びその光検出装置を用いた測距装置に関する。

従来、光センサを用いた測距システムとして、日本写真学会誌２００３年６６巻３号（第 256〜261 頁、「カピオス 160ＡのエリアＡＦ」）には、複数の画素行を有する光センサ（マルチラインセンサ）を利用した主要被写体検知機能付き測距システムについて開示がなされており、この測距システムにおける光センサはＣＣＤプロセスで実現されている。

一方、上記のような測距システムと同様な機能をもつ測距システムを、ＣＭＯＳプロセスを利用した光センサを用いて構成する手法も知られており、このようなＣＭＯＳプロセスで光センサを実現すると、ＣＣＤプロセスを用いた光センサにおいてはマルチ電源が必要なのに対して、ＣＭＯＳプロセスを用いた光センサでは電源電圧を単一化することができ、低電圧化が可能となり、また信号処理回路をセンサ部分へ一体化して形成することが可能で、測距システムの小型化、低消費電力化が可能なものである。

次に、基本的なＣＭＯＳプロセスを用いた光センサとして、例えば図14の（Ａ）に示すような構成の光検出装置が知られている。この光検出装置は、１段構成の積分回路（容量帰還型ソース接地アンプ）で構成されており、フォトダイオード101 と、反転アンプ102 と、該反転アンプ102 の入出力間に接続した帰還容量素子103 と、該帰還容量素子103 に並列に接続されたリセット用アナログスイッチ104 とで構成されている。なお、図14の（Ａ）は１画素分の回路構成を示しており、Ｃgsはアナログスイッチ104 を構成するＮchＭＯＳトランジスタＭのゲート・ソース間容量、Ｃgdはゲート・ドレイン間容量である。また、図14の（Ｂ）は、図14の（Ａ）に示した光検出装置における反転アンプ102 の構成例を示し、102aはＭＯＳトランジスタ、102bは電流源である。

次に、このように構成されている光検出装置の動作を、図15のタイミングチャートを参照しながら説明する。この光検出装置は、フォトダイオード101 で検出した光電荷を帰還容量素子103 に蓄積して、反転アンプ102 の出力電圧Ｖ1 ，つまり反転アンプ102 を構成するＭＯＳトランジスタ102aのドレイン電圧の変化として、蓄積された光電荷量を検出するものである。フォトダイオード101 に流れる光電流をＩpd，帰還容量素子103 の容量値をＣ0 ，反転アンプ102 の入力電圧をＶ0 ，反転アンプ102 を構成するＭＯＳトランジスタ102aのゲート・ソース間電圧をＶgsMa1 とし、そしてアナログスイッチ104 がｔ１のタイミングでＯＮ→ＯＦＦに変化する（リセット解除）ものとし、アナログスイッチ104 がトランジスタでなく理想的なスイッチの場合は、出力Ｖ1 は次式（１）で表される。
Ｖ1 ＝Ｖ0 ＋（Ｉpd・ｔ）／Ｃ0 ＝ＶgsMa1 ＋（Ｉpd・ｔ）／Ｃ0 ・・・・（１）

アナログスイッチ104 がＭＯＳトランジスタで構成されている場合は、出力Ｖ1 には寄生容量を介したクロック漏れ成分 dＶ1 が加わり、次式（２），（３）で表される。
Ｖ1 ＝ＶgsMa1 ＋（Ｉpd・ｔ）／Ｃ0 ＋ dＶ1 ・・・・・・・・・・・・・（２）
ｄＶ1 ＝｛（｜Ｖclk ｜−ＶgsMa0 ）・Ｃgd｝／（Ｃgd＋Ｃ0 ） ・・・・・（３）
ここで、Ｖclk はクロック電圧、ＶgsMa0 はアナログスイッチ104 を構成するＭＯＳトランジスタのゲート・ソース間電圧、Ｃgdは同じくＭＯＳトランジスタのゲート・ドレイン間寄生容量であり、式（２）における第１項は、リセットレベル（ＤＣ）値であり、ＭＯＳトランジスタ102a，電流源102bの製造バラツキ、電源電圧、温度などで大きく変動する。また、第３項はリセット解除時の過渡電圧で、クロックの振幅（電源電圧）、反転アンプ102 のＤＣレベルで変動する。

上記のように、図14の（Ａ），（Ｂ）に示す従来の１段構成の積分回路からなる光検出装置は、各構成素子の製造バラツキや電源電圧等で大きく変動するが、このような変動を防止するため、特許第２９６５７７７号には、初段の光電流積分回路（光電流電圧変換回路）と、初段の出力電圧を入力とする容量比増幅回路からなるＦＰＮ（固定パターンノイズ）抑圧回路（オフセット抑圧回路とも呼ばれている）とで構成した２段構成の光検出装置が提案されている。

図16は、この２段構成の光検出装置を示す回路構成図で、１段目の光電流積分回路は、図14の（Ａ），（Ｂ）に示したものと同一構成のものである。２段目のＦＰＮ抑圧回路は、１段目の光電流積分回路の出力端子に直列容量素子111 を介して反転アンプ112 が接続されており、反転アンプ112 の入出力端子間には容量素子113 とスイッチ用ＭＯＳトランジスタ114 の直列接続の帰還系を設けており、この帰還系と並列に、反転アンプ112 の入力端子に初期電位を与えるためのリセット用のＭＯＳトランジスタ115 が接続されており、更に反転アンプ112 のバラツキによるＦＰＮの発生を防止するために、容量素子113 の出力側に一定の初期電位を与えるための、一端を基準電圧源116 に接続したスイッチ用ＭＯＳトランジスタ117 を設け、更に反転アンプ112 の出力をサンプリングするためのスイッチ用ＭＯＳトランジスタ118 とホールド容量素子119 とからなるサンプルホールド回路を設けて構成している。図17は、図16における反転アンプ112 の構成例を示す回路構成図で、ＭＯＳトランジスタ112aと電流源112bとで構成されている。なお、図16において、Ｖclk2はＭＯＳトランジスタ115 及び117 のゲートに印加するクロック、Ｖxclk2 はＭＯＳトランジスタ114 のゲートに印加する、クロックＶclk2の反転クロック、Ｖshはスイッチ用ＭＯＳトランジスタ118 のゲートに印加するクロックである。

次に、このように構成されている２段構成の光検出装置の動作を、図18のタイミグチャートを参照しながら説明する。時点ｔ１までは、１段目の光電流積分回路と２段目のオフセット抑圧回路とは、スイッチ用ＭＯＳトランジスタ104 及びＭＯＳトランジスタ115 ，117 がＯＮされていてリセット状態となっており、時点ｔ１において、１段目の光電流積分回路のＭＯＳトランジスタ104 がＯＦＦして、１段目の光電流積分回路の積分動作が開始する。この積分動作開始後、１段目の光電流積分回路の出力電圧Ｖ1 が落ち着いた後の時点ｔ２において、２段目のＦＰＮ抑圧回路のＭＯＳトランジスタ115 ，117 がＯＦＦし、ＭＯＳトランジスタ114 をＯＮして、２段目のＦＰＮ抑圧回路のリセットを解除し、容量素子113 とＭＯＳトランジスタ114 からなる帰還系を接続する。時点ｔ２以降においても１段目の光電流積分回路における積分動作は続けられ、それによって引き起こされる１段目の光電流積分回路の出力電圧Ｖ1 の上昇は、２段目のＦＰＮ抑圧回路の出力端子に反転出力Ｖ3 として現れる。そして、一定積分時間ｔint 経過後の時点ｔ３において、クロックＶshによりＭＯＳトランジスタ118 をＯＦＦして、反転出力Ｖ3 をホールド容量素子119 で保持し、出力電圧Ｖ4 として出力する。

このように構成された２段構成の光検出装置における出力電圧Ｖ3 は、次式（４）で表される。
Ｖ3 ＝ＶREF −（Ｃ1/Ｃ2)・（Ｉpd・ｔ）／Ｃ0 ＋ dＶ3 ・・・・・・・・（４）
ここで、ＶREF は基準電圧源116 の基準電圧、Ｃ1 ，Ｃ2 は直列容量素子111 及び帰還容量素子113 の容量値であり、また dＶ3 は２段目のオフセット抑圧回路における寄生容量を介したクロックの漏れ成分で、次式（５）〜（７）で表される。
ｄＶ3 ＝｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
−｛（｜Ｖclk2｜−Ｖdd＋ＶgsMa2 ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
＋｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
＝｛（２・Ｖdd−ＶgsMa2 −２・ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
・・・・・・・（５）
｜Ｖclk2｜＝｜Ｖxclk2 ｜＝Ｖdd ・・・・・・・・・・・・・（６）
Ｃ2 ＞Ｃ1 ・・・・・・・・・・・・・・・（７）
ここで、Ｃgdは同一サイズのスイッチ用ＭＯＳトランジスタ114 ，115 ，117 のゲート・ドレイン間寄生容量、Ｖddは電源電圧、ＶgsMa2 はスイッチ用ＭＯＳトランジスタ115 のゲート・ソース間電圧である。また、サンプルホールド回路の出力電圧Ｖ4 は、積分時間ｔint を（４）式に代入することで得られる次式（８）で表される。
Ｖ4 ＝ＶREF −（Ｃ1/Ｃ2)・（Ｉpd・ｔint)／Ｃ0 ＋ dＶ3 ・・・・・・・（８）

以上のように構成することにより、式（４）からわかるように、リセットレベルが反転アンプ112 を構成するＭＯＳトランジスタのゲート・ドレイン間電圧ではなく、外部の基準電圧源の基準電圧ＶREF となり、したがってリセットレベルの変動はなくなる。また過渡電圧 dＶ3 ，すなわちクロックフィードスルーで生じる電圧は、１段目の光電流積分回路と２段目のオフセット抑圧回路のリセット解除のタイミングをずらし、１段目の光電流積分回路における積分容量素子３の容量Ｃ0 に対し、２段目のオフセット抑圧回路を構成する容量素子111 ，113 の容量値Ｃ1 ，Ｃ2 を大きく選ぶことにより低減される。
特許第２９６５７７７号公報 日本写真学会誌２００３年６６巻３号 256−261 頁

上記のように、ＣＭＯＳプロセスで実現する光センサを１段構成の積分回路（容量帰還型ソース接地アンプ）のみで構成すると、リセットレベルの変動により必要な精度が得られないので、ＦＰＮ抑圧回路が不可欠であり、２段構成の光検出部が必要となる。

ところで、ＦＰＮ抑圧回路を付加した２段構成の光検出部は、図16に示したように、２個のアンプと、４個の容量素子と、５個のスイッチ用ＭＯＳトランジスタを必要とする。このような規模の積分回路とＦＰＮ抑圧回路とサンプリング回路とからなる光検出部を、複数画素行を有する光センサに適用しようとすると、図19に示すように、各フォトダイオード101 間に光検出部121 が配置されることになり、フォトダイオード間の間隔Ｄが、ＣＣＤプロセスで実現する光センサの転送部のみが介在されるフォトダイオード間の間隔より大きくなり、光センサにより取り込まれる画像の画質が劣化するという問題点が生じる。

本発明は、従来のＣＭＯＳプロセスを利用した光検出部を複数の画素行からなる光センサに適用した場合における上記問題点を解消するためになされたもので、画素行の間隔を狭くでき小型で高精度の検出を可能にした光検出装置及びそれを用いた測距装置を提供することを目的とする。

上記問題点を解決するため、請求項１に係る発明は、フォトダイオードを有する画素部を２次元状に配列した受光部と、２次元状に配列された前記画素部の各列毎に配置された、前記画素部の出力信号の制御を行う複数の光電変換セルからなる光電変換部と、該光電変換部の動作モードの切り換えを制御する切り換え制御部と、前記光電変換部の各光電変換セルからの出力を順次選択して読み出す走査回路とを有する光検出装置であって、前記光電変換セルは、前記画素部からの出力に一端が共通に接続され前記切り換え制御部からのモード切り換え信号に基づいて切り換えられる２つの第１の切り換えスイッチと、該第１の切り換えスイッチの一方の他端に入力端が接続されたソースホロワアンプと、前記第１の切り換えスイッチの他方の他端に入力端が接続された容量帰還型ソース接地アンプと、同様に前記切り換え制御部からのモード切り換え信号に基づいて、前記ソースホロワアンプの出力と前記容量帰還型ソース接地アンプの出力とを切り換えて出力する第２の切り換えスイッチと、該第２の切り換えスイッチからの出力が入力されるＦＰＮ抑圧回路と、該ＦＰＮ抑圧回路からの出力を保持すると共に、その出力を光電変換セルの出力とするサンプルホールド回路とを備えて光検出装置を構成するものである。

請求項２に係る発明は、請求項１に係る光検出装置において、前記画素部は、一端を接地したフォトダイオードと、該フォトダイオードの他端に一端が接続され他端が基準電圧源に接続されリセット信号で制御されるリセットスイッチ用トランジスタと、前記フォトダイオードの他端に一端が接続され他端が当該画素部の出力端子に接続され選択信号で制御される選択スイッチ用トランジスタとで構成されていることを特徴とするものである。

請求項３に係る発明は、請求項１に係る光検出装置において、前記切り換え制御部は、切り換え制御する動作モードとして被写体を認識するモードと被写体距離を検出するモードとを有することを特徴とするものである。

請求項４に係る発明は、前記光電変換セルのＦＰＮ抑圧回路は、一端が入力端子に接続された第１の容量素子と、該第１の容量素子の他端に入力端子が接続された反転増幅回路と、該反転増幅回路の入出力端子間に接続され、入力端子に一端が接続される第２の容量素子と第１のスイッチ用トランジスタの直列回路と、前記第１のスイッチ用トランジスタが導通状態のときは前記第２の容量素子の他端を基準電圧源に接続し、前記第１のスイッチ用トランジスタが非導通状態のときは前記第２の容量素子の一端を前記反転増幅回路の出力端子に接続するように動作する第２及び第３のスイッチ用トランジスタとで構成されていることを特徴とするものである。

請求項５に係る発明は、請求項２に係る光検出装置において、前記光電変換セルは、その入力端子に一端を接続し、他端を基準電圧源に接続したスイッチ用トランジスタを備え、該スイッチ用トランジスタは前記画素部のリセットスイッチ用トランジスタがＯＮとなる直前に、ＯＮとする信号で制御されるように構成されていることを特徴とするものである。

請求項６に係る発明は、測距対象物からの光束を受光するために、互いに基線長だけ離して配置された一対の受光レンズと、受光された前記光束の輝度分布パターンに応じた光電変換信号を出力する前記一対の受光レンズに対応して配置された前記請求項１〜５のいずれか１項に係る光検出装置と、該一対の光検出装置からの光電変換信号に基づいて前記測距対象物までの距離を演算して測距データを出力する機能と、前記光検出装置の動作を制御する機能とを有する演算制御部とで測距装置を構成するものである。

請求項７に係る発明は、請求項６に係る測距装置において、前記演算制御部は、前記光検出装置を、測距開始時には受光部を構成する２次元状に配列された各画素部からの出力信号に基づいて被写体を認識する被写体認識モードで動作させて、測距データを検出すべき画素部列を選択し、測距データ検出画素部列を選択設定した後は、選択された画素部列の出力信号に基づいて測距データを検出する測距データ検出モードで動作させるように構成されていることを特徴とするものである。

本発明に係る光検出装置によれば、画素部の出力を電気信号に変換する光電変換セルを、２次元状に配列された画素部の各列毎に配置するように構成しているので、フォトダイオード間隔は画素部の間隔となり、狭くすることができ、小型で高精度の光検出を行うことが可能な光検出装置を実現することができる。また、この光検出装置を用いて測距装置を構成することにより、小型で高精度の測距データを得ることが可能な測距装置を実現することができる。

次に、発明を実施するための最良の形態について説明する。

まず、本発明に係る光検出装置の概略構成を図１に示すブロック構成図に基づいて説明する。なお、図１においては、２次元状に配列されている画素部の３行の一部のみを示している。本発明に係る光検出装置は、フォトダイオードと選択及びリセットスイッチ用ＭＯＳトランジスタとからなる２次元状に配列された画素部１と、画素部の各列毎に配置され、各画素部の出力信号を処理する、容量帰還型ソース接地アンプ（積分回路）、ソースホロワ回路、ＦＰＮ抑圧回路、サンプルホールド回路及び切り換え回路からなる光電変換セル２と、光電変換セル２からの出力を順次選択して読み出す走査回路３と、各部を制御する制御回路４とで構成されている。なお、２次元状に配列された複数の画素部で受光部１Ａを構成しており、複数の光電変換セルで光電変換部２Ａを構成している。

次に、２次元状に配列された画素部１からなる受光部１Ａの構成を図２に基づいて説明する。ここでは、２行（ｎ，ｎ＋１）、２列（ｍ，ｍ＋１）の画素部１を切り出して示している。各画素部１は、フォトダイオード１ａと、フォトダイオード１ａの検出側の端子に一端子が接続されたリセットスイッチ用ＭＯＳトランジスタ１ｂと選択スイッチ用ＭＯＳトランジスタ１ｃとで構成されており、リセットスイッチ用ＭＯＳトランジスタ１ｂの他方の端子は電源電圧ＶＲＯに共通に接続されており、選択スイッチ用ＭＯＳトランジスタ１ｃの他端子は列単位で各光電変換セル２の入力端子Ｖin（ｍ），Ｖin（ｍ＋１）に接続されている。そして、リセットスイッチ用ＭＯＳトランジスタ１ｂの制御端子及び選択スイッチ用ＭＯＳトランジスタ１ｃの制御端子には、それぞれ行単位で制御回路３から制御信号ＲＳＴ（ｎ），ＲＳＴ（ｎ＋１）及びＶＳＲ（ｎ），ＶＳＲ（ｎ＋１）が印加されるようになっている。

次に、光電変換セル２の構成を図３に基づいて説明する。図３においては、ｍ列の画素部に対応して配置されている光電変換セル２の構成を示している。この光電変換セル２は、ソースホロワ回路21，容量帰還型ソース接地アンプ（積分回路）22，ＦＰＮ抑圧回路23，サンプルホールド回路24及び切り換え回路25とで構成されている。そして、ソースホロワ回路21は、定電流源Ｉ1 と増幅用ＭＯＳトランジスタＭ1 とで構成されている。また、容量帰還型ソース接地アンプ22は、図16に示した従来の２段構成の光検出装置における積分回路と同様な構成であり、定電流源Ｉ2 と増幅用ＭＯＳトランジスタＭ2 とリセットスイッチ用ＭＯＳトランジスタＭ21と帰還容量素子Ｃ2 とで構成されている。またＦＰＮ抑圧回路23は、同様に図16に示した従来の２段構成の光検出装置におけるＦＰＮ抑圧回路と同様な構成であり、定電流源Ｉ3 ，増幅用ＭＯＳトランジスタＭ3 ，スイッチ用ＭＯＳトランジスタＭ31，Ｍ32，Ｍ33，直列容量素子Ｃ31，帰還容量素子Ｃ32及びインバータＩＮＶ3 とで構成されている。また、サンプルホールド回路24は、スイッチ用ＭＯＳトランジスタＭ４とホールド容量素子Ｃ4 とで構成されている。

切り換え回路25は、光電変換セル２の入力端子Ｖin（ｍ）に一端を接続し、他端子をソースホロワ回路21及び容量帰還型ソース接地アンプ22の入力端子にそれぞれ接続したスイッチ用ＭＯＳトランジスタＭ7 及びＭ8 と、ソースホロワ回路21及び容量帰還型ソース接地アンプ22の出力端子にそれぞれ一端子を接続し、他端子を共通にＦＰＮ抑圧回路23の入力端子に接続したスイッチ用ＭＯＳトランジスタＭ9 及びＭ10とを備え、モード切り換え信号Ｖmodeを直接スイッチ用ＭＯＳトランジスタＭ8 ，Ｍ10の制御端子に印加し、またモード切り換え信号ＶmodeをインバータＩＮＶ5 を介してスイッチ用ＭＯＳトランジスタＭ7 及びＭ9 の制御端子に印加するようにして構成している。そして、モード切り換え信号Ｖmodeにより切り換え回路25を切り換えて、入力端子Ｖinをソースホロワ回路21と容量帰還型ソース接地アンプ22とに切り換え、２つの異なるモード、すなわち被写体認識モードと距離データ検出モードで動作させるようになっている。

まず、被写体認識モードに選択設定された場合の動作について説明する。このモードの設定においては、モード切り換え信号ＶmodeをＬにして、切り換え回路25のスイッチ用ＭＯＳトランジスタＭ7 とＭ9 をＯＮにして、光電変換セル２中のソースホロワ回路21を選択して使用する状態になる。この被写体認識モードにおいて１画素部に着目した場合の画素部１とソースホロワ回路21と切り換え回路25部分の動作回路説明図を図４に示し、その動作を示すタイミグチャートを図５に示す。この被写体認識モードの場合は、画素部においては、リセットスイッチ用ＭＯＳトランジスタ１ｂと選択スイッチ用ＭＯＳトランジスタ１ｃとを制御信号ＶＳＲ，ＲＳＴで駆動して動作させ、選択された画素部で検出された光信号をソースホロワ回路21に入力するようになっている。

図５に示したタイミグチャートからわかるように、制御信号ＶＳＲにより選択スイッチ用ＭＯＳトランジスタ１ｃをＯＮしている間に、制御信号ＲＳＴによりリセットスイッチ用ＭＯＳトランジスタ１ｂをＯＮして、フォトダイオード１ａの出力電圧Ｖpdを電源電圧ＶＲＯにした後、リセットスイッチ用ＭＯＳトランジスタ１ｂ及び選択スイッチ用ＭＯＳトランジスタ１ｃをＯＦＦして、フォトダイオード自身の寄生容量Ｃpdに光電荷Ｑpdの蓄積を開始する。そして、それによるフォトダイオード１ａの出力電圧Ｖpdを、次の選択スイッチ用ＭＯＳトランジスタ１ｃのＯＮした時点で、ソースホロワ回路21の入力端子へ入力電圧Ｖinとして入力する。ソースホロワ回路21の出力端子からは、ソースホロワ回路21を構成するＭＯＳトランジスタＭ1 のゲートソース間電圧ＶgsM1をレベルシフトさせた電圧Ｖ1 が出力される。

次に、２×２画素部から光信号を読み出した場合の動作態様を図６に示す。被写体認識モードでは積分の開始は行単位で制御され、図示例では最初にｎ行の画素部が選択駆動され、次いでdt2 後に（ｎ＋１）行の画素部が選択駆動され、それぞれ所定の積分時間ｔint に亘って光電荷がフォトダイオード１ａの寄生容量Ｃpdに蓄積され、それに伴う各フォトダイオード１ａの出力電圧Ｖpdが、積分時間経過後にｍ列目と（ｍ＋１）列目の光電変換セル２のソースホロワ回路21にそれぞれ入力され、各光電変換セル２で処理されて各サンプルホールド回路24の出力端子Ｖ4(ｍ），Ｖ4(ｍ＋１）より出力される。

この際、行間の積分開始時間にdt2 の差が存在するが、この期間dt2 を積分時間ｔint より十分小さくして、各行の積分時間差が画像単位のデータ検出に影響しないようにする。この被写体認識モードでは、ｎ行の積分が終了した時点から、ｎ＋１行の積分が終了するdt2 後までの間に２画素のデータＶ4(ｎ，ｍ），Ｖ4(ｎ，ｍ＋１）を、その後ｎ＋１行の積分が終了してから２画素のデータＶ4(ｎ＋１，ｍ），Ｖ4(ｎ＋１，ｍ＋１）を、それぞれ走査回路３を介して順次読み出すようになっている。

次に、距離データ検出モードに選択設定された場合の動作について説明する。このモードの設定においては、モード切り換え信号ＶmodeをＨにして、切り換え回路25のスイッチ用ＭＯＳトランジスタＭ8 とＭ10をＯＮにして、光電変換セル２中の容量帰還型ソース接地アンプ22を選択して使用する状態になる。この距離データ検出モードにおいて１画素部に着目した場合の画素部１と容量帰還型ソース接地アンプ22と切り換え回路25部分の動作回路説明図を図７に示し、その動作を示すタイミングチャートを図８に示す。この距離データ検出モードの場合は、画素部１においては、リセットスイッチ用ＭＯＳトランジスタ１ｂは常時ＯＦＦとし、選択スイッチ用ＭＯＳトランジスタ１ｃのみを制御信号ＶＳＲで駆動して動作させ、選択された画素部１の出力端子を容量帰還型ソース接地アンプ22の入力電圧Ｖinに固定するようになっている。

図８に示したタイミングチャートからわかるように、制御信号ＶＳＲにより選択スイッチ用ＭＯＳトランジスタ１ｃをＯＮにした後、制御クロックＶclk2により容量帰還型ソース接地アンプ22のスイッチ用ＭＯＳトランジスタＭ21をＯＮして帰還容量素子Ｃ2 をリセットし、次いでスイッチ用ＭＯＳトランジスタＭ21をＯＦＦして、入力電圧Ｖinの積分動作を開始させ、容量帰還型ソース接地アンプ22の出力端子より出力電圧Ｖ1 として出力させる。なお、図８において、ＶgsM2は、容量帰還型ソース接地アンプ22を構成する増幅用ＭＯＳトランジスタＭ2 のゲート・ソース間電圧であり、該アンプ22の入力電圧Ｖinと等しいものである。

次に、２×２画素部から光信号を読み出す場合の動作態様を図９に示す。距離データ検出モードでは積分の制御は行単位で行われ、図示例では最初の積分時間ではｎ行の積分を行い、次の積分期間では（ｎ＋１）行の積分を行っている態様を示している。動作は、図16に示した２段構成の光検出装置の動作と同じであり、ｍ列と（ｍ＋１）列に設けた光電変換セル２の出力端子Ｖ4(ｍ），Ｖ4(ｍ＋１）より、最初の積分期間経過後には、ｎ行の画素部からの画素データＶ4(ｎ，ｍ），Ｖ4(ｎ，ｍ＋１）が出力され、次の積分期間経過後には（ｎ＋１）行の画素部からの画素データＶ4(ｎ＋１，ｍ），Ｖ4(ｎ＋１，ｍ＋１）が出力される。つまり、一度の積分で１行分のデータを読み出すことになる。

次に、上記被写体認識モードと距離データ検出モードにおいて出力される画素データについて説明する。被写体認識モードにおいては、画素部１のフォトダイオード１ａの寄生容量Ｃpdに蓄積された電荷Ｑpdは、選択スイッチ用ＭＯＳトランジスタ１ｃがＯＮするとき、光電変換セル２の入力端子Ｖin（ソースホロワ回路21の入力端子）とＧＮＤ間に存在する寄生容量Ｃx に転送されるため、入力端子Ｖinに発生する電圧Ｖinは、次式（９）で表され、Ｃpd＞Ｃx ならば、式（９）は式（10）に変形できる。以下、この条件で説明する。
Ｖin＝Ｑpd／（Ｃpd＋Ｃx ） ・・・・・・・（９）
Ｖin＝Ｑpd／Ｃpd ・・・・・・・・・・・・（10）
入力端子Ｖinの入力電圧Ｖinに対して、ソースホロワ回路21の出力電圧Ｖ1 は、ソースホロワ回路21を構成する増幅用ＭＯＳトランジスタＭ1 の基板バイアス効果で約 0.8倍となり、次式（11）で表される。
Ｖ1 ＝ 0.8×Ｑpd／Ｃpd ・・・・・・・・・（11）
ソースホロワ回路21の出力電圧Ｖ1 は、ＦＰＮ抑圧回路23で増幅され、次式（12) で表される出力電圧Ｖ4 としてサンプルホールド回路24から出力される。
Ｖ4 ＝ＶREF − 0.8×（Ｃ31／Ｃ32）×Ｑpd／Ｃpd ・・・・・・・・・・・（12）

一方、距離データ検出モードにおいて、容量帰還型ソース接地アンプ22を用いた光電変換セル２からの出力電圧は、従来例で示した（８）式と同様である。よって、両モードにおける出力電圧を比較するに際し、（８）式のＩpd・ｔint をＱpdに置き換え、 dＶ3 を無視すると、（８）式におけるＣ1/Ｃ2 は（12）式におけるＣ31／Ｃ32に対応し、（８）式のＣ0 は容量帰還型ソース接地アンプ22の帰還容量素子Ｃ2 に対応するので、両者の利得差ΔＶ4 〔（12）式／（８）式〕は、次式（13）で表される。
ΔＶ4 ＝ 0.8×Ｃ2 ／Ｃpd ・・・・・・・・（13）
フォトダイオードの接合容量Ｃpdは、フォトダイオードのパフォーマンスで決まるため、光特性と切り離して小さくできないが、Ｃ2 は容量素子なので、小さな値を選ぶことが可能である。

次に、表１に被写体認識モードと距離データ検出モードで、それぞれ得られるデータの比較を示す。なお、表１において極性は時間と共に上昇する場合をポジティブ、逆をネガティブとする。

次に、図３に示した光電変換セル２の変形例を図10に基づいて説明する。この変形例は、被写体認識モードにおいて、前記（９）式から（10）式への変形において無視した、光電変換セルの入力端子に接続される画素部の出力線における寄生容量Ｃx の影響をキャンセルできるようにしたものである。つまり、上記寄生容量Ｃx は、フォトダイオード１ａの寄生容量Ｃpdに対して小さくしても、有限の値をもっており、これを無視した場合に生じる誤差をなくすように構成したものである。すなわち、光電変換セルの入力端子に、他端を基準電圧源ＶＲＯに接続したスイッチ用ＭＯＳトランジスタＭ11の一端を接続し、その制御端子には制御回路４からの制御信号ＶＦを印加するようにしたリセット回路を設けるものである。

次に、このように構成した変形例の動作を、図11に示したタイミングチャートを参照しながら説明する。画素部１のフォトダイオード１ａの寄生容量Ｃpdに蓄積した電荷Ｑpdを、選択スイッチ用トランジスタ１ｃをＯＮしてソースホロワ回路21に読み出す前に、制御信号ＶＦによりリセット回路を構成するスイッチ用ＭＯＳトランジスタＭ11をＯＮして、入力端子の寄生容量Ｃx に蓄積した電荷に基づくソースホロワ回路21の入力端子の電位を、基準電圧源ＶＲＯにして一定にする。これにより、入力端子の寄生容量Ｃx により利得は減じても読み出し毎に出力が変動するノイズは生じないようにすることができる。

次に、上記構成の光検出装置を用いて構成した測距装置の実施例について説明する。この実施例に係る測距装置は、図12に示すように、測距対象物31からの光束を受光するために、一対の受光レンズ32ａ，32ｂを互いに基線長Ｂだけ離して配置し、光束の輝度分布パターンに応じた光電変換信号を出力する、上記受光レンズ32ａ，32ｂに対応して配置した一対の光検出装置33ａ，33ｂと、該一対の光検出装置33ａ，33ｂから得られた光電変換信号を入力し、上記測距対象物31までの距離を演算して測距信号を出力する演算制御部34とを設けて構成されている。なお、上記演算制御部34は、上記光検出装置33ａ，33ｂの駆動制御機能をも有しているものである。

次に、このように構成されている測距装置の動作を、図13に示すフローチャートに基づいて説明する。測距を開始すると、まず光検出装置33ａ，33ｂは演算制御部34からの制御信号により被写体認識モードに設定され、一度の積分で受光部を構成する画素部全体のライン数の画像データを得る（ステップＳ１）。この画像データを演算制御部34に入力し、その演算処理により、被写体（測距対象物）の認識処理を行い、測距データを検出すべき画素行を決定する。被写体認識処理が完了し、距離データを検出すべき画素行が決定されると（ステップＳ２）、光検出装置33ａ，33ｂは距離データ検出モードに切り換え設定され（ステップＳ３）、設定された画素行の積分を行い測距データを検出し、演算制御部34から測距信号が出力される。

この際、距離データ検出モードにおいては、測距対象物31までの距離Ｄに応じて、一対の光検出装置33ａ，33ｂ上における２つの測距対象物の間隔が変化する。演算制御部34において、この２つの測距対象物の間隔を測定することにより、つまり基線長Ｂに対する変化量Ｘ1 を検出することにより、対象物までの距離Ｄを算出し、高精度の測距信号を出力させることができる。

本発明に係る光検出装置の実施例の概略構成を示すブロック構成図である。 図１に示した光検出装置における受光部を構成する画素部の構成を示す回路構成図である。 図１に示した光検出装置における光電変換セルの構成を示す回路構成図である。 被写体認識モードに設定したときの動作回路構成を示す図である。 被写体認識モード時において１画素部に注目したときの動作を説明するためのタイミングチャートである。 被写体認識モード時において、２×２画素部とした場合の動作を説明するためのタイミングチャートである。 距離データ検出モードに設定したときの動作回路構成を示す図である。 距離データ検出モード時において１画素部に注目したときの動作を説明するためのタイミングチャートである。 距離データ検出モード時において、２×２画素部とした場合の動作を説明するためのタイミングチャートである。 図３に示した光電変換セルの変形例の要部を示す回路構成図である。 図10に示した変形例の動作を説明するためのタイミングチャートである。 本発明に係る光検出装置を用いた測距装置の実施例を示すブロック構成図である。 図12に示した測距装置の動作を説明するためのフローチャートである。 従来のＣＭＯＳプロセスを用いた光検出装置の構成例を示す回路構成図である。 図14に示した光検出装置の動作を説明するためのタイミングチャートである。 従来のＣＭＯＳプロセスを用いた光検出装置の他の構成例を示す回路構成図である。 図16に示した構成例における反転アンプの構成を示す回路構成図である。 図16に示した光検出装置の動作を説明するためのタイミングチャートである。 図16に示した従来の光検出装置を用いた場合の問題点を示す説明図である。

符号の説明

１ 画素部
１ａ フォトダイオード
１ｂ リセットスイッチ用ＭＯＳトランジスタ
１ｃ 選択スイッチ用ＭＯＳトランジスタ
１Ａ 受光部
２ 光電変換セル
２Ａ 光電変換部
３ 走査回路
４ 制御回路
21 ソースホロワ回路
22 容量帰還型ソース接地アンプ
23 ＦＰＮ抑圧回路
24 サンプルホールド回路
25 切り換え回路
31 測距対象物
32ａ，32ｂ 受光レンズ
33ａ，33ｂ 光検出装置
34 演算制御部

Claims (7)

1. フォトダイオードを有する画素部を２次元状に配列した受光部と、２次元状に配列された前記画素部の各列毎に配置された、前記画素部の出力信号の制御を行う複数の光電変換セルからなる光電変換部と、該光電変換部の動作モードの切り換えを制御する切り換え制御部と、前記光電変換部の各光電変換セルからの出力を順次選択して読み出す走査回路とを有する光検出装置であって、前記光電変換セルは、前記画素部からの出力に一端が共通に接続され前記切り換え制御部からのモード切り換え信号に基づいて切り換えられる２つの第１の切り換えスイッチと、該第１の切り換えスイッチの一方の他端に入力端が接続されたソースホロワアンプと、前記第１の切り換えスイッチの他方の他端に入力端が接続された容量帰還型ソース接地アンプと、同様に前記切り換え制御部からのモード切り換え信号に基づいて、前記ソースホロワアンプの出力と前記容量帰還型ソース接地アンプの出力とを切り換えて出力する第２の切り換えスイッチと、該第２の切り換えスイッチからの出力が入力されるＦＰＮ抑圧回路と、該ＦＰＮ抑圧回路からの出力を保持すると共に、その出力を光電変換セルの出力とするサンプルホールド回路とで構成されていることを特徴とする光検出装置。
2. 前記画素部は、一端を接地したフォトダイオードと、該フォトダイオードの他端に一端が接続され他端が基準電圧源に接続されリセット信号で制御されるリセットスイッチ用トランジスタと、前記フォトダイオードの他端に一端が接続され他端が当該画素部の出力端子に接続され選択信号で制御される選択スイッチ用トランジスタとで構成されていることを特徴とする請求項１に係る光検出装置。
3. 前記切り換え制御部は、切り換え制御する動作モードとして被写体を認識するモードと被写体距離を検出するモードとを有することを特徴とする請求項１に係る光検出装置。
4. 前記光電変換セルのＦＰＮ抑圧回路は、一端が入力端子に接続された第１の容量素子と、該第１の容量素子の他端に入力端子が接続された反転増幅回路と、該反転増幅回路の入出力端子間に接続され、入力端子に一端が接続される第２の容量素子と第１のスイッチ用トランジスタの直列回路と、前記第１のスイッチ用トランジスタが導通状態のときは前記第２の容量素子の他端を基準電圧源に接続し、前記第１のスイッチ用トランジスタが非導通状態のときは前記第２の容量素子の一端を前記反転増幅回路の出力端子に接続するように動作する第２及び第３のスイッチ用トランジスタとで構成されていることを特徴とする請求項１に係る光検出装置。
5. 前記光電変換セルは、その入力端子に一端を接続し、他端を基準電圧源に接続したスイッチ用トランジスタを備え、該スイッチ用トランジスタは前記画素部のリセットスイッチ用トランジスタがＯＮとなる直前に、ＯＮとする信号で制御されるように構成されていることを特徴とする請求項２に係る光検出装置。
6. 測距対象物からの光束を受光するために、互いに基線長だけ離して配置された一対の受光レンズと、受光された前記光束の輝度分布パターンに応じた光電変換信号を出力する前記一対の受光レンズに対応して配置された前記請求項１〜５のいずれか１項に係る光検出装置と、該一対の光検出装置からの光電変換信号に基づいて前記測距対象物までの距離を演算して測距データを出力する機能と、前記光検出装置の動作を制御する機能とを有する演算制御部とを備えていることを特徴とする測距装置。
7. 前記演算制御部は、前記光検出装置を、測距開始時には受光部を構成する２次元状に配列された各画素部からの出力信号に基づいて被写体を認識する被写体認識モードで動作させて、測距データを検出すべき画素部列を選択し、測距データ検出画素部列を選択設定した後は、選択された画素部列の出力信号に基づいて測距データを検出する測距データ検出モードで動作させるように構成されていることを特徴とする請求項６に係る測距装置。

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