JP2005123327A - Semiconductor device and manufacturing method thereof - Google Patents

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Hisakatsu Sato
久克 佐藤
Kazunori Sakata
和則 坂田
Yuriko Watanabe
由利子 渡邊
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Abstract

<P>PROBLEM TO BE SOLVED: To protect a gate insulating film from a charge damage while an area between the gate electrodes can be embedded. <P>SOLUTION: After a liner film 7 having a charge damage which is smaller than that of a HDP film 8a is formed on a gate electrode 3, the HDP film 8a is formed on the liner film 7 with the high density plasma CVD. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、チャージダメージからゲート絶縁膜を保護する方法に適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a method for protecting a gate insulating film from charge damage.

従来の半導体装置では、間隔の狭いゲート電極間の埋め込みを可能としつつ、ゲート電極上に層間絶縁膜を形成するため、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｚｍａ）膜またはＯ3−ＴＥＯＳ（テトラエトキシシラン）膜を層間絶縁膜として用いる方法がある。
一方、例えば、特許文献１には、Ｏ3−ＴＥＯＳ系常圧ＣＶＤによりシリコン酸化膜上に形成された層間絶縁膜の表面モフォロジを改善するために、シリコン酸化膜上にシリコン窒化膜を形成した後、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより層間絶縁膜を形成する方法が開示されている。
特開平５−２０６１０９号公報 In a conventional semiconductor device, an HDP (High Density Plasma) film or an O 3 -TEOS (tetraethoxysilane) film is used to form an interlayer insulating film on a gate electrode while enabling embedding between gate electrodes having a narrow interval. There is a method used as an interlayer insulating film.
On the other hand, for example, in Patent Document 1, a silicon nitride film is formed on a silicon oxide film in order to improve the surface morphology of an interlayer insulating film formed on the silicon oxide film by O 3 -TEOS-based atmospheric pressure CVD. Thereafter, a method of forming an interlayer insulating film by O 3 -TEOS-based atmospheric pressure CVD is disclosed.
JP-A-5-206109

しかしながら、層間絶縁膜としてＨＤＰ膜を用いる方法では、ＨＤＰ膜の形成時にゲート絶縁膜にチャージダメージが起こりやすく、ゲート絶縁膜が薄くなると、ゲート絶縁膜が破壊されるという問題があった。
一方、特許文献１に開示された方法では、表面モフォロジを改善するためにシリコン窒化膜が用いられており、チャージダメージからゲート絶縁膜を保護する方法には用いられていなかった。
そこで、本発明の目的は、ゲート電極間の埋め込みを可能としつつ、チャージダメージからゲート絶縁膜を保護することが可能な半導体装置および半導体装置の製造方法を提供することである。 However, in the method using the HDP film as the interlayer insulating film, there is a problem that the gate insulating film is easily damaged when the HDP film is formed, and the gate insulating film is destroyed when the gate insulating film becomes thin.
On the other hand, in the method disclosed in Patent Document 1, a silicon nitride film is used to improve the surface morphology, and is not used in a method for protecting the gate insulating film from charge damage.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a semiconductor device manufacturing method capable of protecting a gate insulating film from charge damage while enabling embedding between gate electrodes.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたＨＤＰ膜と、前記ゲート電極と前記ＨＤＰ膜との間に形成され、前記ＨＤＰ膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、ＨＤＰ膜を形成することが可能となる。このため、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。 In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, a gate electrode formed over a semiconductor layer with a gate insulating film interposed therebetween, an HDP film formed over the gate electrode, And a liner film formed between the gate electrode and the HDP film and having a smaller charge damage than the HDP film.
Thus, the HDP film can be formed after forming the liner film on the gate electrode, and the HDP film can be formed while protecting the gate insulating film from charge damage. For this reason, even when the gate insulating film is thinned, it is possible to prevent the gate insulating film from being destroyed, and to form the interlayer insulating film on the gate electrode while enabling embedding between the gate electrodes. It becomes possible.

また、本発明の一態様に係る半導体装置によれば、前記ライナ膜と前記ＨＤＰ膜との間に形成されたＰＥ−ＳＩＮ膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となる。このため、チャージダメージからゲート絶縁膜を保護しつつ、ＨＤＰ膜を形成することが可能となるとともに、ＰＥ−ＳＩＮ膜にてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となるとともに、ゲート電極間の埋め込みを可能としつつ、層間絶縁膜をゲート電極上に形成することが可能となる。 The semiconductor device according to one embodiment of the present invention further includes a PE-SIN film formed between the liner film and the HDP film.
As a result, the HDP film can be formed after the liner film and the PE-SIN film are formed on the gate electrode. For this reason, it is possible to form the HDP film while protecting the gate insulating film from charge damage, and it is possible to block the charge with the PE-SIN film. As a result, even when the gate insulating film is thinned, it is possible to prevent the gate insulating film from being destroyed and to form an interlayer insulating film on the gate electrode while enabling embedding between the gate electrodes. It becomes possible.

また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、前記ゲート電極上に形成されたＯ3−ＴＥＯＳ膜と、前記ゲート電極と前記Ｏ3−ＴＥＯＳ膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする。
これにより、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。 In addition, according to the semiconductor device of one embodiment of the present invention, the gate electrode formed over the semiconductor layer with the gate insulating film interposed therebetween, the O 3 -TEOS film formed over the gate electrode, and the gate electrode And a charge block film formed between the O 3 -TEOS film and blocking charge damage applied to the gate insulating film.
As a result, the O 3 -TEOS film can be used as an interlayer insulating film, the charge damage applied to the gate insulating film can be reduced, the embedding characteristics between the gate electrodes can be improved, and the charge block film Thus, it is possible to block the charge damage applied to the gate insulating film, and even when the gate insulating film is thinned, it is possible to prevent the gate insulating film from being broken.

また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする。
これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、チャージブロック膜を形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜が薄膜化された場合においても、ゲート絶縁膜の破壊を防止することが可能となる。 The semiconductor device according to one embodiment of the present invention further includes a liner film formed between the gate electrode and the charge block film.
This makes it possible to form a charge block film after forming a liner film on the gate electrode, and to form a charge block film while protecting the gate insulating film from charge damage, An O 3 -TEOS film can be used as an interlayer insulating film. Therefore, it is possible to improve the filling characteristics between the gate electrodes while reducing the charge damage applied to the gate insulating film, and to block the charge damage applied to the gate insulating film with the charge block film. Even when the gate insulating film is thinned, it is possible to prevent the gate insulating film from being broken.

また、本発明の一態様に係る半導体装置によれば、前記ライナ膜は、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜であることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にライナ膜を形成することが可能となるとともに、ゲート電極上に層間絶縁膜を形成する際に、チャージダメージからゲート絶縁膜を保護することが可能となる。 In the semiconductor device according to one embodiment of the present invention, the liner film is a PE-SIN film, a PE-TEOS film, an LP-TEOS film, or an O 3 -TEOS film.
As a result, it is possible to form a liner film on the gate insulating film while suppressing charge damage applied to the gate insulating film, and at the time of forming the interlayer insulating film on the gate electrode, the gate insulation is prevented from the charge damage. It becomes possible to protect the film.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、プラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the gate electrode over the semiconductor layer with the gate insulating film interposed therebetween, and the PE-SIN film over the gate electrode by plasma CVD. And a step of forming an HDP film on the PE-SIN film by high-density plasma CVD.
This makes it possible to form a PE-SIN film on the gate insulating film while suppressing charge damage to the gate insulating film, and after forming the PE-SIN film on the gate electrode, Thus, the interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is formed by a step of forming a gate electrode over the semiconductor layer with a gate insulating film interposed therebetween, and plasma CVD using TEOS as a source gas. The method includes a step of forming a PE-TEOS film thereon and a step of forming an HDP film on the PE-TEOS film by high-density plasma CVD.

これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＰＥ−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。 This makes it possible to form a PE-TEOS film on the gate insulating film while suppressing charge damage to the gate insulating film, and after forming the PE-TEOS film on the gate electrode, Thus, the interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is formed by a step of forming a gate electrode over the semiconductor layer with a gate insulating film interposed therebetween, and low pressure CVD using TEOS as a source gas. And a step of forming an LP-TEOS film thereon and a step of forming an HDP film on the LP-TEOS film by high-density plasma CVD.

これにより、ノンプラズマにてゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＬＰ−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。   As a result, the LP-TEOS film can be formed on the gate insulating film by non-plasma. Therefore, the LP-TEOS film can be formed on the gate insulating film while suppressing the charge damage applied to the gate insulating film, and the HDP film is formed after the LP-TEOS film is formed on the gate electrode. Thus, the interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、高密度プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。
これにより、ノンプラズマにてゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となるとともに、ゲート電極上にＯ3−ＴＥＯＳ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a gate electrode over the semiconductor layer with the gate insulating film interposed therebetween, and an O 3 -TEOS-based atmospheric pressure CVD process. O 3 forming a -TEOS film by high density plasma CVD, characterized in that it comprises a step of forming a HDP film on the O 3 -TEOS film.
Thereby, it becomes possible to form the O 3 -TEOS film on the gate insulating film by non-plasma. Therefore, it is possible to form the O 3 -TEOS film on the gate insulating film while suppressing charge damage applied to the gate insulating film, and after forming the O 3 -TEOS film on the gate electrode, An HDP film can be formed, and an interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is formed by a step of forming a gate electrode over the semiconductor layer with a gate insulating film interposed therebetween, and plasma CVD using TEOS as a source gas. A step of forming a PE-TEOS film on the surface, a step of forming a PE-SIN film on the PE-TEOS film by plasma CVD, and a HDP film on the PE-SIN film by high-density plasma CVD. And a step of performing.

これにより、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ゲート電極上にＰＥ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＰＥ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。   Accordingly, it is possible to form the PE-TEOS film and the PE-SIN film on the gate electrode while suppressing the charge damage applied to the gate insulating film, and at the same time, the PE-TEOS film and the PE-SIN on the gate electrode. The HDP film can be formed after the film is formed, and the interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is formed by a step of forming a gate electrode over the semiconductor layer with a gate insulating film interposed therebetween, and low pressure CVD using TEOS as a source gas. Forming an LP-TEOS film on the upper surface, forming a PE-SIN film on the LP-TEOS film by plasma CVD, and forming an HDP film on the PE-SIN film by high-density plasma CVD; And a step of performing.

これにより、ノンプラズマにてゲート絶縁膜上にＬＰ−ＴＥＯＳ膜を形成することが可能となるとともに、ＬＰ−ＴＥＯＳ膜を形成してからＰＥ−ＳＩＮ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＬＰ−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。   Accordingly, it is possible to form an LP-TEOS film on the gate insulating film by non-plasma and to form a PE-SIN film after forming the LP-TEOS film. Therefore, it is possible to form a PE-SIN film on the LP-TEOS film while suppressing charge damage applied to the gate insulating film, and form the LP-TEOS film and the PE-SIN film on the gate electrode. Then, an HDP film can be formed, and an interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a gate electrode over the semiconductor layer with the gate insulating film interposed therebetween, and an O 3 -TEOS-based atmospheric pressure CVD process. forming a O 3 -TEOS film by plasma CVD, forming a PE-SIN film on the O 3 -TEOS film, by high density plasma CVD, the HDP layer on the PE-SIN film And a forming step.

これにより、ノンプラズマにてゲート絶縁膜上にＯ3−ＴＥＯＳ膜を形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜を形成してからＰＥ−ＳＩＮ膜を形成することが可能となる。このため、ゲート絶縁膜に加わるチャージダメージを抑制しつつ、Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成することが可能となるとともに、ゲート電極上にＯ3−ＴＥＯＳ膜およびＰＥ−ＳＩＮ膜を形成してから、ＨＤＰ膜を形成することが可能となり、チャージダメージからゲート絶縁膜を保護しつつ、層間絶縁膜をゲート電極上に形成することが可能となる。 Accordingly, it is possible to form an O 3 -TEOS film on the gate insulating film by non-plasma, and it is possible to form a PE-SIN film after forming the O 3 -TEOS film. Therefore, it is possible to form a PE-SIN film on the O 3 -TEOS film while suppressing charge damage applied to the gate insulating film, and at the same time, the O 3 -TEOS film and the PE-SIN film on the gate electrode. After forming, the HDP film can be formed, and the interlayer insulating film can be formed on the gate electrode while protecting the gate insulating film from charge damage.

また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記チャージブロック膜上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a gate electrode on the semiconductor layer through the gate insulating film, and a charge block film that blocks charge damage applied to the gate insulating film forming on the gate electrode, the O 3 -TEOS an atmospheric pressure CVD, characterized in that it comprises a step of forming a O 3 -TEOS film over the charge blocking layer.

これにより、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ＰＥ−ＳＩＮ上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする。 This makes it possible to use the O 3 -TEOS film as an interlayer insulating film while allowing the charge damage applied to the gate insulating film to be blocked by the charge blocking film, thereby reducing the charge damage applied to the gate insulating film. However, the embedding characteristic between the gate electrodes can be improved.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the gate electrode is formed by a step of forming a gate electrode over the semiconductor layer with a gate insulating film interposed therebetween, and plasma CVD using TEOS as a source gas. A step of forming a PE-TEOS film on the surface, a step of forming a PE-SIN film on the PE-TEOS film by plasma CVD, and an O 3 -TEOS-based atmospheric pressure CVD process And a step of forming a 3- TEOS film.

これにより、ゲート電極上にライナ膜を形成してから、チャージブロック膜を形成することが可能となるとともに、チャージブロック膜にてゲート絶縁膜に加わるチャージダメージをブロックすることを可能としつつ、Ｏ3−ＴＥＯＳ膜を層間絶縁膜として用いることが可能となり、ゲート絶縁膜に加わるチャージダメージを低減しつつ、ゲート電極間の埋め込み特性を向上させることが可能となる。 As a result, the charge block film can be formed after the liner film is formed on the gate electrode, and charge damage applied to the gate insulating film can be blocked by the charge block film. The 3- TEOS film can be used as an interlayer insulating film, and the burying characteristics between the gate electrodes can be improved while reducing the charge damage applied to the gate insulating film.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、半導体基板１として、ＳＯＩ（Ｓｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
In FIG. 1A, the gate insulating film 2 is formed on the semiconductor substrate 1 by performing thermal oxidation of the semiconductor substrate 1. In addition, as a material of the semiconductor substrate 1, Si, Si-Ge, GaAs, InP, GaP, GaN etc. can be used, for example. Further, as the semiconductor substrate 1, an SOI (Silicon Insulator) substrate may be used.

そして、ＣＶＤなどの方法により、ゲート絶縁膜２が形成された半導体基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２上にゲート電極３を形成する。そして、ゲート電極２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層４ａ、４ｂを半導体基板１に形成する。   Then, a polycrystalline silicon layer is formed on the semiconductor substrate 1 on which the gate insulating film 2 is formed by a method such as CVD, and the polycrystalline silicon layer is patterned by using a photolithography technique and a dry etching technique. Then, the gate electrode 3 is formed on the gate insulating film 2. Then, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 1 using the gate electrode 2 as a mask, so that LDD (Lightly Doped) composed of low-concentration impurity introduction layers disposed on both sides of the gate electrode 3 respectively. (Drain) layers 4 a and 4 b are formed on the semiconductor substrate 1.

そして、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５を形成する。そして、ゲート電極３およびサイドウォール５ａ、５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール５ａ、５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層６ａおよびドレイン層６ｂを半導体基板１に形成する。   Then, an insulating layer is formed on the semiconductor substrate 1 on which the LDD layers 4a and 4b are formed by a method such as CVD, and anisotropic etching such as RIE is performed to form the sidewall 5 on the side wall of the gate electrode 3. Form. Then, by using the gate electrode 3 and the sidewalls 5a and 5b as a mask, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 1, thereby the high concentration disposed on the sides of the sidewalls 5a and 5b. A source layer 6 a and a drain layer 6 b made of an impurity introduction layer are formed on the semiconductor substrate 1.

次に、図１（ｂ）に示すように、ＨＤＰ膜８ａよりもチャージダメージの小さいライナ膜７をゲート電極３上に形成する。なお、ライナ膜７の膜厚は、ゲート電極３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３間の隙間を埋め込むことができるとともに、ＨＤＰ膜８ａ形成時のチャージダメージを低減できるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。   Next, as shown in FIG. 1B, a liner film 7 having a smaller charge damage than the HDP film 8 a is formed on the gate electrode 3. Note that the liner film 7 can fill the gap between the gate electrodes 3 even when the width and interval of the gate electrodes 3 are as small as about 0.3 μm or less, and charge damage when forming the HDP film 8a. Can be set to be reduced, for example, within a range of about 500 to 1000 mm.

また、ライナ膜７としては、例えば、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。
なお、ＰＥ−ＳＩＮ膜としては、プラズマＣＶＤにより形成されたシリコン窒化膜を用いることができる。また、ＰＥ−ＴＥＯＳ膜としては、ソースガスとしてＴＥＯＳを使用してプラズマＣＶＤにより形成されたシリコン酸化膜を用いることができる。ＬＰ−ＴＥＯＳ膜としては、ソースガスとしてＴＥＯＳを使用して低圧ＣＶＤにより形成されたシリコン酸化膜を用いることができる。Ｏ3−ＴＥＯＳ膜としては、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより形成されたシリコン酸化膜を用いることができる。 As the liner film 7, for example, a PE-SIN film, a PE-TEOS film, an LP-TEOS film, or an O 3 -TEOS film can be used.
Note that a silicon nitride film formed by plasma CVD can be used as the PE-SIN film. As the PE-TEOS film, a silicon oxide film formed by plasma CVD using TEOS as a source gas can be used. As the LP-TEOS film, a silicon oxide film formed by low-pressure CVD using TEOS as a source gas can be used. As the O 3 -TEOS film, a silicon oxide film formed by O 3 -TEOS-based atmospheric pressure CVD can be used.

ここで、ライナ膜７としてＰＥ−ＳＩＮ膜を用いることにより、ゲート絶縁膜２に加わるチャージをブロックすることが可能となり、ゲート電極３上にＨＤＰ膜８ａを形成する際に、ゲート絶縁膜２に加わるチャージダメージを抑制することが可能となる。
また、ライナ膜７としてＰＥ−ＴＥＯＳ膜を用いることにより、ゲート電極３上にＨＤＰ膜８ａが直接形成されることを防止することが可能となり、ゲート絶縁膜２に加わるチャージダメージを抑制しつつ、ゲート電極３上にＨＤＰ膜８ａを形成することが可能となる。 Here, by using a PE-SIN film as the liner film 7, it becomes possible to block the charge applied to the gate insulating film 2. When forming the HDP film 8 a on the gate electrode 3, It is possible to suppress the charge damage applied.
Further, by using a PE-TEOS film as the liner film 7, it is possible to prevent the HDP film 8a from being directly formed on the gate electrode 3, and while suppressing charge damage applied to the gate insulating film 2, The HDP film 8a can be formed on the gate electrode 3.

また、ライナ膜７としてＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることにより、ノンプラズマでライナ膜７を形成することが可能となるとともに、ゲート電極３上にＨＤＰ膜８ａが直接形成されることを防止することが可能となり、ゲート絶縁膜２に加わるチャージダメージを抑制しつつ、ゲート電極２上にＨＤＰ膜８ａを形成することが可能となる。 Further, by using an LP-TEOS film or an O 3 -TEOS film as the liner film 7, it becomes possible to form the liner film 7 by non-plasma, and the HDP film 8a is directly formed on the gate electrode 3. It is possible to prevent this, and the HDP film 8a can be formed on the gate electrode 2 while suppressing charge damage applied to the gate insulating film 2.

次に、図１（ｃ）に示すように、高密度プラズマＣＶＤにより、ゲート電極３間の隙間が埋め込まれるとともに、ゲート電極３が覆われるように、ＨＤＰ膜８ａをライナ膜７上に形成する。なお、ＨＤＰ膜８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＨＤＰ膜８ａを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極３間の隙間を精度よく埋め込むことができる。 Next, as shown in FIG. 1C, the HDP film 8 a is formed on the liner film 7 by high-density plasma CVD so that the gap between the gate electrodes 3 is buried and the gate electrode 3 is covered. . The film thickness of the HDP film 8a can be set to, for example, about 9000 to 10000 mm.
Here, by using the HDP film 8a as the interlayer insulating film, it becomes possible to improve the gap fill characteristics, and even when the aspect ratio of the gate electrode 3 is high and the interval is narrow, the gap between the gate electrodes 3 is accurately measured. Can be embedded well.

そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、ＨＤＰ膜８ａ上にＰＥ−ＴＥＯＳ膜８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極３上にライナ膜７を形成してから、ＨＤＰ膜８ａを形成することが可能となり、チャージダメージからゲート絶縁膜２を保護しつつ、ＨＤＰ膜８ａを形成することが可能となる。このため、ゲート絶縁膜２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜２の破壊を防止することが可能となるとともに、ゲート電極３間の埋め込みを可能としつつ、ゲート電極３上に層間絶縁膜を形成することが可能となる。 Then, for example, a PE-TEOS film 8b is formed on the HDP film 8a by plasma CVD using TEOS. The film thickness of the PE-TEOS film 8b can be set to 3000 mm, for example.
As a result, the HDP film 8a can be formed after the liner film 7 is formed on the gate electrode 3, and the HDP film 8a can be formed while protecting the gate insulating film 2 from charge damage. Become. For this reason, even when the gate insulating film 2 is thinned to about 50 mm or less, the gate insulating film 2 can be prevented from being broken and the gate electrodes 3 can be embedded while being embedded. An interlayer insulating film can be formed thereon.

図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。そして、半導体基板１１には、ゲート電極１３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１４ａ、１４ｂが形成されている。さらに、ゲート電極１３の側壁にはサイドウォール１５ａ、１５ｂがそれぞれ形成され、半導体基板１１には、サイドウォール１５ａ、１５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層１６ａおよびドレイン層１６ｂが形成されている。 FIG. 2 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
In FIG. 2A, a gate electrode 13 is formed on a semiconductor substrate 11 with a gate insulating film 12 interposed. The semiconductor substrate 11 is formed with LDD layers 14 a and 14 b made of low-concentration impurity introduction layers disposed on both sides of the gate electrode 13. Further, sidewalls 15a and 15b are respectively formed on the side walls of the gate electrode 13, and the semiconductor substrate 11 has a source layer 16a and a drain made of high-concentration impurity introduction layers disposed on the sides of the sidewalls 15a and 15b, respectively. Layer 16b is formed.

そして、図２（ｂ）に示すように、ＨＤＰ膜１８ａよりもチャージダメージの小さいライナ膜１７ａをゲート電極１３上に形成する。なお、ライナ膜１７ａの膜厚は、ゲート電極３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極１３間の隙間を埋め込むことができるとともに、ＨＤＰ膜１８ａ形成時のチャージダメージを低減できるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。また、ライナ膜１７としては、例えば、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。 Then, as shown in FIG. 2B, a liner film 17a having a smaller charge damage than the HDP film 18a is formed on the gate electrode 13. Note that the liner film 17a can fill the gap between the gate electrodes 13 even when the width and interval of the gate electrodes 3 are as small as about 0.3 μm or less, and charge damage when forming the HDP film 18a. Can be set to be reduced, for example, within a range of about 500 to 1000 mm. As the liner film 17, for example, a PE-TEOS film, an LP-TEOS film, or an O 3 -TEOS film can be used.

次に、図２（ｃ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ライナ膜１７ａ上にＰＥ−ＳＩＮ膜１７ｂを形成する。なお、ＰＥ−ＳＩＮ膜１７ｂの膜厚は、ゲート電極１３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ライナ膜１７ａが形成されたゲート電極１３間の隙間を埋め込むことができるとともに、ゲート絶縁膜１２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。   Next, as shown in FIG. 2C, a PE-SIN film 17b is formed on the liner film 17a by depositing a silicon nitride film using plasma CVD. The PE-SIN film 17b can fill the gap between the gate electrodes 13 on which the liner film 17a is formed even when the width and interval of the gate electrodes 13 are as small as about 0.3 μm or less. The charge applied to the gate insulating film 12 can be set so as to be blocked, and can be set within a range of, for example, about 500 to 1000 mm.

次に、図２（ｄ）に示すように、高密度プラズマＣＶＤにより、ゲート電極１３間の隙間が埋め込まれるとともに、ゲート電極１３が覆われるように、ＨＤＰ膜１８ａをＰＥ−ＳＩＮ膜１７ｂ上に形成する。なお、ＨＤＰ膜１８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＨＤＰ膜１８ａを用いることにより、ギャップフィル特性を向上させることが可能となり、ゲート電極１３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極１３間の隙間を精度よく埋め込むことができる。 Next, as shown in FIG. 2D, the HDP film 18a is formed on the PE-SIN film 17b so that the gap between the gate electrodes 13 is buried and the gate electrode 13 is covered by high-density plasma CVD. Form. The thickness of the HDP film 18a can be set to, for example, about 9000 to 10000 mm.
Here, by using the HDP film 18a as the interlayer insulating film, the gap fill characteristics can be improved, and the gap between the gate electrodes 13 can be accurately measured even when the aspect ratio of the gate electrodes 13 is high and the interval is narrow. Can be embedded well.

そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、ＨＤＰ膜１８ａ上にＰＥ−ＴＥＯＳ膜１８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜１８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極１３上にライナ膜１７ａおよびＰＥ−ＳＩＮ膜１７ｂを形成してから、ＨＤＰ膜１８ａを形成することが可能となる。このため、チャージダメージからゲート絶縁膜１３を保護しつつ、ＨＤＰ膜１８ａを形成することが可能となるとともに、ＰＥ−ＳＩＮ膜１７ｂにてチャージをブロックすることが可能となる。この結果、ゲート絶縁膜１３が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜１３の破壊を防止することが可能となるとともに、ゲート電極１３間の埋め込みを可能としつつ、層間絶縁膜をゲート電極１３上に形成することが可能となる。 Then, for example, the PE-TEOS film 18b is formed on the HDP film 18a by plasma CVD using TEOS. The film thickness of the PE-TEOS film 18b can be set to 3000 mm, for example.
Thus, the HDP film 18a can be formed after the liner film 17a and the PE-SIN film 17b are formed on the gate electrode 13. Therefore, it is possible to form the HDP film 18a while protecting the gate insulating film 13 from charge damage, and it is possible to block the charge with the PE-SIN film 17b. As a result, even when the gate insulating film 13 is thinned to about 50 mm or less, it is possible to prevent the gate insulating film 13 from being destroyed and to allow the inter-gate electrode 13 to be buried while Can be formed on the gate electrode 13.

図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。そして、半導体基板２１には、ゲート電極２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２４ａ、２４ｂが形成されている。さらに、ゲート電極２３の側壁にはサイドウォール２５ａ、２５ｂがそれぞれ形成され、半導体基板２１には、サイドウォール２５ａ、２５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂが形成されている。 FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
In FIG. 3A, a gate electrode 23 is formed on a semiconductor substrate 21 with a gate insulating film 22 interposed therebetween. The semiconductor substrate 21 is formed with LDD layers 24 a and 24 b made of low-concentration impurity introduction layers disposed on both sides of the gate electrode 23. Further, side walls 25a and 25b are formed on the side walls of the gate electrode 23, respectively, and a source layer 26a and a drain made of a high concentration impurity introduction layer respectively disposed on the side of the side walls 25a and 25b are formed on the semiconductor substrate 21. Layer 26b is formed.

そして、図３（ｂ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ゲート電極２３上にＰＥ−ＳＩＮ膜２７を形成する。なお、ＰＥ−ＳＩＮ膜２７の膜厚は、ゲート電極２３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極２３間の隙間を埋め込むことができるとともに、ゲート絶縁膜２２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。   Then, as shown in FIG. 3B, a PE-SIN film 27 is formed on the gate electrode 23 by depositing a silicon nitride film using plasma CVD. The thickness of the PE-SIN film 27 can be embedded in the gap between the gate electrodes 23 and is added to the gate insulating film 22 even when the width and interval of the gate electrodes 23 are as small as about 0.3 μm or less. The charge can be set so as to be blocked, and for example, the charge can be set within a range of about 500 to 1000 mm.

次に、図３（ｃ）に示すように、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、ゲート電極２３間の隙間が埋め込まれるとともに、ゲート電極２３が覆われるように、Ｏ3−ＴＥＯＳ膜２８ａをＰＥ−ＳＩＮ膜２７上に形成する。なお、Ｏ3−ＴＥＯＳ膜２８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＯ3−ＴＥＯＳ膜２８ａを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極２３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極２３間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜２に加わるチャージダメージを低減することができる。 Next, as shown in FIG. 3C, the O 3 -TEOS film 28a is formed so that the gap between the gate electrodes 23 is buried and the gate electrode 23 is covered by O 3 -TEOS atmospheric pressure CVD. It is formed on the PE-SIN film 27. The film thickness of the O 3 -TEOS film 28a can be set to, for example, about 9000 to 10000 mm.
Here, by using the O 3 -TEOS film 28a as the interlayer insulating film, it becomes possible to improve the gap fill characteristics while enabling the non-plasma film formation, the gate electrode 23 has a high aspect ratio, Even when the gap is narrow, the gap between the gate electrodes 23 can be filled with high accuracy, and the charge damage applied to the gate insulating film 2 can be reduced.

そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、Ｏ3−ＴＥＯＳ膜２８ａ上にＰＥ−ＴＥＯＳ膜２８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜２８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、層間絶縁膜としてＯ3−ＴＥＯＳ膜２８ａを用いることが可能となり、ゲート絶縁膜２２に加わるチャージダメージを低減しつつ、ゲート電極２３間の埋め込み特性を向上させることが可能となるとともに、ＰＥ−ＳＩＮ膜２７にてゲート絶縁膜２２に加わるチャージをブロックすることが可能となり、ゲート絶縁膜２２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜２２の破壊を防止することが可能となる。 Then, for example, the PE-TEOS film 28b is formed on the O 3 -TEOS film 28a by plasma CVD using TEOS. The film thickness of the PE-TEOS film 28b can be set to 3000 mm, for example.
As a result, the O 3 -TEOS film 28a can be used as the interlayer insulating film, and it is possible to improve the filling characteristics between the gate electrodes 23 while reducing charge damage applied to the gate insulating film 22. The charge applied to the gate insulating film 22 can be blocked by the PE-SIN film 27, and even when the gate insulating film 22 is thinned to about 50 mm or less, the gate insulating film 22 can be prevented from being broken. It becomes possible.

図４は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、半導体基板３１上には、ゲート絶縁膜３２を介してゲート電極３３が形成されている。そして、半導体基板３１には、ゲート電極３３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３４ａ、３４ｂが形成されている。さらに、ゲート電極３３の側壁にはサイドウォール３５ａ、３５ｂがそれぞれ形成され、半導体基板３１には、サイドウォール３５ａ、３５ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層３６ａおよびドレイン層３６ｂが形成されている。 FIG. 4 is a sectional view showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
In FIG. 4A, a gate electrode 33 is formed on a semiconductor substrate 31 with a gate insulating film 32 interposed. The semiconductor substrate 31 is formed with LDD layers 34 a and 34 b made of low-concentration impurity introduction layers disposed on both sides of the gate electrode 33. Further, sidewalls 35a and 35b are respectively formed on the side walls of the gate electrode 33, and the semiconductor substrate 31 has a source layer 36a and a drain made of a high-concentration impurity introduction layer respectively disposed on the sides of the sidewalls 35a and 35b. A layer 36b is formed.

そして、図４（ｂ）に示すように、成膜時のチャージダメージの小さいライナ膜３７ａをゲート電極３３上に形成する。なお、ライナ膜３７ａの膜厚は、ゲート電極３３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３３間の隙間を埋め込むことができるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。また、ライナ膜３７としては、例えば、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜を用いることができる。 Then, as shown in FIG. 4B, a liner film 37a having a small charge damage during film formation is formed on the gate electrode 33. The film thickness of the liner film 37a can be set so that the gap between the gate electrodes 33 can be embedded even when the width and interval of the gate electrodes 33 are as small as about 0.3 μm or less. It can be in the range of about 500 to 1000 mm. In addition, as the liner film 37, for example, a PE-TEOS film, an LP-TEOS film, or an O 3 -TEOS film can be used.

次に、図４（ｃ）に示すように、プラズマＣＶＤを用いてシリコン窒化膜を堆積させることにより、ライナ膜３７ａ上にＰＥ−ＳＩＮ膜３７ｂを形成する。なお、ＰＥ−ＳＩＮ膜３７ｂの膜厚は、ライナ膜３７が形成されたゲート電極３３の幅および間隔が０．３μｍ程度以下と小さい場合においても、ゲート電極３３間の隙間を埋め込むことができるとともに、ゲート絶縁膜３２に加わるチャージをブロックできるように設定することができ、例えば、５００〜１０００Å程度の範囲内とすることができる。   Next, as shown in FIG. 4C, a PE-SIN film 37b is formed on the liner film 37a by depositing a silicon nitride film using plasma CVD. The PE-SIN film 37b can fill the gap between the gate electrodes 33 even when the width and interval of the gate electrode 33 on which the liner film 37 is formed are as small as about 0.3 μm or less. The charge applied to the gate insulating film 32 can be set so as to be blocked, and can be set within a range of, for example, about 500 to 1000 mm.

次に、図４（ｄ）に示すように、Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、ゲート電極３３間の隙間が埋め込まれるとともに、ゲート電極３３が覆われるように、Ｏ3−ＴＥＯＳ膜３８ａをＰＥ−ＳＩＮ膜３７ｂ上に形成する。なお、Ｏ3−ＴＥＯＳ膜３８ａの膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、層間絶縁膜としてＯ3−ＴＥＯＳ膜３８ａを用いることにより、ノンプラズマでの成膜を可能としつつ、ギャップフィル特性を向上させることが可能となり、ゲート電極３３のアスペクト比が高く、間隔が狭い場合においても、ゲート電極３３間の隙間を精度よく埋め込むことが可能となるとともに、ゲート絶縁膜３２に加わるチャージダメージを低減することができる。 Next, as shown in FIG. 4D, the O 3 -TEOS film 38a is formed so that the gap between the gate electrodes 33 is buried and the gate electrode 33 is covered by O 3 -TEOS system atmospheric pressure CVD. It is formed on the PE-SIN film 37b. The film thickness of the O 3 -TEOS film 38a can be set to, for example, about 9000 to 10,000 mm.
Here, by using the O 3 -TEOS film 38a as the interlayer insulating film, it is possible to improve the gap fill characteristics while enabling the non-plasma film formation, the gate electrode 33 has a high aspect ratio, Even when the gap is narrow, the gap between the gate electrodes 33 can be filled with high accuracy, and the charge damage applied to the gate insulating film 32 can be reduced.

そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、Ｏ3−ＴＥＯＳ膜３８ａ上にＰＥ−ＴＥＯＳ膜３８ｂを形成する。なお、ＰＥ−ＴＥＯＳ膜３８ｂの膜厚は、例えば、３０００Åとすることができる。
これにより、ゲート電極３３上にライナ膜３７ａを形成してから、ＰＥ−ＳＩＮ膜３７ｂを形成することが可能となり、チャージダメージからゲート絶縁膜３２を保護しつつ、ＰＥ−ＳＩＮ膜３７ｂを形成することが可能となるとともに、Ｏ3−ＴＥＯＳ膜３８ａを層間絶縁膜として用いることが可能となる。このため、ゲート絶縁膜３２に加わるチャージダメージを低減しつつ、ゲート電極３３間の埋め込み特性を向上させることが可能となるとともに、ＰＥ−ＳＩＮ膜３７ｂにてゲート絶縁膜３２に加わるチャージダメージをブロックすることが可能となり、ゲート絶縁膜３２が５０Å程度以下に薄膜化された場合においても、ゲート絶縁膜３２の破壊を防止することが可能となる。 Then, for example, the PE-TEOS film 38b is formed on the O 3 -TEOS film 38a by plasma CVD using TEOS. The film thickness of the PE-TEOS film 38b can be, for example, 3000 mm.
Thus, the PE-SIN film 37b can be formed after the liner film 37a is formed on the gate electrode 33, and the PE-SIN film 37b is formed while protecting the gate insulating film 32 from charge damage. In addition, the O 3 -TEOS film 38a can be used as an interlayer insulating film. For this reason, it is possible to improve the filling characteristics between the gate electrodes 33 while reducing the charge damage applied to the gate insulating film 32, and block the charge damage applied to the gate insulating film 32 by the PE-SIN film 37b. Therefore, even when the gate insulating film 32 is thinned to about 50 mm or less, it is possible to prevent the gate insulating film 32 from being broken.

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 4th Embodiment of this invention.

符号の説明Explanation of symbols

１、１１、２１、３１ 半導体基板、２、１２、２２、３２ ゲート絶縁膜、３、１３、２３、３３ ゲート電極、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ ＬＤＤ層、５ａ、５ｂ、１５ａ、１５ｂ、２５ａ、２５ｂ、３５ａ、３５ｂ サイドウォール、６ａ、１６ａ、２６ａ、３６ａ ソース層、６ｂ、１６ｂ、２６ｂ、３６ｂ ドレイン層、７、１７ａ、３７ａ ライナ膜、８ａ、１８ａ ＨＤＰ膜、８ｂ、１８ｂ、２８ｂ、３８ｂ ＰＥ−ＴＥＯＳ膜、１７ｂ、２７、３７ｂ ＰＥ−ＳＩＮ膜、２８ａ、３８ａ Ｏ3−ＴＥＯＳ膜 1, 11, 21, 31 Semiconductor substrate 2, 12, 22, 32 Gate insulating film 3, 13, 23, 33 Gate electrode, 4a, 4b, 14a, 14b, 24a, 24b, 34a, 34b LDD layer, 5a 5b, 15a, 15b, 25a, 25b, 35a, 35b sidewall, 6a, 16a, 26a, 36a source layer, 6b, 16b, 26b, 36b drain layer, 7, 17a, 37a liner film, 8a, 18a HDP film 8b, 18b, 28b, 38b PE-TEOS film, 17b, 27, 37b PE-SIN film, 28a, 38a O 3 -TEOS film

Claims (14)

ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたＨＤＰ膜と、
前記ゲート電極と前記ＨＤＰ膜との間に形成され、前記ＨＤＰ膜よりもチャージダメージの小さいライナ膜とを備えることを特徴とする半導体装置。 A gate electrode formed on the semiconductor layer via the gate insulating film;
An HDP film formed on the gate electrode;
A semiconductor device comprising: a liner film formed between the gate electrode and the HDP film and having a charge damage smaller than that of the HDP film. 前記ライナ膜と前記ＨＤＰ膜との間に形成されたＰＥ−ＳＩＮ膜をさらに備えることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a PE-SIN film formed between the liner film and the HDP film. ゲート絶縁膜を介して半導体層上に形成されたゲート電極と、
前記ゲート電極上に形成されたＯ3−ＴＥＯＳ膜と、
前記ゲート電極と前記Ｏ3−ＴＥＯＳ膜との間に形成され、前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜とを備えることを特徴とする半導体装置。 A gate electrode formed on the semiconductor layer via the gate insulating film;
An O 3 -TEOS film formed on the gate electrode;
A semiconductor device comprising: a charge block film formed between the gate electrode and the O 3 -TEOS film and blocking charge damage applied to the gate insulating film. 前記ゲート電極と前記チャージブロック膜との間に形成されたライナ膜をさらに備えることを特徴とする請求項４記載の半導体装置。   The semiconductor device according to claim 4, further comprising a liner film formed between the gate electrode and the charge block film. 前記ライナ膜は、ＰＥ−ＳＩＮ膜、ＰＥ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜またはＯ3−ＴＥＯＳ膜であることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。 The semiconductor device according to claim 1, wherein the liner film is a PE-SIN film, a PE-TEOS film, an LP-TEOS film, or an O 3 -TEOS film. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
プラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a PE-SIN film on the gate electrode by plasma CVD;
Forming a HDP film on the PE-SIN film by high-density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a PE-TEOS film on the gate electrode by plasma CVD using TEOS as a source gas;
And a step of forming an HDP film on the PE-TEOS film by high density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a LP-TEOS film on the gate electrode by low pressure CVD using TEOS as a source gas;
And a step of forming an HDP film on the LP-TEOS film by high density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming an O 3 -TEOS film on the gate electrode by O 3 -TEOS based atmospheric pressure CVD;
And a step of forming an HDP film on the O 3 -TEOS film by high density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a PE-TEOS film on the gate electrode by plasma CVD using TEOS as a source gas;
Forming a PE-SIN film on the PE-TEOS film by plasma CVD;
Forming a HDP film on the PE-SIN film by high-density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いた低圧ＣＶＤにより、前記ゲート電極上にＬＰ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＬＰ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a LP-TEOS film on the gate electrode by low pressure CVD using TEOS as a source gas;
Forming a PE-SIN film on the LP-TEOS film by plasma CVD;
Forming a HDP film on the PE-SIN film by high-density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ゲート電極上にＯ3−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記Ｏ3−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
高密度プラズマＣＶＤにより、前記ＰＥ−ＳＩＮ膜上にＨＤＰ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming an O 3 -TEOS film on the gate electrode by O 3 -TEOS based atmospheric pressure CVD;
Forming a PE-SIN film on the O 3 -TEOS film by plasma CVD;
Forming a HDP film on the PE-SIN film by high-density plasma CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
前記ゲート絶縁膜に加わるチャージダメージをブロックするチャージブロック膜を前記ゲート電極上に形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記チャージブロック膜上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a charge block film on the gate electrode for blocking charge damage applied to the gate insulating film;
And a step of forming an O 3 -TEOS film on the charge block film by O 3 -TEOS-based atmospheric pressure CVD. ゲート絶縁膜を介して半導体層上にゲート電極を形成する工程と、
ソースガスとしてＴＥＯＳを用いたプラズマＣＶＤにより、前記ゲート電極上にＰＥ−ＴＥＯＳ膜を形成する工程と、
プラズマＣＶＤにより、前記ＰＥ−ＴＥＯＳ膜上にＰＥ−ＳＩＮ膜を形成する工程と、
Ｏ3−ＴＥＯＳ系常圧ＣＶＤにより、前記ＰＥ−ＳＩＮ上にＯ3−ＴＥＯＳ膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a gate electrode on the semiconductor layer via the gate insulating film;
Forming a PE-TEOS film on the gate electrode by plasma CVD using TEOS as a source gas;
Forming a PE-SIN film on the PE-TEOS film by plasma CVD;
Forming a O 3 -TEOS film on the PE-SIN by O 3 -TEOS-based atmospheric pressure CVD.
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