JP2005122214A

JP2005122214A - 基準電圧発生回路、表示駆動回路及び表示装置

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Inventors: Akira Morita; 晶森田
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Abstract

【課題】回路規模を増大させることなく、表示装置の種類に関わらず汎用的に用いられる基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法を提供する。
【解決手段】基準電圧発生回路４８は、第１〜第３のラダー抵抗回路７０、７２、７４を含む。第１のラダー抵抗回路７０は、その両端の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の基準電圧を出力する。第２のラダー抵抗回路７２は、抵抗値が固定の複数の抵抗回路が直列接続され、複数の基準電圧を出力する。第３のラダー抵抗回路７４は、その両端の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の基準電圧を出力する。第１〜第３のラダー抵抗回路７０、７２、７４は、第１及び第２の電源線の間に直列接続される。第１及び第３のラダー抵抗回路に含まれる可変抵抗回路の抵抗値は、所与のコマンド又は外部入力端子からの可変制御信号により可変制御される。
【選択図】図６

Description

本発明は、基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法に関する。

液晶装置等の電気光学装置に代表される表示装置は、小型化かつ高精細化が要求されている。中でも液晶装置は、低消費電力化が実現され、携帯型の電子機器に搭載されることが多い。例えば携帯電話機の表示部として搭載された場合、多階調化による色調豊富な画像表示が要求される。

一般に、画像表示を行うための映像信号は、表示装置の表示特性に応じてガンマ補正が行われる。このガンマ補正は、ガンマ補正回路（広義には、基準電圧発生回路）により行われる。液晶装置を例にとれば、ガンマ補正回路は、階調表示を行うための階調データに基づいて、画素の透過率に応じた電圧を生成する。

このようなガンマ補正回路は、表示装置を駆動する表示駆動回路に内蔵される。したがって、小型化が要求される電子機器に搭載される表示駆動回路は小規模であることが望ましい。そのため、ガンマ補正回路は、駆動する表示装置の表示特性に特化したガンマ補正を行うように調整されており、表示装置の種類に関わらず汎用的に用いられる表示駆動回路を提供することができなかった。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路規模を増大させることなく、表示装置の種類に関わらず汎用的に用いられる基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法を提供することにある。

上記課題を解決するために本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、その両端の間の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する第１のラダー抵抗回路と、抵抗値が固定の複数の抵抗回路が直列接続され、複数の電圧を出力する第２のラダー抵抗回路と、その両端の間の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する第３のラダー抵抗回路とを含み、前記第１〜第３のラダー抵抗回路は、第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続され、前記第１及び第３のラダー抵抗回路に含まれる可変抵抗回路は、所与のコマンド設定又は所与の可変制御信号に基づいて、抵抗値が可変制御されることを特徴とする。

本発明において、第１及び第２の電源線の間に第１〜第３のラダー抵抗回路を直列に接続し、各ラダー抵抗回路から多値の基準電圧を出力させる。第１及び第３のラダー抵抗回路は、その両端の間の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、第２のラダー抵抗回路は、抵抗値が固定の抵抗回路が直列接続されている。そして、第１及び第３のラダー抵抗回路は、例えばユーザからの所与のコマンドや所与の可変制御信号により可変制御されるが、第２のラダー抵抗回路はコマンドや可変制御信号によって抵抗値が変更されない構成となっている。

ここで第１及び第３のラダー抵抗回路の可変制御を行うコマンドや可変制御信号は、同一のものであってもよいし、別個のものであってもよい。

表示パネル、特に液晶パネルについては、液晶材等に依存して、最適な階調表現を行うための基準電圧が異なり、表示パネルの種類ごとにラダー抵抗の抵抗比を最適化する必要がある。しかしながら、中間調を表現する領域においては表示パネルの種類に関わらずほぼ一定である。したがって、本発明によれば、第１及び第３のラダー抵抗回路の抵抗値のみをコマンドや可変制御信号により可変制御を行って、表示パネルに応じた抵抗比を変更できるようにしたので、可変制御に伴う回路規模の増大を最低限に抑えつつ、表示パネルの種類に関わらず、最適な階調表現を行うためにガンマ補正された基準電圧を生成することができる。

また本発明に係る基準電圧発生回路は、前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、スイッチ素子と抵抗素子とが直列接続された抵抗切替回路が並列接続されていてもよい。

本発明によれば、スイッチ素子と抵抗素子とが直列接続された抵抗切替回路を用いて該抵抗切替回路を並列に接続することで、スイッチ素子の制御により多様な抵抗値を容易に実現させるようにしたので、簡素な構成で、上述のように汎用的な基準電圧発生回路を提供することができる。

また本発明に係る基準電圧発生回路は、前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、前記抵抗切替回路と並列に接続された抵抗素子を含むことができる。

本発明によれば、スイッチ素子を介さない抵抗回路を、抵抗切替回路と並列に接続するようにしたので、誤ったスイッチ制御によりオープンの状態を回避するための制御又は付加回路を簡素化することができる。

また本発明に係る基準電圧発生回路は、前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、抵抗素子と該抵抗素子と並列に接続されたスイッチ素子とを含む抵抗切替回路が直列接続されていてもよい。

本発明によれば、抵抗素子と該抵抗素子と並列に接続されたスイッチ素子とにより可変抵抗回路を構成し、スイッチ素子を制御して、多様な抵抗値を容易に実現させるようにしたので、簡素な構成で、上述のように汎用的な基準電圧発生回路を提供することができる。

また本発明に係る基準電圧発生回路は、前記第１又は第３のラダー抵抗回路は、前記可変抵抗回路を少なくとも２つ有し、直列接続されていてもよい。

本発明によれば、より高精度に抵抗比を制御することができ、汎用的な基準電圧発生回路を提供することができる。

また本発明に係る基準電圧発生回路は、前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、第１〜第Ｒ（Ｒは２以上の整数）の基準電圧のうち第ｉ（１≦ｉ≦Ｒ、ｉは整数）の基準電圧を生成するための第ｉ（ｉは正の整数）の分割ノードと第（ｉ−１）の基準電圧を出力するための第（ｉ−１）の分割ノードとの間に挿入された抵抗素子と、前記第ｉの分割ノードにその入力が接続されたボルテージフォロワ接続の第１の演算増幅回路と、第ｉの基準電圧の出力ノードと前記第１の演算増幅回路の出力との間に挿入された第１のスイッチ素子と、前記第ｉの基準電圧の出力ノードと前記第ｉの分割ノードとの間に挿入された第２のスイッチ素子とを含み、前記第１及び第２のスイッチ素子は、所与の駆動期間の前半期間において、前記第１のスイッチ素子がオン状態、前記第２のスイッチ素子がオフ状態に制御され、前記駆動期間の後半期間において、前記第１のスイッチ素子がオフ状態、前記第２のスイッチ素子がオン状態に制御され、前記第１の演算増幅回路は、前記後半期間において、その動作電流が制限又は停止されてもよい。

本発明によれば、第１の演算増幅回路により、所与の基準電圧を迅速に駆動することができるようになるとともに、該第１の演算増幅回路の電流消費を最低限に抑えることができるので、駆動期間が短縮化された場合であっても低消費電力化を実現する基準電圧発生回路を提供することができる。

本発明に係る基準電圧発生回路は、前記第１の演算増幅回路の出力と第（ｉ＋１）の基準電圧の出力ノードとの間に挿入された第２の演算増幅回路を含み、前記第２の演算増幅回路は、前記前半期間において、第ｉの基準電圧に所与のオフセット電圧を付加した電圧を出力し、前記後半期間において、その動作電流が制限又は停止されてもよい。

本発明によれば、例えば中間調を表現するための基準電圧の立ち上げについても、第１の演算増幅回路により高速化し、かつ第２の演算増幅回路により付加されたオフセットにより高精度の駆動が可能となる。また、第２の演算増幅回路の電流消費を最低限に抑えることができる。

また本発明に係る基準電圧発生回路は、前記第１〜第３のラダー抵抗回路を構成する第１〜第Ｐ（Ｐは正の整数）の抵抗回路のうち、第１の表示パネルを駆動する場合の第Ｌ（１≦Ｌ≦Ｐ、Ｌは整数）の抵抗回路の抵抗値を第１の抵抗値、第２の表示パネルを駆動する場合の第Ｌの抵抗回路の抵抗値を第２の抵抗値とした場合、前記第２のラダー抵抗回路は、前記第２の抵抗値に対する前記第１の抵抗値の比が２以下となる抵抗回路により構成されてもよい。

本発明によれば、階調表現を損なうことなく、表示パネルの種類に依存しない基準電圧発生回路を提供することができる。

また本発明に係る表示駆動回路は、上記いずれか記載の基準電圧発生回路と、前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路とを含むことができる。

本発明によれば、汎用的なガンマ補正回路を含む表示駆動回路を提供することができ、低コスト化を図ることができる。

また本発明に係る表示駆動回路は、前記可変制御信号が入力される外部入力端子を含むことができる。

本発明によれば、ユーザ自身が表示パネルに応じて、容易に調整可能な表示駆動回路を提供することができる。

また本発明係る表示装置は、複数の信号電極と、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素と、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことができる。

本発明によれば、表示パネルの種類に依存しない汎用的な表示駆動回路により、低コストに表示装置を提供することができる。

また本発明に係る表示装置は、複数の信号電極と、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素とを含む表示パネルと、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことができる。

また本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生方法であって、第１及び第２の電源電圧が供給される第１及び第２の電源線との間に直列接続された第１〜第３のラダー抵抗回路のうち、第２のラダー抵抗回路の抵抗値を固定した状態で、前記第１及び第３のラダー抵抗回路に含まれる抵抗回路の抵抗値を所与のコマンド又は可変制御信号に基づいて可変制御することを特徴とする。

本発明によれば、第１及び第３のラダー抵抗回路の抵抗値のみをコマンドや可変制御信号により可変制御を行って、表示パネルに応じた抵抗比を変更できるようにしたので、簡素な可変制御により、表示パネルの種類に関わらず、最適な階調表現を行うためにガンマ補正された基準電圧を生成することができる。

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に何ら限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

本実施形態における基準電圧発生回路は、ガンマ補正回路として用いることができる。このガンマ補正回路は、表示駆動回路に含まれる。表示駆動回路は、印加電圧によって光学特性を変化させる電気光学装置、例えば液晶装置の駆動に用いることができる。

以下では、液晶装置に本実施形態における基準電圧発生回路を適用する場合について説明するが、これに限定されるものではなく、他の表示装置にも適用することができる。

１．表示装置
図１に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す。

表示装置（狭義には、電気光学装置、液晶装置）１０は、表示パネル（狭義には、液晶パネル）２０を含むことができる。

表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査電極（ゲートライン）Ｇ₁〜Ｇ_N（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号電極（ソースライン）Ｓ₁〜Ｓ_M（Ｍは、２以上の自然数）とが配置されている。また、走査電極Ｇ_n（１≦ｎ≦Ｎ、ｎは自然数）と信号電極Ｓ_m（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２_nmが配置されている。

ＴＦＴ２２_nmのゲート電極は、走査電極Ｇ_nに接続されている。ＴＦＴ２２_nmのソース電極は、信号電極Ｓ_mに接続されている。ＴＦＴ２２_nmのドレイン電極は、液晶容量（広義には液晶素子）２４_nmの画素電極２６_nmに接続されている。

液晶容量２４_nmにおいては、画素電極２６_nmに対向する対向電極２８_nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８_nmには、対向電極電圧Ｖｃｏｍが供給される。

表示装置１０は、信号ドライバＩＣ３０を含むことができる。信号ドライバＩＣ３０として、本実施形態における表示駆動回路を用いることができる。信号ドライバＩＣ３０は、画像データに基づいて、表示パネル２０の信号電極Ｓ₁〜Ｓ_Mを駆動する。

表示装置１０は、走査ドライバＩＣ３２を含むことができる。走査ドライバＩＣ３２は、一垂直走査期間内に、表示パネル２０の走査電極Ｇ₁〜Ｇ_Nを順次駆動する。

表示装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバＩＣ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバＩＣ３２に対して供給する。更に電源回路３４は、対向電極電圧Ｖｃｏｍを生成することができる。

表示装置１０は、コモン電極駆動回路３６を含むことができる。コモン電極駆動回路３６は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを表示パネル２０の対向電極に出力する。

表示装置１０は、信号制御回路３８を含むことができる。信号制御回路３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回路３４を制御する。例えば、信号制御回路３８は、信号ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。

なお図１では、表示装置１０に電源回路３４、コモン電極駆動回路３６又は信号制御回路３８を含めて構成するようにしているが、これらのうち少なくとも１つを表示装置１０の外部に設けて構成するようにしてもよい。或いは、表示装置１０に、ホストを含めるように構成することも可能である。

また図１において、信号ドライバＩＣ３０の機能を有する表示駆動回路、及び走査ドライバＩＣ３２の機能を有する走査電極駆動回路のうち少なくとも１つを表示パネル２０が形成されたガラス基板上に、形成するようにしてもよい。

このような構成の表示装置１０において、信号ドライバＩＣ３０は、階調データに基づく階調表示を行うため、当該階調データに対応した電圧を信号電極に出力するようになっている。信号ドライバＩＣ３０は、信号電極に出力する電圧を、階調データに基づいてガンマ補正する。そのため、信号ドライバＩＣ３０は、ガンマ補正を行う基準電圧発生回路（狭義には、ガンマ補正回路）を含む。

一般に、表示パネル２０は、その構造や用いられる液晶材に応じて階調特性が異なる。すなわち、液晶に印加すべき電圧と画素の透過率との関係が一定とはならない。そこで、階調データに応じて液晶に印加すべき最適な電圧を生成するために、基準電圧発生回路によりガンマ補正が行われる。

階調データに基づいて選択されて出力される電圧を最適化するため、ガンマ補正では、ラダー抵抗により生成される多値の電圧を補正する。そのとき、表示パネル２０の製造メーカ等から指定された電圧を生成するように、ラダー抵抗を構成する抵抗回路の抵抗比が決められる。

このようなガンマ補正によれば、駆動対象の表示パネルに最適な電圧を用いて駆動することができる一方、駆動対象の表示パネルごとにラダー抵抗を構成する各抵抗回路の抵抗比を変えて基準電圧発生回路により発生される電圧を変更する必要が生ずる。そのため、駆動対象の表示パネルの種類が異なると、基準電圧発生回路を含む表示駆動回路をも変える必要がある。したがって、表示駆動回路を汎用化することができず、より一層の低コスト化を図ることができなかった。

そこで本実施形態では、駆動対象の表示パネルの種類にかかわらず、汎用的に用いることができる基準電圧発生回路と、これを用いた表示駆動回路を提供する。

以下では、上述の基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣ３０について説明する。

２．信号ドライバＩＣ
図２に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣ３０の機能ブロック図を示す。

信号ドライバＩＣ３０は、入力ラッチ回路４０、シフトレジスタ４２、ラインラッチ回路４４、ラッチ回路４６、基準電圧選択回路（狭義には、ガンマ補正回路）４８、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）５０、ボルテージフォロワ回路（広義には、信号電極駆動回路）５２を含む。

入力ラッチ回路４０は、図１に示す信号制御回路３８から供給される例えば各６ビットのＲＧＢ信号からなる階調データを、クロック信号ＣＬＫに基づいてラッチする。クロック信号ＣＬＫは、信号制御回路３８から供給される。

入力ラッチ回路４０でラッチされた階調データは、シフトレジスタ４２において、クロック信号ＣＬＫに基づき順次シフトされる。シフトレジスタ４２で順次シフトされて入力された階調データは、ラインラッチ回路４４に取り込まれる。

ラインラッチ回路４４に取り込まれた階調データは、ラッチパルス信号ＬＰのタイミングでラッチ回路４６にラッチされる。ラッチパルス信号ＬＰは、水平走査周期で入力される。

基準電圧発生回路４８は、駆動対象の表示パネルの階調表現が最適化されるように決められたラダー抵抗の抵抗比を用いて、高電位側の電源電圧（第１の電源電圧）Ｖ０と低電位側の電源電圧（第２の電源電圧）ＶＳＳとの間で抵抗分割された分割ノードにおいて発生した多値の基準電圧Ｖ０〜ＶＹ（Ｙは、自然数）を出力する。

図３に、ガンマ補正の原理を説明するための図を示す。

ここでは、液晶の印加電圧に対する画素の透過率の変化を示す階調特性の図を模式的に示す。画素の透過率を０％〜１００％（又は１００％〜０％）で示すと、一般に液晶の印加電圧が小さくなるほど又は大きくなるほど、透過率の変化が小さくなる。また液晶の印加電圧が中間付近の領域では、透過率の変化が大きくなる。

そこで上述の透過率の変化と逆の変化を行うようなガンマ（γ）補正を行うことで、印加電圧に応じてリニアに変化するガンマ補正された透過率を実現させることができる。したがって、ディジタルデータである階調データに基づき、最適化された透過率を実現する基準電圧Ｖγを生成することができる。すなわち、このような基準電圧が生成されるようにラダー抵抗の抵抗比を実現すればよい。

図２における基準電圧発生回路４８で生成された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給される。

ＤＡＣ５０は、ラッチ回路４６から供給された階調データに基づいて、多値の基準電圧Ｖ０〜ＶＹのいずれかの電圧を選択して、ボルテージフォロワ回路５２に出力する。

ボルテージフォロワ回路５２は、インピーダンス変換を行って、ＤＡＣ５０から供給された電圧に基づいて信号電極を駆動する。

このように信号ドライバＩＣ３０は、信号電極ごとに、階調データに基づいて多値の基準電圧の中から選択した電圧を用いて、インピーダンス変換を行って出力する。

図４に、ボルテージフォロワ回路５２の構成の概要を示す。

ここでは、１出力当たりの構成のみを示す。

ボルテージフォロワ回路５２は、演算増幅器６０、第１及び第２のスイッチング素子Ｑ１、Ｑ２を含む。

演算増幅器６０は、ボルテージフォロワ接続されている。すなわち、演算増幅器６０の出力端子が反転入力端子に接続されて、負帰還が構成されている。

演算増幅器６０の非反転入力端子には、図２に示すＤＡＣ５０で選択された基準電圧Ｖｉｎが入力される。演算増幅器６０の出力端子は、第１のスイッチング素子Ｑ１を介して、駆動電圧Ｖｏｕｔが出力される信号電極に接続される。当該信号電極は、第２のスイッチング素子Ｑ２を介して、演算増幅器６０の非反転入力端子にも接続されている。

コントロール信号発生回路６２は、第１及び第２のスイッチング素子Ｑ１、Ｑ２のオンオフ制御を行うための制御信号ＶＦｃｎｔを生成する。このようなコントロール信号発生回路６２は、１又は複数の信号電極ごとに設けることができる。

第２のスイッチング素子Ｑ２は、制御信号ＶＦｃｎｔによりオンオフ制御される。第１のスイッチング素子Ｑ１は、制御信号ＶＦｃｎｔが入力されたインバータ回路ＩＮＶ１の出力信号によりオンオフ制御される。

図５に、ボルテージフォロワ回路５２の動作タイミングの一例を示す。

コントロール信号発生回路６２により生成された制御信号ＶＦｃｎｔは、ラッチパルス信号ＬＰにより規定される選択期間（駆動期間）ｔの前半期間（駆動期間の初めの所与の期間）ｔ１と後半期間ｔ２で論理レベルが変化する。すなわち、前半期間ｔ１で制御信号ＶＦｃｎｔの論理レベルが「Ｌ」になると、第１のスイッチング素子Ｑ１がオン、第２のスイッチング素子Ｑ２がオフとなる。また、後半期間ｔ２で制御信号ＶＦｃｎｔの論理レベルが「Ｈ」になると、第１のスイッチング素子Ｑ１がオフ、第２のスイッチング素子Ｑ２がオンとなる。したがって、選択期間ｔにおいて、前半期間ｔ１ではボルテージフォロワ接続された演算増幅器６０によりインピーダンス変換されて信号電極が駆動され、後半期間ｔ２ではＤＡＣ５０から出力された基準電圧を用いて信号電極が駆動される。

このように駆動することで、液晶容量や配線容量等の充電に必要な前半期間ｔ１では、高い駆動能力を有するボルテージフォロワ接続された演算増幅器６０により高速に駆動電圧Ｖｏｕｔを立ち上げ、高い駆動能力が不要な後半期間ｔ２では、ＤＡＣ５０により駆動電圧を出力することができる。したがって、電流消費が大きい演算増幅器６０の動作期間を最低限に抑え、低消費化を図ることができるとともに、ライン数の増加によって選択期間ｔが短くなり充電期間が足りなくなるといった事態を回避することができる。

図２における基準電圧発生回路４８は、駆動対象の表示パネルの階調特性に着目して、ラダー抵抗を構成する各抵抗回路を全て可変にすることなく、その一部の抵抗回路のみ可変制御できるように構成される。これにより、ラダー抵抗の回路規模や制御線の配線、或いは制御自体が簡素化される。。特に多階調化が進むのに伴い、発生すべき基準電圧の多値化が予想されるため、できるだけラダー抵抗の回路規模を増大させることなく、かつ表示パネルに依存せずに汎用化できることが望ましい。

更に基準電圧発生回路４８は、マスク変更等による配線切替で可変制御を行うのではなく、ユーザからの所与のコマンド又は外部入力端子からの可変制御信号に基づいて、上述のラダー抵抗の可変制御を行う。これにより、信号ドライバＩＣ３０を、表示パネルの種類に関わらず汎用的に用いることができる。

次に、基準電圧発生回路４８について詳細に説明する。

３．基準電圧発生回路
図６に、本実施形態における基準電圧発生回路４８の構成の概要を示す。

ここでは、本実施形態における基準電圧発生回路４８の他に、ＤＡＣ５０と、ボルテージフォロワ回路５２とを併せて図示している。

基準電圧発生回路４８は、高電位側の電源電圧（第１の電源電圧）Ｖ０が供給される第１の電源線と低電位側の電源電圧（第２の電源電圧）ＶＳＳが供給される第２の電源線との間に接続されたラダー抵抗により、多値の基準電圧Ｖ０〜ＶＹを出力する。より具体的には、基準電圧発生回路４８は、第１〜第３のラダー抵抗回路７０、７２、７４を含む。第１のラダー抵抗回路７０は、その両端部の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する。第２のラダー抵抗回路７２は、抵抗値が固定の複数の抵抗回路が直列接続され、複数の電圧を出力する。第３のラダー抵抗回路７４は、その両端部の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する。

第１〜第３のラダー抵抗回路７０、７２、７４は、第１及び第２の電源線の間に直列接続される。より具体的には、一端が第１の電源線に接続された第１のラダー抵抗回路７０の他端には、第２のラダー抵抗回路７２の一端が接続される。第２のラダー抵抗回路７２の他端には、第３のラダー抵抗回路７４の一端が接続され、第３のラダー抵抗回路７４の他端には第２の電源線が接続される。第１のラダー抵抗回路７０は、ラダー抵抗を構成する各抵抗回路の両端の電圧を多値の基準電圧として出力する。第２のラダー抵抗回路７２は、ラダー抵抗を構成する各抵抗回路の両端の電圧を多値の基準電圧として出力する。第３のラダー抵抗回路７４は、ラダー抵抗を構成する各抵抗回路の両端の電圧を多値の基準電圧として出力する。

第１のラダー抵抗回路７０に含まれる可変抵抗回路は、例えばユーザから指定された第１のコマンド又は所与の外部入力端子を介して入力された第１の可変制御信号に基づいて抵抗値の可変制御が行われる。第３のラダー抵抗回路７４に含まれる可変抵抗回路は、例えばユーザから指定された第２のコマンド又は所与の外部入力端子を介して入力された第２の可変制御信号に基づいて抵抗値の可変制御が行われる。第１及び第３のラダー抵抗回路７０、７４には、抵抗値が固定の抵抗回路が含まれていてもよいし、全てが可変抵抗回路で構成されていてもよく、少なくとも１つの可変抵抗回路を含んで構成されていればよい。可変抵抗回路は、抵抗素子や、抵抗素子とスイッチ素子等により実現することができる。

第１及び第２のコマンドは、同一のコマンドであってもよいし、別個に指定されるコマンドであってもよい。第１及び第２の可変制御信号は、同一の制御信号であってもよいし、別個に入力される制御信号であってもよい。

このように基準電圧発生回路４８は、第１及び第２の電源線の間に接続されたラダー抵抗のうち、第１及び第２の電源電圧に近い基準電圧を生成するための抵抗回路のみを可変制御する構成となっていることを特徴とする。そのため、ラダー抵抗を構成する全抵抗回路について可変制御を行う必要がなくなるため、制御が容易となり、かつ回路規模の増大を防ぐことができる。

基準電圧発生回路４８によって生成された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給される。ＤＡＣ５０は、基準電圧の出力ノードごとに設けられたスイッチ回路を有する。各スイッチ回路は、図２に示すラッチ回路４６から供給された階調データに基づいて択一的にオン制御される。ＤＡＣ５０は、このようにして選択した電圧を、出力電圧Ｖｉｎとしてボルテージフォロワ回路５２に出力する。

３．１階調特性
図７に、階調特性について説明するための図を示す。

一般に表示パネル、特に液晶パネルは、その構造や液晶材によって階調特性が異なる。したがって、液晶に印加すべき電圧と画素の透過率との関係が一定とはならないことが知られている。図７に示すように、電源電圧が５Ｖ系の第１の液晶パネルと、電源電圧が３Ｖ系の第２の液晶パネルとを例に挙げると、画素の透過率の変化が大きい能動領域で動作する印加電圧の範囲が異なる。そのため、第１及び第２の液晶パネルそれぞれ別個に、最適な階調表現を実現する電圧に補正するため、ラダー抵抗の抵抗比を決める必要がある。ここで、ラダー抵抗の抵抗比とは、第１及び第２の電源線の間に直列接続されるラダー抵抗の総抵抗値に対する、各抵抗回路の抵抗値の比をいう。

図８に、第１及び第２の液晶パネルにおいて、階調値に応じて最適化された基準電圧を示す。

ここでは、６４階調の各階調値について最適化された基準電圧を、電源電圧を基準とした相対値比で示しており、階調値が最大のとき基準電圧の相対値が「１００」になる。図８に示すように、液晶パネルに依存して、補正された基準電圧が異なる。

そこで本願出願人は、抵抗値比に着目して解析を進めた結果、以下の通りであることがわかった。ここで抵抗値比とは、ラダー抵抗が直列接続された第１〜第Ｐ（Ｐは、正の整数）の抵抗回路により構成されているものとすると、第１の液晶パネルについて最適化された基準電圧を生成する第Ｌ（１≦Ｌ≦Ｐ、Ｌは正の整数）の抵抗回路の抵抗値を第１の抵抗値、第２の液晶パネルについて最適化された基準電圧を生成する第Ｌの抵抗回路の抵抗値を第２の抵抗値とした場合、第２の抵抗値に対する第１の抵抗値の比をいう。

図９に、階調値と第１及び第２の液晶パネルの抵抗値比との関係を示す。

ここでは、６４階調分の基準電圧を生成するために必要な６３個の抵抗値比について示している。抵抗値比に着目すると、高電位側の電源電圧及び低電位側の電源電圧に近い基準電圧を生成する部分８０、８２では抵抗値比が高くなるが、中間調の部分８４の抵抗値比はほぼ「１」であることがわかる。抵抗値比がほぼ「１」の場合、当該階調値に対応した基準電圧を生成するための抵抗値が同等であることを示す。

更に、高電位側の電源電圧及び低電位側の電源電圧に近い基準電圧を生成する部分８０、８２の両端４階調分を削除した場合には、図１０に示すように、中間調の基準電圧を生成するための抵抗値はほぼ「１」となることがより顕著となり、中間調の基準電圧を生成するための抵抗回路を共用できることを意味する。

そこで、図８に示す第１及び第２の液晶パネルについて、高電位側の電源電圧及び低電位側の電源電圧に近い基準電圧を生成する部分８０、８２の両端４階調分を削除した場合の階調特性は、図１２に示すように中間調においてほぼ一致することが判明した。

したがって、ガンマ補正を行うためのラダー抵抗の高電位側及び低電位側の電源電圧に近い数個（例えば４個）ずつの抵抗回路の抵抗値のみを調整することで、異なる種類の液晶パネルに対し最適なガンマ補正を行うことができる基準電圧発生回路を提供することができる。すなわち、ラダー抵抗を構成する全抵抗回路について可変制御を行う必要がない。

そこで、図６に示すように、本実施形態における基準電圧発生回路４８は、第１及び第３のラダー抵抗回路７０、７４のみを可変制御し、中間調の基準電圧を生成するための第２のラダー抵抗回路７２では抵抗値が固定の抵抗回路のみにより構成する。

なお、第２のラダー抵抗回路７２を構成する各抵抗回路は、抵抗値比がほぼ「１」の場合のみならず抵抗値比が「２」以下であれば、階調特性を損なうことなく、汎用的な基準電圧発生回路を提供することができる。

図１２に、基準電圧発生回路４８が適用された信号ドライバＩＣ３０の具体的な構成の一例を示す。

ここでは基準電圧発生回路４８が、Ｍ本の信号電極の駆動に共用化されている場合を示している。すなわち、Ｍ本の信号電極Ｓ_1〜Ｓ_Mそれぞれについて、ＤＡＣ５０-1〜５０-M、ボルテージフォロワ回路５２-1〜５２-Mを有している。

ＤＡＣ５０-1〜ＤＡＣ５０-Mは、各信号電極に対応する階調データに基づいて、多値の基準電圧の中から１つの基準電圧を選択する。ＤＡＣ５０-1〜５０-Mに供給される多値の基準電圧は、基準電圧発生回路４８で生成される。基準電圧発生回路４８は、第１〜第３のラダー抵抗回路７０、７２、７４を含む。第１及び第３のラダー抵抗回路７０、７４は、ユーザからのコマンド又は外部入力端子を介して入力された可変制御信号により、ラダー抵抗を構成する抵抗回路の抵抗値が可変制御される。このように構成することで、信号電極数が増加しても、基準電圧発生回路４８による回路規模の増大を抑える効果は顕著となる。

３．２ラダー抵抗の可変制御の例
図７に示す階調特性において、所与の透過率ｔｒ１、ｔｒ２の範囲の透過率の変化の大きい領域を能動領域、それ以外を第１及び第２の非能動領域とする。能動領域は、中間調の階調値に応じた電圧が印加される領域である。第１の非能動領域を、液晶の印加電圧が大きいとき透過率が変化する領域とし、第２の非能動領域を、液晶の印加電圧が小さいとき透過率が変化する領域とする。

所与の液晶パネルにおいて、透過率ｔｒ２を得るための印加電圧をＶＡ、透過率ｔｒ１を得るための印加電圧をＶＡ´（第１の液晶パネルの場合ＶＡ＝ＶＡ１、ＶＡ´＝ＶＡ１´で、第２の液晶パネルの場合ＶＡ＝ＶＡ２、ＶＡ´＝ＶＡ２´）とした場合、第１及び第２の電源電圧の電圧差をＶＤＩＦとしたときに、（ＶＤＩＦ−ＶＡ）／ＶＤＩＦが大きいほど、第１及び第３のラダー抵抗回路７０、７４で可変制御される可変抵抗回路の抵抗値を大きくし、（ＶＤＩＦ−ＶＡ）／ＶＤＩＦが小さいほど、第１及び第３のラダー抵抗回路７０、７４で可変制御される可変抵抗回路の抵抗値を小さくする。

例えば図８に示す第１の液晶パネルの場合に第１及び第３のラダー抵抗回路７０、７４で可変制御される可変抵抗回路の抵抗値を、第２の液晶パネルの場合に第１及び第３のラダー抵抗回路７０、７４で可変制御される可変抵抗回路の抵抗値より大きくする。

また上述の能動領域が、図９に示す抵抗値比が２以下となることが望ましい。すなわち第２のラダー抵抗回路７２では、抵抗値比が２以下となる抵抗回路が直列接続されるように構成することが望ましい。そして、その両端の階調値に対応した基準電圧を生成する第１及び第２のラダー抵抗回路７０、７４の可変抵抗回路については、上述のように可変制御する。

例えば、以上のように可変制御を行うことによって、図６に示す構成の基準電圧発生回路４８を含む信号ドライバＩＣ３０を、駆動対象の表示パネルに関わらず汎用的に用いることができるようになる。

３．３ラダー抵抗の構成
基準電圧発生回路４８において上述のように可変制御される第１及び第３のラダー抵抗回路７０、７４は、例えば以下のように構成することができる。以下では、第１のラダー抵抗回路７０の構成例について説明するが、第３のラダー抵抗回路７４も同様に構成することができる。

３．３．１第１の構成例
図１３（Ａ）、（Ｂ）、（Ｃ）に、第１のラダー抵抗回路７０の第１の構成例を示す。

ここでは第１のラダー抵抗回路７０は、図１３（Ａ）に示すように例えば直列接続された可変抵抗回路ＶＲ０〜ＶＲ３を含むもののとする。

可変抵抗回路は、図１３（Ｂ）に示すように、スイッチ回路（スイッチ素子）と抵抗回路（抵抗素子）とが直列接続された抵抗切替回路を並列接続して構成することができる。この場合、並列接続された抵抗切替回路のスイッチ回路では、コマンド若しくは外部入力端子を介して入力される可変制御信号に基づいて、少なくとも１つがオンとなるように制御される。

例えば可変抵抗回路ＶＲ０は、抵抗切替回路９０-01〜９０-04を並列接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９０-11〜９０-14を並列接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９０-21〜９０-24を並列接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９０-31〜９０-34を並列接続して構成することができる。

また図１３（Ｃ）に示すように、可変抵抗回路において並列接続された抵抗切替回路に対し、更に抵抗回路を並列接続するようにしてもよい。

例えば可変抵抗回路ＶＲ０は、抵抗切替回路９０-01〜９０-04と並列に、抵抗回路９２-0を接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９０-11〜９０-14と並列に抵抗回路９２-1を接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９０-21〜９０-24と並列に抵抗回路９２-2を接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９０-31〜９０-34と並列に抵抗回路９２-3を接続して構成することができる。

この場合、並列接続された抵抗切替回路のスイッチ回路が少なくとも１つがオンとなるように制御する必要がなくなるので、誤って設定されてオープンとなる状態を回避したり、或いは当該状態を回避する回路を設ける必要がなくなり、構成又は制御が簡素化される。

このような構成において、各抵抗切替回路のスイッチ回路は、コマンド若しくは外部入力端子を介して入力される可変制御信号に基づいて、オンオフ制御される。

３．３．２第２の構成例
図１４に、第１のラダー抵抗回路７０の第２の構成例を示す。

可変抵抗回路は、図１４に示すように、抵抗回路とスイッチ回路とが並列に接続された抵抗切替回路を直列接続して構成することができる。この場合、抵抗切替回路のスイッチ素子は、コマンド若しくは外部入力端子を介して入力される可変制御信号に基づいて、オンオフ制御される
例えば可変抵抗回路ＶＲ０は、抵抗切替回路９４-01〜９４-04を直列接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９４-11〜９４-14を直列接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９４-21〜９４-24を直列接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９４-31〜９４- 34を直列接続して構成することができる。

３．３．３第３の構成例
図１５に、第１のラダー抵抗回路７０の第３の構成例を示す。

可変抵抗回路ＶＲ０では、第１の電源線と分割ノードＮＤ１との間に、直列に接続されたスイッチ回路（スイッチ素子）ＳＷＡ及び抵抗回路Ｒ₀₁が挿入されている。分割ノードＮＤ１と基準電圧Ｖ１の出力ノードとの間には、スイッチ回路ＳＷ₁₁が挿入されている。また可変抵抗回路ＶＲ０では、第１の電源線とノードＮＤ１Ｂとの間に、直列に接続されたスイッチ回路ＳＷＢ及び抵抗回路Ｒ₀₂が挿入されている。ノードＮＤ１Ｂと基準電圧Ｖ１との間には、スイッチ回路ＳＷ₁₂が挿入されている。更に可変抵抗回路ＶＲ０では、第１の電源線とノードＮＤ１Ｃとの間に、直列に接続されたスイッチ回路ＳＷＣ及び抵抗回路Ｒ₀₃が挿入されている。ノードＮＤ１Ｃと基準電圧Ｖ１の出力ノードとの間には、スイッチ回路ＳＷ₁₃が挿入されている。

可変抵抗回路ＶＲ１では、分割ノードＮＤ１と分割ノードＮＤ２との間に、抵抗回路Ｒ₁₁が挿入されている。分割ノードＮＤ２と基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ₂₁が挿入されている。また可変抵抗回路ＶＲ１では、ノードＮＤ１ＢとノードＮＤ２Ｂとの間に、抵抗回路Ｒ₁₂が挿入されている。ノードＮＤ２Ｂと基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ₂₂が挿入されている。更に可変抵抗回路ＶＲ１では、ノードＮＤ１ＣとノードＮＤ２Ｃとの間に、抵抗回路Ｒ₁₃が挿入されている。ノードＮＤ２Ｃと基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ₂₃が挿入されている。

可変抵抗回路ＶＲ２では、分割ノードＮＤ２と分割ノードＮＤ３との間に、抵抗回路Ｒ₂₁が挿入されている。分割ノードＮＤ３と基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ₃₁が挿入されている。また可変抵抗回路ＶＲ２では、ノードＮＤ２ＢとノードＮＤ３Ｂとの間に、抵抗回路Ｒ₂₂が挿入されている。ノードＮＤ３Ｂと基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ₃₂が挿入されている。更に可変抵抗回路ＶＲ２では、ノードＮＤ２ＣとノードＮＤ３Ｃとの間に、抵抗回路Ｒ₂₃が挿入されている。ノードＮＤ３Ｃと基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ₃₃が挿入されている。

可変抵抗回路ＶＲ３では、分割ノードＮＤ３と基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ₃₁が挿入されている。また可変抵抗回路ＶＲ３では、ノードＮＤ３Ｂと基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ₃₂が挿入されている。更に可変抵抗回路ＶＲ３では、ノードＮＤ３Ｃと基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ₃₃が挿入されている。

このような構成において、スイッチ回路ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷ₁₁〜ＳＷ₁₃、ＳＷ₂₁〜ＳＷ₂₃、ＳＷ₃₁〜ＳＷ₃₃は、コマンド若しくは外部入力端子を介して入力される可変制御信号に基づいて、オンオフ制御される。

例えば、スイッチ回路ＳＷＢ、ＳＷＣ、ＳＷ₁₃、ＳＷ₂₂がオン、スイッチ回路ＳＷＡ、ＳＷ₁₁、ＳＷ₁₂、ＳＷ₂₁、ＳＷ₂₃がオフの場合、基準電圧Ｖ１として電源電圧Ｖ０が抵抗回路Ｒ₀₃により電圧降下した電圧が出力され、基準電圧Ｖ２として電源電圧Ｖ０から抵抗回路Ｒ₀₃と抵抗回路Ｒ₁₂とにより電圧降下した電圧が出力される。

このように、ラダー抵抗の可変抵抗回路の設定可能な抵抗値をより多様化することができるので、多くの表示パネルに最適化できる基準電圧発生回路を含む信号ドライバＩＣを提供することができるようになる。

３．３．４第４の構成例
図１６に、第１のラダー抵抗回路７０の第４の構成例を示す。

可変抵抗回路ＶＲ０では、第１の電源線と分割ノードＮＤ１との間に、抵抗回路Ｒ０が挿入されている。また可変抵抗回路ＶＲ０では、分割ノードＮＤ１と基準電圧Ｖ１の出力ノードとの間にボルテージフォロワ回路９６-1が挿入されている。ボルテージフォロワ回路９６-1は、図４に示したボルテージフォロワ回路と同様の構成をなしており、ボルテージフォロワ回路９６-1に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃｎｔ１によりオンオフ制御される。

可変抵抗回路ＶＲ１では、分割ノードＮＤ１と分割ノードＮＤ２との間に、抵抗回路Ｒ１が挿入されている。また可変抵抗回路ＶＲ１では、分割ノードＮＤ２と基準電圧Ｖ２の出力ノードとの間にボルテージフォロワ回路９６-2が挿入されている。ボルテージフォロワ回路９６-2は、図４に示したボルテージフォロワ回路と同様の構成をなしており、ボルテージフォロワ回路９６-2に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃｎｔ１によりオンオフ制御される。

可変抵抗回路ＶＲ２では、分割ノードＮＤ２と分割ノードＮＤ３との間に、抵抗回路Ｒ２が挿入されている。また可変抵抗回路ＶＲ２では、分割ノードＮＤ３と基準電圧Ｖ３の出力ノードとの間にボルテージフォロワ回路９６-3が挿入されている。ボルテージフォロワ回路９６-3は、図４に示したボルテージフォロワ回路と同様の構成をなしており、ボルテージフォロワ回路９６-3に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃｎｔ１によりオンオフ制御される。

可変抵抗回路ＶＲ３では、分割ノードＮＤ３と基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ３が挿入されている。また可変抵抗回路ＶＲ３では、ボルテージフォロワ回路９６-3のボルテージフォロワ接続された演算増幅器の出力端子と基準電圧Ｖ４の出力ノードとの間にオフセット付き演算増幅回路９８が挿入されている。演算増幅回路９８は、制御信号ｃｎｔ１により動作制御される（動作電流の制御が行われる）。

すなわち、第１〜第Ｒ（Ｒは２以上の整数）の基準電圧のうち第ｉ（１≦ｉ≦Ｒ、ｉは整数）の基準電圧（例えば基準電圧Ｖ３）を生成するための第ｉの分割ノード（例えば分割ノードＮＤ３）と第（ｉ−１）の基準電圧を生成するための第（ｉ−１）の分割ノード（例えば分割ノードＮＤ２）との間に、抵抗素子（例えば抵抗回路Ｒ２）が挿入される。更に、第ｉの分割ノードにその入力端子が接続されたボルテージフォロワ接続の第１の演算増幅器（例えば、ボルテージフォロワ回路９６-3の演算増幅器）と、第ｉの基準電圧の出力ノードと第１の演算増幅器の出力との間に挿入された第１のスイッチ回路（例えば、ボルテージフォロワ回路９６-3の第１のスイッチ素子）と、第ｉの基準電圧の出力ノードと第ｉの分割ノードとの間に挿入された第２のスイッチ回路（例えば、ボルテージフォロワ回路９６-3の第１のスイッチ素子）とを設ける。

そして、第（ｉ＋１）の分割ノードと第（ｉ＋２）の分割ノードとの間に挿入される抵抗回路の抵抗値が固定の場合、第１の演算増幅器（例えば、ボルテージフォロワ回路９６-3の演算増幅器）の出力と第（ｉ＋１）の基準電圧の出力ノードとの間に第２の演算増幅回路（例えば、演算増幅回路９８）が挿入される。

図１７に、図１６に示した第１のラダー抵抗回路７０の制御タイミングの一例を示す。

例えば抵抗回路ＶＲ０において、ラッチパルス信号ＬＰにより規定される選択期間（駆動期間）ｔの前半期間（駆動期間の初めの所与の期間）ｔ１と後半期間ｔ２で、制御信号ｃｎｔ０、ｃｎｔ１の論理レベルが変化する。すなわち、前半期間ｔ１で制御信号ｃｎｔ０の論理レベルが「Ｌ」、制御信号ｃｎｔ１の論理レベルが「Ｈ」になると、ボルテージフォロワ接続された演算増幅器が基準電圧Ｖ１の出力ノードを駆動する。また後半期間ｔ２で、制御信号ｃｎｔ０の論理レベルが「Ｈ」、制御信号ｃｎｔ１の論理レベルが「Ｌ」になると、分割ノードＮＤ１と基準電圧Ｖ４の出力ノードとが短絡される。したがって、選択期間ｔにおいて、前半期間ｔ１ではボルテージフォロワ接続された演算増幅器によりインピーダンス変換されて基準電圧Ｖ１の出力ノードが駆動され、後半期間ｔ２では抵抗回路Ｒ０を介して基準電圧Ｖ１の出力ノードの電圧が決まる。

すなわち、図１７に示すように、液晶容量や配線容量等の充電に必要な前半期間ｔ１では、高い駆動能力を有するボルテージフォロワ接続された演算増幅器により高速に駆動電圧を立ち上げ、高い駆動能力が不要な後半期間ｔ２では、抵抗回路Ｒ０により駆動電圧を出力することができる。したがって、ボルテージフォロワ回路によりインピーダンス変換を行うことができるので、第１〜第３の構成例と同様の効果を得ることができる。

なおボルテージフォロワ回路９６-1〜９６-3の演算増幅器については、動作時には動作電流が定常的に流れるため、選択期間ｔの後半期間ｔ２において、当該動作電流を制限又は停止させることが望ましい。

更に可変抵抗回路ＶＲ３では、選択期間ｔの前半期間ｔ１において、演算増幅回路９８が基準電圧Ｖ３にオフセットを付加した電圧を、基準電圧Ｖ４として出力する。

同様に、演算増幅回路９８についても、選択期間ｔの後半期間ｔ２において、当該動作電流を制限又は停止させることが望ましい。

図１８に、演算増幅回路９８の詳細な構成例を示す。

演算増幅回路９８は、差動増幅部１００と、出力部１０２とを含む。

差動増幅部１００は、第１及び第２の差動増幅部１０４、１０６を含む。

第１の差動増幅部１０４は、ゲート電極に基準信号ＶＲＥＦＮが印加されるｎ型ＭＯＳトランジスタＴｒｎ１（以下、ｎ型ＭＯＳトランジスタＴｒｎｘ（ｘは任意の整数）を単にＴｒｎｘと略す。）のドレイン・ソース間に流れる電流を電流源とし、該電流源はＴｒｎ２〜Ｔｒｎ４のソース端子に接続される。Ｔｒｎ２、Ｔｒｎ３のゲート電極には、演算増幅回路９８の出力信号ＯＵＴが印加されている。Ｔｒｎ４のゲート電極には入力信号ＩＮが印加されている。

Ｔｒｎ２〜Ｔｒｎ４のドレイン端子は、カレントミラー構造のｐ型ＭＯＳトランジスタＴｒｐ１（以下、ｐ型ＭＯＳトランジスタＴｒｐｙ（ｙは任意の整数）を単にＴｒｐｙと略す。）、Ｔｒｐ２のドレイン端子に接続される。なおＴｒｐ１、Ｔｒｐ２のゲート電極は、Ｔｒｎ２、Ｔｒｎ３のドレイン端子に接続される。

Ｔｒｐ２のドレイン端子から差動出力信号ＳＯ１が出力される。

第２の差動増幅部１０６は、ゲート電極に基準信号ＶＲＥＦＰが印加されるＴＴｒｐ３のドレイン・ソース間に流れる電流を電流源とし、該電流源はＴｒｐ４〜Ｔｒｐ６のソース端子に接続される。Ｔｒｐ４、Ｔｒｐ５のゲート電極には、演算増幅回路９８の出力信号ＯＵＴが印加されている。Ｔｒｐ６のゲート電極には入力信号ＩＮが印加されている。

Ｔｒｐ４〜Ｔｒｐ６のドレイン端子は、カレントミラー構造のＴｒｎ５、Ｔｒｎ６のドレイン端子に接続される。なおＴｒｎ５、Ｔｒｎ６のゲート電極は、Ｔｒｐ４、Ｔｒｐ５のドレイン端子に接続される。

Ｔｒｎ６のドレイン端子から差動出力信号ＳＯ２が出力される。

出力部１０２は、電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に直列接続されたＴｒｐ７とＴｒｎ７とを含む。Ｔｒｐ７のゲート電極には、差動出力信号ＳＯ１が印加されている。Ｔｒｎ７のゲート電極には、差動出力信号ＳＯ２が印加されている。Ｔｒｐ７及びＴｒｎ７のドレイン端子から、出力信号ＯＵＴが出力される。

またＴｒｐ７のゲート電極は、Ｔｒｐ８のドレイン端子が接続される。Ｔｒｐ８のソース端子は電源電圧ＶＤＤに接続され、ゲート電極にはイネーブル信号ＥＮＢが印加される。Ｔｒｎ７のゲート電極は、Ｔｒｎ８のドレイン端子が接続される。Ｔｒｎ８のソース端子は接地電源電圧ＶＳＳに接続され、ゲート電極には反転イネーブル信号ＸＥＮＢが印加される。

このような構成の演算増幅回路９８は、図１９に示すように基準信号ＶＲＥＦＮ、ＶＲＥＦＰ、イネーブル信号ＥＮＢ、反転イネーブル信号ＸＥＮＢが動作して、入力信号ＩＮの電圧にオフセットを付加した出力信号ＯＵＴを出力する。基準信号ＶＲＥＦＮとイネーブル信号ＥＮＢとして、図１６及び図１７に示した制御信号ｃｎｔ１を用いることができる。基準信号ＶＲＥＦＰと反転イネーブル信号ＥＮＢとして、制御信号ｃｎｔ１を反転した信号を用いることができる。

第１の差動増幅部１０４において、基準信号ＶＲＥＦＮの論理レベルが「Ｈ」になりＴｒｎ１が電流源として動作を開始すると、出力信号ＯＵＴと入力信号ＩＮとに基づき、差動対を構成するＴｒｎ２、Ｔｒｎ３とＴｒｎ４との駆動能力の差に対応した電圧が差動出力信号ＳＯ１として出力される。このときＴｒｐ８は遮断されるため、差動出力信号ＳＯ１がそのままＴｒｐ７のゲート電極に印加される。また、第２の差動増幅部１０６においても、同様にして差動出力信号ＳＯ２がＴｒｎ７のゲート電極に印加される。その結果、出力部１０２は、入力信号ＩＮに、上述の差動対を構成する駆動能力に対応したオフセットが付加された出力信号ＯＵＴを出力することができる。

第１の差動増幅部１０４において、基準信号ＶＲＥＦＮの論理レベルが「Ｌ」になりＴｒｎ１が遮断されると、増幅動作ができなくなり、Ｔｒｐ８を介してＴｒｐ７のゲート電極に電源電圧ＶＤＤが印加される。同様に、第２の差動増幅部１０６においても、Ｔｒｎ８を介してＴｒｎ７のゲート電極に接地電源電圧ＶＳＳが印加される。その結果、出力部１０２は、その出力をハイインピーダンス状態とする。なお基準信号ＶＲＥＦＮ、ＶＲＥＦＰにより、電流源に流れる電流を制限又は停止することができるので、動作が不要な期間では動作電流が流れないように制御することができる。

このようにすることで、演算増幅回路９８は、オフセットを高精度に付加することができる。したがって、第４の構成例においては、ボルテージフォロワ回路によるインピーダンス変換を用いて、可変抵抗回路の抵抗値を可変制御することができ、表示パネルの種類に関わらず汎用的な基準電圧発生回路を構成することができる。

第４の構成例では、可変抵抗回路ＶＲ０〜ＶＲ３を制御信号ｃｎｔ０、ｃｎｔ１で可変制御するものとして説明したが、これに限定されるものではない。可変抵抗回路ＶＲ０〜ＶＲ３を、別個の制御信号で可変制御するようにしてもよい。

４．その他
以上においては、ＴＦＴを用いた液晶パネルを備える液晶装置を例に説明したが、これに限定されるものではない。基準電圧発生回路４８で生成した基準電圧を、所与の電流変換回路で電流に変えて、電流駆動型の素子に供給するようにしてもよい。このようにすれば、例えば信号電極及び走査電極により特定される画素に対応して設けられた有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣにも適用することができる。

図２０に、このような信号ドライバＩＣにより駆動される有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す。

有機ＥＬパネルは、信号電極Ｓ_mと走査電極Ｇ_nとの交差点に、駆動ＴＦＴ８００_nmと、スイッチＴＦＴ８１０_nmと、保持キャパシタ８２０_nmと、有機ＬＥＤ８３０_nmとを有する。駆動ＴＦＴ８００_nmは、ｐ型トランジスタにより構成される。

駆動ＴＦＴ８００_nmと有機ＬＥＤ８３０_nmとは、電源線に直列に接続される。

スイッチＴＦＴ８１０_nmは、駆動ＴＦＴ８００_nmのゲート電極と、信号電極Ｓ_mとの間に挿入される。スイッチＴＦＴ８１０_nmのゲート電極は、走査電極Ｇ_nに接続される。

保持キャパシタ８２０_nmは、駆動ＴＦＴ８００_nmのゲート電極と、キャパシタラインとの間に挿入される。

このような有機ＥＬ素子において、走査電極Ｇ_nが駆動されスイッチＴＦＴ８１０_nmがオンになると、信号電極Ｓ_mの電圧が保持キャパシタ８２０_nmに書き込まれるとともに、駆動ＴＦＴ８００_nmのゲート電極に印加される。駆動ＴＦＴ８００_nmのゲート電圧Ｖｇｓは、信号電極Ｓ_mの電圧によって決まり、駆動ＴＦＴ８００_nmに流れる電流が定まる。駆動ＴＦＴ８００_nmと有機ＬＥＤ８３０_nmとは直列接続されているため、駆動ＴＦＴ８００_nmに流れる電流がそのまま有機ＬＥＤ８３０_nmに流れる電流となる。

したがって、保持キャパシタ８２０_nmにより信号電極Ｓ_mの電圧に応じたゲート電圧Ｖｇｓを保持することによって、例えば１フレーム期間中において、ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０_nmに流すことで、当該フレームにおいて光り続ける画素を実現することができる。

図２１（Ａ）に、信号ドライバＩＣを用いて駆動される有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す。図２１（Ｂ）に、この画素回路の表示制御タイミングの一例を示す。

この場合も、有機ＥＬパネルは、駆動ＴＦＴ９００_nmと、スイッチＴＦＴ９１０_nmと、保持キャパシタ９２０_nmと、有機ＬＥＤ９３０_nmとを有する。

図２０に示した２トランジスタ方式の画素回路と異なる点は、定電圧の代わりにスイッチ素子としてのｐ型ＴＦＴ９４０_nmを介して定電流源９５０_nmからの定電流Ｉｄａｔａを画素に供給するようにした点と、電源線にスイッチ素子としてのｐ型ＴＦＴ９６０_nmを介して保持キャパシタ９２０_nm及び駆動ＴＦＴ９００_nmと接続するようにした点である。

このような有機ＥＬ素子において、まずゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電源線を遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０_nmとスイッチＴＦＴ９１０_nmをオンにして、定電流源９５０_nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００_nmに流す。

駆動ＴＦＴ９００_nmに流れる電流が安定するまでの間に、保持キャパシタ９２０_nmには定電流Ｉｄａｔａに応じた電圧が保持される。

続いて、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０_nmとスイッチＴＦＴ９１０_nmをオフにし、更にゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０_nmをオンにし、電源線と駆動ＴＦＴ９００_nm及び有機ＬＥＤ９３０_nmを電気的に接続する。このとき、保持キャパシタ９２０_nmに保持された電圧により、定電流Ｉｄａｔａとほぼ同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９３０_nmに供給される。

このような有機ＥＬ素子では、例えば、走査電極をゲート電圧Ｖｓｅｌが印加される電極、信号電極をデータ線として構成することができる。

有機ＬＥＤは、透明アノード（ＩＴＯ）の上部に発光層を設け、更にその上部にメタルカソードを設けるようにしても良いし、メタルアノードの上部に、発光層、光透過性カソード、透明シールを設けるようにしても良く、その素子構造に限定されるものではない。

以上説明したような有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣを上述したように構成することによって、有機ＥＬパネルについて汎用的に用いられる信号ドライバＩＣを提供することができる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、プラズマディスプレイ装置にも適用可能である。

本実施形態における基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す構成図である。基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣの機能ブロック図である。ガンマ補正の原理を説明するための説明図である。ボルテージフォロワ回路の構成の概要を示すブロック図である。ボルテージフォロワ回路の動作タイミングの一例を示すタイミングチャートである。本実施形態における基準電圧発生回路の構成の概要を示す回路構成図である。階調特性について説明するための説明図である。第１及び第２の液晶パネルにおいて、階調値に応じて最適化された基準電圧を示す説明図である。階調値と第１及び第２の液晶パネルの抵抗値比との関係を示す説明図である。両端４階調ずつ削除した場合の階調値と第１及び第２の液晶パネルの抵抗値比との関係を示す説明図である。両端４階調ずつ削除した場合の階調値に応じて最適化された基準電圧を示す説明図である。本実施形態における基準電圧発生回路を適用した場合の具体的な回路構成例を示す図である。図１３（Ａ）、（Ｂ）、（Ｃ）は、第１の構成例における第１のラダー抵抗回路の回路構成図である。第２の構成例における第１のラダー抵抗回路の回路構成図である。第３の構成例における第１のラダー抵抗回路の回路構成図である。第４の構成例における第１のラダー抵抗回路の回路構成図である。第４の構成例における第１のラダー抵抗回路の動作タイミングを示すタイミング図である。演算増幅回路の具体的な回路構成例を示す回路図である。演算増幅回路の動作制御タイミングを示すタイミング図である。有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す構成図である。図２１（Ａ）は、有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す回路構成図である。図２１（Ｂ）は、画素回路の表示制御タイミングの一例を示すタイミング図である。

符号の説明

１０表示装置（液晶装置）、２０表示パネル（液晶パネル）、２２nm ＴＦＴ、２４nm 液晶容量、２６nm 画素電極、２８nm 対向電極、３０信号ドライバＩＣ（表示駆動回路）、３２走査ドライバＩＣ、３４電源回路、３６コモン電極駆動回路、３８信号制御回路、４０入力ラッチ回路、４２シフトレジスタ、４４ラインラッチ回路、４６ラッチ回路、４８基準電圧発生回路（ガンマ補正回路）、５０、５０-1、５０-2、・・・、５０-M ＤＡＣ（電圧選択回路）、５２、５２-1、５２-2、・・・、５２-M、９６-1〜９６-3 ボルテージフォロワ回路、６０演算増幅器、６２コントロール信号発生回路、７０第１のラダー抵抗回路、７２第２のラダー抵抗回路、７４第３のラダー抵抗回路、９０、９０-01〜９０-04、９０-11〜９０-14、９０-21〜９０-24、９０-31〜９０-34、９４-01〜９４-04、９４-11〜９４-14、９４-21〜９４-24、９４-31〜９４-34、抵抗切替回路、９２-0〜９２-3 抵抗回路、９８演算増幅回路、１００差動増幅部、１０２出力部、１０４第１の差動増幅部、１０６第２の差動増幅部、ＶＲ０〜ＶＲ３可変抵抗回路

Claims

階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
その両端の間の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する第１のラダー抵抗回路と、
抵抗値が固定の複数の抵抗回路が直列接続され、複数の電圧を出力する第２のラダー抵抗回路と、
その両端の間の抵抗値が可変の可変抵抗回路を少なくとも１つ含み、多値の電圧を出力する第３のラダー抵抗回路と、
を含み、
前記第１〜第３のラダー抵抗回路は、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続され、
前記第１及び第３のラダー抵抗回路に含まれる可変抵抗回路は、
所与のコマンド設定又は所与の可変制御信号に基づいて、抵抗値が可変制御されることを特徴とする基準電圧発生回路。
請求項１において、
前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、
スイッチ素子と抵抗素子とが直列接続された抵抗切替回路が並列接続されていることを特徴とする基準電圧発生回路。
請求項２において、
前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、
前記抵抗切替回路と並列に接続された抵抗素子を含むことを特徴とする基準電圧発生回路。
請求項１において、
前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、
抵抗素子と該抵抗素子と並列に接続されたスイッチ素子とを含む抵抗切替回路が直列接続されていることを特徴とする基準電圧発生回路。
請求項２乃至４のいずれかにおいて、
前記第１又は第３のラダー抵抗回路は、
前記可変抵抗回路を少なくとも２つ有し、直列接続されていることを特徴とする基準電圧発生回路。
請求項１において、
前記第１又は第３のラダー抵抗回路に含まれる可変抵抗回路は、
第１〜第Ｒ（Ｒは２以上の整数）の基準電圧のうち第ｉ（１≦ｉ≦Ｒ、ｉは整数）の基準電圧を生成するための第ｉ（ｉは正の整数）の分割ノードと第（ｉ−１）の基準電圧を出力するための第（ｉ−１）の分割ノードとの間に挿入された抵抗素子と、
前記第ｉの分割ノードにその入力が接続されたボルテージフォロワ接続の第１の演算増幅回路と、
第ｉの基準電圧の出力ノードと前記第１の演算増幅回路の出力との間に挿入された第１のスイッチ素子と、
前記第ｉの基準電圧の出力ノードと前記第ｉの分割ノードとの間に挿入された第２のスイッチ素子とを含み、
前記第１及び第２のスイッチ素子は、
所与の駆動期間の前半期間において、前記第１のスイッチ素子がオン状態、前記第２のスイッチ素子がオフ状態に制御され、
前記駆動期間の後半期間において、前記第１のスイッチ素子がオフ状態、前記第２のスイッチ素子がオン状態に制御され、
前記第１の演算増幅回路は、
前記後半期間において、その動作電流が制限又は停止されることを特徴とする基準電圧発生回路。
請求項６において、
前記第１の演算増幅回路の出力と第（ｉ＋１）の基準電圧の出力ノードとの間に挿入された第２の演算増幅回路を含み、
前記第２の演算増幅回路は、
前記前半期間において、第ｉの基準電圧に所与のオフセット電圧を付加した電圧を出力し、
前記後半期間において、その動作電流が制限又は停止されることを特徴とする基準電圧発生回路。
請求項１乃至７のいずれかにおいて、
前記第１〜第３のラダー抵抗回路を構成する第１〜第Ｐ（Ｐは正の整数）の抵抗回路のうち、第１の表示パネルを駆動する場合の第Ｌ（１≦Ｌ≦Ｐ、Ｌは整数）の抵抗回路の抵抗値を第１の抵抗値、第２の表示パネルを駆動する場合の第Ｌの抵抗回路の抵抗値を第２の抵抗値とした場合、
前記第２のラダー抵抗回路は、
前記第２の抵抗値に対する前記第１の抵抗値の比が２以下となる抵抗回路により構成されていることを特徴とする基準電圧発生回路。
請求項１乃至８のいずれか記載の基準電圧発生回路と、
前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする表示駆動回路。
請求項９において、
前記可変制御信号が入力される外部入力端子を含むことを特徴とする表示駆動回路。
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
前記複数の信号電極を駆動する請求項９又は１０に記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
を含む表示パネルと、
前記複数の信号電極を駆動する請求項９又は１０に記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生方法であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線との間に直列接続された第１〜第３のラダー抵抗回路のうち、第２のラダー抵抗回路の抵抗値を固定した状態で、前記第１及び第３のラダー抵抗回路に含まれる抵抗回路の抵抗値を所与のコマンド又は可変制御信号に基づいて可変制御することを特徴とする基準電圧発生方法。