JP2005116994A - 半導体集積回路および半導体装置の設計方法 - Google Patents

Abstract

【課題】 クロストークノイズによるディレイ変動量を正確に測定する。
【解決手段】 複数のインバータを奇数段直列に接続したリングオシレータＲＯと、リングオシレータＲＯの一部の配線（被害側配線）ＶＩＣに沿って設けられる第１配線（加害側配線）ＡＧＧと、前記第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路ＰＧＥＮと、前記第１配線ＡＧＧと前記パルス発生回路ＰＧＥＮの間に接続された第１バッファ（加害ゲート）ＡＧと、前記パルス発生回路ＰＧＥＮと前記第１バッファＡＧとの間に接続される第２配線を具備し、前記第１配線ＡＧＧと前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、前記第２配線と前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする。
【選択図】 図１１

Description

本発明は、半導体集積回路および半導体装置の設計方法に関し、特に、半導体装置の設計において、配線間のクロストークによる影響を計算・測定する技術に適用して有効な技術に関するものである。

近年、デバイスの微細化が進み配線幅が細くなるのに伴う配線抵抗の増大を抑制するため、図２５に示すように配線断面のアスペクト比（縦横比）ｌ／ｄが大きくなっている。その結果、同層配線間の容量の割合が大きくなってきており、クロストークノイズの影響を受けやすくなってきている。このようなクロストークノイズを低減するための回路が、特許文献１などに示されている。

クロストークノイズで問題となる一つとして、クロストークノイズによるディレイ変動がある。このクロストークノイズによるディレイ変動を図２６を用いて説明する。クロストークノイズによるディレイ変動は、加害側配線ＡＧＧを伝播する信号が状態遷移した場合に、図２６（ａ）のように、被害側配線ＶＩＣと加害側配線ＡＧＧの間に存在する配線間容量を介して電荷の移動が生じ、被害側配線ＶＩＣの状態遷移に影響を与えるために発生する。さらに具体的に説明すると、例えば、被害側配線ＶＩＣを伝播する信号が図２６（ｂ）のようにＬｏｗからＨｉｇｈに状態遷移を行う際に、加害側配線ＡＧＧを伝播する信号が図２６（ｃ）のようにＨｉｇｈからＬｏｗに状態遷移すると、被害側配線ＶＩＣを伝播する信号が論理しきい値を越える前に、被害側配線ＶＩＣの電荷が加害側配線ＡＧＧに配線間容量を介して電荷が引き抜かれ、図２６（ｄ）のように被害側配線ＶＩＣの電位がＬｏｗ側に落ちるためディレイが生じる。

また、他の問題として、クロストークノイズによる誤動作がある。このクロストークノイズによる誤動作を図２７を用いて説明する。クロストークノイズによる誤動作は、前記のクロストークノイズによるディレイ変動と同様に、加害側配線ＡＧＧを伝播する信号が状態遷移した場合に、被害側配線ＶＩＣと加害側配線ＡＧＧの間に存在する容量を介して電荷の移動が生じ、被害側配線ＶＩＣの状態遷移に影響を与えるために発生する。さらに具体的に説明すると、例えば、被害側配線ＶＩＣを伝播する信号が図２７（ｂ）のようにＨｉｇｈの状態である場合に、加害側配線ＡＧＧを伝播する信号が図２７（ｃ）のようにＨｉｇｈからＬｏｗに状態遷移すると、被害側配線ＶＩＣの電荷が加害側配線ＡＧＧに配線間容量を介して電荷が引き抜かれ、図２７（ｄ）のように被害側配線ＶＩＣの電位がＬｏｗ側に落ち、被害側配線ＶＩＣを伝播する信号がＬｏｗ側に論理しきい値を越えてしまう。その結果、図２７（ｅ）のように被害側配線ＶＩＣの次段ゲートの出力ＶＩＣａにＬｏｗの信号が現れ誤動作が生じる。

例えば、本発明者が検討した技術として、半導体装置の設計において、前記のクロストークノイズによるディレイ変動量を計算する方法としては、以下のような技術が考えられる。

（ａ）配線のネット情報をいくつかのケースにカテゴライズし、そのカテゴリごとに設定したクロストークディレイ変動値（クロストークマージン）を加算する方法。

（ｂ）クロストークノイズによるディレイ変動量を精度よく求める手法がないため、並行配線長や配線間容量値から危険度の高い配線を指摘し、容量抽出結果から狙い撃ち的に回路シミュレーションを行う方法。

また、前記のクロストークノイズによる誤動作の危険性を判定する方法としては、以下のような技術が考えられる。

（ｃ）クロストークノイズ自体を計算することはせず、図２８に示すように、配線間容量をＣｐ、被害側配線ＶＩＣの対基板容量をＣｇとすると、被害側配線ＶＩＣに発生するクロストークノイズ発生量Ｖｎｏｉｓｅは、電荷量の保存の法則とキルヒホッフの法則から次式によると考えられるため、
Ｖｄｄ＝Ｖｐ＋Ｖｎｏｉｓｅ（キルヒホッフの法則）
Ｃｐ・Ｖｐ＝Ｃｇ・Ｖｎｏｉｓｅ（電荷保存の法則）
Ｃｔｏｔａｌ（被害側配線の総容量）＝Ｃｐ＋Ｃｇ とすると、
Ｖｎｏｉｓｅ＝Ｃｐ・Ｖｄｄ／Ｃｔｏｔａｌ
ただし、ＩＣ動作時のフル振幅を電源電圧のＶｄｄ、配線間に発生する電位差をＶｐとした。
（i）並行配線間容量Ｃｐの総和が許容配線間容量Ｃｐｍａｘを超えるときは、誤動作の危険性がある（ＮＧ）と判定する方法。
（ii）並行配線長Ｌｐが配線間容量Ｃｐに対応し、配線ネット長ＬｎｅｔがＣｔｏｔａｌに対応すると考え、当該配線のネット長ごとに許容配線長Ｌｐｍａｘを設定し、次式のように並行配線長Ｌｐの総和が許容配線長Ｌｐｍａｘを超えるときは、誤動作の危険性がある（ＮＧ）と判定する方法。

（ｄ）上記（ｃ）に示したような簡単な並行配線長のチェックや並行配線容量のチェックを行い、その中で危険度が高そうな配線に対しては、狙い撃ち的に抽出後、回路シミュレーションを行い、誤動作の危険性を察知する方法。
特開平１０−３２６８７０号公報

上述の通り、クロストークノイズは、微細化が進むに連れて大きな問題となることが考えられ、クロストークノイズによるディレイ変動量を正確に測定する必要が出てきた。

しかし、クロストークノイズによるディレイ変動量を実測するための回路方式は提案されていない。クロストークノイズを実測するための一つの方法としては、クロストークノイズが発生していると考えられる配線にプローブを当て、信号波形を測定することが考えられるが、プローブを当てることによりプローブと配線間に容量が発生してしまい回路条件が変わってしまうことや、プローブ自体がノイズ発生源となってしまう等の問題があり、正確には実測することが出来ないことが本願発明者等によって見出された。

そこで、本願発明の一つの目的は、クロストークノイズによるディレイ変動量を実測するための半導体集積回路を提供することにある。

また、前記のようなクロストークノイズによるディレイ変動量を計算する方法について、本発明者が検討した結果、以下のようなことが明らかとなった。

すなわち、前記（ａ）の方法では、各配線カテゴリについてクロストークマージンをディレイ変動量の最大値に設定した場合には過剰マージンとなり、ディレイ対策のためチップ面積や電力が増大し、ディレイ変動値の平均値に設定した場合においては、過少指摘となるケースが発生し実チップでのタイミング違反が発生することが考えられる。また、前記（ｂ）の方法では、危険性の高い配線を過剰に指摘することにより、シミュレーション時間が増大することが考えられる。

そこで、本発明の他の一つの目的は、配線間のクロストークノイズによるディレイ変動量を短時間で高精度に計算することができる半導体装置の設計方法を提供することにある。

さらにまた、前記のようなクロストークノイズによる誤動作の危険性を判定する方法については、以下のようなことが明らかとなった。

すなわち、微細化が進行することにより配線が高抵抗化し、配線の並行位置依存性が大きくなってきた。また、加害側配線のゲートの駆動力による影響が大きくなってきた。

そのため、前記（ｃ）の方法では、判定基準を安全方向に設定した場合は、危険な配線を過剰にチェックしてしまうことが考えられる。また、判定基準を平均的ケースで設定した場合は、ノイズ量を低く見積もってしまうことがあり、誤動作の危険性があった。

また、前記（ｄ）の方法では、危険性の高い配線を過剰に指摘することにより、シミュレーション時間が増大することが考えられる。

そこで、本発明の他の一つの目的は、配線間のクロストークノイズによる誤動作の危険性を短時間で高精度に判定することができる半導体装置の設計方法を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本発明による半導体集積回路は、複数のインバータを奇数段直列に接続したリングオシレータと、前記リングオシレータの一部の配線に沿って設けられる第１配線と、前記第１配線に供給する第１パルスを発生するパルス発生回路と、前記第１配線と前記パルス発生回路の間に接続された第１バッファと、前記パルス発生回路と前記第１バッファとの間に接続される第２配線を具備し、前記第１配線と前記リングオシレータの一部の配線との間の距離は、前記第２配線と前記リングオシレータの一部の配線との間の距離より短いものである。

（２）前記（１）の半導体集積回路は、前記リングオシレータの一部の配線に沿って設けられる第３配線と、前記第３配線と前記パルス発生回路との間に接続された第２バッファとを具備し、前記第３配線は、前記第１配線より太いものである。

（３）前記（１）、（２）の半導体集積回路は、前記第１パルスが、第１レベルと第２レベルとの間で遷移し、前記第１レベルに保持される期間より前記第２レベルに保持される期間が長い第１モードと、前記第１レベルに保持される期間より前記第２レベルに保持される期間が短い第２モードとを有し、前記パルス発生回路は、前記第１モードと前記第２モードを切り換えるモード設定回路を有するものである。

（４）本発明による半導体装置の設計方法は、レイアウトデータから、配線ネットリストを抽出する第１ステップと、前記配線ネットリストの各配線について、配線間のクロストークによるディレイ変動量と等価的な容量を求める第２ステップと、前記等価的な容量を用いて前記配線ネットリストに基づいてディレイ計算を行う第３ステップと、を有するものである。

（５）前記（４）の半導体装置の設計方法は、前記第１ステップと前記第２ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第４ステップをさらに有し、前記第２ステップにおいて、前記第４ステップで得られた情報をもとに前記等価的な容量を求め、前記第３ステップにおいて、前記等価的な容量に基づいて前記配線ネットリストを補正し、補正された前記配線ネットリストに基づいてディレイ計算を行うものである。

（６）前記（４）、（５）の半導体装置の設計方法は、前記第２ステップにおいて、並行配線間のタイミングウインドウが重なる部分がない場合は、前記等価的な容量をゼロとするものである。

（７）前記（４）、（５）の半導体装置の設計方法は、前記等価的な容量が、元の配線容量に容量変換係数を乗ずることにより求められるものである。

（８）前記（７）の半導体装置の設計方法は、前記容量変換係数が、前記並行配線を伝播する信号の立ち上がり／立ち下がり時間に依存するものである。

（９）前記（７）の半導体装置の設計方法は、前記容量変換係数が、評価回路の測定結果に基づいて補正されるものである。

（１０）前記（９）の半導体装置の設計方法は、前記評価回路が、前記（１）、（２）の半導体集積回路であるものである。

（１１）本発明による半導体装置の設計方法は、レイアウトデータから配線ネットリストを抽出する第１ステップと、各並行配線の動作により被害側配線に発生するクロストークノイズ発生量を求める第２ステップと、前記クロストークノイズ発生量が前記被害側配線の抵抗および容量により減衰して前記被害側配線の次段ゲートに到達するノイズ量を求める第３ステップと、前記被害側配線について、前記ノイズ量の総和を求める第４ステップと、前記ノイズ量の総和と許容ノイズ量とを比較し、クロストークノイズによる誤動作の危険性を判定する第５ステップと、を有するものである。

（１２）前記（１１）の半導体装置の設計方法は、前記第１ステップと前記第２ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第６ステップをさらに有し、前記第２ステップにおいて、前記第６ステップで得られた情報をもとに前記クロストークノイズ発生量を求めることを特徴とするものである。

（１３）前記（１１）、（１２）の半導体装置の設計方法は、前記第２ステップにおいて、配線間容量および対基板容量を用いて前記クロストークノイズ発生量を求めるものである。

（１４）前記（１１）、（１２）の半導体装置の設計方法は、前記第２ステップにおいて、前記被害側配線の有効配線長を考慮して前記クロストークノイズ発生量を求めるものである。

（１５）前記（１４）の半導体装置の設計方法は、前記有効配線長が、前記被害側配線の配線特性（配線抵抗、配線容量など）と加害側配線の立ち上がり／立ち下がり時間とから求められるものである。

（１６）前記（１１）、（１２）の半導体装置の設計方法は、前記第２ステップにおいて、前記被害側配線の前段ゲートの駆動に伴う電荷の引き抜き効果および前記被害側配線の後段ゲートの入力容量を考慮して前記クロストークノイズ発生量を求めるものである。

（１７）前記（１１）、（１２）の半導体装置の設計方法は、前記第４ステップにおいて、各加害側配線のタイミングウインドウの重なりを考慮して前記ノイズ量の総量を求めるものである。

（１８）前記（１１）、（１２）の半導体装置の設計方法は、前記第２ステップにおいて、前記クロストークノイズ発生量を求める際に使用される計算式内の係数は、評価回路の測定結果に基づいて補正されるものである。

（１９）前記（１８）の半導体装置の設計方法は、前記評価回路が、測定対象である被害側配線と、前記被害側配線を駆動する第１前段ゲートと、前記被害側配線を伝播した信号が入力される第１後段ゲートと、前記第１後段ゲートの出力がデータ入力されるフリップフロップと、前記被害側配線と並行する加害側配線と、前記加害側配線を駆動する第２前段ゲートと、を有し、前記第１前段ゲートおよび前記第２前段ゲートに入力される信号の極性、前記第１前段ゲートおよび前記第２前段ゲートの駆動力、前記被害側配線と前記加害側配線との並行位置、前記加害側配線の配線幅、前記第１後段ゲートの論理反転電圧、および前記フリップフロップのデータ取り込みタイミングを前記評価回路の設計および測定条件として種々設定し、前記評価回路を測定するものである。

（２０）前記（１９）の半導体装置の設計方法は、前記評価回路が、前記第２前段ゲートの入力部と前記フリップフロップのクロック入力部との間に接続された可変遅延回路を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）クロストークノイズによるディレイ変動量を正確に測定することが可能となる。

（２）クロストークノイズによるディレイ変動量を高精度に計算することが可能となる。

（３）クロストークノイズによるディレイ変動量を短時間で計算することが可能となる。

（４）クロストークノイズによる誤動作の危険性を高精度に判定することが可能となる。

（５）クロストークノイズによる誤動作の危険性を短時間で判定することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１である半導体装置の設計方法のフローを示すブロック図である。

まず、図１により、本実施の形態１の半導体装置の設計方法の一例を説明する。本実施の形態の半導体装置の設計方法は、ＬＳＩなどの半導体装置の設計において、クロストークノイズによるディレイ変動量を計算し、回路設計にフィードバックするものであり、例えば、以下の手順で実施される。

（１）回路図１０とセルライブラリ１１に基づき配置・配線を行い（ステップＳ１００）、レイアウトデータ１２を作成する。

（２）レイアウトデータから、抵抗成分（Ｒ）、容量成分（Ｃ）などの要因を配線間容量抽出モード（容量が全て対グランド（ＧＮＤ）であると仮定しないモード）で抽出し（ステップＳ１０１）、配線ＲＣネットリスト１３を作成する。配線ＲＣネットリスト１３はＳＰＥＦ（Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ）などの形態で作成される。

（３）配線ＲＣネットリスト１３とディレイライブラリ１４に基づいて、ＳＴＡ（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ；静的タイミング解析）を実行しディレイ計算を行う（ステップＳ１０２）。ＳＴＡとは、あらかじめディレイライブラリを作成しておき、テーブルルックアップ・補完・計算式をもとに、ディレイ計算を網羅的に行うものであり、チップ全体などの大規模な回路でのディレイ検証では必須なものである。ＳＴＡの結果として、各信号のタイミングウインドウ、立ち上がり時間／立ち下がり時間ｔｒｆ、ディレイ情報などからなるサマリ１５が出力される。このディレイ情報では、クロストークノイズによるディレイ変動量は、まだ考慮されていない。

（４）配線ＲＣネットリスト１３のノード情報とステップＳ１０２のＳＴＡで得られた情報をもとに、クロストークノイズによるディレイ変動量を等価的な容量差分ΔＣで表し、各被害側配線について配線ＲＣネットリストの容量値変換（ネット変換）を行う（ステップＳ１０３）。このとき使用される計算式および計算に使用される容量変換係数（Ｋ）・容量変換定数（Ａ，Ｂ）などの詳細は後述する。

容量値変換の計算に使用される容量変換定数（Ａ，Ｂ）は、回路シミュレーションの結果および評価回路の測定結果から求められる。回路シミュレーションは、回路図１０およびデバイスパラメータ１６に基づき実施される（ステップＳ１０４）。評価回路は、レイアウトデータ１２に基づきＩＣとして製作され測定される（ステップＳ１０５）。また、評価回路の実測値により、容量変換定数（Ａ，Ｂ）１７が調整される。評価回路については、後述する。

（５）変換・補正された配線ＲＣネットリスト（ＳＰＥＦ）１８とディレイライブラリ１４に基づき、再度、ＳＴＡを実行しディレイの計算を行う（ステップＳ１０６）。ＳＴＡの結果として、各信号のタイミング情報、立ち上がり時間／立ち下がり時間ｔｒｆ、ディレイ情報などからなるサマリ１９が出力される。この中のディレイ情報は、クロストークノイズによるディレイ変動量が考慮された値となっている。

（６）前記（５）で得られた情報により、回路図の修正を行う（ステップＳ１０７）。

次に、前記手順（４）における容量値変換（ステップＳ１０３）について使用する計算式などの詳細を説明する。

まず、図２および図３により、以下の説明において使用するタイミングウインドウの概念について説明する。図２（ａ）〜（ｃ）はタイミングウインドウの概念を説明するための図であり、（ａ）は回路図、（ｂ）および（ｃ）はタイミングチャートである。

一般にＬＳＩの内部回路では、図２（ａ）に示すように、フリップフロップ、ラッチなどのデータ保持回路ｓ１，ｓ２，ｓ３，…，ｓｋ，…，ｓｎから着目配線までのパス１，パス２，パス３，…，パスｋ，…，パスｎの間には、複数のゲート（ゲート群２０）が存在し、そのゲート数や配線長などの違いにより、それぞれのパスの信号伝播時間は異なる。その様子を示したのが、図２（ｂ）（ｃ）であり、それぞれのパスを経由して信号が着目ネット２２に到達して信号がＬｏｗからＨｉｇｈへ状態遷移した状態が図２（ｂ）、ＨｉｇｈからＬｏｗへ状態遷移した状態が図２（ｃ）である。そして、その状態遷移のタイミングの最も早いものから最も遅いものまでのタイミングの範囲を着目ネットの状態遷移のタイミングウインドウという。

図３（ａ）〜（ｅ）は、タイミングウインドウとクロストークノイズとの関係を示す図であり、（ａ）は被害側配線ＶＩＣと加害側配線ＡＧＧが並行する様子を示し、（ｂ）〜（ｅ）は被害側配線ＶＩＣと加害側配線ＡＧＧの信号が状態遷移するタイミングを示す。図３（ａ）に示すように、被害側配線ＶＩＣと加害側配線ＡＧＧが隣接して並行している場合、この領域には配線間容量が存在する。クロストークノイズは、加害側配線上の信号が状態遷移する際、その配線間容量を介して電荷が移動するため発生する。図３（ｂ）〜（ｄ）は被害側配線ＶＩＣと加害側配線ＡＧＧのタイミングウインドウが重なっているが、図３（ｅ）はタイミングウインドウが重なっていない。このような場合、（ｂ）〜（ｄ）はクロストークノイズの影響を受けるが、（ｅ）はクロストークノイズの影響を受けない。

前記手順（４）において、容量値変換を被害側配線ごとに行うが、このとき、加害側配線と被害側配線とのタイミングウインドウが重ならない場合は、加害側配線と被害側配線との配線間容量を対基板（グランド）化する。すなわち、総容量を不変とする。タイミングウインドウは立ち上がり時間／立ち下がり時間ｔｒｆを考慮する。

タイミングウインドウが重なる場合は、次式により配線間容量値Ｃを変換して、対基板（グランド）化する。
Ｃ’＝Ｃ（１＋Ｋ）＝Ｃ＋ΔＣ
Ｋ＝Ａ｛１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆａ｜）｝ …式（１）
｜ｘ｜はｘの絶対値を示す。

ただし、Ｃ’は変換後の容量、Ｃは変換前の容量、Ｋは容量変換係数、ΔＣはクロストークノイズによるディレイ変動量と等価的な容量差分、ＡおよびＢは容量変換定数、ｔｒｆｖは被害側配線の立ち上がり／立ち下がり時間、ｔｒｆａは加害側配線の立ち上がり／立ち下がり時間である。なお、容量変換定数Ａ，Ｂはプロセステクノロジの世代ごとに決まる値であり、後述する評価回路を実測することにより求められる。式（１）において、最も特徴的なところは、ｔｒｆｖ／ｔｒｆａを用いている点である。このことは、本願発明者等が経験上、ΔＣの値がｔｒｆｖ／ｔｒｆａと相関があることを見出したことに基づいている。したがって、上記式（１）は一例であり、ｔｒｆｖ／ｔｒｆａを用いていれば上記式（１）と異なる式であってもＣ’を求めることは可能である。ただし、本願明細書では、説明を分かりやすくするため、以下、式（１）を用いて説明を行う。

ここで、式（１）は加害側状態遷移と被害側状態遷移が逆相(加害側ｒｉｓｅかつ被害側ｆａｌｌ、または、加害側ｆａｌｌかつ被害側ｒｉｓｅ)で適用する。というのも状態遷移が逆相のケースでディレイ変動値が正の値となり、ＭＡＸディレイ違反を起こす引き金となるからである。一方で同相のクロストークディレイ変動によりＭＩＮディレイ違反を起こすケースも考えられるが、本願発明者の経験上ほとんどなく同相側のディレイ変動を加算していない。

加算したい場合は、
（i）ｓｇｎ(−ｔｒｆｖ／ｔｒｆａ)←(符号を返す関数)の値を式(１)に乗じる。
（ii）Ｋ＝Ａ・ｔａｎｈ(Ｂ’・ｔｒｆｖ／ｔｒｆａ)
として ｔｒｆｖ／ｔｒｆａが負となるケースでも妥当な値を出すよう変形してもよい。

さらに、被害側配線に並行する加害側配線が複数ある場合の計算式について説明する。図４は、被害側配線ＶＩＣの両側に加害側配線ＡＧＧａ，ＡＧＧｂが並行している場合の各配線の寄生容量を示す図である。図４では、被害側配線ＶＩＣと加害側配線ＡＧＧａの間に並行配線間容量Ｃｐａが、被害側配線ＶＩＣと加害側配線ＡＧＧｂの間に並行配線間容量Ｃｐｂが、被害側配線ＶＩＣと基板の間に対基板容量Ｃｇ(並行配線以外の配線間容量 ＋対基板容量の和)が、加害側配線ＡＧＧａと基板の間に対基板容量Ｃｇａ(並行配線以外の配線間容量＋対基板容量の和)が、加害側配線ＡＧＧｂと基板の間に対基板容量Ｃｇｂ(並行配線以外の配線間容量＋対基板容量の和)が存在している。

このとき、被害側配線ＶＩＣと加害側配線ＡＧＧａの間にはタイミングウインドウの重なりがなく、被害側配線ＶＩＣと加害側配線ＡＧＧｂの間にはタイミングウインドウの重なりがあるものとする。

クロストークノイズの影響を考慮しない場合、被害側配線ＶＩＣにおける寄生容量Ｃｔｏｔａｌは次式のようになる。
Ｃｔｏｔａｌ＝Ｃｇ＋Ｃｐａ＋Ｃｐｂ
一方、クロストークの影響を考慮した場合、被害側配線ＶＩＣにおける寄生容量Ｃｔｏｔａｌは次式のようになる。
Ｃｔｏｔａｌ＝Ｃｇ＋Ｃｐａ＋Ｃｐｂ（１＋Ｋ）
さらに、図５により、被害側配線に並行する加害側配線が複数ある場合の計算式について詳しく説明する。図５（ａ）は、被害側配線ＶＩＣの両側に加害側配線ＡＧＧａ，ＡＧＧｂが並行している状態を示す図、図５（ｂ）は、被害側配線ＶＩＣの両側に加害側配線ＡＧＧａ，ＡＧＧｂが並行している場合の各配線の寄生容量および寄生抵抗を示す図である。図５（ａ），（ｂ）では、被害側配線ＶＩＣと加害側配線ＡＧＧａの間で隣接して並行している部分（ノードＡ，Ｂ，Ｃ，Ｄ）に配線間容量Ｃｐａ１，Ｃｐａ２，Ｃｐａ３，Ｃｐａ４が、被害側配線ＶＩＣと加害側配線ＡＧＧｂの間で隣接して並行している部分（ノードＡ，Ｂ，Ｃ）に配線間容量Ｃｐｂ１，Ｃｐｂ２，Ｃｐｂ３が存在している。また、被害側配線ＶＩＣのノードＡ，Ｂ，Ｃ，Ｄには、被害側配線ＶＩＣと基板の間に対基板容量Ｃｇ１，Ｃｇ２，Ｃｇ３，Ｃｇ４が存在している。加害側配線ＡＧＧａ，ＡＧＧｂと基板の間の対基板容量は省略してある。また、各配線のノード間には配線抵抗が分割して示されている。

このとき、被害側配線ＶＩＣと加害側配線ＡＧＧａの間にはタイミングウインドウの重なりがなく、被害側配線ＶＩＣと加害側配線ＡＧＧｂの間にはタイミングウインドウの重なりがあるものとする。

クロストークの影響を考慮しない場合、被害側配線ＶＩＣのノードＡにおける寄生容量Ｃｔｏｔａｌは次式のようになる。
Ｃｔｏｔａｌ＝Ｃｇ１＋Ｃｐａ１＋Ｃｐｂ１
一方、クロストークの影響を考慮した場合、被害側配線ＶＩＣの各ノードにおける寄生容量Ｃｔｏｔａｌは次式のようになる。
ノードＡ：Ｃｔｏｔａｌ＝Ｃｇ１＋Ｃｐａ１＋Ｃｐｂ１（１＋Ｋａ）
ノードＢ：Ｃｔｏｔａｌ＝Ｃｇ２＋Ｃｐａ２＋Ｃｐｂ２（１＋Ｋｂ）
ノードＣ：Ｃｔｏｔａｌ＝Ｃｇ３＋Ｃｐａ３＋Ｃｐｂ３（１＋Ｋｃ）
ノードＤ：Ｃｔｏｔａｌ＝Ｃｇ４＋Ｃｐａ４
ただし、Ｋは容量変換係数であり、容量変換定数Ａ，Ｂ、被害側配線ＶＩＣの各ノードにおける立ち上がり／立ち下がり時間ｔｒｆｖ、加害側配線ＡＧＧｂの立ち上がり／立ち下がり時間ｔｒｆｂで表すと、次式のようになる。
Ｋ＝Ａ｛１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆｂ｜）｝
すなわち、
Ｋａ＝Ａ｛１−ｅｘｐ（−Ｂ・｜(ｔｒｆｖ＠ノードＡ)／(ｔｒｆｂ＠ノードＡ)｜）｝
ここで、計算精度を高めるため、各ノードにおけるｔｒｆ情報を利用しているが、ＳＴＡツールの都合や計算時間の都合により、並行開始位置でのｔｒｆやソースゲート直後のｔｒｆで代用してもよい。多くの場合並行開始位置でのｔｒｆで充分な精度が得られるため以下これを用いるとして進める。

したがって、本実施の形態１の半導体装置の設計方法によれば、市販のＳＴＡツールの実行結果であるディレイ情報をもとに、一般的な入力ファイルである配線ＲＣネットリスト（ＳＰＥＦ）の容量値に補正をかけるだけで、クロストークノイズによるディレイ変動量をディレイ計算に含めることが可能となる。また、回路シミュレータは回路の実際の動作をトレースするため、チップ全体で回路シミュレーションを実行することが事実上不可能であるのに対し、ＳＴＡの枠組み内で、すなわちＳＴＡツールを２度実行するのみで、クロストークノイズによるディレイ変動量を算出することができ、短時間で網羅的なチェックを行うことができる。また、配線種ごとにカテゴライズするなどの従来の手法と比較して、非常に正確なディレイ値を得ることができる。そのため、従来、設計で指摘しきれなかったディレイ違反が減少し、過剰指摘が減少し、ディレイ検証時間が減少する。そして、ディレイ違反は、選別時の歩留りとして見えていたため、歩留り向上に貢献する。また、過剰指摘ネット対策のための再配置、セル最適化により発生していたチップ面積の増大や消費電力の増大が改善され、設計時間が短縮する。よって、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）が減少し、チップ面積が減少し、ＬＳＩの高速化・低消費電力化が図れ、歩留りが向上する。

なお、前記実施例では、ＳＴＡツールとネット変換（容量値変換）ツールを別々のプログラムとした場合について説明したが、ネット変換ツールの機能をＳＴＡツール内に直接組み込んでもよい。

図６により、クロストークノイズによるディレイ変動量をＳＴＡツールのディレイ計算に直接組み込む方法を説明する。図６は、本実施の形態１の半導体装置の設計方法の変形例を示すブロック図である。図６では、前記実施例の手順（３）、（４）を省略し、前記実施例の手順（５）において、クロストークノイズによるディレイ変動量をＳＴＡツールのディレイ計算に直接組み込み、ＳＴＡ（ディレイ計算）を行っている。すなわち、ステップＳ１０２（ＳＴＡ）、ステップＳ１０３（容量値変換）を省略して、ステップＳ１０６のＳＴＡにおいて、クロストークノイズによるディレイ変動量をＳＴＡツールのディレイ計算に直接組み込んだものである。

以下、クロストークノイズによるディレイ変動量をＳＴＡツールのディレイ計算に直接組み込む方法を具体的に説明する。

まず、配線ＲＣネットリストにおけるディレイの基本的概念を説明する。図７は、容量モードにおけるＣＭＯＳインバータ回路のディレイを示す概念図であり、（ａ）は、ＣＭＯＳインバータと負荷容量Ｃｌからなる回路図、（ｂ）はディレイＴｐｄと負荷容量Ｃとの関係を示す図である。図８は、ＲＣ遅延モードにおけるＣＭＯＳインバータ回路のディレイを示す概念図であり、（ａ）は、ＣＭＯＳインバータと負荷容量Ｃｗと負荷抵抗Ｒｗからなる回路図、（ｂ）はディレイＴｐｄと負荷容量Ｃとの関係を示す図である。

図７（ａ）の回路のように、容量モードにおいて配線抵抗を考慮しない場合、ＣＭＯＳインバータの入力をＬｏｗからＨｉｇｈに状態遷移させて、負荷容量Ｃｌの電荷を放電する場合、ディレイＴｐｄと負荷容量Ｃｌとの関係は図（ｂ）のようになり、ディレイＴｐｄを次式で表すことができる。
Ｔｐｄ＝ｔｐｄ０＋Ｃｌ・Ｒｏｎ
ただし、Ｒｏｎは、ｎＭＯＳトランジスタのオン抵抗である。

一方、図８（ａ）の回路のように、配線抵抗を考慮したＲＣ遅延モードの場合、ディレイＴｐｄと負荷容量Ｃｗとの関係は図８（ｂ）のようになり、ディレイＴｐｄを次式で表すことができる。
Ｔｐｄ＝ｔｐｄ０＋Ｃｗ・（Ｒｏｎ＋ｋ・Ｒｗ／２）
ただし、ｋはＲＣ遅延補正係数であり、通常は１である。

図９は、分布定数線路とＲＣ遅延との関係を示す図である。配線モデルを集中定数、π型モデル、π２型モデル、π型梯子モデルとで比較した場合を示す。図９のように、π型モデル、π２型モデル、π型梯子モデルの場合の時定数は、すべてＲｗ・Ｃｗ／２となり、この値はＲＣ遅延に一致する。

以上より、ゲートごとのディレイＴｐｄは、次式で表される。
Ｔｐｄ＝ｔｐｄ０＋Ｒｏｎ・Ｃｗ＋ｋ・Ｒｗ・Ｃｗ／２
同様にして、立ち上がり／立ち下がり時間Ｔｒｆは次式で表される。
Ｔｒｆ（２０−８０％）＝ｔｒｆ０＋６・Ｒｏｎ・Ｃｗ／５＋ｋ・Ｒｗ・Ｃｗ／２
ただし、入力信号のＴｒｆが大きい場合は、上記の式からずれてしまう。この場合は、入力信号のＴｒｆごとのディレイテーブルを持ったり、入力信号のＴｒｆ補正項を持ったりすることにより解決する。

図１０は、配線のＲＣモデルを示す図である。図１０において、Ｒｍは、着目ノードまでの配線抵抗を示す。図１０のような配線の場合、クロストークノイズによるディレイ変動量と等価的な容量差分ΔＣは、次式で表される。
ΔＣ＝Ｃ・Ｋ
Ｋ＝Ａ｛１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆａ｜）｝
ΔＣ＝Ｃ・｛Ａ（１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆａ｜））｝
したがって、クロストークノイズによるディレイ変動量Δｔｐｄは次式で表される。
Δｔｐｄ＝（Ｒｏｎ＋ｋ・Ｒｍ）・ΔＣ＝（Ｒｏｎ＋ｋ・Ｒｍ）・Ｃ・｛Ａ（１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆａ｜））｝
ただし、Ｋは容量変換係数、ＡおよびＢは容量変換定数（テクノロジごとに一つの値であり、実測から補正をかけるのはこの値）、Ｒｍは着目ノードまでの抵抗値である。

よって、上式のディレイ変動量Δｔｐｄを元のディレイ値に加算することにより、ディレイを直接計算することができる。複数ノードで並行している場合は、図２９に示す配線モデルに従って、次のように計算する。
ΔＣｎ＝Ｋ・Ｃｎ
ただし、タイミングウインドウが重なっている場合のみ適用し、図２９ではノードｍ，ノードｎ−１，ノードｎのみタイミングウインドウが重なるとする。

ここで、Ｃｎはノードｎのカップリング容量である（ｎ＝１，２，３，…）。

この場合のディレイ総変動量ΔＴＰＤは次式のようになる。

次に、評価回路の実測結果から容量変換定数Ａ，Ｂを求める方法について説明する。配線の各ノードのディレイ変動量をΔｔｐｄｎとすると、着目配線のディレイ総変動量ΔＴＰＤは次式で表すことができる。

上式のうち、ｋは配線リングオシレータや回路シミュレータでチューニング済みであり、Σ（Ｒｏｎ＋ｋ・Ｒｍ）・Ｃｎの部分はネットリストから決まる定数項であるので、この部分をαとおくと、
Ｋ＝Ａ｛１−ｅｘｐ（−Ｂ・｜ｔｒｆｖｎ／ｔｒｆａｎ｜）｝
より、ディレイ総変動量ΔＴＰＤは、次式のようになる。
ΔＴＰＤ（ｎ）＝Ａ・α（ｎ）・｛１−ｅｘｐ（−Ｂ・｜ｔｒｆｖ／ｔｒｆａ｜）｝
ただし、ｎはネット条件である。

したがって、ディレイ総変動量ΔＴＰＤ（ｎ）の式は、変数Ａ，Ｂのみの連立方程式となり、評価回路の実測データから求めることができる。

次に、容量変換定数Ａ，Ｂを実測により求めるための評価回路について説明する。図１１は、クロストークノイズによるディレイ変動を測定するためのディレイ変動量測定回路の一例を示している。本実施例におけるディレイ変動量測定回路は、リングオシレータＲＯおよびその一部にクロストークノイズを印加する並行配線および加害ゲートＡＧ、被害ゲートＶＧよりなるクロストーク印加部ＣＴＮ、クロストークノイズを被害ゲートＶＧの遷移タイミングに対して一定のずれをもって入力するためのタイミングコントロール部ＴＣ、タイミングコントロール部から受けたタイミング情報を元にノイズパルスＡＧＳを発生し被害／加害の遷移モードを決めるパルス発生回路ＰＧＥＮで構成される。

パルス発生回路ＰＧＥＮと被害ゲートとの間の配線とリングオシレータＲＯの配線との距離は、クロストーク印加部ＣＴＮにおいてのみクロストークノイズが印加されるように、十分にリングオシレータＲＯの配線からはなれた位置、即ち、クロストーク印加部ＣＴＮにおける並行配線とリングオシレータの配線との距離と比較して遠い位置に配置される。

リングオシレータＲＯは、インバータＩＮＶを奇数段直列に接続する構成となっている。なお、図１１では、２段のインバータを一つのバッファＢＵＦとして示している。また、リングオシレータを構成するバッファＢＵＦの一部の出力をタイミング情報信号ＴＩＭとしてタイミングコントロール部ＴＣに入力する構成とし、タイミングコントロール部ＴＣにおいて、複数のタイミング情報信号ＴＩＭのうち一つを選択する構成としている。このように構成することにより、被害ゲートＶＧの状態遷移に対し一定のタイミングずれでクロストークノイズ印加用のタイミング情報を容易に取得することが可能となると共に、回路を共通化することができ面積を小さくすることができる。また、タイミング情報信号ＴＩＭは、波形の立ち下がり、もしくは波形の立ち上がりのいずれかで取得する必要があるため、インバータの偶数段毎（バッファＢＵＦの出力毎）にタイミングコントロール部ＴＣに入力している。

図１２は、タイミングコントロール部ＴＣの構成を示すブロック図である。タイミングコントロール部ＴＣは、ディレイ変動測定回路の外部から入力される制御信号ＥＮＣをデコーダＤＥＣでデコードし、そのデコード結果に基づいてセレクタＳＥＬで複数のタイミング情報信号ＴＩＭのうち一つを選択する構成としている。なお、本実施例では、タイミング情報信号ＴＩＭは３２本入力される構成としているが、その本数は限定されないことは言うまでもない。なお、タイミング情報信号ＴＩＭの本数を多くすると、クロストークノイズ印加用のパルスのタイミングのレンジを広くすることが可能となる。

図１３は、タイミングコントロール部ＴＣの別の構成を示すブロック図である。図１３で示されるタイミングコントロール部ＴＣは、セレクタＳＥＬを８本から１本を選択するセレクタＳＥＬ１〜ＳＥＬ４と４本から１本を選択するセレクタＳＥＬ５から構成されている。通常、回路設計は、標準セルを用いて論理合成ツールや自動配線ツールを用いて行われるが、図１２に示されているような３２本から１本を選択するセレクタ等は、通常登録されておらず、新たに作成するする必要がある。しかし、図１３に示されるようにセレクタを分割することにより、標準セルとして登録されている従来のセレクタを用いることが可能となり、回路設計が容易となる。

図１４は、パルス発生回路ＰＧＥＮの構成を示すブロック図である。パルス発生回路ＰＧＥＮは、被害側のパルスの立ち上がり時に加害側のパルスの影響を受けさせるか、立ち下がり時に加害側のパルスの影響を受けさせるかを決定するための被害側モード設定回路ＶＥＯＲ、加害側のパルスを発生させる加害パルス発生回路ＡＰＧ、加害側のパルスを立ち上げることで被害側のパルスに影響を与えるか、立ち下げることで被害側のパルスに影響を与えるかを決定する加害側モード設定回路ＡＥＯＲで構成されている。また、加害パルス発生回路ＡＰＧは、１個のインバータ、ディレイ回路、ナンド回路で構成されており、被害側モード設定回路ＶＥＯＲから出力されたパルスからワンショットパルス（Ｈｉｇｈの期間がＬｏｗの期間より短いパルス）を発生させる。加害側モード設定回路ＡＥＯＲは、上記のＨｉｇｈの期間が短いワンショットパルスを、Ｈｉｇｈの期間を短くして出力するかＬｏｗの期間を短くして出力するかのモード切り換えを加害側モード設定信号ＡＭＯＤにしたがって行っている。このように構成することにより、（被害側：立ち下がり、加害側：立ち下がり）、（被害側：立ち上がり、加害側：立ち下がり）、（被害側：立ち下がり、加害側：立ち上がり）、（被害側：立ち上がり、加害側：立ち上がり）の４つの組み合わせが可能となり、回路の実動作において考えられる被害加害の全モードでの測定が可能となる。

図１５は、本実施例の動作波形図である。図１５において、（ａ）は、クロストーク印加部ＣＴＮにおける被害側パルス、（ｂ）は、クロストーク印加部ＣＴＮの加害側パルス、（ｃ）は、リングオシレータの出力ＯＵＴの波形図である。なお、破線は、クロストークノイズを考慮しない場合であり、実線は、クロストークノイズの影響を受けた場合の波形図となっている。被害側パルスは、クロストーク印加部ＣＴＮにおいて、加害側パルスの影響を受けることによりディレイを生じることになる。また、本実施例ではリングオシレータを用いているためクロストークノイズによりディレイを生じたパルスがフィードバックされ、再度、クロストーク印加部ＣＴＮに到達し、さらに、加害側パルスの影響を受けて、さらに、ディレイが生じることになる。したがって、リングオシレータの出力ＯＵＴは、クロストークノイズを考慮しなかった場合と比べて、周期が長くなることになる。

クロストークノイズによるディレイ変動量は、クロストークノイズの印加がない場合のリングオシレータＲＯの発振周波数をｆ０、クロストークノイズの印加がある場合のリングオシレータＲＯの発振周波数をｆとすると、それぞれの発振周期は、１／ｆ０，１／ｆとなる。したがって、（１／ｆ０−１／ｆ）がクロストークノイズによるディレイ変動量となる。即ち、リングオシレータＲＯの出力をオシロスコープ等で測定することにより、正確に測定することが可能となる。

ここで、クロストークノイズの影響を正確に測定するためには、被害側パルスの遷移タイミングと加害側パルスの遷移タイミングをあわせる必要がある。本実施例では、加害側パルスの発生をリングオシレータのタイミング情報を用いている、即ち、ディレイ変動を生じた後の被害側パルスの遷移タイミングを用いているため加害側パルスと被害側パルスの遷移タイミングを容易にあわせることができる。また、加害側パルスは、図１４に示すパルス発生回路ＰＧＥＮによりワンショットパルスとされ、被害側パルスが立ち下がる前に、立ち上がる波形となっている。このようにすることにより、被害側パルスの立ち上がり部分のみでディレイ変動が生じ、立ち下がり部分ではディレイ変動が生じないようにすることが可能となる。

なお、図１５では、加害側パルスの遷移方向と被害側パルスの遷移方向が逆であるためディレイ値が増大し、周波数が減少しているが、加害側パルスの遷移方向と被害側パルスの遷移方向が同じである場合には、ディレイが減少し、周波数が増大することになる。

図１６は、図１に示したディレイ変動量測定回路の変形例である。上述したが、クロストークノイズによるディレイ変動量を正確に測定するためには、クロストーク印加部ＣＴＮにおいて、被害側パルスの遷移タイミングと加害側パルスの遷移タイミングをあわせる必要がある。しかし、加害側パルスは、タイミングコントロール部ＴＣやパルス発生回路ＰＧＥＮを介してクロストーク印加部ＣＴＮの出力されるため、リングオシレータＲＯをそのまま伝播する被害側パルスに対してディレイが生じる。そのディレイの大きさによっては、リングオシレータＲＯのタイミング情報をそのまま使用するとクロストーク印加部ＣＴＮにおいて被害側パルスと加害側パルスとのタイミングをあわせることが困難になる場合がある。

本実施例では、上述の問題を解決するためにタイミング調整回路ＤＡＤＪを設けてある。即ち、タイミング調整回路ＤＡＤＪを介してタイミングコントロール部ＴＣにタイミング情報を与えることにより、クロストーク印加部ＣＴＮにおいて加害側パルスの遷移タイミングを被害側パルスの遷移タイミングに対して、遅らせることが可能となり、クロストーク印加部ＣＴＮにおける被害側パルスと加害側パルスの遷移タイミングをあわせることが可能となる。

図１７は、クロストーク印加部ＣＴＮの他の実施例である。図１１、図１６のクロストーク印加部ＣＴＮと比較して、４種類のクロストーク印加回路ＡＣ０，ＡＣ１，ＡＣ２，ＡＣ３が設けられているのが特徴である。即ち、クロストーク印加回路ＡＣ０を基準とすると、クロストーク印加回路ＡＣ１では、加害側パルスを伝達する配線が被害側パルスを伝達する配線より太くされており、クロストーク印加回路ＡＣ２は、加害側パルスを出力するバッファの駆動力が被害側パルスを出力するバッファの駆動力より大きくしてある。さらに、クロストーク印加回路ＡＣ３は、加害側パルスを伝達する配線と被害側パルスを伝達する配線の間が、１チャネル分遠くにある構成となっている。このように、クロストーク印加部ＣＴＮに数種類のクロストーク印加回路を設け、そのうちの一つをクロストーク印加条件選択信号ＡＳＥＬ０〜ＡＳＥＬ３により選択する構成とすることにより、一つのディレイ変動量測定回路で、実回路で起こりうる種々の条件でクロストークによるディレイ変動量を測定することが可能となる。

また、本実施例のクロストーク印加部には、加害側パルスをクロストーク印加回路ＡＣ２，ＡＣ３に伝達する経路に可変ディレイ回路ＶＤＬＹが設けられている。この可変ディレイ回路は、複数の条件の組み合わせ、例えばクロストーク印加回路ＡＣ０〜ＡＣ３までのすべてをクロストーク印加条件選択信号により選択した場合に、被害側パルスにクロストーク印加回路ＡＣ０，ＡＣ１において生じた分のディレイを発生させ、被害側パルスと加害側パルスのタイミングを調整するものである。このように可変ディレイ回路を有することにより、複数の回路条件の組み合わせて測定することができる。

（実施の形態２）
図１８は、本発明の実施の形態２である半導体装置の設計方法のフローを示すブロック図である。

まず、図１８により、本実施の形態２の半導体装置の設計方法の一例を説明する。本実施の形態の半導体装置の設計方法は、ＬＳＩなどの半導体装置の設計において、クロストークノイズによる誤動作の危険性を計算式から判定し、回路設計にフィードバックするものであり、例えば、以下の手順で実施される。

（１）回路図３０とセルライブラリ３１に基づき配置・配線を行い（ステップＳ２００）、レイアウトデータ３２を作成する。

（２）レイアウトデータ３２から、抵抗成分（Ｒ）、容量成分（Ｃ）などの要因を抽出し（ステップＳ２０１）、配線ＲＣネットリスト３３を作成する。配線ＲＣネットリスト３３はＳＰＥＦなどの形態で作成される。

（３）配線ＲＣネットリスト３３とディレイライブラリ３４に基づいて、ＳＴＡ（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ；静的タイミング解析）を実行しディレイ計算を行う（ステップＳ２０２）。ＳＴＡの結果として、各信号のタイミングウインドウ、立ち上がり時間／立ち下がり時間ｔｒｆ、ディレイ情報などからなるサマリ３５が出力される。

（４）配線ＲＣネットリスト（ＳＰＥＦ）３３のノード情報と前記（３）のＳＴＡ（ステップＳ２０２）で得られた情報をもとに、ノイズチェックを行う（ステップＳ２０３）。ノイズチェックの結果として、クロストークノイズによる誤動作の判定結果としてサマリ３７が出力され、誤動作の危険性のある配線が指摘される。このときに使用される計算式および計算に使用される係数（ｍ，ｐ，ｑ）などの詳細は後述する。

クロストークノイズによる誤動作の判定の計算に使用される係数（ｍ，ｐ，ｑ）は、回路シミュレーションの結果および評価回路の実測値から求められる。回路シミュレーションは、回路図３０およびデバイスパラメータ３６に基づき実施される（ステップＳ２０４）。評価回路は、レイアウトデータ３２に基づきＩＣとして製作され測定される（ステップＳ２０５）。また、評価回路を測定し、その結果により、係数（ｍ，ｐ，ｑ）を調整する。係数（ｍ，ｐ，ｑ）の具体的な調整方法についても後述する。

（５）前記（４）で得られた情報（サマリ３７）により、回路図の修正を行う（ステップＳ２０６）。

次に、ノイズチェック（ステップＳ２０３）の具体的な内容を説明する。以下に示す４つのステップにて被害側の次段ゲートに到達するノイズを見積もり、誤動作判定を行う。
（ステップ１）並行位置における発生ノイズ量計算
（ステップ１．１）配線抵抗による容量遮蔽効果考慮(配線)
（ステップ１．２）配線抵抗による容量遮蔽効果考慮(次段入力容量)
（ステップ１．３）被害側ソースゲートによる電荷引抜効果考慮
（ステップ２）クロストークノイズのシンクゲートへのノイズ伝播効果(減衰)考慮
（ステップ３）被害タイミング考慮によるノイズ総量計算
（ステップ４）ノイズ総量と判定基準電圧との比較
以下、各ステップを具体的に説明する。

（ステップ１）並行位置における発生ノイズ量計算
ノイズ発生量計算にはＶｎｏｉｓｅ＝Ｖｄｄ・Ｃｐ／Ｃｔｏｔａｌを用いる。ただしここで、前に上げた（ステップ１．１），（ステップ１．２），（ステップ１．３）の３効果を考慮する。

（ステップ１．１）配線抵抗による容量遮蔽効果(配線容量)
配線抵抗による容量遮蔽効果とは、図３０を用いて説明すると、配線にある状態遷移が発生するとき(充電とする)、低抵抗の場合遷移点近傍と遷移点から遠い点では同時刻においては同程度の電荷の充電が行われていたが、高抵抗となると遷移点から遠い点では配線抵抗に阻害され近傍と比較して少量しか充電がなされなくなる現象である。この現象により、被害側配線の総容量が減少するのを考慮に入れる。容量遮蔽効果を示す関数は、図３１に示す通りさまざま変更可能であるが、一例として図３１の（３）を用いた場合とし、以下説明する。また、考慮の方法を明確とするため単位長さあたりの抵抗及び容量は一定として進める。

図１９は、本実施の形態２の半導体装置の設計方法において、クロストークノイズ発生量を求める際の被害側配線と加害側配線の並行位置を示す図である。図１９において、ＶＩＣは被害側配線、ＡＧＧは加害側配線、Ｌｐは並行配線長、Ｌｓは被害側配線のソースゲート（配線の前段ゲート）寄りの非並行配線長、Ｌｅは被害側配線のシンクゲート（配線の後段ゲート）寄りの非並行配線長、ｌｅｆｆ＿ｓは被害側配線のソースゲート寄りの非並行部分の有効配線長、ｌｅｆｆ＿ｅは被害側配線のシンクゲート寄りの非並行部分の有効配線長である。なお、以下の式において、Ｃｗは単位長さあたりの非並行部分の被害側配線容量、Ｃｐは単位長さあたりの配線間容量、Ｃｇは並行部分の被害側の単位長さあたりの対基板容量、Ｃｉｎは被害側のシンクゲート入力容量、Ｒｏｎは被害側のソースゲートのオン抵抗、Ｒｗは被害側配線ＶＩＣの単位長さあたりの配線抵抗である。ここで、有効配線長とは、配線抵抗による容量をいう。

まず、次式により、非並行部分の有効配線長ｌｅｆｆ＿ｓ，ｌｅｆｆ＿ｅを求める。

ただし、ｔｒｆは並行開始点における加害側の立ち上がり／立ち下がり時間（２０％〜８０％）、ｍはｔｒｆによる有効電荷範囲係数である。上式は、加害側ｔｒｆによるノイズ印加効果および配線抵抗による容量遮蔽効果を考慮した式である。

次に、次式により、Ｃｔｏｔａｌを求める。

ただし、Ｌｅｆｆ＿ｓ＝ｉｎｆ（２・ｌｅｆｆ＿ｓ，Ｌｓ）、Ｌｅｆｆ＿ｅ＝ｉｎｆ（２・ｌｅｆｆ＿ｅ，Ｌｅ）、Ｃｐは単位長当たりの配線間容量、Ｃｇは並行部分の単位長当たりの被害側の対基板容量である。Ｃｔｏｔａｌ＝Ｃｔｏｔａｌ（１）を基本型とする。上式は、有効配線長を考慮した式である。なお、ｉｎｆ関数の返り値は引数中で最も小さい値である。

図３１の関数が（１），（２），（３）の場合は上記同様の場合分けが必要である。図３１の関数が（４）の場合はＬｅｆｆ＿ｓ＝Ｌｓ，ｌｅｆｆ＿ｅ＝Ｌｅとする。

（ステップ１．２）配線抵抗による容量遮蔽効果(次段入力容量)
図３２に示すように、（ステップ１．１）で考慮した遮蔽効果係数を後段入力容量に適用する。

次に、基本型Ｃｔｏｔａｌ（１）に対して、以下の条件分岐を行う。

Ｌｅ≦２・ｌｅｆｆ＿ｅのとき、
Ｃｔｏｔａｌ（２）＝Ｃｔｏｔａｌ（１）＋（１−Ｌｅ／（２・ｌｅｆｆ＿ｅ））・Ｃｉｎ
Ｌｅ＞２・ｌｅｆｆ＿ｅのとき、
Ｃｔｏｔａｌ（２）＝Ｃｔｏｔａｌ（１）
図３１の関数が（１），（２），（３）の場合は上記同様場合分けが必要である。図３１の関数が（４）の場合は、
Ｃｔｏｔａｌ（２）＝Ｃｔｏｔａｌ（１）＋Ｃｉｎ・（１−ｔａｎｈ²（Ｌｅ／ｌｅｆｆ＿ｅ））
（ステップ１．３）被害側ソースゲートによる電荷引抜効果考慮
図３３を用いて説明する。ノイズ発生箇所にＶｎｏｉｓｅのノイズが発生すると仮定すれば、電源とノイズ発生箇所間に電位差が発生するため、ＭＯＳ（オン抵抗Ｒｏｎ）とノイズ発生箇所までの抵抗Ｒｎを介して電流ｉ＝Ｖｎｏｉｓｅ／（Ｒｏｎ＋Ｒｎ）が流れる（オームの法則より）。一方、Ｑ＝ＣＶを時間微分すると、ｉ＝Ｃ・ｄＶ／ｄｔが成立し、変形して、ｉ・Δｔ＝Ｃ・ΔＶと書ける（ｉ・Δｔを引き抜き電荷の総量とする）。Δｔを加害側ｔｒｆに比例する値q・ｔｒｆとすると、
Ｃｔｏｔａｌ・Ｖｎｏｉｓｅ＝Ｃｐ・Ｖｄｄ−ｉΔｔ＝Ｃｐ・Ｖｄｄ−Ｖｎｏｉｓｅ／（Ｒｏｎ＋Ｒｎ）・ｑ・ｔｒｆ
Ｖｎｏｉｓｅについて解けば、次式のようになる。
Ｖｎｏｉｓｅ＝Ｖｄｄ・Ｃｐ／（Ｃｔｏｔａｌ＋ｑ・ｔｒｆ／（Ｒｏｎ＋Ｒｎ））
電荷の引抜効果が現れる範囲を前述の有効配線長内に駆動ゲートが現れた場合と規定すれば、
Ｌｓ≦ｌｅｆｆ＿ｓのとき、
Ｃｔｏｔａｌ（３）＝ｑ・ｔｒｆ／（ｐ・Ｒｏｎ＋Ｒｎ・Ｌｓ）＋Ｃｔｏｔａｌ（２）
Ｌｓ＞ｌｅｆｆ＿ｓのとき、
Ｃｔｏｔａｌ（３）＝Ｃｔｏｔａｌ（２）
上記の条件分岐に従い、
Ｃｔｏｔａｌ＝Ｃｔｏｔａｌ（１），Ｃｔｏｔａｌ（２），Ｃｔｏｔａｌ（３）とする。

以上によりノイズ発生量を計算する。

簡単のため、長さの関数として述べたがネットリストはＲＣで抽出されるため、ＲＣの関数への変換手順を述べる。

Ｒ・Ｃは時間の次元、Ｒｗは単位長さあたりの抵抗、Ｃｗは単位長さあたりの容量として、
ｔ＝Ｒ・Ｃ，Ｃ＝Ｃｗ・ｘ，Ｒ＝Ｒｗ・ｘ
よって、
ｔ＝Ｒｗ・Ｃｗ・ｘ²
微分して、
ｄ（Ｒ・Ｃ）＝ｄｔ＝２・Ｒｗ・Ｃｗ・ｄｘ
よって、図３１についてｆ（ｘ）／ｃ：遮蔽関数（ｃ＝Ｃｗ）
Ｆ（ｘ）総容量値は、

ただし、積分範囲については、

関数の引数については、

とする。

（ステップ２） クロストークノイズのシンクゲートへのノイズ伝播効果(減衰)考慮
クロストークノイズ発生量Ｖｎｏｉｓｅを求めた後、クロストークノイズ発生量Ｖｎｏｉｓｅが被害側配線の配線長により減衰して、シンクゲート（配線の次段のゲート）に到達するノイズ量Ｖｓｉｎｋを求める。具体的には、次式により、並行位置Ｌｅと被害側配線種からノイズ減衰量を求め、シンクゲートに到達するノイズ量Ｖｓｉｎｋを求める。
Ｖｓｉｎｋ＝Ｖｎｏｉｓｅ・ｅｘｐ｛−Ｒｗ・Ｌｅ・（Ｃｗ・Ｌｅ＋ｂ・Ｃｉｎ）／（ａ・ｔｒｆ）
このうち、ａ，ｂはチューニング定数であり多くの場合１でよい。

Ｒｗは単位長さあたりの抵抗，Ｌｅはシンクまでの配線長，Ｃｗは単位長さあたりの容量である。

すなわち、Ｒｗ・Ｌｅは並行終了後シンクまでの総抵抗量，Ｃｗ・Ｌｅ＋Ｃｉｎは並行終了後シンクまでの総容量である。以上で長さの関数からＲＣの関数へ変換した。

（ステップ３）被害タイミング考慮によるノイズ総量計算
ノイズ量Ｖｓｉｎｋを求めた後、被害タイミングを考慮しながら被害側配線に並行する全配線からのシンクゲートに到達するノイズ量Ｖｓｉｎｋの総量を求める。図３４、図３５により被害タイミングの考慮方法を述べる。クロストークによる誤動作においては、加害配線の動作が被害配線にノイズパルスを発生させるというメカニズムで起こる。そのため、タイミングウインドウを加害側から被害側に乗せ変えるというプロセスを踏む必要がある。しかし、ディレイ計算プログラムの性質上、ネットの途中にあるｔｒｆを入力することが不可能となる。そこで図３４、（１）加害側のパスについて着目ネット間での状態遷移タイミングウインドウと、（２）被害側ソースゲートに標準波形（作成しているＩＣで最も多くなると設計者が考えるｔｒｆ）を入力し、終端ＦＦまで到達したケースでの状態遷移タイミングウインドウと、（３）被害側シンクゲートに標準波形を入力したと仮定して終端ＦＦまで到達したケースでの状態遷移タイミングウインドウを用いて、図３４に示すタイミングチャートのように終端ＦＦでのノイズの状態遷移タイミングウインドウを取得する。このうち終端ＦＦのデータ取り込みタイミングウインドウ（図中ではＮＧ区間と表示）と重なる状態遷移タイミングウインドウを持つものは誤動作を引き起こすポテンシャルを持つノイズとなる。このような誤動作を引き起こす可能性を持つノイズについて、図３５に示すように状態遷移のタイミングウインドウが重なる場合は和を取り、組み合わせの中で最も大きなノイズ量を持つものを、そのネットのクロストークノイズ量（Ｖｎｏｉｓｅ＿着目ネット）とする。この着目ネットのクロストークノイズ量をシンクゲートの入力ピンの許容ノイズ電圧Ｖｍａｘで除算した結果（ｋｖ＝Ｖｎｏｉｓｅ＿着目ネット／Ｖｍａｘ）から、誤動作危険度係数がある値、例えば1より大きい場合をＮＧとする。

ＮＧと判定された場合は、被害側配線、またはそれと並行する配線について再配線を行う。なお、許容ノイズ電圧Ｖｍａｘは、例えば、論理反転電圧を用いる。

また、タイミングウインドウの重なったノイズについては和をとったが、ＩＣの動作周波数が遅い場合は２乗平均で充分である。

高精度に誤動作判定を行うために回路シミュレーションを実行すると、回路の実際の動作をトレースするためチップ全体の検証を行うことが事実上不可能であったが、本実施の形態２の半導体装置の設計方法によれば、ＳＴＡツールの枠組み内でクロストークノイズ量を算出し、誤動作判定を行うため、短時間で網羅的なチェックを行うことが可能となる。また、配線間容量のチェックや並行配線長チェックのみで誤動作ネットを検出していたのと比べると、実際のノイズ量およびタイミングウインドウから誤動作判定する本実施の形態２の方法は誤動作ネットの指摘精度が高い。そのため、従来設計で指摘しきれなかった誤動作ネットの減少、過剰指摘ネットの減少、検証時間の減少の３点の改善が見られる。そして、誤動作ネットは選別時の歩留りに影響を与えていたため、歩留り向上に貢献できる。また、過剰指摘ネット対策のための本来不要な再配置、セル最適化により発生していたチップ面積の増大や消費電力の増大がなくなり、設計時間が短縮される。

なお、前記実施例では、ＳＴＡツールとノイズチェックツールを別々のプログラムとした場合について説明したが、ノイズチェックツールの機能をＳＴＡツール内に直接組み込んでもよい。

図２０により、ノイズチェック機能をＳＴＡツール内に直接組み込み方法を説明する。図２０は、本実施の形態２の半導体装置の設計方法の変形例を示すブロック図である。図２０では、前記実施例の手順（３）、（４）をまとめて実施し、すなわち、ＳＴＡによるディレイ計算（ステップＳ２０２）とノイズチェック（ステップＳ２０３）を同時に行い、その結果をサマリ３８として出力している。

次に、配線間のクロストークノイズによる誤動作を評価回路により実測し、前記計算式の係数（ｍ，ｐ，ｑ，Ｖｍａｘ，ａ，ｂ）を最適化（チューニング）する方法を説明する。

図２１は、本実施の形態２において、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の概略構成を示すブロック図である。本実施の形態２における評価回路は、例えば、クロストークノイズの影響を受ける被害側配線ＶＩＣ、クロストークノイズの影響を被害側配線ＶＩＣに与える加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３、被害側配線ＶＩＣ前段のバッファＢＦ１，加害側配線前段のバッファＢＦ２，ＢＦ３，ＢＦ４，ＢＦ５、被害側配線後段のバッファＢＦ６、加害側配線後段のバッファＢＦ７，ＢＦ８，ＢＦ９，ＢＦ１０、フリップフロップＦＦ１などからなり、バッファＢＦ１の出力は被害側配線ＶＩＣに接続され、バッファＢＦ６の入力は被害側配線ＶＩＣに接続され、バッファＢＦ６の出力はフリップフロップＦＦ１のデータ入力に入力し、バッファＢＦ２，ＢＦ３，ＢＦ４，ＢＦ５の出力は加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３に接続され、バッファＢＦ７，ＢＦ８，ＢＦ９，ＢＦ１０の入力は加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３に接続されている。

当該評価回路は、以下の４種類の設計・測定条件を種々変更して製作・測定される。

（１）加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３と被害側配線ＶＩＣを伝播する信号の極性の組み合わせ。例えば、加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３の各信号が立ち上がりまたは立ち下がり、被害側配線ＶＩＣの信号がＨｉｇｈまたはＬｏｗなど。

（２）加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３と被害側配線ＶＩＣの前段バッファＢＦ１，ＢＦ２，ＢＦ３，ＢＦ４，ＢＦ５の駆動力。

（３）加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３と被害側配線ＶＩＣとの並行位置。例えば、前段付近または後段付近で並行、加害側配線と被害側配線が隣接または１チャンネル（１配線）飛ばし、並行配線の幅が細いまたは太いなど。図２１では、加害側配線ＡＧＧ０，ＡＧＧ１が前段付近で並行、加害側配線ＡＧＧ２，ＡＧＧ３が後段付近で並行、加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２と被害側配線ＶＩＣが隣接、加害側配線ＡＧＧ３が１チャンネル飛ばし、加害側配線ＡＧＧ０の配線幅が太くなっている。

（４）フリップフロップＦＦ１によるデータ取り込みタイミング（誤動作タイミングウインドウ）。

上記４種類の設計・測定条件を変化させて評価回路を製作・測定し、その結果をもとに前記計算式の係数（ｍ，ｐ，ｑ，Ｖｍａｘ，ａ，ｂ）を最適化する。

さらに、図２２により、図２１で示した評価回路の回路構成例を説明する。

図２２は、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の構成を示すブロック図である。本実施の形態２における評価回路は、例えば、被害側配線ＶＩＣ、加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３、バッファＢＦ１１，ＢＦ１２，ＢＦ１３，ＢＦ１４，ＢＦ１５，ＢＦ１６、ＡＮＤ（アンド）ゲートＡＮ１，ＡＮ２，ＡＮ３，ＡＮ４、フォールエッジ（立ち下がり）トリガタイプのフリップフロップＦＦ１、遅延時間が可変である可変ディレイ（遅延）回路ＤＬ１、ＸＯＲ（エクスクルーシブオア）ゲートＸＯ１などからなり、信号ＶＭがバッファＢＦ１１に入力し、バッファＢＦ１１の出力が被害側配線ＶＩＣに接続され、被害側配線ＶＩＣの終端がバッファＢＦ１２に入力し、バッファＢＦ１２の出力がフリップフロップＦＦ１のデータ入力に入力し、フリップフロップＦＦ１は信号ＲＥＳをデータ出力し、ＡＮＤゲートＡＮ１，ＡＮ２，ＡＮ３，ＡＮ４の一方の入力にはそれぞれ信号ＡＳ０，ＡＳ１，ＡＳ２，ＡＳ３が入力し、ＡＮＤゲートＡＮ１，ＡＮ２，ＡＮ３，ＡＮ４の他方の入力には信号ＥＤが入力し、可変ディレイ回路ＤＬ１には信号ＥＤが入力し、ＸＯＲゲートＸＯ１の一方の入力には可変ディレイ回路ＤＬ１の出力が入力し、ＸＯＲゲートＸＯ１の他方の入力には信号ＦＥが入力し、ＸＯＲゲートＸＯ１の出力はフリップフロップＦＦ１のクロック入力に入力している。

可変ディレイ回路ＤＬ１は、フリップフロップＦＦ１のデータ取り込みタイミングを調整するものである。ＸＯＲゲートＸＯ１は、フリップフロップＦＦ１がクロック入力の立ち下がりのタイミングでデータを取り込むため、信号ＥＤの極性を立ち下がりに変換するものである。ＡＮＤゲートＡＮ１，ＡＮ２，ＡＮ３，ＡＮ４は、加害側のモードを選択する信号ＡＳ０，ＡＳ１，ＡＳ２，ＡＳ３により加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３のいずれかを選択するものである。加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３は、前記図２１で説明したように、種々の条件で設計・製作される。測定方法としては、例えば、信号ＶＭをＨｉｇｈまたはＬｏｗの状態にして、信号ＡＳ０，ＡＳ１，ＡＳ２，ＡＳ３により加害側配線ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３のいずれかを選択し、信号ＥＤをＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈへと状態遷移させる。そして、可変ディレイ回路ＤＬ１によりフリップフロップＦＦ１によるデータ取り込みタイミングを変化させて、信号ＲＥＳの変化（誤動作）を測定する。このようにして、加害側配線からのクロストークノイズによる被害側配線の誤動作の測定をすることができる。

次に、図２３により、前記計算式の係数（ｍ，ｐ，ｑ，Ｖｍａｘ，ａ，ｂ）の最適化（チューニング）の一例を説明する。図２３において、線の太さは、配線の太さに相当する。評価回路において、取得できるタイミングウインドウに差がある場合、以下のようにして計算式内の係数へフィードバックを行う。

（ステップ１）被害側シンクゲート、ソースゲートの影響を受けないネット０３，ネット０４により、ｍ（ｔｒｆによる有効電荷範囲係数）を最適化する。

（ステップ２）ネット０１，ネット０２（被害側ソースゲートに近い側）について差が大きい場合。

（ステップ２．１）ネット０１よりネット１１で差が大きい(被害側駆動力の影響)場合は、ｐ（電荷の引き抜き係数）を最適化する。

（ステップ２．２）ネット０１よりネット０２で差が大きい(加害側駆動力の影響)場合は、ｑ（電荷の引き抜きに関与する時間係数）、ｋ（ｔｒｆによる有効電荷範囲係数）を最適化する。

(ステップ３)ＣパターンよりＡパターンで差が大きい(被害側配線幅)場合は、ｑ（電荷の引き抜きに関与する時間係数）、ａ，ｂ（配線伝播係数）を最適化する。

(ステップ４) どうしても合わない場合は、Ｖｍａｘ(許容電圧), 誤動作危険度係数の変更を行う。

具体的には、図２４（ａ）〜（ｄ）に示す条件に従い、ｔｒｆによる有効電荷範囲係数ｍ、電荷引き抜き係数ｐ，電荷引き抜きに関与する時間係数ｑ、許容ノイズ電圧Ｖｍａｘのチューニングを行う。図２４は、係数および許容ノイズ電圧の最適化方法を示す図である。

したがって、本実施の形態２の評価回路を測定することにより、実際のデバイスの出来に応じておこるクロストークノイズによるディレイ変動のずれから設計条件やライブラリの補正を行うことができる。その結果、クロストークによる誤動作配線の指摘を高精度に行うことができる。そして、誤動作配線は、選別時の歩留まりとして見えるため、歩留まり向上に貢献する。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態において、ディレイ変動量測定回路または誤動作の評価回路は、ＴＥＧ回路として、スクライブラインに製造しても構わないし、システムＬＳＩと同一チップ内に製造しても構わない。

半導体集積回路および半導体装置の設計方法、特に、クロストークノイズによる影響を測定・計算するための半導体集積回路および半導体装置の設計方法に関するものである。

本発明の実施の形態１である半導体装置の設計方法のフローを示すブロック図である。 （ａ）〜（ｃ）は、タイミングウインドウの概念を説明するための図であり、（ａ）は回路図、（ｂ）および（ｃ）はタイミングチャートである。 （ａ）〜（ｅ）は、タイミングウインドウとクロストークノイズとの関係を示す図であり、（ａ）は被害側配線と加害側配線が並行する様子を示し、（ｂ）〜（ｅ）は被害側配線と加害側配線のタイミングチャートを示す。 被害側配線の両側に加害側配線が並行している場合の各配線の寄生容量を示す図である。 （ａ）は、被害側配線の両側に加害側配線が並行している状態を示す図、（ｂ）は、被害側配線の両側に加害側配線が並行している場合の各配線の寄生容量および寄生抵抗を示す図である。 本発明の実施の形態１の半導体装置の設計方法の変形例を示すブロック図である。 （ａ）、（ｂ）は、容量モードにおけるＣＭＯＳインバータ回路のディレイを示す概念図であり、（ａ）は、ＣＭＯＳインバータと負荷容量からなる回路図、（ｂ）はディレイと負荷容量との関係を示す図である。 （ａ）、（ｂ）は、ＲＣ遅延モードにおけるＣＭＯＳインバータ回路のディレイを示す概念図であり、（ａ）は、ＣＭＯＳインバータと負荷容量と負荷抵抗からなる回路図、（ｂ）はディレイと負荷容量との関係を示す図である。 分布定数線路とＲＣ遅延との関係を示す図である。 配線のＲＣモデルを示す図である。 本発明の実施の形態１において、ディレイ変動量測定回路の第１の実施例を示すブロック図である。 図１１におけるタイミングコントロール部を示すブロック図である。 図１１におけるタイミングコントローラ部の他の実施例を示すブロック図である。 図１１におけるパルス発生回路の構成を示すブロック図である。 図１１のディレイ変動量測定回路の各地点の波形を示す図である。 本発明の実施の形態１において、ディレイ変動量測定回路の第２の実施例を示す図である。 本発明の実施の形態１において、クロストーク印加部の他の実施例を示す図である。 本発明の実施の形態２の半導体装置の設計方法を示すブロック図である。 本発明の実施の形態２の半導体装置の設計方法において、クロストークノイズ発生量を求める際の被害側配線と加害側配線の並行位置を示す図である。 本発明の実施の形態２の半導体装置の設計方法の変形例を示すブロック図である。 本発明の実施の形態２において、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の概略構成を示すブロック図である。 本発明の実施の形態２において、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の構成を示すブロック図である。 本発明の実施の形態２において、クロストーク評価手法を示す図である。 本発明の実施の形態２において、係数および許容ノイズ電圧の最適化方法を示す図である。 従来配線と微細化が進んだ配線とを比較した図である。 クロストークノイズによるディレイ変動が発生するメカニズムを示した図である。 クロストークノイズによる誤動作が発生するメカニズムを示した図である。 クロストークノイズの概略計算モデルを示す図である。 複数ノードで並行している場合の配線モデルを示す図である。 有効配線長の効果を示す図である。 配線抵抗による容量遮断効果を示す図である。 被害側シンクゲートの容量効果を示す図である。 被害側ソースゲートによる容量引き抜き効果を示す図である。 タイミングウインドウを示す図である。 クロストークノイズを加算する方法を示す図である。

符号の説明

１５，１９，２３，３５，３７，３８ サマリ
１０，３０ 回路図
１１，３１ セルライブラリ
１２，３２ レイアウトデータ
１３，３３ 配線ＲＣネットリスト
１４，３４ ディレイライブラリ
１６，３６ デバイスパラメータ
１７ 容量変換定数（Ａ，Ｂ）
１８ 配線ＲＣネットリスト
２０，２１ ゲート群
２２ 着目配線
ｓ１〜ｓ３，ｓｋ，…，ｓｎ データ保持回路
ＲＯ リングオシレータ
ＴＣ タイミングコントロール部
ＰＧＥＮ パルス発生回路
ＣＴＮ クロストーク印加部
ＴＩＭ タイミング情報信号
ＥＮＣ 制御信号
ＶＭＯＤ 被害パルスモード設定信号
ＡＭＯＤ 加害パルスモード設定信号
ＡＧＳ 加害側パルス
ＶＧ 被害ゲート
ＡＧ 加害ゲート
ＶＩＣ 被害側配線
ＡＧＧ，ＡＧＧ０，ＡＧＧ１，ＡＧＧ２，ＡＧＧ３，ＡＧＧａ，ＡＧＧｂ 加害側配線
ＢＵＦ，ＢＦ１〜ＢＦ１６ バッファ
ＩＮＶ インバータ
ＶＥＯＲ 被害パルスモード設定回路
ＡＥＯＲ 加害パルスモード設定回路
ＡＰＧ 加害パルス発生回路
ＤＡＤＪ タイミング調整回路
ＡＣ０〜ＡＣ３ クロストーク印加回路
ＡＮ１〜ＡＮ４ ＡＮＤ（アンド）ゲート
ＤＬ１ 可変ディレイ回路（可変遅延回路）
ＸＯ１ ＸＯＲ（エクスクルーシブオア）ゲート
ＦＦ１ フリップフロップ

Claims (20)

1. 複数のインバータを奇数段直列に接続したリングオシレータと、
   前記リングオシレータの一部の配線に沿って設けられる第１配線と、
   前記第１配線に供給する第１パルスを発生するパルス発生回路と、
   前記第１配線と前記パルス発生回路の間に接続された第１バッファと、
   前記パルス発生回路と前記第１バッファとの間に接続される第２配線を具備し、
   前記第１配線と前記リングオシレータの一部の配線との間の距離は、前記第２配線と前記リングオシレータの一部の配線との間の距離より短いことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記リングオシレータの一部の配線に沿って設けられる第３配線と、
   前記第３配線と前記パルス発生回路との間に接続された第２バッファとを具備し、
   前記第３配線は、前記第１配線より太いことを特徴とする半導体集積回路。
3. 請求項１または２記載の半導体集積回路において、
   前記第１パルスは、第１レベルと第２レベルとの間で遷移し、前記第１レベルに保持される期間より前記第２レベルに保持される期間が長い第１モードと、前記第１レベルに保持される期間より前記第２レベルに保持される期間が短い第２モードとを有し、
   前記パルス発生回路は、前記第１モードと前記第２モードを切り換えるモード設定回路を有することを特徴とする半導体集積回路。
4. レイアウトデータから、配線ネットリストを抽出する第１ステップと、
   前記配線ネットリストの各配線について、配線間のクロストークによるディレイ変動量と等価的な容量を求める第２ステップと、
   前記等価的な容量を用いて前記配線ネットリストに基づいてディレイ計算を行う第３ステップと、を有することを特徴とする半導体装置の設計方法。
5. 請求項４記載の半導体装置の設計方法において、
   前記第１ステップと前記第２ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第４ステップをさらに有し、
   前記第２ステップにおいて、前記第４ステップで得られた情報をもとに前記等価的な容量を求め、
   前記第３ステップにおいて、前記等価的な容量に基づいて前記配線ネットリストを補正し、補正された前記配線ネットリストに基づいてディレイ計算を行うことを特徴とする半導体装置の設計方法。
6. 請求項４または５記載の半導体装置の設計方法において、
   前記第２ステップにおいて、並行配線間のタイミングウインドウが重なる部分がない場合は、前記等価的な容量をゼロとすることを特徴とする半導体装置の設計方法。
7. 請求項４または５記載の半導体装置の設計方法において、
   前記等価的な容量は、元の配線容量に容量変換係数を乗ずることにより求められることを特徴とする半導体装置の設計方法。
8. 請求項７記載の半導体装置の設計方法において、
   前記容量変換係数は、前記並行配線を伝播する信号の立ち上がり／立ち下がり時間に依存することを特徴とする半導体装置の設計方法。
9. 請求項７記載の半導体装置の設計方法において、
   前記容量変換係数は、評価回路の測定結果に基づいて補正されることを特徴とする半導体装置の設計方法。
10. 請求項９記載の半導体装置の設計方法において、
    前記評価回路は、請求項１または２記載の半導体集積回路であることを特徴とする半導体装置の設計方法。
11. レイアウトデータから配線ネットリストを抽出する第１ステップと、
    各並行配線の動作により被害側配線に発生するクロストークノイズ発生量を求める第２ステップと、
    前記クロストークノイズ発生量が前記被害側配線の抵抗および容量により減衰して前記被害側配線の次段ゲートに到達するノイズ量を求める第３ステップと、
    前記被害側配線について、前記ノイズ量の総和を求める第４ステップと、
    前記ノイズ量の総和と許容ノイズ量とを比較し、クロストークノイズによる誤動作の危険性を判定する第５ステップと、を有することを特徴とする半導体装置の設計方法。
12. 請求項１１記載の半導体装置の設計方法において、
    前記第１ステップと前記第２ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第６ステップをさらに有し、
    前記第２ステップにおいて、前記第６ステップで得られた情報をもとに前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。
13. 請求項１１または１２記載の半導体装置の設計方法において、
    前記第２ステップにおいて、配線間容量および対基板容量を用いて前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。
14. 請求項１１または１２記載の半導体装置の設計方法において、
    前記第２ステップにおいて、前記被害側配線の有効配線長を考慮して前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。
15. 請求項１４記載の半導体装置の設計方法において、
    前記有効配線長は、前記被害側配線の配線特性と加害側配線の立ち上がり／立ち下がり時間とから求められることを特徴とする半導体装置の設計方法。
16. 請求項１１または１２記載の半導体装置の設計方法において、
    前記第２ステップにおいて、前記被害側配線の前段ゲートの駆動力および前記被害側配線の後段ゲートの入力容量を考慮して前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。
17. 請求項１１または１２記載の半導体装置の設計方法において、
    前記第４ステップにおいて、各加害側配線のタイミングウインドウの重なりを考慮して前記ノイズ量の総和を求めることを特徴とする半導体装置の設計方法。
18. 請求項１１または１２記載の半導体装置の設計方法において、
    前記第２ステップにおいて、前記クロストークノイズ発生量を求める際に使用される計算式内の係数は、評価回路の測定結果に基づいて補正されることを特徴とする半導体装置の設計方法。
19. 請求項１８記載の半導体装置の設計方法において、
    前記評価回路は、
    測定対象である被害側配線と、
    前記被害側配線を駆動する第１前段ゲートと、
    前記被害側配線を伝播した信号が入力される第１後段ゲートと、
    前記第１後段ゲートの出力がデータ入力されるフリップフロップと、
    前記被害側配線と並行する加害側配線と、
    前記加害側配線を駆動する第２前段ゲートと、を有し、
    前記第１前段ゲートおよび前記第２前段ゲートに入力される信号の極性、前記第１前段ゲートおよび前記第２前段ゲートの駆動力、前記被害側配線と前記加害側配線との並行位置、前記加害側配線の配線幅、前記第１後段ゲートの論理反転電圧、および前記フリップフロップのデータ取り込みタイミングを前記評価回路の設計および測定条件として種々設定し、前記評価回路を測定することを特徴とする半導体装置の設計方法。
20. 請求項１９記載の半導体装置の設計方法において、
    前記評価回路は、前記第２前段ゲートの入力部と前記フリップフロップのクロック入力部との間に接続された可変遅延回路を有することを特徴とする半導体装置の設計方法。

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