JP2005109395A - マスクの製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 荷電粒子線投影露光において相補分割が必要な転写パターンを基板に転写しようとする場合に、露光時間の短縮を目的とする。また、前記場合に荷電粒子線投影露光に使用するマスクのコストの低減を目的とする。
【解決手段】 荷電粒子線投影露光で用いるマスクにおいて、所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、この転写パターンを転写しようとする以外の層を露光するマスクに、前記転写パターンから分割した前記転写パターンの一部を形成する。そして、前記転写パターンを分割した全てを基板上に転写して形成し、前記転写パターンにより得ようとした所望の回路を形成する。
【選択図】 図５

Description

本発明は、荷電粒子線投影露光方法で用いるマスクの製造方法、前記マスクを用いた半導体装置の製造方法に関する。

近年ますます微細化される半導体集積回路を製造するために、紫外線露光技術に代わる新しい露光技術が求められており、荷電粒子線投影露光、特に、電子線投影露光技術が注目されている。

この電子線投影露光技術として、特開平９−１３９３４４（特許文献１）において、電子ビームのビーム径をマスク上で１ｍｍ角程度として、露光用マスクとして４倍のステンシルマスクを用い、ウェハ上での最大露光面積を２５０ｕｍ角で露光を行う手法が提案されている。ここで用いられるステンシルマスクは試料に形成するチップの全パターンを分割した多数の分割マスクで構成されており、その分割マスクに対して電子ビームによる一括露光を行う手法が提案されている。

また一方で、日本特許第２９５１９４７号（特許文献２）（米国特許第５，８３１，２７２号に対応）及び“Ｌｏｗ ｅｎｅｒｇｙ ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｘｉｍｉｔｙ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ：Ｄｉｓｃｏｖｅｒｙ ｏｆ ｍｉｓｓｉｎｇ ｌｉｎｋ”（Ｔａｋａｏ Ｕｔｓｕｍｉ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ １７（６），Ｎｏｖ／Ｄｅｃ １９９９，ｐｐ．２８９７−２９０２）（非特許文献１）において、量産レベルで超微細加工用に使用可能な電子ビーム近接露光装置が提案されている。同技術では前記した４倍のステンシルマスクを用いる電子線投影露光技術と異なり、単純な基本構成を用いて露光を行う。ここで用いられるステンシルマスクは、非常に薄いＳｉ（ケイ素）などから構成されるメンブレン膜と等倍のマスクパターン開口を備えることを特徴としている。

図１１は、電子線投影露光技術で用いる従来のステンシルマスク６の断面図を示す。ステンシルマスク６は、パターン開口１２、メンブレン１３、梁１４、サポート基板部１５を備えている。ステンシルマスク６では、パターンを微細に加工するために非常に薄い、具体的には０．１ｕｍから２ｕｍのＳｉなどから構成された膜にマスクパターンに相当する部分の開口（パターン開口１２）を必要とする。このため、図１２（ａ）に示すドーナッツ状のパターンは、開口中心部のパターンが欠落してしまうため（開口中心部は重力により落ちてしまう）、マスクが形成できないという問題がある（いわゆるドーナッツ問題）。この問題に対応するために、例えば特開平６−１３２２０６（特許文献３）では、このようなパターンを複数のマスクに分割するという手法が提案されており、一般に相補分割と呼ばれている。

また、ドーナッツ状パターンだけでなく図１２（ｂ）に示すリーフ状パターンや、図１２（ｃ）に示すアスペクト比の大きなパターンなども、相補分割しなければ精度よくマスクが形成できない。このため、特開２００１−２４４１９２（特許文献４）では、これらの相補分割の手法が提案されている。

しかしながら、相補分割によって複数のマスクにパターンが分割されるとマスクの枚数だけ露光を繰り返すことになり、露光時間の悪化（長時間化）を招き、また当然のことながらマスクコストも増加してしまう。さらに言えば相補分割が必要なパターンが全回路パターンでほんの一部であるような回路においては、相補分割によるマスクコストと露光コストの上昇は受け入れがたい。

上記の各文献では、荷電粒子線投影露光の技術を開示するに止まり、あるいは、一つのマスクには形成できないパターンを複数の相補マスクに分割して、複数のマスクを製作する相補分割を開示するに止まる。相補分割によって複数のマスクにパターンが分割されることによる露光時間の悪化を是正する技術やマスクコストの増加を抑制する技術は開示されていない。
特開平９−１３９３４４号公報 日本特許第２９５１９４７号 特開平６−１３２２０６号公報 特開２００１−２４４１９２号公報 "Ｌｏｗ ｅｎｅｒｇｙ ｅｌｅｃｔｒｏｎ−ｂｅａｍ ｐｒｏｘｉｍｉｔｙ ｐｒｏｊｅｃｔｉｏｎ ｌｉｔｈｏｇｒａｐｈｙ：Ｄｉｓｃｏｖｅｒｙ ｏｆ ｍｉｓｓｉｎｇ ｌｉｎｋ"（Ｔａｋａｏ Ｕｔｓｕｍｉ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ １７（６），Ｎｏｖ／Ｄｅｃ １９９９，ｐｐ．２８９７−２９０２）

本発明は、荷電粒子線投影露光において相補分割が必要な転写パターンを基板に転写しようとする場合に、露光時間の短縮を目的とする。また、前記場合に、荷電粒子線投影露光に使用するマスクのコストの低減を目的とする。

本発明のマスクの製造方法は、
複数の層を有する基板のいずれかの層を露光するマスクの製造方法であって、
前記複数の層のうち所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、前記転写パターンから分割パターンを分割し、分割した残りの部分を残余パターンとして第１のマスクに形成し、前記分割パターンを前記所定の層以外の層にパターンを転写する第２のマスクに形成することを特徴とする。

前記転写パターンは、
ドーナッツ状パターンとリーフ状パターンとアスペクト比の大きいパターンとのいずれかであることを特徴とする。

本発明の半導体装置の製造方法は、
複数の層を有する基板から成る半導体装置の製造方法であって、
前記複数の層のうち所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、前記転写パターンから分割パターンを分割し、分割した残りの部分を残余パターンとして有する第１のマスクにより露光し、前記残余パターンを前記所定の層に転写する工程と、
前記分割パターンとは異なるパターンと前記分割パターンとをマスクパターンとして有する第２のマスクにより露光し、前記分割パターンとは異なるパターンと前記分割パターンとを前記所定の層とは異なる層に転写する工程と
を備えたことを特徴とする。

前記転写パターンは、
ドーナッツ状パターンとリーフ状パターンとアスペクト比の大きいパターンとのいずれかであることを特徴とする。

前記半導体装置の製造方法は、さらに、
前記残余パターンを前記所定の層に転写する工程と前記分割パターンとは異なるパターンと前記分割パターンとを前記所定の層とは異なる層に転写する工程との間に、前記所定の層に転写する前記残余パターンと前記所定の層とは異なる層に転写する分割パターンとを接続して所定の回路を形成する工程を備えたことを特徴とする。

前記分割パターンは、
前記所定の層に転写する前記残余パターンと前記所定の層とは異なる層に転写する前記分割パターンとを接続して形成する前記回路の動作速度と、前記回路の配線の電気抵抗と、層間絶縁膜の容量との少なくともいずれかに基づいて、前記転写パターンから分割されることを特徴とする。

本発明により、相補分割専用のマスクを用いることなく相補分割が必要な回路パターンを基板上に形成することができる。

本発明により、相補分割用の複数のマスクを用いることなく、分割したマスクパターンを他の層を露光するマスクに形成するので、マスクコストが低減できる。

本発明により、相補分割専用の複数のマスクを用いることなく、分割したマスクパターンを他の層を露光するマスクに形成し、前記他の層に前記分割したパターンを転写するので、露光時間を短縮し、露光コストを軽減できる。

図１〜図１０を用いて実施の形態を説明する。

本実施の形態は、マスクを製造し、製造したマスクを使用して基板を露光し、露光した基板を用いて半導体を製造する形態である。

具体的には、荷電粒子線投影露光方法で用いるマスクにおいて、所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、この転写パターンを転写しようとする以外の層を露光するマスク（一つでも良いし複数でも良い）に、前記転写パターンから分割した前記転写パターンの一部を形成する。そして、前記転写パターンを分割した全てを基板上に転写して形成し、前記転写パターンにより得ようとした所望の回路を形成する。そして、この基板を用いて半導体装置を製造する。なお、荷電粒子線としては電子線の使用を想定している。また、マスクはステンシルマスクを想定する。

図１は、所定の層（後述するＡ層）に転写しようとするドーナッツ状パターン３０（転写パターンの一例）である。相補分割しなければ転写できない転写パターンの例として、ドーナッツ状パターン３０を例にとり説明する。

ここで、「相補分割しなければ転写できない転写パターン」とは、開口中心部３３が重力により脱落してしまうドーナッツ状パターン３０のようにマスクを製作できないパターンの他、マスクの製作が可能なパターンではあるが、マスクを製作して露光に使用しても実用することができないパターンも含む。例えば、強度や精度の点から実用することができないパターンがある。前述した図１２（ｂ）のリーフ状パターン、図１２（ｃ）に示したアスペクト比の大きなパターン等は、強度及び精度の点から、マスクに形成したとしても実用することができない。したがって、これらリーフ状パターン、アスペクト比の大きなパターンについても、ドーナッツ状パターン３０と同様に、本実施の形態に係るマスクを製造し、このマスクを使用して露光した基板を用いて半導体装置を製造することが必要となる。

以下にウエハ（基板）の層を露光するステンシルマスクの製造について説明する。図１において、ステンシルマスク２０に開口部であるドーナッツ状パターン３０（ハッチング部分）を形成しようとしても、開口中心部３３が重力により脱落するので、マスクパターンを作成できないのは前述のとおりである。そのため、ドーナッツ状パターン３０を分割する。図１の「縦ドーナッツ状パターン３２」は、ドーナッツ状パターン３０から分割する部分である。ドーナッツ状パターン３０から「縦ドーナッツ状パターン３２」を分割した残余として「横ドーナッツ状パターン３１」が残る。

図２は、ステンシルマスク２１を示す図である。ステンシルマスク２１（第１のマスクの一例）は、ドーナッツ状パターン３０から「縦ドーナッツ状パターン３２」（分割パターンの一例）を分割した残りの部分の「横ドーナッツ状パターン３１」（残余パターンの一例）が形成されている。なお、ドーナッツ状パターン３０を分割した「縦ドーナッツ状パターン３２」（分割パターンの一例）と「横ドーナッツ状パターン３１」（残余パターンの一例）との両者を、ドーナッツ状パターン３０（相補分割しなければ転写できない転写パターン）を分割した「各部分」という。すなわち前記「各部分」とは、相補分割しなければ転写できない転写パターンを分割したそれぞれの部分である。「各部分」を集めると前記転写パターンであるドーナッツ状パターン３０を構成する。

ステンシルマスク２１は、後述のＡ層２４を露光するために使用される。図３は、後述するＢ層２５を露光しようとするステンシルマスク２２を示す。ステンシルマスク２２は、Ｂ層２５に転写するためのＢ層パターン４０が形成されている。図４は、ステンシルマスク２３（第２のマスクの一例）を示す図である。ステンシルマスク２３は、Ｂ層２５を露光しようとするステンシルマスク２２に、ドーナッツ状パターン３０から分割した「縦ドーナッツ状パターン３２」を、前記Ｂ層パターン４０とともに形成した構成である。この「縦ドーナッツ状パターン３２」とＢ層パターン４０とを形成したステンシルマスク２３を用いて、後述のようにＢ層２５を露光する。

このようにドーナッツ状パターン３０から「縦ドーナッツ状パターン３２」を分割して、ドーナッツ状パターン３０を転写しようとする層とは異なる層を露光するステンシルマスク２３に「縦ドーナッツ状パターン３２」を形成することが特徴である。

次に、前記のステンシルマスク２１、ステンシルマスク２３とを使用してウエハの層を露光し、半導体装置を製造する場合について説明する。図５は、ステンシルマスク２１とステンシルマスク２３とを使用してウエハのＡ層２４及びＢ層２５を露光する場合を示す概念図である。なお、Ａ層２４、Ｂ層２５とは便宜的な呼び名であり、Ａ層２４とＢ層２５とは連続した層でなくとも構わない。ステンシルマスク２１でＡ層２４を露光し、ステンシルマスク２３でＢ層２５を露光する。以下に（１）から（３）により過程を示す。
（１）まず、Ａ層２４（所定の層の一例）に転写しようとするドーナッツ状パターン３０（転写パターンの一例）が相補分割しなければ転写できない。このため、ドーナッツ状パターン３０から「縦ドーナッツ状パターン３２」（分割パターンの一例）を分割し、分割した残りの部分を「横ドーナッツ状パターン３１」（残余パターンの一例）として有するステンシルマスク２１（第１のマスクの一例）によりＡ層２４を露光し、前記「横ドーナッツ状パターン３１」をＡ層２４に転写する。転写された「横ドーナッツ状パターン３１」を図５に示すように横露光パターン３１０というものとする。
（２）次に、Ａ層２４に横露光パターン３１０を形成後に、接続パターン層４１を形成するとともに、接続パターン層に接続パターン４２を形成する。この接続パターン４２により、Ａ層２４に形成した横露光パターン３１０と、次の工程でＢ層２５に形成される縦露光パターン３２０とを接続し、図１に示すドーナッツ状パターン３０に相当する回路（所定の回路の一例）を形成する。
（３）次に、接続パターン層４１を形成後、Ｂ層２５を形成する。この場合、Ｂ層パターン４０（分割パターンとは異なるパターンの一例）と「縦ドーナッツ状パターン３２」とをマスクパターンとして有するステンシルマスク２３によりＢ層２５を露光する。そして、Ｂ層パターン４０と「縦ドーナッツ状パターン３２」とをＢ層２５（所定の層とは異なる層の一例）に転写して半導体基板を作成する。Ｂ層２５に転写されたＢ層パターン４０は、図５に示すようにＢ層露光パターン４００というものとする。またＢ層２５に転写された「縦ドーナッツ状パターン３２」は、縦露光パターン３２０というものとする。

以上の（１）〜（３）の工程により、Ａ層２４には、ステンシルマスク２１の「横ドーナッツ状パターン３１」が横露光パターン３１０として転写される。また、Ｂ層２５には、ステンシルマスク２３の「縦ドーナッツ状パターン３２」が縦露光パターン３２０として転写されるとともに、Ｂ層パターン４０がＢ層露光パターン４００として転写される。そして、横露光パターン３１０と縦露光パターン３２０とは、接続パターン層４１に形成された接続パターン４２により接続される。これにより、図１に示すステンシルマスク２０のドーナッツ状パターン３０が転写されたのと同様の状態になる。なお、ドーナッツ状パターン３０を例にとり説明したが、リーフ状パターン、アスペクト比の大きいパターンについても同様である。

以上のように、複数の層を有する基板から成る半導体装置において、相補分割しなければ転写できない転写パターンから分割パターンを分割した残りの部分である「横ドーナッツ状パターン３１」が形成されたＡ層と、「縦ドーナッツ状パターン３２」が形成され、前記Ａ層とは異なるＢ層とを備えた半導体装置が製造される。

すなわち、本実施の形態は、従来であれば相補分割が必要なパターンに対して、複数のマスクにパターンを分割する相補分割ではなく、そのパターンの存在する層に近接する層で一部のパターンを形成し、一連の層のパターンを全て基板上に形成することで所望の回路を形成する、荷電粒子線投影露光により露光された半導体装置の製造方法を提供する。

以上のように、「横ドーナッツ状パターン３１」と「縦ドーナッツ状パターン３２」は、ドーナッツ状パターン３０を分割した「各部分」に該当する。したがって上記は、複数の層を有する基板から成る半導体装置において、相補分割しなければ転写できない転写パターンを分割した「各部分」を複数の層の異なる層に形成したことを特徴とする半導体装置を提供する。また、前記半導体装置は、「横ドーナッツ状パターン３１」と「縦ドーナッツ状パターン３２」とが接続パターン層４１に形成された接続パターン４２により接続されており、異なる層に形成した「各部分」が互いに接続されていることを特徴とする。

次に、実施例１及び実施例２により更に具体的に説明する。

実施例１．
図６〜８を用いて実施例１を説明する。本実施例１では、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、拡散層パターン１の上に位置しないゲート層パターン２の部分を「配線層に分割するゲート層パターン部分３」（分割パターンの一例）として分割し、配線層１９にて形成する場合を説明する。

図６は、実施例１に係るＳＲＡＭの主な層を説明のため抜き出して示した図である。拡散層１６の上方にゲート層１７が形成され、ゲート層１７の上方にコンタクトホール層１８が形成され、コンタクトホール層１８の上方に配線層１９が形成されている。

図７は、実施例１で説明するＳＲＡＭの回路パターンの概念図である。図７は、実際に形成されたパターンを示すものではなく、これから形成しようとする計画段階（分割前）のパターンである。拡散層１６に転写を予定する拡散層パターン１と、ゲート層１７に転写を予定するゲート層パターン２とを示している。ハッチングをつけた部分がゲート層パターン２である。ゲート層１７には、横方向に延びる横方向延長パターン５０が存在する。この横方向延長パターン５０をそのままステンシルマスクに形成すると、開口されずに残った部分が非常に細長い梁状となる。よって、マスク製造プロセス中あるいは使用時のさまざまな外力によって変形し、さらには座屈しやすい。このため通常は、適切な長さごとに相補分割し複数のマスクにパターンを分ける。そして、これら複数のマスクにてゲート層１７を露光し、前記の横方向延長パターン５０をゲート層１７に形成している。本実施例１では、相補分割の為に新たな相補マスクを製作するのではなく、横方向延長パターン５０のうち拡散層パターン１の上に「位置しない部分」を「配線層に分割するゲート層パターン部分３」（だ円で囲む点線部分。図７では６箇所を図示）として分割する。そして、配線層１９を露光するステンシルマスク（図示していない）に配線層１９に転写する配線層パターンとともに「配線層に分割するゲート層パターン部分３」を形成する。前記ステンシルマスクにて配線層１９を露光し、配線層１９に配線層パターンと「配線層に分割するゲート層パターン部分３」とを転写する。

なお、前述のように、横方向延長パターン５０のうち拡散層パターン１の上に「位置しない部分」を「配線層に分割するゲート層パターン部分３」として分割するのは、次の理由による。すなわち、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタでは、拡散層のパターンが存在する領域にのみ素子が形成され、それ以外の部分（拡散層パターンが存在しない領域）は、素子分離（隣接する素子（トランジスタ）を電気的に分離（絶縁））するための領域となる。そのため、拡散層パターンと重なっているゲート層パターン領域のみが、トランジスタのゲートとして働く。それ以外（拡散層パターンと重なっていないゲート層パターン）は、素子（トランジスタ）間の配線として働く。ゲート動作させる領域（拡散層パターンと重なっているゲート層パターン）は、線幅均一性や電気特性（シート抵抗）などが厳密に管理される必要がある。しかし、配線として働く領域はそこまで厳密な精度は要求されない。短絡や絶縁（非接触）が起きていなければ、電気抵抗もあまり低抵抗が要求されるわけでもない。したがって、ゲート層パターンの一部を他の層（本実施例では配線層１９）に振替える場合は、ゲート動作させる領域（拡散層パターンと重なっているゲート層パターン）を、その振り替え領域とはせず、拡散層パターンと重なっていないゲート層パターンを振り替え領域とする。すなわち、横方向延長パターン５０のうち拡散層パターン１の上に「位置しない部分」を「配線層に分割するゲート層パターン部分３」として分割する。

図８は、「配線層に分割するゲート層パターン部分３」を配線層１９に転写した分割後の状態を示す図である。図８は、配線層１９に転写した「配線層に分割するゲート層パターン部分３」と、ゲート層１７に転写した横方向延長パターン５０（「配線層に分割するゲート層パターン部分３」が分割されている）とをホール層パターンで接続した状態を示している。「配線層に分割するゲート層パターン部分３」は、次の過程により配線層１９に形成される。
（１）まず、パターンを分割する。すなわち、ゲート層１７に転写しようとするゲート層パターン２のうち横方向延長パターン５０から、「配線層に分割するゲート層パターン部分３」を分割する。
（２）次に、マスクを製作する。ゲート層１７を露光するマスク（図示していない）に、ゲート層パターン２のうちの横方向延長パターン５０から「配線層に分割するゲート層パターン部分３」を分割したゲート層パターン２の残りのパターン（残余パターンの一例。以下、この部分を残余パターンともいう。）を形成する。このマスクは図２で説明したステンシルマスク２１に相当する。また、配線層１９を露光するマスク（図示していない）に、配線層パターン（図示していない）とともに、「配線層に分割するゲート層パターン部分３」を形成する。これは、図４で説明したステンシルマスク２３に相当する。このように、配線層１９を露光するマスクに、配線層パターンとともに「配線層に分割するゲート層パターン部分３」を形成することが特徴である。
（３）次に、ウエハの各層を形成する。ゲート層１７を形成する場合は、上記のように、「配線層に分割するゲート層パターン部分３」を分割した残りのパターン（残余パターン）が形成されている「ゲート層１７を露光するマスク」によりゲート層１７を露光する。
（４）次に、ゲート層１７を形成後は、コンタクトホール層１８を形成するとともに、コンタクトホール層１８にホール層パターン５を形成する。
（５）次に、配線層パターンとともに「配線層に分割するゲート層パターン部分３」が形成された前述のマスクを用いて配線層１９を露光する。図８の断面（Ｄ）に、ホール層パターン５の様子を示している。断面（Ｄ）に示すように、ホール層パターン５は、ゲート層１７に形成された残余パターンと、配線層１９に形成された「配線層に分割するゲート層パターン部分３」とを接続してる。この接続により、ゲート層１７に形成された残余パターンと、配線層１９に形成された「配線層に分割するゲート層パターン部分３」とは所定の回路を形成する。

以上により、配線層１９に転写された「配線層に分割するゲート層パターン部分３」とゲート層１７に転写された残余パターンとが接続され、所定の回路を形成する。ここで、回路動作に関しては、一般的にゲート層１７よりも配線層１９に用いられる材料の方が電気抵抗率は小さいので、このパターンを分割することによる回路動作への悪影響は無いと考えられる。

以上のように、相補分割しなければ転写できない転写パターンを転写しようとした元の層がゲート層１７である場合は、拡散層１６のパターン上に位置しない部分から別の層で形成する分割パターンを選択し分割することを特徴とする。すなわち、「配線層に分割するゲート層パターン部分３」は、拡散層１６に転写された拡散層パターン１を除く拡散層１６の領域の略直上に位置する配線層１９の領域のいずれかの位置に転写されたことを特徴とする。

以上の過程により、複数の層を有する基板から成るＳＲＡＭにおいて、所定のパターンが転写された拡散層１６と、相補分割しなければ転写できない横方向延長パターン５０から「配線層に分割するゲート層パターン部分３」を分割した残りの部分が残余パターンとして転写され、前記拡散層１６の上方に形成されたゲート層１７と、「配線層に分割するゲート層パターン部分３」が転写され、ゲート層１７の上方に位置する配線層１９とを備え、配線層１９に転写された「配線層に分割するゲート層パターン部分３」は、拡散層１６に転写された前記所定のパターンを除く拡散層１６の領域の略直上に位置する配線層１９の領域のいずれかの位置に転写されたＳＲＡＭ（半導体装置）を製造する。

「配線層に分割するゲート層パターン部分３」（分割パターン）を横方向延長パターン５０から分割する場合には、この「配線層に分割するゲート層パターン部分３」は、当該「配線層に分割するゲート層パターン部分３」と、ゲート層１７に転写する残余パターンとを接続して形成される前記所定の回路の動作速度、前記所定の回路の配線の電気抵抗、あるいは層間絶縁膜の容量との少なくともいずれかに基づいて、横方向延長パターン５０から分割される。すなわち、「配線層に分割するゲート層パターン部分３」は、形成される所定の回路特性等を検討し横方向延長パターン５０から分割される。このように別の層に転写する分割パターンの決定は、この分割パターンと残余パターンとを接続して形成される前記所定の回路の動作速度、前記所定の回路の配線の電気抵抗、あるいは層間絶縁膜の容量等を考慮してなされる。

例えば、分割パターンの分割は、拡散層パターン１、ゲート層パターン２、配線層１９に形成される配線層のパターン等のデータをもとに、形成される回路の特性を計算により検討し決定する。あるいは、回路特性についてのデータや、拡散層パターン１やゲート層パターン２の他、各層に転写するパターンのデータをコンピュータに入力し記憶させておき、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の処理により分割の決定をさせても構わない。あるいは、前記コンピュータを備えたＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムを用いて分割しても構わない。あるいは、人間が分割しても構わない。

以上、実施例１では、「配線層に分割するゲート層パターン部分３」は、配線層１９を露光するマスクに形成されるので、ゲート層１７を露光するマスクには、この部分は形成されない。よって、この部分の開口部は形成されない。このため、さまざまな外力によって変形し、さらには座屈しやすいという不具合を解消することができる。

以上、実施例１では、「配線層に分割するゲート層パターン部分３」は、配線層１９を露光するマスクに形成され、配線層パターンとともに配線層１９に転写されるので、マスクのコストを低減でき、また、露光時間を短縮できる。これによりＳＲＡＭの製造コストを低減することができる。

以上、実施例１では、計画段階のゲート層パターン２から「配線層に分割するゲート層パターン部分３」を分割するので、計画段階のゲート層パターン２に相補分割しなければ転写できないパターンが含まれていても容易に露光することができる。

実施例２．
次に実施例２を示す。図９、図１０を用いて説明する。実施例２は、図９に示すように電源供給線もしくはアース線の一部からパターンを分割し、この分割したパターンを他の層を露光するマスクに形成し、このマスクにより他の層を露光し、前記分割したパターンを前記他の層に形成する例である。

図９は、分割前のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の回路パターンとして、第１配線層と第２配線層とを示してた図である。ハッチングを付けたほうが第１配線層パターン７である。第１配線層の上方に第２配線層が形成される。したがって、第２配線層パターン８は、第１配線層パターン７の上方に形成される。図９では、第２配線層パターン８と第１配線層パターン７の重なる部分は、ハッチングを付けた第１配線層パターン７が透けて見えるように図示している。

第１配線層には横方向に「電源供給線（ＶＤＤ）もしくはアース線（ＧＮＤ）１０」が長く延びており、実施例１と同様にこのままではステンシルマスクとしたときに破損などが心配される。実施例２では長い「電源供給線（ＶＤＤ）もしくはアース線（ＧＮＤ）１０」を途中で分割して「第２配線層に分割する第１配線層パターン部分９」（分割パターンの一例）とする。マスクの製作や基板の層の形成、層への露光などは実施例１と同様である。

図１０は、第１配線層パターン７から「第２配線層に分割する第１配線層パターン部分９」分割して第２配線層に形成した後を示す図である。

ここで、「第２配線層に分割する第１配線層パターン部分９」を第２配線層に転写する際には、図１０の断面（Ｅ）に示すように、第２配線層の配線パターンと第１の配線パターンとをビアホール層に形成したビアホール層パターン１１により電気的に接続する。前記実施例１において、回路の動作特性等といった、形成する回路特性等に基づいて分割パターンを決定するとしたのと同様に、どの程度の領域を第１配線層から第２配線層に分割するかは、この分割による回路速度（配線抵抗）の悪化とステンシルマスク作成時及び使用時の破損の危険性等に応じて決めてもよい。

以上、実施の形態に係るマスクの製造方法では、他の層にパターンを転写するマスクに分割パターンを形成するので、分割パターンを形成する専用のマスクを必要とせず、マスクの製造コストを低減することができる。また、前記他の層に転写するパターンとともに分割パターンを転写するので、露光時間の節約をすることができる。

以上、実施の形態に係るマスクの製造方法では、転写パターンとして、ドーナッツ状パターン、リーフ状パターン及びアスペクト比の高いパターンを分割するので、これらのパターンを容易に、かつ、速い露光時間で基板に転写することができる。

以上、実施の形態に係る半導体装置では、半導体装置の異なる各層に転写パターンを分割した各部分を形成したので、半導体装置のコストを低減することができる。

以上、実施の形態に係る半導体装置では、半導体装置の異なる各層に形成した、転写パターンを分割した各部分は互いに接続されているので、転写パーンを基板に転写した場合と同様の回路を形成することができる。

以上、実施の形態に係る半導体装置では、残余パターンが転写された層とは異なる、分割パターン層が転写された層を有するので、半導体装置のコストを低減することができる。

以上、実施の形態に係る半導体装置の製造方法では、残余パターンを有する第１のマスクにより露光して前記残余パターンを前記所定の層に転写する工程と、前記分割パターンとは異なるパターンと前記分割パターンとをマスクパターンとして有する第２のマスクにより露光し、前記分割パターンとは異なるパターンと前記分割パターンとを前記所定の層とは異なる層に転写する工程とを備えたので、半導体装置の製造における露光時間を短縮することができる。また、露光時間の短縮に伴い半導体装置の製造コストを低減することができる。

以上、実施の形態に係る半導体装置の製造方法では、転写パターンとして、ドーナッツ状パターン、リーフ状パターン及びアスペクト比の高いパターンを分割するので、これらのパターンを容易に、かつ、速い露光時間で基板に転写することができる。また、これにより、半導体装置の製造コストを低減できる。

以上、実施の形態に係る半導体装置の製造方法では、基板の層に転写した残余パターンと、残余パターンを転写した層とは異なる層に転写した分割パターンとを接続して所定の回路を形成するので、転写パターンを転写した場合と同様の回路を得ることができる。

以上、実施の形態に係る半導体装置の製造方法では、基板に転写された分割パターンと、基板に転写された残余パターンとを接続して形成する所定の回路の動作速度、電気抵抗、あるいは層間絶縁膜の容量等に基づいて転写パターンから分割する分割パターンを決定するので、形成する回路の動作速度等の劣化を抑制することができる。

以上のように本実施の形態は、荷電粒子線投影露光方法で用いるマスクにおいて、複数の相補マスクに分割しなければマスクを製作できないようなパターンを、このパターンが存在する層とは別の層を露光するためのマスクにこのパターンの一部を形成することを特徴としている。そして、このマスクにより露光することで、一連の層のパターンを全て基板上に形成し所望の回路を形成することを特徴とする。

また、前記相補マスクに分割しなければならないパターンとして、ドーナッツ状パターン、リーフ状パターン、アスペクト比の大きなパターンがあげられる。

また、元のパターンの内、どの部分を元の層で形成し、どの部分を別の層で形成するかを決める際に、最終的に出来上がる回路の動作速度や配線の電気抵抗や層間絶縁膜の容量などが当初の設計基準を超えないようにすることを特徴とする。

また、元の層がゲート層である場合は、拡散層のパターン上に位置しない部分から別の層で形成するパターン部分を選択することを特徴とする。

Ａ層に転写しようとするドーナッツ状パターンを示す図である。 ステンシルマスク２１のパターンを示す図である。 ステンシルマスク２２のパターンを示す図である。 ステンシルマスク２３のパターンを示す図である。 ステンシルマスク２１とステンシルマスク２３とを使用して露光する場合を示す概念図である。 実施例１に係るＳＲＡＭの主な層を抜き出して示した図である。 実施例１のＳＲＡＭの回路パターンの概念図である。 「配線層に分割するゲート層パターン部分３」と、横方向延長パターン５０から「配線層に分割するゲート層パターン部分３」が分割されたパターンとを接続した状態を示す図である。 分割前のＡＳＩＣの回路パターンとして、第１配線層と第２配線層とを示す図である。 第１配線層パターンから「第２配線層に分割する第１配線層パターン部分９」を分割して第２配線層に形成した後を示す図である。 従来のステンシルマスクの断面を示す図である。 （ａ）及び（ｂ）及び（ｃ）は従来の相補分割が必要なパターンを示す図である。

符号の説明

１ 拡散層パターン、２ ゲート層パターン、３ 配線層に分割するゲート層パターン部分、５ ホール層パターン、６ ステンシルマスク、７ 第１配線層パターン、８ 第２配線層パターン、９ 第２配線層に分割する第１配線層パターン部分、１０ 電源供給線もしくはアース線、１１ ビアホール層パターン、１２ パターン開口、１３ メンブレン、１４ 梁、１５ サポート基板部、１６ 拡散層、１７ ゲート層、１８ コンタクトホール層、１９ 配線層、２０ ステンシルマスク、２１ ステンシルマスク、２２ ステンシルマスク、２３ ステンシルマスク、２４ Ａ層、２５ Ｂ層、３０ ドーナッツ状パターン、３１ 横ドーナッツ状パターン、３２ 縦ドーナッツ状パターン、３３ 開口中心部、４０ Ｂ層パターン、４１ 接続パターン層、４２ 接続パターン、５０ 横方向延長パターン、３１０ 横露光パターン、３２０ 縦露光パターン、４００ Ｂ層露光パターン。

Claims (6)

1. 複数の層を有する基板のいずれかの層を露光するマスクの製造方法であって、
   前記複数の層のうち所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、前記転写パターンから分割パターンを分割し、分割した残りの部分を残余パターンとして第１のマスクに形成し、前記分割パターンを前記所定の層以外の層にパターンを転写する第２のマスクに形成することを特徴とするマスクの製造方法。
2. 前記転写パターンは、
   ドーナッツ状パターンとリーフ状パターンとアスペクト比の大きいパターンとのいずれかであることを特徴とする請求項１記載のマスクの製造方法。
3. 複数の層を有する基板から成る半導体装置の製造方法であって、
   前記複数の層のうち所定の層に転写しようとする転写パターンが相補分割しなければ転写できない場合に、前記転写パターンから分割パターンを分割し、分割した残りの部分を残余パターンとして有する第１のマスクにより露光し、前記残余パターンを前記所定の層に転写する工程と、
   前記分割パターンとは異なるパターンと前記分割パターンとをマスクパターンとして有する第２のマスクにより露光し、前記分割パターンとは異なるパターンと前記分割パターンとを前記所定の層とは異なる層に転写する工程と
   を備えたことを特徴とする半導体装置の製造方法。
4. 前記転写パターンは、
   ドーナッツ状パターンとリーフ状パターンとアスペクト比の大きいパターンとのいずれかであることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記半導体装置の製造方法は、さらに、
   前記残余パターンを前記所定の層に転写する工程と前記分割パターンとは異なるパターンと前記分割パターンとを前記所定の層とは異なる層に転写する工程との間に、前記所定の層に転写する前記残余パターンと前記所定の層とは異なる層に転写する分割パターンとを接続して所定の回路を形成する工程を備えたことを特徴とする請求項３記載の半導体装置の製造方法。
6. 前記分割パターンは、
   前記所定の層に転写する前記残余パターンと前記所定の層とは異なる層に転写する前記分割パターンとを接続して形成する前記回路の動作速度と、前記回路の配線の電気抵抗と、層間絶縁膜の容量との少なくともいずれかに基づいて、前記転写パターンから分割されることを特徴とする請求項５記載の半導体装置の製造方法。

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