JP2005101134A

JP2005101134A - Semiconductor device and its manufacturing method

Info

Publication number: JP2005101134A
Application number: JP2003331023A
Authority: JP
Inventors: Yasunari Umemoto; 康成梅本; Yasuo Osone; 靖夫大曽根; Satoshi Sasaki; 聡佐々木; Atsushi Kurokawa; 敦黒川; Chushiro Kusano; 忠四郎草野; Tsutomu Kobori; 勉小堀; Isao Obe; 功大部
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-24
Filing date: 2003-09-24
Publication date: 2005-04-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide technology which extends a currentcurrying lifetime of an HBT (Hetero-junction Bipolar Transistor). <P>SOLUTION: A base electrode 10 wherein a profile of a field parallel to the principal plane of an half-insulation substrate is round-shape profile is arranged. An emitter electrode 12 wherein a profile of a field parallel to a principal plane of the half-insulation substrate is C-shaped, is arranged around the base electrode. An emitter contact hole 13 overlaying almost the whole surface of the emitter electrode 12 is formed. Heat generated in the emitter electrode 12 is dissipated to a second layer wiring (emitter drawer wiring) M2e through the emitter contact hole 13, thereby improving uniformity of heat distribution of the emitter electrode 12. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置およびその製造方法に関し、特に、高出力増幅器に用いられるバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique effective when applied to a semiconductor device having a bipolar transistor used in a high-power amplifier.

バイポーラトランジスタの性能を向上させるため、種々の検討がなされている。例えば、電流増幅率を大きくするためＨＢＴ（ヘテロ接合バイポーラトランジスタ：Hetero−junction Bipolar Transistor）技術が検討されている。ＨＢＴとは、エミッタ・ベース接合のエミッタ禁制帯幅をベースより大きくしたヘテロ接合（異種接合）構造のバイポーラトランジスタであり、例えばＳｉＧｅ（シリコンゲルマニウム）とＳｉ（シリコン）またはＧａＡｓ（ガリウムヒ素）とＩｎＧａＰ（インジウムガリウムリン）もしくはＡｌＧａＡｓ（アルミニウムガリウムヒ素）のような異種の半導体の接合をベースとエミッタとの接合に用いている。 Various studies have been made to improve the performance of bipolar transistors. For example, in order to increase the current amplification factor, HBT (Hetero-junction Bipolar Transistor) technology has been studied. The HBT is a bipolar transistor having a heterojunction (heterogeneous junction) structure in which the emitter forbidden band gap of the emitter-base junction is larger than that of the base. A heterogeneous semiconductor junction such as (indium gallium phosphide) or AlGaAs (aluminum gallium arsenide) is used for the junction between the base and the emitter.

このＨＢＴは、高出力増幅器に用いられる高出力デバイスとして単一電源動作が可能であり、また高効率で動作するなどの特長を有することから、主に携帯電話向けに開発、製品化されている。 This HBT is developed and commercialized mainly for mobile phones because it has the features of being capable of single power supply operation as a high output device used in high output amplifiers and operating at high efficiency. .

例えば、特許文献１には、エミッタ電極、コレクタ電極、ベース電極をそれぞれ直線状または環状に形成し、ベース層を厚み方向に横切るトレンチ孔を備えることにより、ＨＢＴの高周波特性を向上させる技術が開示されている。
特開２００２−２１７４０４号公報 For example, Patent Document 1 discloses a technique for improving the high-frequency characteristics of an HBT by forming an emitter electrode, a collector electrode, and a base electrode in a straight line shape or an annular shape and providing a trench hole that crosses the base layer in the thickness direction. Has been.
JP 2002-217404 A

しかしながら、前記特許文献１においては、ＨＢＴの各々の電極に電気的に接続される引き出し配線、および電極と引き出し配線とを介するコンタクトホールの具体的な構成については、何ら開示されていない。 However, Patent Document 1 does not disclose any specific configuration of the lead-out wiring electrically connected to each electrode of the HBT and the contact hole via the electrode and the lead-out wiring.

本発明者らは、ベース電極を丸型形状、エミッタ電極を環状としたＨＢＴを検討している。図２１に、本発明者らが検討したＨＢＴの要部平面図を示す。図中、５１はＨＢＴ、５２はベース電極、５３はエミッタ電極、５４はコレクタ電極、５５は第１層配線（点線で示す）、５６は第２層配線、５７はエミッタコンタクトホールである。このＨＢＴ５１は、ベース電極５２を丸型形状としてその面積を極小にし、加えてエミッタ電極５３を環状としてベース・コレクタ接合面積のエミッタ面積に対する比を極小にすることにより、ベース・コレクタ間のフィードバック容量が極小となって、高利得、高効率を実現することができる。 The inventors have studied an HBT in which the base electrode has a round shape and the emitter electrode has an annular shape. In FIG. 21, the principal part top view of HBT which the present inventors examined is shown. In the figure, 51 is an HBT, 52 is a base electrode, 53 is an emitter electrode, 54 is a collector electrode, 55 is a first layer wiring (indicated by a dotted line), 56 is a second layer wiring, and 57 is an emitter contact hole. In this HBT 51, the base electrode 52 has a round shape and the area thereof is minimized. In addition, the emitter electrode 53 is annular and the ratio of the base-collector junction area to the emitter area is minimized. Is minimized, and high gain and high efficiency can be realized.

しかしながら、環状のエミッタ電極５３を備えるＨＢＴ５１では、ベース電極５２を第１層配線５５からなる引き出し配線に接続し、エミッタ電極５３を第２層配線５６からなる引き出し配線に接続しているため、エミッタ電極５３の直上に位置する第１層配線５５が障害となって、エミッタ電極５３の全面にエミッタコンタクトホール５７を設けることができない。その結果、エミッタ電極５３の下層のコレクタ層で発生した熱は、エミッタ電極５３に繋がる引き出し配線（第２層配線５６）を通じて放散され難くなっている。このため、ＨＢＴ５１に通電した時、エミッタ電極５３の温度が局所的（特に、相対的に太い一点破線で囲んだ領域）に上昇し、特性劣化が加速されて、通電試験時のＨＢＴ５１の寿命が短縮するという問題が生ずる。特に、ＨＢＴ５１の製造過程に、エミッタ電極５３をマスクとしたエッチング工程がある場合、一般にマスクとして有効なＷＳｉ（タングステンシリサイド）がエミッタ電極５３に用いられるが、ＷＳｉの熱伝導率が比較的低いことから、ＷＳｉからなるエミッタ電極５３の局所的な温度上昇は深刻な問題となる。 However, in the HBT 51 including the annular emitter electrode 53, the base electrode 52 is connected to the lead wiring composed of the first layer wiring 55 and the emitter electrode 53 is connected to the lead wiring composed of the second layer wiring 56. The first layer wiring 55 located immediately above the electrode 53 becomes an obstacle, and the emitter contact hole 57 cannot be provided on the entire surface of the emitter electrode 53. As a result, the heat generated in the collector layer below the emitter electrode 53 is not easily dissipated through the lead-out wiring (second layer wiring 56) connected to the emitter electrode 53. For this reason, when the HBT 51 is energized, the temperature of the emitter electrode 53 rises locally (especially, a region surrounded by a relatively thick one-dot broken line), the characteristic deterioration is accelerated, and the life of the HBT 51 during the energization test is increased. The problem of shortening arises. In particular, when there is an etching process using the emitter electrode 53 as a mask in the manufacturing process of the HBT 51, WSi (tungsten silicide) effective as a mask is generally used for the emitter electrode 53, but the thermal conductivity of WSi is relatively low. Therefore, the local temperature rise of the emitter electrode 53 made of WSi becomes a serious problem.

さらに、環状のエミッタ電極を備えるＨＢＴを使用すると、通電寿命の短縮により、増幅器の信頼性を確保出来ないという問題も生ずる。これは、特に、大電流密度で動作させる必要のあるＧＳＭ（Global System for Mobile Communications）用途のパワー段用ＨＢＴの信頼性に関して特に問題となる。 Further, when an HBT having an annular emitter electrode is used, there is a problem that the reliability of the amplifier cannot be ensured due to a shortened energization life. This is particularly problematic with regard to the reliability of power stage HBTs for GSM (Global System for Mobile Communications) applications that need to be operated at high current densities.

上記問題を回避するためには、（１）セルピッチを拡大して熱抵抗を低減する、（２）基板厚さを薄くして、熱を基板下へ逃がすことにより熱抵抗を低減する、などの方法が考えられるが、いずれもチップサイズの拡大や製造コストの増大を招くという弊害が生ずる。 In order to avoid the above problems, (1) the cell pitch is increased to reduce the thermal resistance, (2) the substrate thickness is reduced, and the thermal resistance is reduced by releasing the heat below the substrate. Although methods are conceivable, all of them have the disadvantage of increasing the chip size and increasing the manufacturing cost.

本発明の目的は、ＨＢＴの通電寿命を延ばすことのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of extending the energization life of the HBT.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、基板と、基板上に形成されたコレクタ層と、コレクタ層上に形成されたベース層と、ベース層上に形成されたエミッタ層と、エミッタ層上に形成されたエミッタ電極と、エミッタ電極とエミッタコンタクトホールを介して電気的に接続された配線とを備えたバイポーラトランジスタを有し、エミッタコンタクトホールおよびエミッタ電極の基板の主面に平行な面の形状をＣ字形状とするものである。 A semiconductor device according to the present invention includes a substrate, a collector layer formed on the substrate, a base layer formed on the collector layer, an emitter layer formed on the base layer, and an emitter formed on the emitter layer. A bipolar transistor having an electrode and a wiring electrically connected to the emitter electrode through an emitter contact hole has a C-shaped surface parallel to the main surface of the substrate of the emitter contact hole and the emitter electrode It is what.

本発明による半導体装置の製造方法は、基板上にコレクタ層を形成する工程と、コレクタ層上にベース層を形成する工程と、ベース層上にエミッタ層を形成する工程と、エミッタ層上にエミッタ電極を形成する工程と、エミッタ電極とエミッタコンタクトホールを介して配線を電気的に接続する工程とを有し、エミッタコンタクトホールおよびエミッタ電極の基板の主面に平行な面の形状をＣ字形状とするものである。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a collector layer on a substrate, a step of forming a base layer on the collector layer, a step of forming an emitter layer on the base layer, and an emitter on the emitter layer. A step of forming an electrode, and a step of electrically connecting the wiring through the emitter electrode and the emitter contact hole, and the shape of the surface parallel to the main surface of the substrate of the emitter contact hole and the emitter electrode is C-shaped. It is what.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

エミッタコンタクトホールを通してエミッタ電極のほぼ全面で発生した熱をエミッタ引き出し配線に放散させることができるので、エミッタ電極の熱分布の均一性が上がり、ＨＢＴの通電寿命を延ばすことができる。 Since heat generated on almost the entire surface of the emitter electrode through the emitter contact hole can be dissipated to the emitter lead-out wiring, the uniformity of the heat distribution of the emitter electrode is improved, and the energization life of the HBT can be extended.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

以下、本実施の形態である半導体装置（ＨＢＴ）について図１および図２を用いて説明する。図１は、本実施の形態である半導体装置を示す基板の要部平面図、図２は、図１のＡ−Ａ′線における基板の要部断面図である。 Hereinafter, a semiconductor device (HBT) according to the present embodiment will be described with reference to FIGS. FIG. 1 is a plan view of a principal part of a substrate showing a semiconductor device according to the present embodiment, and FIG. 2 is a sectional view of the principal part of the substrate taken along the line AA ′ of FIG.

ＨＢＴ１は、半絶縁性基板２、サブコレクタ層３、コレクタ層４、ベース層５、エミッタ層６、およびエミッタコンタクト層７などから構成される。 The HBT 1 includes a semi-insulating substrate 2, a subcollector layer 3, a collector layer 4, a base layer 5, an emitter layer 6, an emitter contact layer 7, and the like.

ＧａＡｓからなる半絶縁性基板２の表面には、ｎ⁺型ＧａＡｓからなるサブコレクタ層３が全面に形成され、その上にｎ―型ＧａＡｓからなるコレクタ層４が積層されている。コレクタ層４が積層されていないサブコレクタ層３の表面には、ＡｕＧｅ（金ゲルマニウム）系の材料からなるコレクタ電極８が配置されている。コレクタ電極８は、コレクタコンタクトホール９を介して第１層配線（コレクタ引き出し配線）Ｍ１ｃに電気的に接続されており、第１層配線（コレクタ引き出し配線）Ｍ１ｃにより外部に引き出される。 A sub-collector layer 3 made of n ⁺ -type GaAs is formed on the entire surface of the semi-insulating substrate 2 made of GaAs, and a collector layer 4 made of n − -type GaAs is laminated thereon. A collector electrode 8 made of an AuGe (gold germanium) material is disposed on the surface of the subcollector layer 3 on which the collector layer 4 is not stacked. The collector electrode 8 is electrically connected to the first layer wiring (collector lead wiring) M1c through the collector contact hole 9, and is led out to the outside by the first layer wiring (collector lead wiring) M1c.

コレクタ層４の表面には、ｐ⁺型ＧａＡｓからなるベース層５が積層されている。ベース層５のほぼ中心部の表面には、Ｐｔ（白金）系金属の積層膜からなる丸型形状のベース電極１０が配置されている。ベース電極１０を丸型形状とすることにより、ベース・コレクタ接合面積（Ｓｂｃ）が極小となり、ベース・コレクタ接合面積のエミッタ面積（Ｓｅ）に対する比（Ｓｂｃ／Ｓｅ）を極小にすることができる。ベース電極１０は、ベースコンタクトホール１１を介して第１層配線（ベース引き出し配線）Ｍ１ｂに電気的に接続されており、第１層配線（ベース引き出し配線）Ｍ１ｂにより外部に引き出される。第１層配線Ｍ１ｂ，Ｍ１ｃは、Ａｕ（金）系の材料からなる。 A base layer 5 made of p ⁺ -type GaAs is stacked on the surface of the collector layer 4. A round base electrode 10 made of a laminated film of Pt (platinum) metal is disposed on the surface of the central portion of the base layer 5. By making the base electrode 10 into a round shape, the base-collector junction area (Sbc) is minimized, and the ratio of the base-collector junction area to the emitter area (Se) (Sbc / Se) can be minimized. The base electrode 10 is electrically connected to the first layer wiring (base lead-out wiring) M1b through the base contact hole 11, and is led out to the outside by the first layer wiring (base lead-out wiring) M1b. The first layer wirings M1b and M1c are made of Au (gold) -based material.

ベース電極１０が形成されていないベース層５の表面には、ベース電極１０の周りを囲むように、ｎ型ＩｎＧａＰからなるエミッタ層６、ｎ⁺型Ｉｎ_xＧａ_1-xＡｓ（ｘ＝０〜０.５）からなるエミッタコンタクト層７およびＷＳｉからなるエミッタ電極１２が積層されている。 On the surface of the base layer 5 where the base electrode 10 is not formed, an emitter layer 6 made of n-type InGaP and an n ⁺ -type In _x Ga _1-x As (x = 0 to 0) are surrounded so as to surround the base electrode 10. An emitter contact layer 7 made of 0.5) and an emitter electrode 12 made of WSi are laminated.

エミッタコンタクト層７およびエミッタ電極１２は、半絶縁性基板２の主面に平行な面の形状が、環状の領域の一部を切り欠いた形状（以下、Ｃ字形状と言う）をなしており、すなわちベース電極１０を外部に引き出す第１層配線（ベース引き出し配線）Ｍ１ｂの直下とその近傍が切り取られたＣ字形状をなしている。エミッタ電極１２は、エミッタコンタクトホール１３を介して第２層配線（エミッタ引き出し配線）Ｍ２ｅに電気的に接続されており、第２層配線（エミッタ引き出し配線）Ｍ２ｅにより外部に引き出される。第２層配線（エミッタ引き出し配線）Ｍ２ｅは、Ａｕ系の材料からなる。 The emitter contact layer 7 and the emitter electrode 12 have a shape parallel to the main surface of the semi-insulating substrate 2 in which a part of the annular region is cut out (hereinafter referred to as a C-shape). That is, a C-shape is formed in which the first layer wiring (base leading wiring) M1b for leading the base electrode 10 to the outside and the vicinity thereof are cut off. The emitter electrode 12 is electrically connected to the second layer wiring (emitter lead-out wiring) M2e through the emitter contact hole 13, and is led out to the outside by the second layer wiring (emitter lead-out wiring) M2e. The second layer wiring (emitter lead-out wiring) M2e is made of an Au-based material.

このように、エミッタ電極１２をＣ字形状とし、第１層配線（ベース引き出し配線）Ｍ１ｂの直下にエミッタ電極１２を設けないことにより、エミッタ電極１２の形状に沿ったＣ字形状のエミッタコンタクトホール１３をエミッタ電極１２の全面に設けることが可能となる。 In this way, the emitter electrode 12 is C-shaped, and the emitter electrode 12 is not provided immediately below the first layer wiring (base lead-out wiring) M1b, so that a C-shaped emitter contact hole along the shape of the emitter electrode 12 is obtained. 13 can be provided on the entire surface of the emitter electrode 12.

エミッタ電極１２直下のコレクタ層４で発生した熱は、エミッタ電極１２、エミッタコンタクトホール１３を通して第２層配線（エミッタ引き出し配線）Ｍ２ｅに放散される。従って、エミッタ電極１２の局所的な温度上昇を抑えて、熱分布の均一性を上げるためには、エミッタコンタクトホール１３をエミッタ電極１２の全面に設けることが好ましい。しかし、エミッタ電極１２が環状の場合には、レイアウトルールの制限から、エミッタコンタクトホール１３をエミッタ電極１２の全面に設けることはできない。すなわち、ベース電極１０を第１層配線（ベース引き出し配線）Ｍ１ｂに接続し、エミッタ電極１２を第２層配線（エミッタ引き出し配線）Ｍ２ｅに接続しているため、エミッタ電極１２の直上に位置する第１層配線（ベース引き出し配線）Ｍ１ｂが障害となって、エミッタ電極１２の全面にエミッタコンタクトホール１３を設けることができない。 The heat generated in the collector layer 4 immediately below the emitter electrode 12 is dissipated to the second layer wiring (emitter lead-out wiring) M2e through the emitter electrode 12 and the emitter contact hole 13. Therefore, it is preferable to provide the emitter contact hole 13 on the entire surface of the emitter electrode 12 in order to suppress the local temperature rise of the emitter electrode 12 and improve the uniformity of the heat distribution. However, in the case where the emitter electrode 12 is annular, the emitter contact hole 13 cannot be provided on the entire surface of the emitter electrode 12 due to layout rule restrictions. That is, since the base electrode 10 is connected to the first layer wiring (base lead-out wiring) M1b and the emitter electrode 12 is connected to the second layer wiring (emitter lead-out wiring) M2e, the first electrode located immediately above the emitter electrode 12 is connected. The emitter contact hole 13 cannot be provided on the entire surface of the emitter electrode 12 because the first layer wiring (base lead-out wiring) M1b becomes an obstacle.

そこで、エミッタ電極１２をＣ字形状とし、製造プロセスのレイアウトルールの制限内で、エミッタ電極１２の全面をできる限り覆うようにエミッタコンタクトホール１３は配置される。例えばエミッタコンタクトホール１３の中心線の長さがエミッタ電極１２の中心線の長さの８０％以上、例えば９１％程度となるように、エミッタコンタクトホール１３を設けてもよい。レイアウトルールが、例えば１.２５μｍの場合、エミッタコンタクトホール１３の幅を２μｍとし、エミッタ電極１２の１.２５μｍ内側にエミッタ電極１２の形状に沿ってエミッタコンタクトホール１３を配置することができる。なお上記２μｍの幅と１.２５μｍの余裕は、使用する製造プロセスの実力によって変わることは言うまでもない。 Therefore, the emitter electrode 12 is C-shaped, and the emitter contact hole 13 is disposed so as to cover the entire surface of the emitter electrode 12 as much as possible within the limits of the layout rules of the manufacturing process. For example, the emitter contact hole 13 may be provided such that the length of the center line of the emitter contact hole 13 is 80% or more, for example, about 91% of the length of the center line of the emitter electrode 12. For example, when the layout rule is 1.25 μm, the width of the emitter contact hole 13 can be set to 2 μm, and the emitter contact hole 13 can be arranged along the shape of the emitter electrode 12 inside the emitter electrode 12 by 1.25 μm. Needless to say, the width of 2 μm and the margin of 1.25 μm vary depending on the ability of the manufacturing process to be used.

また、エミッタ電極１２をＣ字形状とすることにより、ベース・コレクタ接合面積を低減することができる。しかし、ベース電極１０の外周とエミッタ電極１２の２つの端部とのずれの長さ（図１中、Ｌで示す）は、ベース・コレクタ接合面積のエミッタ面積に対する比を極小にするために、極端に長くしないのが望ましい。エミッタ電極１２の２つの端部を結んだ直線がベース電極１０の外周とほぼ一致する、あるいはベース電極１０の直径分（典型的には４μｍ程度）だけベース電極１０の外周からはみ出す程度とすることが望ましい。なおここでは、エミッタ電極１２の２つの端部の長さを同じとしたが、一方の端部を他方の端部よりも長くしてもよい。 Further, by making the emitter electrode 12 C-shaped, the base-collector junction area can be reduced. However, in order to minimize the ratio of the base-collector junction area to the emitter area, the length of the deviation between the outer periphery of the base electrode 10 and the two ends of the emitter electrode 12 (indicated by L in FIG. 1) It is desirable not to make it extremely long. The straight line connecting the two end portions of the emitter electrode 12 substantially coincides with the outer periphery of the base electrode 10 or protrudes from the outer periphery of the base electrode 10 by the diameter of the base electrode 10 (typically about 4 μm). Is desirable. Here, the lengths of the two end portions of the emitter electrode 12 are the same, but one end portion may be longer than the other end portion.

図３は、半導体装置（ＨＢＴ）の温度分布の数値シミュレーション結果を示す図である。図３（ａ）は、本実施の形態であるＣ字形状のエミッタ電極を有するＨＢＴの温度分布であり、図３（ｂ）は、環状のエミッタ電極を有するＨＢＴの温度分布である。ここでは両者ともに、発熱量を１Ｗとしてシミュレーションを行った結果を示す。図中、１０はベース電極、１２はエミッタ電極、１３はエミッタコンタクトホールである。 FIG. 3 is a diagram showing a numerical simulation result of the temperature distribution of the semiconductor device (HBT). FIG. 3A shows the temperature distribution of an HBT having a C-shaped emitter electrode according to the present embodiment, and FIG. 3B shows the temperature distribution of an HBT having an annular emitter electrode. Here, both show the results of simulation with a heat generation amount of 1W. In the figure, 10 is a base electrode, 12 is an emitter electrode, and 13 is an emitter contact hole.

図３に示すように、Ｃ字形状のエミッタ電極を有するＨＢＴでは、環状のエミッタ電極を有するＨＢＴの温度分布に見られる局所的な温度の上昇箇所は無く、温度分布がより均一化していることがわかる。環状のエミッタ電極を有するＨＢＴの温度分布に見られる局所的な温度上昇は、エミッタ電極にＷＳｉなどの比較的熱伝導度の低い材料を用いた時に著しく現れる。従って、本実施の形態であるＷＳｉからなるエミッタ電極を有するＨＢＴにおいて、温度の均一性改善の効果は顕著である。 As shown in FIG. 3, in the HBT having the C-shaped emitter electrode, there is no local temperature rise portion seen in the temperature distribution of the HBT having the annular emitter electrode, and the temperature distribution is more uniform. I understand. The local temperature rise seen in the temperature distribution of the HBT having the annular emitter electrode appears remarkably when a material having a relatively low thermal conductivity such as WSi is used for the emitter electrode. Therefore, in the HBT having the emitter electrode made of WSi according to the present embodiment, the effect of improving the temperature uniformity is remarkable.

このように、本実施の形態によれば、エミッタ電極１２の半絶縁性基板２の主面に平行な面の形状をＣ字形状とし、エミッタ電極１２のほぼ全面を覆うエミッタコンタクトホール１３を形成することにより、エミッタ電極１２で発生した熱をエミッタコンタクトホール１３を通して第２層配線（エミッタ引き出し配線）Ｍ２ｅに放散しやすくできるので、エミッタ電極１２の熱分布の均一性が上がり、ＨＢＴ１の通電寿命を延ばすことができる。これにより、ＨＢＴで構成される電力増幅器の信頼性を確保することができ、携帯電話に用いられる電力増幅器、特に、大電流密度で動作させる必要のあるＧＳＭ方式の携帯電話に用いられる電力増幅器の信頼性を向上させることができる。 Thus, according to the present embodiment, the shape of the surface parallel to the main surface of the semi-insulating substrate 2 of the emitter electrode 12 is C-shaped, and the emitter contact hole 13 that covers almost the entire surface of the emitter electrode 12 is formed. By doing so, the heat generated in the emitter electrode 12 can be easily dissipated to the second layer wiring (emitter lead-out wiring) M2e through the emitter contact hole 13, so that the uniformity of the heat distribution of the emitter electrode 12 is improved and the energization life of the HBT 1 Can be extended. As a result, the reliability of the power amplifier composed of the HBT can be ensured, and the power amplifier used in the mobile phone, particularly the power amplifier used in the GSM mobile phone that needs to be operated at a large current density. Reliability can be improved.

また、ベース電極１０を丸型形状とし、その周りに配置されるＣ字形状のエミッタ電極１２の２つの端部を結んだ直線を、ベース電極１０の直径分以下だけベース電極１０からはみ出す程度として、ベース・コレクタ接合面積のエミッタ面積に対する比を極小とすることにより、ベース・コレクタ間のフィードバック容量が極小となり、ＨＢＴ１の高利得、高効率を実現することができる。 Further, the base electrode 10 has a round shape, and a straight line connecting the two ends of the C-shaped emitter electrode 12 disposed around the base electrode 10 protrudes from the base electrode 10 by the diameter of the base electrode 10 or less. By making the ratio of the base-collector junction area to the emitter area minimum, the feedback capacity between the base and collector becomes minimum, and the high gain and high efficiency of the HBT 1 can be realized.

次に、本実施の形態である半導体装置（ＨＢＴ）の製造方法を図４〜図１９を用いて工程順に説明する。ここでは、１つのＨＢＴおよび１つの裏面ビア電極の製造方法を例示するが、後述（図２０参照）するように、半導体装置には、複数のＨＢＴによって構成されるブロックが存在する。 Next, a method for manufacturing a semiconductor device (HBT) according to the present embodiment will be described in the order of steps with reference to FIGS. Here, a manufacturing method of one HBT and one backside via electrode is illustrated, but as will be described later (see FIG. 20), a semiconductor device includes a block composed of a plurality of HBTs.

図４は、製造工程における基板の要部平面図、図５は、製造工程における基板の要部断面図である。まず、厚さ６００μｍ程度の半絶縁性ＧａＡｓ基板（以下、半絶縁性基板という）２上に、有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、サブコレクタ層（ｎ⁺型ＧａＡｓ）３を７００ｎｍ程度成長させる。続いて、その上部に７００ｎｍ程度のコレクタ層（ｎ^-型ＧａＡｓ）４および１００ｎｍ程度のベース層（ｐ⁺型ＧａＡｓ）５を順次ＭＯＣＶＤ法で形成する。 FIG. 4 is a plan view of the main part of the substrate in the manufacturing process, and FIG. 5 is a cross-sectional view of the main part of the substrate in the manufacturing process. First, a subcollector layer (n ⁺ -type GaAs) is formed on a semi-insulating GaAs substrate (hereinafter referred to as a semi-insulating substrate) 2 having a thickness of about 600 μm by metal organic chemical vapor deposition (MOCVD). ) 3 is grown to about 700 nm. Subsequently, a collector layer (n ⁻ type GaAs) 4 of about 700 nm and a base layer (p ⁺ type GaAs) 5 of about 100 nm are sequentially formed on the upper portion by MOCVD.

次いで、３５ｎｍ程度のエミッタ層（ｎ型ＩｎＧａＰ）６をＭＯＣＶＤ法で堆積し、さらにその上部にエミッタコンタクト層（ｎ⁺型ＩｎＧａＡｓ）７を４００ｎｍ程度形成する。このエミッタコンタクト層（ｎ⁺型ＩｎＧａＡｓ）７は、エミッタ電極１２とのオーミックコンタクトを図るために用いられる。このように、ベース層（ｐ⁺型ＧａＡｓ）５とエミッタ層（ｎ型ＩｎＧａＰ）６とに異種の半導体（ヘテロ接合）を用いる。 Next, an emitter layer (n-type InGaP) 6 having a thickness of about 35 nm is deposited by MOCVD, and an emitter contact layer (n ⁺ -type InGaAs) 7 is further formed thereon to a thickness of about 400 nm. This emitter contact layer (n ⁺ -type InGaAs) 7 is used for ohmic contact with the emitter electrode 12. Thus, different types of semiconductors (heterojunctions) are used for the base layer (p ⁺ -type GaAs) 5 and the emitter layer (n-type InGaP) 6.

次いで、導電性膜として、例えばＷＳｉ膜をスパッタ法を用いて３００ｎｍ程度堆積する。続いて、フォトリソグラフィおよびドライエッチング技術を用いてＷＳｉ膜を加工し、エミッタ電極１２および裏面ビア電極１２ｖを形成する。エミッタ電極１２は、前述したように、半絶縁性基板２の主面に平行な面が、環状の領域の一部を切り欠いたＣ字形状をなしている。 Next, as a conductive film, for example, a WSi film is deposited by sputtering to a thickness of about 300 nm. Subsequently, the WSi film is processed using photolithography and dry etching techniques to form the emitter electrode 12 and the back via electrode 12v. As described above, the emitter electrode 12 has a C-shape in which a surface parallel to the main surface of the semi-insulating substrate 2 is cut out of a part of the annular region.

次に、図６（続く製造工程における図５と同じ箇所の要部断面図）に示すように、エミッタ電極１２および裏面ビア電極１２ｖをマスクに、エミッタコンタクト層（ｎ⁺型ＩｎＧａＡｓ）７をウエットエッチングし、エミッタ層（ｎ^-型ＩｎＧａ）６を露出させる。エミッタコンタクト層（ｎ⁺型ＩｎＧａＡｓ）７は、エミッタ電極１２の形状に沿ったＣ字形状となる。なおこの際、エミッタ層（ｎ型ＩｎＧａＰ）６をエッチングし、ベース層（ｐ⁺型ＧａＡｓ）５を露出させてもよい。ベース層（ｐ⁺型ＧａＡｓ）５を露出させた場合、エミッタ層６はエミッタ電極１２の形状に沿ったＣ字形状となる。 Next, as shown in FIG. 6 (essential cross-sectional view of the same part as FIG. 5 in the subsequent manufacturing process), the emitter contact layer (n ⁺ -type InGaAs) 7 is wet using the emitter electrode 12 and the backside via electrode 12v as a mask. Etching is performed to expose the emitter layer (n ⁻ -type InGa) 6. The emitter contact layer (n ⁺ -type InGaAs) 7 is C-shaped along the shape of the emitter electrode 12. At this time, the emitter layer (n-type InGaP) 6 may be etched to expose the base layer (p ⁺ -type GaAs) 5. When the base layer (p ⁺ -type GaAs) 5 is exposed, the emitter layer 6 has a C shape along the shape of the emitter electrode 12.

次に、図７（続く製造工程における図４と同じ箇所の要部平面図）および図８（続く製造工程における図５と同じ箇所の要部断面図）に示すように、下層からＰｔ、Ｔｉ（チタン）、Ｍｏ（モリブデン）、ＴｉおよびＡｕの積層膜よりなるベース電極１０を形成する。ベース電極１０は、前述したように、半絶縁性基板２の主面に平行な面が丸型形状をなしている。ベース電極１０は、例えばリフトオフ法により形成され、その厚さは３００ｎｍ程度である。その後、熱処理（アロイ処理）を施すことにより、ベース電極１０の下層のＰｔとエミッタ層（ｎ型ＩｎＧａＰ）６およびベース層（ｐ⁺型ＧａＡｓ）５を反応させる。この反応部によりベース電極１０とベース層（ｐ⁺型ＧａＡｓ）５とをオーミック接続することができる。 Next, as shown in FIG. 7 (main part plan view of the same part as FIG. 4 in the subsequent manufacturing process) and FIG. 8 (main part cross-sectional view of the same part as FIG. 5 in the subsequent manufacturing process), Pt and Ti are formed from the lower layer. A base electrode 10 made of a laminated film of (titanium), Mo (molybdenum), Ti and Au is formed. As described above, the base electrode 10 has a round shape parallel to the main surface of the semi-insulating substrate 2. The base electrode 10 is formed by, for example, a lift-off method and has a thickness of about 300 nm. Thereafter, heat treatment (alloy treatment) is performed to react Pt under the base electrode 10 with the emitter layer (n-type InGaP) 6 and the base layer (p ⁺ -type GaAs) 5. By this reaction portion, the base electrode 10 and the base layer (p ⁺ -type GaAs) 5 can be ohmic-connected.

次いで、フォトリソグラフィおよびウエットエッチング技術を用いて、エミッタ層（ｎ型ＩｎＧａＰ）６およびベース層（ｐ⁺型ＧａＡｓ）５をエッチングし、ベースメサ５ａを形成する。図８中のＢＭＡは、ベースメサ５ａの形成領域を示す。エッチング液として、例えばリン酸と過酸化水素との混合水溶液を用いる。このエッチングによりエミッタ層（ｎ型ＩｎＧａＰ）６およびベースメサ５ａがトランジスタ毎に分離する。さらにベースメサ５ａを形成する際、裏面ビア電極１２ｖの周囲のエミッタ層（ｎ型ＩｎＧａＰ）６およびベース層（ｐ⁺型ＧａＡｓ）５もエッチング除去し、その下層のコレクタ層（ｎ^-型ＧａＡｓ）４も３００ｎｍ程度エッチングする。 Next, the emitter layer (n-type InGaP) 6 and the base layer (p ⁺ -type GaAs) 5 are etched using photolithography and wet etching techniques to form a base mesa 5a. BMA in FIG. 8 indicates a formation region of the base mesa 5a. As an etchant, for example, a mixed aqueous solution of phosphoric acid and hydrogen peroxide is used. By this etching, the emitter layer (n-type InGaP) 6 and the base mesa 5a are separated for each transistor. Further, when the base mesa 5a is formed, the emitter layer (n-type InGaP) 6 and the base layer (p ⁺ -type GaAs) 5 around the back via electrode 12v are also removed by etching, and the collector layer (n ⁻ -type GaAs) 4 thereunder is removed. Is also etched by about 300 nm.

ベースメサ５ａの形成領域（ＢＭＡ）は、そのほぼ中心部（ベース電極１０）以外の領域は、エミッタ層（ｎ型ＩｎＧａＰ）６とベース層（ｐ⁺型ＧａＡｓ）５とのｐｎ接合部となる。またベースメサ５ａの形成領域（ＢＭＡ）のほぼ中心部にベース電極１０が配置され、ベースメサ５ａ上であって、ベース電極１０の周りにＣ字形状のエミッタ電極１２（エミッタコンタクト層７）が配置される。 In the region (BMA) where the base mesa 5a is formed, the region other than the substantially central portion (base electrode 10) is a pn junction between the emitter layer (n-type InGaP) 6 and the base layer (p ⁺ -type GaAs) 5. In addition, a base electrode 10 is disposed almost at the center of the formation region (BMA) of the base mesa 5a, and a C-shaped emitter electrode 12 (emitter contact layer 7) is disposed on the base mesa 5a and around the base electrode 10. The

次に、図９（続く製造工程における図４と同じ箇所の要部平面図）および図１０（続く製造工程における図５と同じ箇所の要部断面図）に示すように、半絶縁性基板２上に絶縁膜（例えば酸化シリコン膜）１４ａを１００ｎｍ程度堆積する。この絶縁膜１４ａは、ベース電極１０を保護するために形成するが、省略することも可能である。続いて、選択的に絶縁膜１４ａおよびコレクタ層（ｎ^-型ＧａＡｓ）４をエッチングすることによりサブコレクタ層（ｎ⁺型ＧａＡｓ）３の一部を露出させる。 Next, as shown in FIG. 9 (plan view of the main part of the same part as in FIG. 4 in the subsequent manufacturing process) and FIG. 10 (cross-sectional view of the main part of the same part in FIG. 5 in the subsequent manufacturing process). An insulating film (for example, a silicon oxide film) 14a is deposited on the upper surface of about 100 nm. The insulating film 14a is formed to protect the base electrode 10, but may be omitted. Subsequently, the insulating film 14a and the collector layer (n ⁻ -type GaAs) 4 are selectively etched to expose a part of the sub-collector layer (n ⁺ -type GaAs) 3.

次に、図１１（続く製造工程における図５と同じ箇所の要部断面図）に示すように、半絶縁性基板２の全面にレジスト膜Ｒを形成し、フォトリソグラフィ工程においてレジスト膜Ｒの一部を除去することにより、サブコレクタ層（ｎ⁺型ＧａＡｓ）３の一部を露出させる。 Next, as shown in FIG. 11 (a cross-sectional view of the main part of the same part as FIG. 5 in the subsequent manufacturing process), a resist film R is formed on the entire surface of the semi-insulating substrate 2, and one resist film R is formed in the photolithography process. By removing the portion, a part of the subcollector layer (n ⁺ -type GaAs) 3 is exposed.

次に、図１２（続く製造工程における図４と同じ箇所の要部平面図）および図１３（続く製造工程における図５と同じ箇所の要部断面図）に示すように、半絶縁性基板２の全面に下層からＡｕＧｅ、Ｎｉ（ニッケル）およびＡｕを順次形成し、レジスト膜Ｒの上部および露出したサブコレクタ層（ｎ⁺型ＧａＡｓ）３上に、積層膜８ａを形成する。 Next, as shown in FIG. 12 (main part plan view of the same part as FIG. 4 in the subsequent manufacturing process) and FIG. 13 (main part sectional view of the same part as FIG. 5 in the subsequent manufacturing process), the semi-insulating substrate 2 Then, AuGe, Ni (nickel) and Au are sequentially formed from the lower layer on the entire surface, and a laminated film 8a is formed on the upper portion of the resist film R and on the exposed subcollector layer (n ⁺ -type GaAs) 3.

次に、図１４（続く製造工程における図５と同じ箇所の要部断面図）に示すように、剥離液（エッチング液）によってレジスト膜Ｒを除去する。このようにレジスト膜Ｒが除去されると、その上部の積層膜８ａも剥離され、サブコレクタ層（ｎ⁺型ＧａＡｓ）３上の一部にのみ積層膜が残存し、コレクタ電極８となる。 Next, as shown in FIG. 14 (main part cross-sectional view of the same part as FIG. 5 in the subsequent manufacturing process), the resist film R is removed with a stripping solution (etching solution). When the resist film R is removed in this way, the upper laminated film 8 a is also peeled off, and the laminated film remains only on a part of the subcollector layer (n ⁺ -type GaAs) 3 to become the collector electrode 8.

次いで、絶縁膜１４ａを除去し、コレクタ電極８の外側のコレクタ層（ｎ^-型ＧａＡｓ）４およびサブコレクタ層（ｎ⁺型ＧａＡｓ）３をエッチングし、各トランジスタを電気的に分離する。この際、裏面ビア電極１２ｖの周囲のコレクタ層（ｎ^-型ＧａＡｓ）４およびサブコレクタ層（ｎ⁺型ＧａＡｓ）３も除去する。 Then, an insulating film 14a is removed, the collector layer outside the collector electrode 8 (n ^- -type GaAs) 4 and the sub-collector layer (n ⁺ -type GaAs) 3 is etched to electrically isolate each transistor. At this time, the collector layer (n ⁻ -type GaAs) 4 and the sub-collector layer (n ⁺ -type GaAs) 3 around the backside via electrode 12v are also removed.

なお、コレクタ電極８の外側のサブコレクタ層（ｎ⁺型ＧａＡｓ）３に不純物を打ち込むことにより、サブコレクタ層を電気的に不活性化し、トランジスタ間の分離を行ってもよい（イオン注入素子間分離）。 Note that by implanting impurities into the sub-collector layer (n ⁺ -type GaAs) 3 outside the collector electrode 8, the sub-collector layer may be electrically inactivated and the transistors may be separated (between ion-implanted elements). Separation).

次に、図１５（続く製造工程における図４と同じ箇所の要部平面図）および図１６（続く製造工程における図５と同じ箇所の要部断面図）に示すように、半絶縁性基板２上に絶縁膜（例えば酸化シリコン膜）１４ｂをＣＶＤ法で堆積する。なお絶縁膜１４ａを残存させたまま、分離のためのコレクタ層（ｎ^-型ＧａＡｓ）４およびサブコレクタ層（ｎ⁺型ＧａＡｓ）３のエッチングを行い、絶縁膜１４ａ上に絶縁膜１４ｂを形成してもよい。 Next, as shown in FIG. 15 (main part plan view of the same part as FIG. 4 in the subsequent manufacturing process) and FIG. 16 (main part cross-sectional view of the same part as FIG. 5 in the subsequent manufacturing process), the semi-insulating substrate 2 An insulating film (for example, silicon oxide film) 14b is deposited thereon by a CVD method. While the insulating film 14a is left, the collector layer (n ⁻ type GaAs) 4 and the subcollector layer (n ⁺ type GaAs) 3 are etched to form an insulating film 14b on the insulating film 14a. May be.

次いで、ベース電極１０およびコレクタ電極８上の絶縁膜１４ｂを除去し、ベースコンタクトホール１１およびコレクタコンタクトホール９をそれぞれ形成する。続いて、ベースコンタクトホール１１およびコレクタコンタクトホール９内を含む絶縁膜１４ｂ上に導電性膜として、例えばＭｏ、ＡｕおよびＭｏの積層膜（以下、「Ｍｏ／Ａｕ／Ｍｏ膜」という）を堆積する。続いて、Ｍｏ／Ａｕ／Ｍｏ膜をエッチングすることにより第１層配線（ベース引き出し配線）Ｍ１ｂおよび第１層配線（コレクタ引き出し配線）Ｍ１ｃを形成する。またこの際、裏面ビア電極１２ｖ上に第１層配線Ｍ１ｖを形成する。 Next, the insulating film 14b on the base electrode 10 and the collector electrode 8 is removed, and the base contact hole 11 and the collector contact hole 9 are formed, respectively. Subsequently, for example, a laminated film of Mo, Au, and Mo (hereinafter referred to as “Mo / Au / Mo film”) is deposited as a conductive film on the insulating film 14 b including the base contact hole 11 and the collector contact hole 9. . Subsequently, the first layer wiring (base lead wiring) M1b and the first layer wiring (collector lead wiring) M1c are formed by etching the Mo / Au / Mo film. At this time, the first layer wiring M1v is formed on the back surface via electrode 12v.

次に、図１７（続く製造工程における図４と同じ箇所の要部平面図）および図１８（続く製造工程における図５と同じ箇所の要部断面図）に示すように、第１層配線Ｍ１ｂ，Ｍ１ｃ，Ｍ１ｖ上に絶縁膜（例えば酸化シリコン膜）１４ｃをＣＶＤ法で堆積する。続いて、エミッタ電極１２上の絶縁膜１４ｂ，１４ｃを除去し、エミッタコンタクトホール１３を形成する。エミッタコンタクトホール１３は、前述したように（前記図１参照）、エミッタ電極１２の形状に沿ったＣ字形状をなし、その中心線の長さがエミッタ電極１２の中心線の長さの８０％以上となるように形成されている。 Next, as shown in FIG. 17 (main part plan view of the same part as FIG. 4 in the subsequent manufacturing process) and FIG. 18 (main part cross-sectional view of the same part as FIG. 5 in the subsequent manufacturing process), the first layer wiring M1b , M1c, M1v, an insulating film (for example, silicon oxide film) 14c is deposited by the CVD method. Subsequently, the insulating films 14b and 14c on the emitter electrode 12 are removed, and an emitter contact hole 13 is formed. As described above (see FIG. 1), the emitter contact hole 13 has a C-shape along the shape of the emitter electrode 12, and the length of the center line is 80% of the length of the center line of the emitter electrode 12. It is formed as described above.

次いで、エミッタコンタクトホール１３内を含む絶縁膜１４ｃ上に導電性膜として、例えばＭｏ／Ａｕ／Ｍｏ膜を堆積し、Ｍｏ／Ａｕ／Ｍｏ膜をエッチングすることにより第２層配線（エミッタ引き出し配線）Ｍ２ｅを形成する。またこの際、第１層配線Ｍ１ｖ上に第２層配線Ｍ２ｖを形成する。 Next, a second layer wiring (emitter lead-out wiring) is formed by depositing, for example, a Mo / Au / Mo film as a conductive film on the insulating film 14c including the inside of the emitter contact hole 13 and etching the Mo / Au / Mo film. M2e is formed. At this time, the second layer wiring M2v is formed on the first layer wiring M1v.

次に、図１９（続く製造工程における図５と同じ箇所の要部断面図）に示すように、第２層配線Ｍ２ｅ，Ｍ２ｖ上に絶縁膜（例えば酸化シリコン膜）１４ｄを堆積する。続いて、必要に応じて抵抗素子や容量素子等を半絶縁性基板２上の図示しない領域に形成し、半絶縁性基板２の表面を保護膜で覆う。 Next, as shown in FIG. 19 (essential cross-sectional view of the same portion as FIG. 5 in the subsequent manufacturing process), an insulating film (for example, a silicon oxide film) 14d is deposited on the second layer wirings M2e and M2v. Subsequently, a resistor element, a capacitor element, or the like is formed in a region (not shown) on the semi-insulating substrate 2 as necessary, and the surface of the semi-insulating substrate 2 is covered with a protective film.

次いで、上記保護膜側（素子形成面）を下側とし、半絶縁性基板２の裏面を研磨することによりその厚さを７０〜１００μｍ程度とする。続いて、図示しないレジスト膜をマスクにして、第１層配線Ｍ１ｖ上の半絶縁性基板２、サブコレクタ層（ｎ⁺型ＧａＡｓ）３、コレクタ層（ｎ^-型ＧａＡｓ）４、ベース層（ｐ⁺型ＧａＡｓ）５、エミッタ層（ｎ型ＩｎＧａＰ）６およびエミッタコンタクト層（ｎ⁺型ＩｎＧａＡｓ）７をエッチングすることによりビアホールＶＨを形成する。このエッチングは、例えばドライエッチング法を用いて行われ、その後、ドライエッチング時に生成した堆積物をウエット処理により除去する。このウエット処理には、例えばアンモニアと過酸化水素の混合液を用いる。 Next, the protective film side (element formation surface) is the lower side, and the back surface of the semi-insulating substrate 2 is polished to a thickness of about 70 to 100 μm. Subsequently, using a resist film (not shown) as a mask, the semi-insulating substrate 2 on the first layer wiring M1v, the subcollector layer (n ⁺ type GaAs) 3, the collector layer (n ⁻ type GaAs) 4, and the base layer (p ^The via hole VH is formed by etching the ⁺ type GaAs) 5, the emitter layer (n type InGaP) 6 and the emitter contact layer (n ⁺ type InGaAs) 7. This etching is performed using, for example, a dry etching method, and thereafter, deposits generated during the dry etching are removed by a wet process. For this wet treatment, for example, a mixed solution of ammonia and hydrogen peroxide is used.

また、この際、第１層配線Ｍ１ｖをエッチングストッパとし、裏面ビア電極１２ｖもエッチングする。また第１層配線Ｍ１ｖの下層に位置するＭｏもエッチングする。従って、ビアホールＶＨの周囲には、裏面ビア電極１２ｖおよびＭｏが環状に位置し、ビアホールＶＨの横に裏面ビア電極１２ｖとＭｏの積層膜が残存する。 At this time, the back surface via electrode 12v is also etched using the first layer wiring M1v as an etching stopper. Further, Mo located under the first layer wiring M1v is also etched. Accordingly, the back via electrode 12v and Mo are annularly disposed around the via hole VH, and the laminated film of the back via electrode 12v and Mo remains beside the via hole VH.

次いで、ビアホールＶＨ内を含む半絶縁性基板２の裏面上に金属膜としてＡｕを、例えばメッキ法により形成し、裏面電極１５を形成する。この裏面電極１５は、第１層配線Ｍ１ｖを構成するＡｕの部分と接触するため接触抵抗が低減される。またＡｕ自身は低抵抗材料のため、裏面電極１５との接続用の配線に用いて好適である。この他、Ａｕ／Ｍｏ／ＷＳｉやＡｕ／Ｐｔ／Ｔｉ等を配線として用いてもよい。以上により、本実施の形態である半導体装置（ＨＢＴ）が略完成する。 Next, Au is formed as a metal film on the back surface of the semi-insulating substrate 2 including the inside of the via hole VH by, for example, a plating method, and the back electrode 15 is formed. Since the back electrode 15 is in contact with the Au portion constituting the first layer wiring M1v, the contact resistance is reduced. Since Au itself is a low resistance material, it is suitable for use in wiring for connection to the back electrode 15. In addition, Au / Mo / WSi, Au / Pt / Ti, or the like may be used as the wiring. As described above, the semiconductor device (HBT) according to the present embodiment is substantially completed.

図２０は、本実施の形態であるパワー段用ＨＢＴの一例を示す基板の要部平面図である。 FIG. 20 is a plan view of a principal part of a substrate showing an example of the power stage HBT according to the present embodiment.

このパワー段用ＨＢＴ２１は、前記図１および図２に示したＨＢＴ１を基本ＨＢＴ２２として複数個並列に配置している。ここでは、基本ＨＢＴ２２の数を１６個としたが、これ以上の数の基本ＨＢＴ２２でレイアウトをしたパワー段用ＨＢＴも可能である。一般には３０〜１００個程度の基本ＨＢＴ２２によってパワー段用ＨＢＴは構成される。 A plurality of power stage HBTs 21 are arranged in parallel with the HBT 1 shown in FIGS. 1 and 2 as a basic HBT 22. Although the number of basic HBTs 22 is 16 here, a power stage HBT laid out with a larger number of basic HBTs 22 is also possible. Generally, about 30 to 100 basic HBTs 22 constitute a power stage HBT.

基本ＨＢＴ２２を配置した各列に１つずつビアホール２３を配置して、基本ＨＢＴ２２のエミッタ電極を第２層配線からなるエミッタ取り纏め配線２４を通じてビアホール２３に接続する。また基本ＨＢＴ２２のコレクタ電極は第１層配線からなるコレクタ取り纏め配線２５を通じてコレクタ出力端子パッド２６に接続され、基本ＨＢＴ２２のベース電極は第１層配線からなるベース取り纏め配線２７を通じてベース入力端子パッド２８に接続される。 One via hole 23 is arranged in each column in which the basic HBT 22 is arranged, and the emitter electrode of the basic HBT 22 is connected to the via hole 23 through the emitter collecting wiring 24 made of the second layer wiring. The collector electrode of the basic HBT 22 is connected to the collector output terminal pad 26 through the collector collecting wiring 25 made of the first layer wiring, and the base electrode of the basic HBT 22 is connected to the base input terminal pad 28 through the base collecting wiring 27 made of the first layer wiring. Connected.

このように、基本ＨＢＴとして本実施の形態であるＣ字形状のエミッタ電極を有するＨＢＴを配置することにより、効率や利得の改善を行いながら、パワー段用ＨＢＴの通電字の信頼性を確保することができる。 Thus, by disposing the HBT having the C-shaped emitter electrode according to the present embodiment as the basic HBT, the reliability of the energization character of the power stage HBT is ensured while improving the efficiency and gain. be able to.

なお、本実施の形態では、ＨＢＴ１の層構成としてエミッタ層６にＩｎＧａＰ材、ベース層５にＧａＡｓ材を用いたＩｎＧａＰ／ＧａＡｓヘテロ接合ＨＢＴに適用した場合について説明したが、ＡｌＧａＡｓ／ＧａＡｓヘテロ接合ＨＢＴ、Ｓｉ／ＳｉＧｅヘテロ接合ＨＢＴ、ＩｎＰ／ＩｎＧａＡｓヘテロ接合ＨＢＴなどの他のＨＢＴにも適用することができる。 In this embodiment, the case where the layer structure of the HBT 1 is applied to an InGaP / GaAs heterojunction HBT in which an InGaP material is used for the emitter layer 6 and a GaAs material is used for the base layer 5 has been described. It can also be applied to other HBTs such as Si / SiGe heterojunction HBTs and InP / InGaAs heterojunction HBTs.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば前記実施の形態においては、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタにも本発明を適用可能である。また、ＨＢＴに限らずＳｉを用いたバイポーラトランジスタにも適用することができる。 For example, in the above embodiment, an npn type bipolar transistor has been described. However, the present invention can also be applied to a pnp type bipolar transistor. Further, the present invention can be applied not only to the HBT but also to a bipolar transistor using Si.

本発明の半導体装置（ＨＢＴ）およびその製造方法は、高出力増幅器に適用することができ、その適用の効果がより現れる製品として、携帯電話用の高周波高出力増幅器を挙げることができる。 The semiconductor device (HBT) and the manufacturing method thereof according to the present invention can be applied to a high-output amplifier, and a high-frequency high-output amplifier for a mobile phone can be given as a product in which the effect of the application appears more.

本発明の一実施の形態である半導体装置（ＨＢＴ）を示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the semiconductor device (HBT) which is one embodiment of this invention. 図１のＡ−Ａ′線における基板の要部断面図である。It is principal part sectional drawing of the board | substrate in the AA 'line of FIG. ＨＢＴの温度分布の数値シミュレーション結果を示す図である。It is a figure which shows the numerical simulation result of the temperature distribution of HBT. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置８ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device 8HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in process order. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態である半導体装置（ＨＢＴ）の製造方法を工程順に示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor device (HBT) which is one embodiment of this invention in order of a process. 本発明の一実施の形態であるパワー段用ＨＢＴの一例を示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows an example of HBT for power stages which is one embodiment of this invention. 本発明者らが検討した半導体装置（ＨＢＴ）を示す基板の要部平面図である。It is a principal part top view of the board | substrate which shows the semiconductor device (HBT) which the present inventors examined.

Explanation of symbols

１ＨＢＴ
２半絶縁性基板
３サブコレクタ層
４コレクタ層
５ベース層
５ａベースメサ
６エミッタ層
７エミッタコンタクト層
８コレクタ電極
８ａ積層膜
９コレクタコンタクトホール
１０ベース電極
１１ベースコンタクトホール
１２エミッタ電極
１２ｖ裏面ビア電極
１３エミッタコンタクトホール
１４ａ絶縁膜
１４ｂ絶縁膜
１４ｃ絶縁膜
１４ｄ絶縁膜
１５裏面電極
２１パワー段用ＨＢＴ
２２基本ＨＢＴ
２３ビアホール
２４エミッタ取り纏め配線
２５コレクタ取り纏め配線
２６コレクタ出力端子パッド
２７ベース取り纏め配線
２８ベース入力端子パッド
５１ＨＢＴ
５２ベース電極
５３エミッタ電極
５４コレクタ電極
５５第１層配線
５６第２層配線
５７エミッタコンタクトホール
Ｍ１ｂ第１層配線（ベース引き出し配線）
Ｍ１ｃ第１層配線（コレクタ引き出し配線）
Ｍ１ｖ第１層配線
Ｍ２ｅ第２層配線（エミッタ引き出し配線）
Ｍ２ｖ第２層配線
ＢＭＡベースメサ形成領域
Ｒレジスト膜
ＶＨビアホール 1 HBT
2 semi-insulating substrate 3 subcollector layer 4 collector layer 5 base layer 5a base mesa 6 emitter layer 7 emitter contact layer 8 collector electrode 8a laminated film 9 collector contact hole 10 base electrode 11 base contact hole 12 emitter electrode 12v backside via electrode 13 emitter Contact hole 14a Insulating film 14b Insulating film 14c Insulating film 14d Insulating film 15 Back electrode 21 Power stage HBT
22 Basic HBT
23 Via hole 24 Emitter management wiring 25 Collector management wiring 26 Collector output terminal pad 27 Base management wiring 28 Base input terminal pad 51 HBT
52 Base electrode 53 Emitter electrode 54 Collector electrode 55 First layer wiring 56 Second layer wiring 57 Emitter contact hole M1b First layer wiring (base lead wiring)
M1c first layer wiring (collector lead-out wiring)
M1v first layer wiring M2e second layer wiring (emitter lead-out wiring)
M2v Second layer wiring BMA Base mesa formation region R Resist film VH Via hole

Claims

A substrate, a collector layer formed on the substrate, a base layer formed on the collector layer, an emitter layer formed on the base layer, an emitter electrode formed on the emitter layer, A semiconductor device having a bipolar transistor comprising the emitter electrode and a wiring electrically connected through a contact hole,
A shape of a surface parallel to the main surface of the substrate of the contact hole and the emitter electrode is a C-shape.

2. The semiconductor device according to claim 1, further comprising a base electrode formed on the base layer, wherein a shape of a surface of the base electrode parallel to the main surface of the substrate is a round shape. A semiconductor device.

3. The semiconductor device according to claim 2, wherein the emitter layer is disposed around the base electrode.

4. The semiconductor device according to claim 3, wherein a straight line connecting two end portions of the emitter electrode protrudes from the base electrode by not more than the diameter of the base electrode.

5. The semiconductor device according to claim 4, wherein the diameter of the base electrode is about 4 [mu] m.

2. The semiconductor device according to claim 1, wherein the length of the center line of the contact hole is 80% or more of the length of the center line of the emitter electrode.

2. The semiconductor device according to claim 1, wherein a shape of a surface of the emitter layer parallel to the main surface of the substrate is a C-shape.

2. The semiconductor device according to claim 1, wherein the emitter electrode is made of WSi, and the wiring is made of an Au-based material.

2. The semiconductor device according to claim 1, wherein the bipolar transistor is used for a power amplifier.

10. The semiconductor device according to claim 9, wherein the power amplifier is used for a mobile phone.

11. The semiconductor device according to claim 10, wherein the mobile phone is a GSM system.

Forming a collector layer on the substrate; forming a base layer on the collector layer; forming an emitter layer on the base layer; forming an emitter electrode on the emitter layer; A method of manufacturing a semiconductor device, comprising the step of electrically connecting a wiring via the emitter electrode and a contact hole,
A method of manufacturing a semiconductor device, wherein a shape of the contact hole and the surface of the emitter electrode parallel to the main surface of the substrate is C-shaped.

13. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of forming a base electrode on the base layer, wherein a shape of a surface of the base electrode parallel to the main surface of the substrate is a round shape. A method of manufacturing a semiconductor device.

13. The method of manufacturing a semiconductor device according to claim 12, wherein the length of the center line of the contact hole is 80% or more of the length of the center line of the emitter electrode.

13. The method of manufacturing a semiconductor device according to claim 12, wherein a shape of the surface of the emitter layer parallel to the main surface of the substrate is a C-shape.