JP2005079153A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2005079153A JP2005079153A JP2003304592A JP2003304592A JP2005079153A JP 2005079153 A JP2005079153 A JP 2005079153A JP 2003304592 A JP2003304592 A JP 2003304592A JP 2003304592 A JP2003304592 A JP 2003304592A JP 2005079153 A JP2005079153 A JP 2005079153A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- oxide film
- region
- film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、ツェナーザップ用ダイオードの素子領域を有する半導体装置を製造する製造方法に関するものである。 The present invention relates to a manufacturing method for manufacturing a semiconductor device having an element region of a zener zap diode.
一般に、アナログ量の信号処理をする集積回路(以下、ICと略す)にはバイポーラトランジスタ(以下、バイポーラTrと略す)が広く用いられている。ICの特性は製造工程のばらつきによりIC内部の抵抗値あるいはトランジスタの特性が設計値とずれることがある。製造工程のばらつきより極めて小さく高精度なICの特性を実現する方法として、調整用の抵抗あるいは回路にツェナーダイオードを接続させて、ツェナーダイオードのPN接合に逆方向の電力を印加し破壊させてトリミングを行うツェナーザッピング方法がある。このツェナーザッピングとしては、例えば、特許文献1に記載されたようなICが用いられる。 In general, bipolar transistors (hereinafter abbreviated as bipolar Tr) are widely used in integrated circuits (hereinafter abbreviated as IC) that perform analog signal processing. As for IC characteristics, resistance values in the IC or transistor characteristics may deviate from design values due to variations in manufacturing processes. Trimming is achieved by connecting a Zener diode to the adjusting resistor or circuit and applying power in the reverse direction to the PN junction of the Zener diode to break it down as a method of realizing highly accurate IC characteristics that are much smaller than manufacturing process variations. There is a zener zapping method. As this zener zapping, for example, an IC as described in Patent Document 1 is used.
図4は特許文献1に記載されている回路特性をトリミングする従来の半導体集積回路を示す回路図であり、31はツェナーザッピング用ダイオード、33は高電位側端子、34は低電位側端子、35,36は周辺回路であって、高電位側端子33に高電圧を印加して低電位側端子34に低電圧を印加する、高電位側端子33から低電位側端子34へ定電流を印加し、ツェナーザッピング用ダイオード31のアノードとカソード間のPN接合を破壊させて、カソードの金属配線の一部を溶融させてアノードとカソード間を短絡させるようにしている。
FIG. 4 is a circuit diagram showing a conventional semiconductor integrated circuit for trimming the circuit characteristics described in Patent Document 1, wherein 31 is a zener zapping diode, 33 is a high potential side terminal, 34 is a low potential side terminal, 35 , 36 is a peripheral circuit, which applies a high voltage to the high
以下、従来の半導体装置の製造方法について図3(a)〜(d)を参照しながら説明する。 Hereinafter, a conventional method for manufacturing a semiconductor device will be described with reference to FIGS.
図3(a)〜(d)はエピタキシャル層を成長しない(以下、エピ成長と略す)従来のツェナーザップ用ダイオードの製造方法を示す途中工程の断面図である。なお、この製造方法はほとんど周知の技術で製造されるので一部の工程断面図を省略している。また、図面が煩雑になるので一部のハッチングを省略している。 FIGS. 3A to 3D are cross-sectional views of intermediate steps showing a conventional method for manufacturing a Zener zap diode in which an epitaxial layer is not grown (hereinafter abbreviated as epi growth). In addition, since this manufacturing method is manufactured by a well-known technique, some process sectional drawing is abbreviate | omitted. Further, since the drawing becomes complicated, some hatching is omitted.
まず、P型シリコンからなる半導体基板1に熱酸化して下地酸化膜2とCVD法を用いて窒化膜3を形成する。その後、第1のレジスト膜4を塗布してホトリソグラフィ技術(以下、ホト技術と略す)により開口部を設けて、窒化膜3を選択的に除去する。その後、リンなどの不純物を用いて100〜200keVの加速電圧で1×1012〜1×1013cm-2のドーズ量をイオン注入して、第1のN型拡散層5を形成する(図3(a))。この後、熱処理により第1のN型拡散層5は、その拡散深さが4〜6μmで、表面濃度が3×1015〜2×1016cm-3になり、最終的にツェナーザップ用ダイオードの素子領域となる。
First, a semiconductor substrate 1 made of P-type silicon is thermally oxidized to form a
次に、窒化膜3を除去した後、第2のレジスト膜7bを塗布してホト技術により第1のN型拡散層5を除いた半導体基板1上にレジスト膜7bを開口し、ボロンをイオン注入して第3のP型拡散層10を形成する(図3(b))。この後、熱処理により第3のP型拡散層10は、その拡散深さが2〜3μmになり、最終的に素子分離になる。
Next, after removing the
次に、第3のレジスト膜12を塗布してホト技術により所定領域を開口してボロンをイオン注入して、第1のN型拡散層5の表面にツェナーザップ用ダイオードのP型アノード13を形成する(図3(c))。
Next, a
次に、下地酸化膜2を除去した後、ホト技術により所定領域を開口して砒素などをイオン注入して、P型アノード13の表面にN+型カソード15を形成する。そしてボロンなどをイオン注入して、P型アノード13表面にP+型拡散層の外部アノード16を形成する。その後、半導体基板1の表面に保護酸化膜17を形成し、CVD法によりフィールド酸化膜18を形成する。最後に、カソード電極19とアノード電極20とを形成して、(図3(d))に示すツェナーザップ用ダイオードが製造される。
Next, after removing the
以上のように形成されたツェナーザップ用ダイオードのカソード電極19とアノード電極20の間に高電圧を印加し、ツェナーザッピングが開始する電位差以上の電圧になると、P型アノード13とN+型カソード15間のPN接合が破壊して、カソードの金属配線の一部が溶融されてアノードとカソード間は金属配線24で短絡される。
When a high voltage is applied between the
図5は、前記ツェナーザッピングが開始されるまでのカソード電圧と電流の関係を示したものである。この降伏電圧は約3.5Vであるが、さらに高電圧を印加し、カソード電流が20〜300mA流れる約35Vよりツェナーザッピングがなされる。
しかしながら、前記図3(a)〜(d)にて説明した従来の技術では、カソード15が降伏電圧以上となり、アノード13にリーク電流が流れているのでツェナーザッピングが開始されるまで、アノード13と半導体基板1間に寄生のバイポーラトランジスタが動作してツェナーザップの電流のうち一部がツェナーザップの素子領域5の表面を介して基板に流れ込む。この場合、破壊時の電流経路が一定しないのでアノード13とカソード15間を短絡させる金属配線24の形状あるいは方向性にばらつきを生じる。すなわち、短絡された金属配線24の形状は、模式的であるが図3(d)に示すようにばらついたものとなる。
However, in the conventional technique described with reference to FIGS. 3A to 3D, the
そのため、ツェナーザップ後の抵抗値もばらつきが残り精度の良い調整ができず、アナログ回路の特性を悪くする。従来例では、以上のようにさまざまな問題があった。 For this reason, the resistance value after zener zap also remains uneven and cannot be adjusted with high accuracy, degrading the characteristics of the analog circuit. The conventional example has various problems as described above.
本発明は、前記の問題を解決するものであり、アノードとカソード間を短絡させる金属配線の形状あるいは方向性を安定することができる半導体装置の製造方法を提供することを目的とする。 The present invention solves the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device that can stabilize the shape or directivity of a metal wiring that short-circuits between an anode and a cathode.
前記目的を達成するため、請求項1に記載の発明は、外部から逆方向電圧を印加しツェナーザップ用ダイオードを短絡させるトリミング回路において、前記ツェナーザップ用ダイオードが第1の拡散層の領域内に構成され、前記第1の拡散層の周縁領域に第2の拡散層が形成され、前記第1の拡散層および第2の拡散層を除いた領域に形成された第3の拡散層が素子分離領域を構成する半導体装置の製造方法であって、第1導電型の半導体基板上に窒化膜を形成する工程と、前記半導体基板上に第1の開口部を有する第1のレジスト膜を形成する工程と、前記第1のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、前記第1のレジスト膜をマスクにイオン注入して前記半導体基板の表面に第2導電型の前記第1の拡散層を形成する工程と、前記窒化膜をマスクに前記第1の拡散層の表面を選択的に酸化して第1の酸化膜を形成する工程と、前記半導体基板上の前記第1の酸化膜と該第1の酸化膜の外縁領域を含む領域に設ける第2の開口部および該第2の開口部とは別の領域に設ける第3の開口部を有する第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、前記第1の酸化膜と前記第2のレジスト膜をマスクにイオン注入して前記半導体基板の表面に前記第1の拡散層よりも濃度の高い第2導電型の前記第2の拡散層を形成する工程と、前記窒化膜をマスクに前記第2の拡散層の表面を選択的に酸化して第2の酸化膜を形成する工程と、前記窒化膜を除去する工程と、前記第1の酸化膜と前記第2の酸化膜をマスクにイオン注入して前記半導体基板の表面に第1導電型の前記第3の拡散層を形成する工程を有することを特徴とする。 In order to achieve the above object, the invention according to claim 1 is a trimming circuit for applying a reverse voltage from the outside to short-circuit the zener zap diode, wherein the zener zap diode is in the region of the first diffusion layer. The second diffusion layer is formed in the peripheral region of the first diffusion layer, and the third diffusion layer formed in the region excluding the first diffusion layer and the second diffusion layer is element isolation. A method of manufacturing a semiconductor device constituting a region, comprising: forming a nitride film on a first conductivity type semiconductor substrate; and forming a first resist film having a first opening on the semiconductor substrate. A step of selectively removing the nitride film using the first resist film as a mask; and ion implantation using the first resist film as a mask to form a second conductivity type on the surface of the semiconductor substrate. Form the first diffusion layer A step of selectively oxidizing the surface of the first diffusion layer with the nitride film as a mask to form a first oxide film, the first oxide film on the semiconductor substrate, and the first oxide film Forming a second resist film having a second opening provided in a region including the outer edge region of one oxide film and a third opening provided in a region different from the second opening; A step of selectively removing the nitride film using a second resist film as a mask; and ion implantation using the first oxide film and the second resist film as a mask to the first surface of the semiconductor substrate. Forming a second conductivity type second diffusion layer having a concentration higher than that of the diffusion layer, and selectively oxidizing the surface of the second diffusion layer by using the nitride film as a mask. Forming a film; removing the nitride film; and the first oxide film and the second oxide film. It characterized by having a step of monolayer ion implantation to a mask to form the third diffusion layer of the first conductivity type on a surface of the semiconductor substrate.
この構成によって、ツェナーザップ用ダイオードの素子領域となる第1の拡散層の上に形成した第1の酸化膜と、この第1の酸化膜の外縁部を含む領域の開口部に第1の拡散層より濃度の高い第2の拡散層を形成するため、ツェナーザップ時の寄生のバイポーラトランジスタを抑制することができ、ツェナーザップの電流が基板に流れることを防止し、安定したツェナーザッピングができる。 With this configuration, the first diffusion film is formed on the first diffusion layer to be the element region of the Zener zap diode, and the first diffusion film is formed in the opening including the outer edge of the first oxide film. Since the second diffusion layer having a higher concentration than the layer is formed, the parasitic bipolar transistor at the time of zener zap can be suppressed, the zener zap current can be prevented from flowing to the substrate, and stable zener zapping can be performed.
請求項2に記載の発明は、請求項1記載の半導体装置の製造方法において、ツェナーザップ用ダイオードの素子領域を第1の拡散層と該第1の拡散層の周縁領域に形成された第2の拡散層で構成し、第1のバイポーラトランジスタの内部コレクタを前記第1の拡散層と同じ不純物濃度および拡散深さで構成し、第2のバイポーラトランジスタのコレクタの内部を前記第2の拡散層と同じ不純物濃度および拡散深さで構成し、素子分離領域を前記第1の拡散層および第2の拡散層を除いた領域に形成された第3の拡散層で構成することを特徴とする。 According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the element region of the zener zap diode is formed in the first diffusion layer and the peripheral region of the first diffusion layer. And the internal collector of the first bipolar transistor with the same impurity concentration and diffusion depth as the first diffusion layer, and the interior of the collector of the second bipolar transistor is the second diffusion layer. The element isolation region is constituted by a third diffusion layer formed in a region excluding the first diffusion layer and the second diffusion layer.
この構成によって、高耐圧バイポーラトランジスタ(以下、バイポーラTrと略す)の内部コレクタは、ツェナーザップ用ダイオードの素子領域である第1の拡散層と同時に形成され、低耐圧バイポーラTrの内部コレクタはツェナーザップ用ダイオードの素子領域である第1の拡散層の周縁に構成する第2の拡散層と同時に形成されるため、新たな製造工程を付加しないで、安定なトリミングができるツェナーザップ用ダイオードと高耐圧バイポーラTrと低耐圧バイポーラTrとを同一基板に内蔵することができる。さらに、素子分離領域となる第3の拡散層は、第1の拡散層と第2の拡散層を除いた領域に自己整合で形成されるため、各素子面積を縮小することができる。 With this configuration, the internal collector of the high breakdown voltage bipolar transistor (hereinafter abbreviated as bipolar Tr) is formed at the same time as the first diffusion layer which is the element region of the Zener Zap diode, and the internal collector of the low breakdown voltage bipolar Tr is Zener Zap. Since it is formed at the same time as the second diffusion layer that forms the periphery of the first diffusion layer, which is the element region of the diode, a Zener zap diode that can be stably trimmed without adding a new manufacturing process and a high breakdown voltage The bipolar Tr and the low breakdown voltage bipolar Tr can be built in the same substrate. Furthermore, since the third diffusion layer serving as the element isolation region is formed in a self-aligned region except for the first diffusion layer and the second diffusion layer, each element area can be reduced.
請求項1に記載の半導体装置の製造方法では、ツェナーザップ用ダイオードの素子領域となる第1の拡散層の上に形成した第1の酸化膜と、この第1の酸化膜の外縁部を含む領域の開口部に第1の拡散層より濃度の高い第2の拡散層を形成するため、ツェナーザップの電流が基板に流れ込むことを低減することができる。さらに、ツェナーザップの電流がダイオード周辺回路に回り込むことを防ぎ、周辺回路素子の破壊を防ぐことができる。 The method for manufacturing a semiconductor device according to claim 1 includes a first oxide film formed on a first diffusion layer that becomes an element region of a Zener zap diode, and an outer edge portion of the first oxide film. Since the second diffusion layer having a higher concentration than the first diffusion layer is formed in the opening of the region, it is possible to reduce the Zener zap current from flowing into the substrate. Furthermore, the zener zap current can be prevented from flowing into the diode peripheral circuit, and the peripheral circuit element can be prevented from being destroyed.
したがって、本発明によれば、安定なトリミングができるツェナーザップ用ダイオードを内蔵した優れた半導体装置の製造方法が実現する。 Therefore, according to the present invention, an excellent method of manufacturing a semiconductor device incorporating a Zener zap diode that can perform stable trimming is realized.
請求項2に記載の半導体装置の製造方法では、高耐圧Trの内部コレクタはツェナーザップ用ダイオードの素子領域である第1の拡散層と同時に形成され、低耐圧バイポーラTrの内部コレクタがツェナーザップ用ダイオードの素子領域である第1の拡散層の周縁に構成する第2の拡散層と同時に形成されるため、新たな製造工程を付加しないで、安定なトリミングができるツェナーザップ用ダイオードと高耐圧バイポーラTrと低耐圧バイポーラTrを同一基板に内蔵することができる。さらに、素子分離になる第3の拡散層は第1の拡散層と第2の拡散層を除いた領域に自己整合で形成されるため、各素子面積を縮小することができる。
3. The method of manufacturing a semiconductor device according to
したがって、本発明によれば、製造工程を付加することなく、高耐圧NPNTrと低耐圧NPNTrで構成されるアナログ回路に対して安定なトリミングを行うことができるツェナーザップ用ダイオードを内蔵した優れた半導体装置の製造方法が実現する。 Therefore, according to the present invention, an excellent semiconductor incorporating a zener zap diode capable of performing stable trimming on an analog circuit composed of a high breakdown voltage NPNTr and a low breakdown voltage NPNTr without adding a manufacturing process. An apparatus manufacturing method is realized.
以下、本発明の好適な実施の形態を図面を参照して説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.
(実施形態1)
図1(a)〜(e)は本発明の実施形態1における半導体装置の製造方法を説明するための各途中工程を示す断面図である。なお、以下の説明において、従来例と共通の構成要素には同一符号を付して説明している。
(Embodiment 1)
1A to 1E are cross-sectional views illustrating intermediate steps for explaining a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention. In the following description, the same reference numerals are given to the same components as those in the conventional example.
まず、P型不純物を含む比抵抗が10〜20Ω・cmで面方位が(100)のシリコンからなる半導体基板1に、熱酸化により下地酸化膜2を約50nmの膜厚で形成し、CVD法を用いて窒化膜3を約100nmの膜厚で形成する。その後、第1のレジスト膜4を塗布してホト技術により第1の開口部を設けて、窒化膜3を選択的に除去する。その後、100〜200keVの加速電圧で1×1012〜1×1013cm-2のドーズ量のリンなどをイオン注入して第1のN型拡散層5を形成する(図1(a))。この後、1100〜1250℃の熱処理により第1のN型拡散層5は、その拡散深さが4〜6μmになり、ツェナーザップ用ダイオードの素子領域の一部となる。
First, a
次に、LOCOS法を用いて第1のN型拡散層5の表面に第1の酸化膜6を150〜300nmの膜厚で形成する。その後、第2のレジスト膜7を塗布してホト技術により、第1の酸化膜6及びその周縁領域を含む領域に第2の開口部を設けて、第2の開口部の中に露出した窒化膜3を選択的に除去する。その後、第1の酸化膜6と第2のレジスト膜7をマスクに、60〜160keVの加速電圧で5×1012〜3×1013cm-2のドーズ量のリンなどをイオン注入して第2のN型拡散層8を形成する(図1(b))。この後、熱処理により第2のN型拡散層8の拡散深さは2〜3μmになり、第1のN型拡散層5と第2のN型拡散層8が最終的にツェナーザップ用ダイオードの素子領域となる。
Next, the first oxide film 6 is formed to a thickness of 150 to 300 nm on the surface of the first N-
次に、LOCOS法を用いて第2のN型拡散層8の表面に第2の酸化膜9を150〜300nmの膜厚で形成した後、窒化膜3を熱燐酸を用いて除去する。その後、第1の酸化膜6と第2の酸化膜9をマスクに露出した下地酸化膜2だけを通して、50keV以下の低い加速電圧でボロンをイオン注入して第3のP型拡散層10を形成する(図1(c))。この後、熱処理により第3のP型拡散層10は、その拡散深さが2〜3μmになり、最終的に素子分離になる。
Next, after the second oxide film 9 is formed to a thickness of 150 to 300 nm on the surface of the second N-
次に、下地酸化膜2と第1の酸化膜6と第2の酸化膜9を全て除去した後、半導体基板1の表面に第3の酸化膜11を10〜20nmの膜厚で形成する。その後、第3のレジスト膜12を選択的に開口して60〜100keVの加速電圧で1×1012〜1×1013cm-2程度のドーズ量のボロンをイオン注入して、第1のN型拡散層5の表面にツェナーザップ用ダイオードのP型アノード13を形成する。P型アノード13の濃度プロファイルは、表面濃度が1×1017〜9×1018cm-3、深さが0.4〜0.8μmである(図1(d))。
Next, after removing all of the
次に、第3の酸化膜12を除去した後、ホト技術を用いて選択的に砒素などをイオン注入して、P型アノード13の表面にツェナーザップ用ダイオードのN+型カソード15を形成する。N+型カソード15の濃度プロファイルは、表面濃度が2×1020〜8×1021cm-3、深さが0.2〜0.4μmである。そして、ボロンなどをイオン注入して、P型アノード13の表面にP+型拡散層の外部アノード16を形成する。その後、半導体基板1の表面に保護酸化膜17を形成し、CVD法によりフィールド酸化膜18を形成する。最後に、周知の技術を用いて、カソード電極19とアノード電極20を形成して、(図1(e))に示すツェナーザップ用ダイオードが製造される。
Next, after removing the
以上のように構成された実施形態1の製造方法において、ツェナーザップ用ダイオードの素子領域の内部にあたる第1のN型拡散層5は、表面濃度が3×1015〜2×1016cm-3程度で、その拡散深さが4〜6μmであるため、基板間の耐圧は高くなる。そして、第1のN型拡散層5の周縁領域に表面濃度が1×1016〜8×1016cm-3程度で、その拡散深さが2〜3μmであって第2のN型拡散層8を形成しているため、アノード13と基板10間で、特に表面で動作する寄生PNPトランジスタの電流増幅率を低減する。
In the manufacturing method of the first embodiment configured as described above, the surface concentration of the first N-
したがって、約1μm2のコンタクトサイズを有するカソード電極19に10〜40Vの逆方向電圧を印加して150〜250mA電流である電力を数ms間供給し、P型アノード13とN+型カソード15間のPN接合を破壊させると、カソードの金属配線の一部が溶融して、アノード13とカソード15間は金属配線24で短絡されツェナーザッピングされる。このとき、寄生のPNPトランジスタ動作が抑えられておりツェナーザップの電流が表面を介して基板に流れ込まないため、接合破壊時の電流経路が安定して、アノード13とカソード15間を短絡させる金属配線24の形状あるいは方向性にばらつきが生じない。
Therefore, a reverse voltage of 10 to 40 V is applied to the
(実施形態2)
図2(a)〜(f)は本発明の実施形態2における半導体装置の製造方法を説明するための各途中工程を示す断面図である。
(Embodiment 2)
2A to 2F are cross-sectional views illustrating intermediate steps for explaining a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
まず、P型不純物を含む半導体基板1に、熱酸化により下地酸化膜2を約50nmの膜厚で形成し、CVD法を用いて窒化膜3を約100nmの膜厚で形成する。その後、第1のレジスト膜4を塗布してホト技術により第1の開口部を設けて、窒化膜3を選択的に除去する。その後、100〜200keVの加速電圧で1×1012〜1×1013cm-2のドーズ量のリンなどをイオン注入して第1のN型拡散層5を形成する(図2(a))。この後、1100〜1250℃の熱処理により第1のN型拡散層5は、その拡散深さが4〜6μmになり、最終的に高耐圧NPNTrのトランジスタ動作する内部コレクタになる。
First, a
次に、LOCOS法を用いて第1のN型拡散層5の表面に第1の酸化膜6を150〜300nmの膜厚で形成する。その後、第2のレジスト膜7を塗布してホト技術により、第1の酸化膜6及びその周縁領域を含む領域に第2の開口部と、この第2の開口部とは別の領域に第3の開口部とを設けて、第2および第3の開口部の中に露出した窒化膜3を選択的に除去する。その後、第1の酸化膜6と第2のレジスト膜7とをマスクに、60〜160keVの加速電圧で5×1012〜3×1013cm-2のドーズ量のリンなどをイオン注入して第2のN型拡散層8,8aを形成する(図2(b))。この後、熱処理により第2のN型拡散層8,8aの拡散深さは2〜3μmになり、第2のN型拡散層8aは最終的に低耐圧NPNTrのコレクタになる。第1のN型拡散層5と第2のN型拡散層8が最終的にツェナーザップ用ダイオードの素子領域となる。
Next, the first oxide film 6 is formed to a thickness of 150 to 300 nm on the surface of the first N-
次に、LOCOS法を用いて第2のN型拡散層8,8aの表面に第2の酸化膜9を150〜300nmの膜厚で形成した後、窒化膜3を熱燐酸を用いて除去する。その後、第1の酸化膜6と第2の酸化膜9とをマスクに露出した下地酸化膜2だけを通して、50keV以下の低い加速電圧でボロンをイオン注入して第3のP型拡散層10を形成する(図2(c))。この後、熱処理により第3のP型拡散層10は、その拡散深さが2〜3μmになり、最終的に素子分離になる。
Next, after the second oxide film 9 is formed to a thickness of 150 to 300 nm on the surface of the second N-
次に、下地酸化膜2と第1の酸化膜6と第2の酸化膜9とを全て除去した後、半導体基板1の表面に第3の酸化膜11を10〜20nmの膜厚で形成する。その後、第3のレジスト膜12を選択的に開口して60〜100keVの加速電圧で1×1012〜1×1013cm-2程度のドーズ量のボロンをイオン注入して、第1のN型拡散層5の表面にツェナーザップ用ダイオードのP型アノード13を形成する。そして、これと同時に、第2のN型拡散層8aの表面に低耐圧NPNTrのP型ベース13aと第1のN型拡散層5の表面に高耐圧NPNTrのP型ベース13bを形成する(図2(d))。
Next, after removing all of the
次に、第3の酸化膜11を除去した後、第4のレジスト膜14を選択的に開口して砒素などをイオン注入して、P型アノード13の表面にツェナーザップ用ダイオードのN+型カソード15を形成する。そして、これと同時に、P型ベース13a,13bの表面に低耐圧NPNTrのN+型エミッタ15aと高耐圧NPNTrのN+型エミッタ15bを形成し、さらに、第2のN型拡散層8aの表面に低耐圧NPNTrのコレクタコンタクトをとるN+型拡散層15cを形成し,第1のN型拡散層5の表面に高耐圧NPNTrのコレクタコンタクトをとるN+型拡散層15dを形成する(図2(e))。
Next, after removing the third oxide film 11, the fourth resist film 14 is selectively opened, and arsenic or the like is ion-implanted, so that the N + type of a zener zap diode is formed on the surface of the P-
次に、P型アノード13表面にP+型拡散層の外部アノード16を形成する。これと同時に、P型ベース13a,13bの表面にP+型拡散層の外部ベース16a,16bを形成する。その後、半導体基板1の表面に保護酸化膜17を形成し、CVD法によりフィールド酸化膜18を形成する。
Next, an
最後に、周知の技術を用いて、カソード電極19とアノード電極20とを形成して、低耐圧NPNTrにコレクタ電極21aとベース電極22aとエミッタ電極23aを形成して、そして高耐圧NPNTrにコレクタ電極21bとベース電極22bとエミッタ電極23bを各々形成する。ここで、(図2(f))に示すツェナーザップと低耐圧NPNTrと高耐圧NPNTrを同一基板に内蔵しているバイポーラ型の半導体装置が製造される。
Finally, the
以上のように構成された実施形態2の製造方法においても、ツェナーザップ用ダイオードは、第1のN型拡散層5に形成して、その周縁領域に表面濃度が1×1016〜8×1016cm-3程度で、その拡散深さが2〜3μmであって第2のN型拡散層8を形成しているため、ツェナーザップの電流のうち一部が表面を介して基板に流れ込むのを低減されており、アノード13とカソード15の接合破壊時の電流経路が一定で安定したツェナーザッピングとなる。
Also in the manufacturing method according to the second embodiment configured as described above, the zener zap diode is formed in the first N-
また、高耐圧NPNTrの内部コレクタになる第1のN型拡散層5bは、ツェナーザップの素子領域である第1のN型拡散層5と同時に形成され、表面濃度が3×1015〜2×1016cm-3程度でその拡散深さが4〜6μmであるため、コレクタ−基板間およびコレクタ−ベース間の耐圧は高くなる。この高耐圧NPNTrは、電源電圧が約18Vまでの外部機器で用いるICに利用することができる。低耐圧NPNTrの内部コレクタになる第2のN型拡散層8aは、ツェナーザップの素子領域である第1のN型拡散層5の周縁に形成される第2のN型拡散層8と同時に形成され、表面濃度が1×1016〜8×1016cm-3程度でその拡散深さが2〜3μmであり、電源電圧が約9VまでのICに用いられる。
Further, the first N-
さらに、素子分離となる第3のP型拡散層10は、第1のN型拡散層5bと第2のN型拡散層8,8aに対して自己整合で形成されるため、従来例のようなマスク合わせマージンをとる必要はなく、素子面積を縮小することができる。
Further, since the third P-
したがって、高耐圧NPNTrと低耐圧NPNTrで構成されるアナログ回路の抵抗値あるいは回路特性を安定にトリミングすることができるツェナーザップ用ダイオードを内蔵した半導体装置を製造できる。 Therefore, it is possible to manufacture a semiconductor device including a Zener zap diode that can stably trim the resistance value or circuit characteristics of an analog circuit including a high breakdown voltage NPNTr and a low breakdown voltage NPNTr.
本発明は、エピタキシャル層を成長しないでバイポーラトランジスタを搭載する半導体装置の製造方法に適用され、特に抵抗値あるいは回路特性を安定にトリミングできるようにする半導体装置の製造方法として有用である。 The present invention is applied to a method for manufacturing a semiconductor device in which a bipolar transistor is mounted without growing an epitaxial layer, and is particularly useful as a method for manufacturing a semiconductor device that enables stable trimming of resistance values or circuit characteristics.
1 半導体基板
2 下地酸化膜
3 窒化膜
4 第1のレジスト膜
5 第1のN型拡散層(ツェナーザップ用ダイオードの素子領域)
5b 第1のN型拡散層(高耐圧NPNTrの内部コレクタ)
6 第1の酸化膜
7,7b 第2のレジスト
8 第2のN型拡散層
8a 第2のN型拡散層(低耐圧NPNTrの内部コレクタ)
9 第2の酸化膜
10 第3のP型拡散層(素子分離)
11 第3の酸化膜
12 第3のレジスト膜
13 アノード
13a,13b ベース
14 第4のレジスト膜
15 カソード
15a,15b エミッタ
15c,15d コレクタコンタクト
16 外部アノード
16a,16b 外部ベース
17 保護酸化膜
18 フィールド酸化膜
19 カソード電極
20 アノード電極
21a,21b コレクタ電極
22a,22b ベース電極
23a,23b エミッタ電極
24 金属配線
DESCRIPTION OF SYMBOLS 1
5b First N-type diffusion layer (internal collector of high breakdown voltage NPNTr)
6
9
11
Claims (2)
第1導電型の半導体基板上に窒化膜を形成する工程と、
前記半導体基板上に第1の開口部を有する第1のレジスト膜を形成する工程と、
前記第1のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、
前記第1のレジスト膜をマスクにイオン注入して前記半導体基板の表面に第2導電型の前記第1の拡散層を形成する工程と、
前記窒化膜をマスクに前記第1の拡散層の表面を選択的に酸化して第1の酸化膜を形成する工程と、
前記半導体基板上の前記第1の酸化膜と該第1の酸化膜の外縁領域を含む領域に設ける第2の開口部および該第2の開口部とは別の領域に設ける第3の開口部を有する第2のレジスト膜を形成する工程と、
前記第2のレジスト膜をマスクにして前記窒化膜を選択的に除去する工程と、
前記第1の酸化膜と前記第2のレジスト膜をマスクにイオン注入して前記半導体基板の表面に前記第1の拡散層よりも濃度の高い第2導電型の前記第2の拡散層を形成する工程と、
前記窒化膜をマスクに前記第2の拡散層の表面を選択的に酸化して第2の酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記第1の酸化膜と前記第2の酸化膜をマスクにイオン注入して前記半導体基板の表面に第1導電型の前記第3の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 In the trimming circuit for applying a reverse voltage from the outside and short-circuiting the zener zap diode, the zener zap diode is configured in a region of the first diffusion layer, and a second region is formed in the peripheral region of the first diffusion layer. A method of manufacturing a semiconductor device in which a diffusion layer is formed, and a third diffusion layer formed in a region excluding the first diffusion layer and the second diffusion layer constitutes an element isolation region,
Forming a nitride film on a first conductivity type semiconductor substrate;
Forming a first resist film having a first opening on the semiconductor substrate;
Selectively removing the nitride film using the first resist film as a mask;
Ion-implanting the first resist film as a mask to form the first conductivity type first diffusion layer on the surface of the semiconductor substrate;
Forming a first oxide film by selectively oxidizing the surface of the first diffusion layer using the nitride film as a mask;
A second opening provided in a region including the first oxide film on the semiconductor substrate and an outer edge region of the first oxide film, and a third opening provided in a region different from the second opening Forming a second resist film having:
Selectively removing the nitride film using the second resist film as a mask;
Ions are implanted using the first oxide film and the second resist film as a mask to form the second diffusion layer of the second conductivity type having a higher concentration than the first diffusion layer on the surface of the semiconductor substrate. And a process of
Forming a second oxide film by selectively oxidizing the surface of the second diffusion layer using the nitride film as a mask;
Removing the nitride film;
Forming the third diffusion layer of the first conductivity type on the surface of the semiconductor substrate by ion implantation using the first oxide film and the second oxide film as a mask;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003304592A JP2005079153A (en) | 2003-08-28 | 2003-08-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003304592A JP2005079153A (en) | 2003-08-28 | 2003-08-28 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005079153A true JP2005079153A (en) | 2005-03-24 |
Family
ID=34408236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003304592A Pending JP2005079153A (en) | 2003-08-28 | 2003-08-28 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005079153A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344858A (en) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
-
2003
- 2003-08-28 JP JP2003304592A patent/JP2005079153A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344858A (en) * | 2005-06-10 | 2006-12-21 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6590273B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
JPS6080267A (en) | Semiconductor ic device and manufacture thereof | |
JP2010157636A (en) | Semiconductor device and method of manufacturing the same | |
JP3306273B2 (en) | Semiconductor integrated circuit and manufacturing method thereof | |
US20210296309A1 (en) | Electrical performance of bipolar junction transistors | |
JPH11330084A (en) | Manufacture of bipolar transistor and its structure | |
JP4765014B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
JP2005079153A (en) | Method of manufacturing semiconductor device | |
US7271070B1 (en) | Method for producing transistors | |
JPS6244861B2 (en) | ||
US4144106A (en) | Manufacture of an I2 device utilizing staged selective diffusion thru a polycrystalline mask | |
JP2001291781A (en) | Method for manufacturing semiconductor device | |
CN108400114B (en) | Manufacturing process of bipolar circuit board | |
JP2008218982A (en) | Semiconductor device and manufacturing method therefor | |
JPS59121969A (en) | Complementary metal oxide semiconductor device | |
JP2743814B2 (en) | Semiconductor device | |
JPH03173172A (en) | Complementary field-effect element and manufacture thereof | |
JP2003197866A (en) | Semiconductor device and its manufacturing method | |
JPH02112272A (en) | Semiconductor device | |
JP2004079775A (en) | Semiconductor device and its manufacturing method | |
JPH1140573A (en) | Manufacture of semiconductor device | |
JP2005072246A (en) | Method for manufacturing semiconductor device | |
JPS62200766A (en) | Manufacture of high withstand voltage dsamosfet element | |
JPS62120065A (en) | Manufacture of cmos integrated circuit | |
JP2006019519A (en) | Semiconductor device manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070619 |