JP2005078704A

JP2005078704A - Ferroelectric substance storage device

Info

Publication number: JP2005078704A
Application number: JP2003307098A
Authority: JP
Inventors: Masaya Watanabe; 賢哉渡辺
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-24

Abstract

<P>PROBLEM TO BE SOLVED: To prevent fluctuation of a potential outputted from a ferroelectric substance capacitor. <P>SOLUTION: The ferroelectric substance storage device is provided with a memory cells 8ij arranged in accordance wit the intersections of a plurality of bit lines BLj and a plurality of word lines WLi, and terminal cells 10j arranged in accordance with the intersections of a plurality of bit lines BLj and word lines DWL for dummy cells and configured including the ferroelectric substance capacitor Q2. When reading out data from an optional memory cell 8ij, a predetermined electric charge q2 is made to flow into the terminal cell 10j from the bit line BLj side. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、強誘電体キャパシタを含んで構成されたメモリセルを備えた強誘電体記憶装置に関する。 The present invention relates to a ferroelectric memory device including a memory cell including a ferroelectric capacitor.

従来、この種の強誘電体記憶装置としては、強誘電体キャパシタの一方の電極をビットラインにトランジスタを介して接続し且つ他方の電極をプレートラインに接続し、そのトランジスタのゲートをワードラインに接続して構成された複数のメモリセルを備えたものがある。（例えば、特許文献１参照。）。
このような強誘電体記憶装置にあっては、任意のメモリセルにデータを書き込むときには、そのメモリセルに対応するワードラインの電位をトランジスタのゲートしきい値電圧より大きい電位とし、強誘電体キャパシタの一方の電極をビットラインに電気的に接続したのち、そのビットラインの電位及びプレートラインの電位をそれぞれ所定の電位とし、強誘電体キャパシタに正又は負の所定電圧を印加して、強誘電体キャパシタを２つの分極状態のいずれかの状態とするようになっている。そして、これら２つの分極状態をそれぞれ「１」データ及び「０」データに対応させることによって、２値の論理データを書き込むことができる。 Conventionally, in this type of ferroelectric memory device, one electrode of a ferroelectric capacitor is connected to a bit line via a transistor and the other electrode is connected to a plate line, and the gate of the transistor is connected to a word line. Some have a plurality of memory cells connected together. (For example, refer to Patent Document 1).
In such a ferroelectric memory device, when data is written in an arbitrary memory cell, the potential of the word line corresponding to the memory cell is set higher than the gate threshold voltage of the transistor, and the ferroelectric capacitor After electrically connecting one of the electrodes to the bit line, the potential of the bit line and the potential of the plate line are set to predetermined potentials, respectively, and a positive or negative predetermined voltage is applied to the ferroelectric capacitor. The body capacitor is set to one of two polarization states. Then, binary logic data can be written by associating these two polarization states with “1” data and “0” data, respectively.

また、任意のメモリセルからデータを読み出すときには、そのメモリセルに対応するワードラインの電位をトランジスタのゲートしきい値電圧より大きい電位とし、強誘電体キャパシタの一方の電極をビットラインに電気的に接続したのち、そのビットラインの電位及びプレートラインの電位をそれぞれ所定の電位とし、強誘電体キャパシタに所定電圧を印加して、強誘電体キャパシタに書き込まれているデータに応じた電荷をビットラインに出力させるようになっている。そして、その電荷でチャージアップされたビットラインの電位と定電圧回路で発生される一定のリファレンス電位との大小関係をそれぞれ「１」データ及び「０」データに対応させることによって、２値の論理データを読み出すことができる。
特開平４−３７０９８８号公報 When data is read from an arbitrary memory cell, the potential of the word line corresponding to the memory cell is set higher than the gate threshold voltage of the transistor, and one electrode of the ferroelectric capacitor is electrically connected to the bit line. After the connection, the potential of the bit line and the potential of the plate line are set to a predetermined potential, a predetermined voltage is applied to the ferroelectric capacitor, and the charge corresponding to the data written in the ferroelectric capacitor is applied to the bit line. To output. Then, by making the magnitude relationship between the potential of the bit line charged up with the electric charge and the constant reference potential generated by the constant voltage circuit correspond to “1” data and “0” data, respectively, a binary logic Data can be read out.
Japanese Unexamined Patent Publication No. 4-370988

しかしながら、上記従来の技術にあっては、チャージアップされたビットラインの電位と一定のリファレンス電圧との大小関係をそれぞれ「１」データ及び「０」データに対応させるようになっているため、例えば、強誘電体キャパシタが劣化し、強誘電体キャパシタの分極時の蓄積電荷量が減少すると、任意のメモリセルからデータを読み出すときに、強誘電体キャパシタから出力される電荷量が減少して、ビットラインのチャージアップ量が減少し、その結果、メモリセルからデータを適切に読み出せなくなってしまう恐れがあった。 However, in the above conventional technique, the magnitude relationship between the charged-up bit line potential and a constant reference voltage is made to correspond to “1” data and “0” data, respectively. When the ferroelectric capacitor deteriorates and the accumulated charge amount at the time of polarization of the ferroelectric capacitor decreases, the amount of charge output from the ferroelectric capacitor decreases when data is read from any memory cell, The amount of charge-up on the bit line is reduced, and as a result, there is a risk that data cannot be read from the memory cell properly.

そこで、本発明は、上記従来の技術の未解決の問題点を解決することを目的としてなされたものであって、メモリセルからデータを読み出すときに、強誘電体キャパシタの劣化によってビットラインのチャージアップ量が変動することを防止できる強誘電体記憶装置を提供することを課題とする。 Therefore, the present invention has been made for the purpose of solving the above-mentioned unresolved problems of the prior art, and when reading data from a memory cell, the bit line is charged due to deterioration of the ferroelectric capacitor. It is an object of the present invention to provide a ferroelectric memory device that can prevent the amount of increase from fluctuating.

上記課題を解決するために、第１の発明である強誘電体記憶装置は、第１の方向に延びているビットラインと、前記第１の方向と交差する第２の方向に延びているワードラインと、このワードラインと対をなすように前記第２の方向に延びているプレートラインと、前記ビットライン及び前記ワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成されたメモリセルと、を備えると共に、前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記ビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成されたダミーセルと、を備え、前記メモリセルからデータを読み出すときには、前記ダミーセルに対して、前記ビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。 In order to solve the above problems, a ferroelectric memory device according to a first aspect of the present invention includes a bit line extending in a first direction and a word extending in a second direction intersecting the first direction. A line, a plate line extending in the second direction so as to form a pair with the word line, and a ferroelectric capacitor provided corresponding to the intersection of the bit line and the word line. A dummy cell word line extending in the second direction, and a dummy cell plate line extending in the second direction so as to form a pair with the dummy cell word line, A dummy cell provided corresponding to an intersection of the bit line and the word line for the dummy cell and including a ferroelectric capacitor for the dummy cell. Wherein when data is read from the memory cell, relative to the dummy cell, and is characterized in that it has to flow into a predetermined charge from the bit line side.

また、第２の発明である強誘電体記憶装置は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、前記第２の方向に延びているダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びているダミーセル用プレートラインと、前記複数のビットライン及び前記ダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記ダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。 The ferroelectric memory device according to the second aspect of the present invention includes a plurality of bit lines extending in a first direction and a plurality of word lines extending in a second direction intersecting the first direction. A plurality of plate lines extending in the second direction so as to form a pair with each of the plurality of word lines, and a plurality of plate lines provided corresponding to intersections of the plurality of bit lines and the plurality of word lines. A plurality of memory cells each including a dielectric capacitor, and a dummy cell word line extending in the second direction and the second direction so as to form a pair with the dummy cell word line A dummy cell ferroelectric capacitor provided corresponding to an intersection of the dummy cell plate line extending to the plurality of bit lines and the dummy cell word line. When reading data from any memory cell, a predetermined charge is applied from the bit line side to the dummy cell corresponding to the bit line corresponding to the memory cell. It is characterized by being poured.

さらに、第３の発明である強誘電体記憶装置は、前記メモリセルは、強誘電体キャパシタ及び第１のトランジスタによって構成され、対応する前記ビットラインにはその強誘電体キャパシタの一方の電極がその第１のトランジスタを介して接続され、対応する前記プレートラインにはその強誘電体キャパシタの他方の電極が接続され、対応する前記ワードラインにはその第１のトランジスタのゲートが接続されており、前記ダミーセルは、ダミーセル用強誘電体キャパシタ及び第２のトランジスタによって構成され、対応する前記ビットラインにはそのダミーセル用強誘電体キャパシタの一方の電極がその第２のトランジスタを介して接続され、対応する前記ダミーセル用プレートラインにはそのダミーセル用強誘電体キャパシタの他方の電極が接続され、対応する前記ダミーセル用ワードラインにはその第２のトランジスタのゲートが接続されていることを特徴とするものである。 Further, in the ferroelectric memory device according to a third aspect of the invention, the memory cell is constituted by a ferroelectric capacitor and a first transistor, and one electrode of the ferroelectric capacitor is provided on the corresponding bit line. The other electrode of the ferroelectric capacitor is connected to the corresponding plate line, and the gate of the first transistor is connected to the corresponding word line. The dummy cell includes a dummy cell ferroelectric capacitor and a second transistor, and one electrode of the dummy cell ferroelectric capacitor is connected to the corresponding bit line via the second transistor, The corresponding dummy cell plate line corresponds to the other electrode of the dummy cell ferroelectric capacitor. There is connected to a corresponding said dummy word line is characterized in that the gate of the second transistor are connected.

また、第４の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタは、前記ビットライン側の電極の電位が前記ダミーセル用プレートライン側の電極の電位より大きい分極状態であることを特徴とするものである。
さらに、第５の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量と等しくしたことを特徴とするものである。 In the ferroelectric memory device according to the fourth aspect of the invention, the dummy cell ferroelectric capacitor has a polarization state in which the potential of the bit line side electrode is larger than the potential of the dummy cell plate line side electrode. It is characterized by.
Further, the ferroelectric memory device according to the fifth invention is characterized in that an accumulated charge amount at the time of polarization of the ferroelectric capacitor for dummy cells is made equal to an accumulated charge amount at the time of polarization of the ferroelectric capacitor. To do.

この第１〜第５の発明によれば、メモリセルからデータを読み出すときに、強誘電体キャパシタ及びダミーセル用強誘電体キャパシタが劣化し、強誘電体キャパシタから出力される電荷量が減少すると、ダミーセル用強誘電体キャパシタに流れ込む電荷量も減少するため、強誘電体キャパシタの劣化によるビットラインのチャージアップ量の変動を低減できる。 According to the first to fifth inventions, when reading data from the memory cell, if the ferroelectric capacitor and the ferroelectric capacitor for the dummy cell deteriorate, and the amount of charge output from the ferroelectric capacitor decreases, Since the amount of charge flowing into the ferroelectric capacitor for dummy cells is also reduced, fluctuations in the charge amount of the bit line due to deterioration of the ferroelectric capacitor can be reduced.

また、第６の発明である強誘電体記憶装置は、前記ダミーセル用強誘電体キャパシタの分極時の蓄積電荷量を、前記強誘電体キャパシタの分極時の蓄積電荷量よりも大きくしたことを特徴とするものである。
この第６の発明によれば、メモリセルからデータを読み出すときに、強誘電体キャパシタから出力される電荷量よりダミーセル用強誘電体キャパシタに流れ込む電荷量を大きくし、強誘電体キャパシタから出力される電荷によるビットラインの電位上昇量よりダミーセル用強誘電体キャパシタに流れ込む電荷によるビットラインの電位降下量を大きくして、ビットラインの電位を小さくすることができ、それまでのビットラインの電位を「１」データ及び「０」データを判別するためのリファレンス電圧とすることができる。 The ferroelectric memory device according to the sixth aspect of the invention is characterized in that an accumulated charge amount at the time of polarization of the ferroelectric capacitor for dummy cells is made larger than an accumulated charge amount at the time of polarization of the ferroelectric capacitor. It is what.
According to the sixth aspect of the present invention, when reading data from the memory cell, the amount of charge flowing into the dummy cell ferroelectric capacitor is made larger than the amount of charge output from the ferroelectric capacitor, and the data is output from the ferroelectric capacitor. The bit line potential can be reduced by increasing the bit line potential drop due to the charge flowing into the ferroelectric capacitor for the dummy cell than the bit line potential rise due to the charge. It can be a reference voltage for discriminating between “1” data and “0” data.

また、第７の発明である強誘電体記憶装置は、任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記ワードラインの電位を第１のトランジスタのゲートしきい値電圧より大きい電位とし、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより少なくとも抗電圧分大きい電位とし、前記ダミーセル用ワードラインの電位をゲートしきい値電圧より大きい所定電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より少なくとも抗電圧分小さい電位とする駆動回路を備えたことを特徴とするものである。 In the ferroelectric memory device according to the seventh aspect of the present invention, when data is read from an arbitrary memory cell, the potential of the word line corresponding to the memory cell is set based on the gate threshold voltage of the first transistor. The potential of the plate line corresponding to the memory cell is set to a potential that is at least a coercive voltage higher than the bit line corresponding to the memory cell, and the potential of the word line for the dummy cell is set higher than a gate threshold voltage. And a drive circuit for setting the potential of the dummy cell plate line to a potential that is at least a coercive voltage lower than the potential of the bit line.

また、第８の発明である強誘電体記憶装置は、前記駆動回路は、任意の前記メモリセルからデータを読み出すときに、そのメモリセルに対応する前記プレートラインの電位をそのメモリセルに対応する前記ビットラインより所定電圧分大きい電位とし、前記ダミーセル用プレートラインの電位を前記ビットラインの電位より前記所定電圧分小さい電位とすることを特徴とするものである。 In the ferroelectric memory device according to the eighth invention, when the drive circuit reads data from any memory cell, the potential of the plate line corresponding to the memory cell corresponds to the memory cell. The potential is higher by a predetermined voltage than the bit line, and the potential of the dummy cell plate line is lower than the potential of the bit line by the predetermined voltage.

この第７及び第８の発明によれば、任意のメモリセルからデータを読み出すときに、そのメモリセルに対応するビットラインとプレートラインとの間に発生するカップリングノイズは、そのビットラインとダミーセル用プレートラインとの間に発生するカップリングノイズによって相殺され、ビットラインとプレートラインとの間のカップリングノイズがビットラインの電位に影響を与えてしまうことを防止することができる。 According to the seventh and eighth aspects, when data is read from an arbitrary memory cell, the coupling noise generated between the bit line and the plate line corresponding to the memory cell is reduced to the bit line and the dummy cell. It is possible to prevent the coupling noise between the bit line and the plate line from affecting the potential of the bit line by canceling out the coupling noise generated between the plate line and the plate line.

また、第９の発明である強誘電体記憶装置は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、これら複数のワードラインの各々と対をなすように前記第２の方向に延びている複数のプレートラインと、前記複数のビットライン及び前記複数のワードラインの交点に対応して設けられ且つ強誘電体キャパシタを含んで構成された複数のメモリセルと、を備えると共に、前記第２の方向に延びている複数のダミーセル用ワードラインと、このダミーセル用ワードラインと対をなすように前記第２の方向に延びている複数のダミーセル用プレートラインと、前記複数のビットライン及び前記複数のダミーセル用ワードラインの交点に対応して設けられ且つダミーセル用強誘電体キャパシタを含んで構成された複数のダミーセルと、を備え、任意の前記メモリセルからデータを読み出すときには、そのメモリセルに対応する前記ビットラインに対応した前記複数のダミーセルのいずれか１つを順番に選択し、その選択したダミーセルに対して、そのビットライン側から所定の電荷を流し込むようにしたことを特徴とするものである。 According to a ninth aspect of the present invention, there is provided a ferroelectric memory device comprising: a plurality of bit lines extending in a first direction; and a plurality of word lines extending in a second direction intersecting the first direction. A plurality of plate lines extending in the second direction so as to form a pair with each of the plurality of word lines, and a plurality of plate lines provided corresponding to intersections of the plurality of bit lines and the plurality of word lines. A plurality of memory cells each including a dielectric capacitor, and a plurality of dummy cell word lines extending in the second direction, and the dummy cell word lines being paired with each other. And a dummy cell strength line provided corresponding to the intersection of the plurality of dummy cell plate lines extending in the direction of the plurality of bit lines and the plurality of dummy cell word lines. A plurality of dummy cells each including an electric capacitor, and when reading data from any of the memory cells, any one of the plurality of dummy cells corresponding to the bit line corresponding to the memory cell It is characterized in that it is selected in order, and a predetermined charge is supplied from the bit line side to the selected dummy cell.

この第９の発明によれば、各ダミーセル用強誘電体キャパシタの分極回数を小さくすることができ、強誘電体キャパシタに比べ、ダミーセル用強誘電体キャパシタが著しく劣化してしまうことを防止することができ、ダミーセル用強誘電体キャパシタの劣化の度合いを適切な範囲にとどめることができる。 According to the ninth aspect of the invention, the number of polarizations of each dummy cell ferroelectric capacitor can be reduced, and the dummy cell ferroelectric capacitor is prevented from being significantly deteriorated as compared with the ferroelectric capacitor. Thus, the degree of deterioration of the ferroelectric capacitor for dummy cells can be kept within an appropriate range.

以下、本発明の強誘電体記憶装置の一実施形態を図面に基づいて説明する。
＜強誘電体記憶装置の構成＞
図１は、本実施形態における強誘電体記憶装置の概略構成図である。図中、各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。 Hereinafter, an embodiment of a ferroelectric memory device of the present invention will be described with reference to the drawings.
<Configuration of ferroelectric memory device>
FIG. 1 is a schematic configuration diagram of a ferroelectric memory device according to this embodiment. In the figure, each circuit block and circuit element are formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.

この強誘電体記憶装置には、図１に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視上側には、複数のビットライン駆動回路及びセンスアンプを含むビットライン（以下、ＢＬとも呼ぶ。）用回路２が配され、平面視左側には、複数のワードライン（以下、ＷＬとも呼ぶ。）駆動回路４と複数のプレートライン（以下、ＰＬとも呼ぶ。）駆動回路３とが交互に配されている。なお、ビットライン用回路２のセンスアンプは、リファレンス電圧として読み書き用電圧Ｖccの半分値１／２Ｖccを発生する一般的な定電圧回路を含んで構成されている。ここで、読み書き用電圧Ｖccの半分値１／２Ｖccは、図２に示すように、強誘電体キャパシタＱ１ij、Ｑ２jに分極反転を生じさせる抗電圧Ｖcよりも十分に大きい電圧である。 In this ferroelectric memory device, as shown in FIG. 1, a memory array region 1 is formed at the center, and a bit including a plurality of bit line driving circuits and sense amplifiers is provided above the memory array region 1 in plan view. A line (hereinafter also referred to as BL) circuit 2 is disposed, and a plurality of word line (hereinafter also referred to as WL) driving circuits 4 and a plurality of plate lines (hereinafter also referred to as PL) are arranged on the left side in plan view. The drive circuits 3 are arranged alternately. The sense amplifier of the bit line circuit 2 includes a general constant voltage circuit that generates a half value ½ Vcc of the read / write voltage Vcc as a reference voltage. Here, the half value ½ Vcc of the read / write voltage Vcc is sufficiently higher than the coercive voltage Vc that causes polarization inversion in the ferroelectric capacitors Q1ij and Q2j, as shown in FIG.

また、メモリセルアレイ領域１の平面視下側には、ダミーセル領域５が形成され、そのダミーセル領域５の平面視左側には、ダミーセル用ワードライン（以下、ＤＷＬとも呼ぶ。）駆動回路７とダミーセル用プレートライン（以下、ＤＰＬとも呼ぶ。）駆動回路６とが配されている。
これらのうちメモリアレイ領域１には、ビットラインＢＬj及びワードラインＷＬiの交点に対応して複数のメモリセル８ij（ｉ＝１、２、..、ｎ、ｊ＝１、２、..、ｍ）が形成されている。このメモリセル８ijには、図１に示すように、強誘電体キャパシタＱ１ijが中央に形成され、その強誘電体キャパシタＱ１ijの平面視左側には、ビットライン用回路２から縦方向に延びているビットラインＢＬjが配され、平面視上側には、ワードライン駆動回路４から横方向に延びているワードラインＷＬiが配され、平面視下側には、このワードラインＷＬiと対をなすようにプレートライン駆動回路３から横方向に延びているプレートラインＰＬiが配されている。 Further, a dummy cell region 5 is formed on the lower side of the memory cell array region 1 in plan view, and on the left side of the dummy cell region 5 in plan view, a dummy cell word line (hereinafter also referred to as DWL) drive circuit 7 and a dummy cell. A plate line (hereinafter also referred to as DPL) drive circuit 6 is disposed.
Among these, the memory array region 1 includes a plurality of memory cells 8ij (i = 1, 2,..., N, j = 1, 2,..., M corresponding to the intersections of the bit lines BLj and the word lines WLi. ) Is formed. As shown in FIG. 1, a ferroelectric capacitor Q1ij is formed in the center of the memory cell 8ij. The ferroelectric capacitor Q1ij extends in the vertical direction from the bit line circuit 2 on the left side in plan view. A bit line BLj is arranged, a word line WLi extending in the lateral direction from the word line driving circuit 4 is arranged on the upper side in plan view, and a plate is formed on the lower side in plan view so as to form a pair with the word line WLi. A plate line PLi extending in the lateral direction from the line driving circuit 3 is arranged.

なお、図２（ａ）に示すように、強誘電体キャパシタＱ１ijの印加電圧の方向は、上部電極が下部電極より高電位である場合を正方向とし、逆に下部電極が上部電極より高電位である場合を負方向とする。また、図２（ｂ）に示すように、後述するダミーセル１０jを構成する強誘電体キャパシタＱ２jの印加電圧の方向も同様とする。また、メモリセル８ijに書き込まれているデータは、強誘電体キャパシタＱ２jの上部電極の電位が下部電極の電位より大きい分極状態である場合を「０」データとし、上部電極の電位が下部電極の電位より小さい分極状態である場合を「１」データとする。 As shown in FIG. 2A, the direction of the voltage applied to the ferroelectric capacitor Q1ij is a positive direction when the upper electrode is higher in potential than the lower electrode, and conversely, the lower electrode is higher in potential than the upper electrode. The case of is negative. Further, as shown in FIG. 2B, the direction of the applied voltage of the ferroelectric capacitor Q2j constituting the dummy cell 10j described later is the same. The data written in the memory cell 8ij is “0” data when the upper electrode potential of the ferroelectric capacitor Q2j is larger than the lower electrode potential, and the upper electrode potential is lower electrode potential. The case where the polarization state is lower than the potential is defined as “1” data.

また、この強誘電体キャパシタＱ１ijの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがワードラインＷＬiに接続され且つ一端がビットラインＢＬjに接続されたスイッチとしてのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとも呼ぶ。）９の他端が接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、プレートラインＰＬiが接続されている。 In addition, one electrode (hereinafter also referred to as an upper electrode) of the ferroelectric capacitor Q1ij is connected to an N channel MOS transistor (a switch having a gate connected to the word line WLi and one end connected to the bit line BLj). The other end of 9 is also connected. A plate line PLi is connected to the other electrode (hereinafter also referred to as a lower electrode).

そして、ワードライン駆動回路４がワードラインＷＬiに導通用電圧Ｖppを出力すると、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９によって、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjが他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続される。なお、導通用電圧Ｖppは、ＮＭＯＳ９が導通状態となるゲートしきい値電圧よりも十分に大きい電圧である。（導通用電圧Ｖppとしては、低消費電力化のためVccを使用してもよい。但し、導通用電圧ＶppとしてＶccを使用すると、ＮＭＯＳ９の基盤バイアス効果によりトランジスタ閾値が変化するため、ビットラインＢＬjから強誘電体キャパシタＱ１ijにＶccの電圧を与えても、ＮＭＯＳ９を通して強誘電体キャパシタＱ１ijに印加される電圧はＶcc−Ｖth’となってしまう（ここでＶth’は、基盤バイアス効果が無いＮＭＯＳ９の閾値であるＶthに対して、基盤バイアス効果による閾値の変化量を考慮したＮＭＯＳの閾値をＶth’としている。）。つまり、導通用電圧ＶppとしてＶccを使用すると、導通用電圧Ｖppを発生させる昇圧回路による消費電力が０となり、またビットラインＢＬjやプレートラインＰＬi等の信号配線負荷で充放電することによる消費電力に関しても、充電放電電圧がＶppからＶccとなることで低減されるものの、ＮＭＯＳ９を通して強誘電体キャパシタＱ１ijにＶcc−Ｖth’しか供給できなくなってしまう。）
一方、ダミーセル領域５には、横一列に複数のダミーセル１０jが形成されている。このダミーセル１０jには、メモリセル８ijと同様に、強誘電体キャパシタＱ２jが中央に形成され、その強誘電体キャパシタＱ２jの平面視左側には、メモリセル８ijと共通のビットラインＢＬjが配され、平面視上側には、ダミーセル用ワードライン駆動回路７から横方向に延びているダミーセル用ワードラインＤＷＬが配され、平面視下側には、ダミーセル用プレートライン駆動回路６から横方向に延びているダミーセル用プレートラインＤＰＬが配されている。なお、このダミーセル１０jを構成する強誘電体キャパシタＱ２jは、メモリセル８ijを構成する強誘電体キャパシタＱ１ijに比べ、強誘電体の材質及び厚さは等しいが、強誘電体の面積は僅かに大きく、図２（ｂ）に示すように、分極時の蓄積電荷量が僅かに大きくなっている。 When the word line driving circuit 4 outputs the conduction voltage Vpp to the word line WLi, the bit line BLj connected to one end of the NMOS 9 is connected to the other end by the NMOS 9 connected to the gate of the word line WLi. It is electrically connected to the upper electrode of the connected ferroelectric capacitor Q1ij. The conduction voltage Vpp is a voltage sufficiently higher than the gate threshold voltage at which the NMOS 9 becomes conductive. (Vcc may be used as the conduction voltage Vpp to reduce power consumption. However, if Vcc is used as the conduction voltage Vpp, the transistor threshold value changes due to the base bias effect of the NMOS 9, so that the bit line BLj Even if a voltage of Vcc is applied to the ferroelectric capacitor Q1ij from Vcc to the ferroelectric capacitor Q1ij, the voltage applied to the ferroelectric capacitor Q1ij is Vcc−Vth ′ (where Vth ′ is the NMOS 9 having no base bias effect). The threshold value of NMOS, which takes into account the amount of change in threshold value due to the base bias effect, is set to Vth ′ with respect to the threshold value Vth.) That is, when Vcc is used as the conduction voltage Vpp, the boosting voltage that generates the conduction voltage Vpp. Power consumption by the circuit becomes 0, and power consumption by charging / discharging with signal wiring load such as bit line BLj and plate line PLi Regard also, although the charge discharging voltage is reduced by a Vcc from Vpp, it becomes impossible to Vcc-Vth 'only supplied to the ferroelectric capacitor Q1ij through NMOS 9.)
On the other hand, in the dummy cell region 5, a plurality of dummy cells 10j are formed in a horizontal row. In the dummy cell 10j, a ferroelectric capacitor Q2j is formed at the center, similarly to the memory cell 8ij, and a bit line BLj common to the memory cell 8ij is disposed on the left side of the ferroelectric capacitor Q2j in plan view. A dummy cell word line DWL extending in the lateral direction from the dummy cell word line drive circuit 7 is arranged on the upper side in plan view, and extends in the lateral direction from the dummy cell plate line drive circuit 6 in the lower side in plan view. A dummy cell plate line DPL is arranged. The ferroelectric capacitor Q2j constituting the dummy cell 10j has the same material and thickness as the ferroelectric capacitor Q1ij constituting the memory cell 8ij, but the area of the ferroelectric is slightly larger. As shown in FIG. 2B, the accumulated charge amount during polarization is slightly increased.

また、この強誘電体キャパシタＱ２jの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがダミーセル用ワードラインＤＷＬに接続され且つ一端がビットラインＢＬjに接続されたスイッチとしてのＮＭＯＳ１１の他端が接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、ダミーセル用プレートラインＤＰＬが接続されている。 One electrode (hereinafter also referred to as an upper electrode) of the ferroelectric capacitor Q2j is connected to the NMOS 11 as a switch having a gate connected to the dummy cell word line DWL and one end connected to the bit line BLj. The ends are connected. A dummy cell plate line DPL is connected to the other electrode (hereinafter also referred to as a lower electrode).

そして、ダミーセル用ワードライン駆動回路７がダミーセル用ワードラインＤＷＬに導通用電圧Ｖppを出力すると、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１によって、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjが他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続される。
＜前処理＞
次に、メモリセル８ijにデータの書き込みや読み出しを行うための前処理、つまりこの半導体記憶装置の使用に先立って行われる前処理の手順について説明する。なお、初期状態にあっては、メモリセル８ijに繋がるワードラインＷＬiの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、メモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報が破壊されないようになっているものとする。 When the dummy cell word line driving circuit 7 outputs the conduction voltage Vpp to the dummy cell word line DWL, the dummy cell word line DWL is connected to one end of the NMOS 11 by the NMOS 11 connected to the gate. The line BLj is electrically connected to the upper electrode of the ferroelectric capacitor Q2j connected to the other end.
<Pretreatment>
Next, a pre-process for writing / reading data to / from the memory cell 8ij, that is, a pre-process performed before using the semiconductor memory device will be described. In the initial state, the potential of the word line WLi connected to the memory cell 8ij is 0V, and the potential of the dummy cell word line DWL is also 0V. Further, the potential of the bit line BLj connected to the memory cell 8ij and the dummy cell 10j, the plate line PLi connected to the memory cell 8ij, and the potential of the dummy cell plate line DPL connected to the dummy cell 10j are each 1. It is assumed that the potentials are equal to / 2 Vcc so that the information stored in the ferroelectric capacitors Q1ij and Q2j is not destroyed.

まず、全てのビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとした状態で、ダミーセル用ワードラインＤＷＬの電位をダミーセル用ワードライン駆動回路７で導通用電圧Ｖppとする。そして、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１に、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続させる。つまり、ダミーセル用ワードラインＤＷＬに繋がる全てのＮＭＯＳ１１を、強誘電体キャパシタＱ２_１〜Ｑ２_ｍをそれぞれビットラインＢＬ_１〜ＢＬ_ｍに接続させる。 First, the potential of the dummy cell word line DWL is set to the conduction voltage in the dummy cell word line driving circuit 7 in a state where the potential of all the bit lines BLj is set to the half value ½ Vcc of the read / write voltage Vcc in the bit line circuit 2. Vpp. The dummy cell word line DWL is electrically connected to the NMOS 11 connected to the gate, and the bit line BLj connected to one end of the NMOS 11 is electrically connected to the upper electrode of the ferroelectric capacitor Q2j connected to the other end. Connect. In other words, all the NMOSs 11 connected to the dummy cell word line DWL are connected to the ferroelectric capacitors Q2 _{1 to} Q2 _m to the bit lines BL _{1 to} BL _m , respectively.

次いで、ビットラインＢＬjにビットライン用回路２で読み書き用電圧Ｖccを印加する。すると、ダミーセル用プレートラインDＰＬの電位は１／２Ｖccと設定されているため、ダミーセル用プレートラインＤＰＬに接続されている強誘電体キャパシタＱ２jには−１／２Ｖccの電圧が印加されて「１」データが書き込まれる。なお、ダミーセル用プレートラインＤＰＬに繋がる強誘電体キャパシタＱ２jに「１」データを書き込む方法としては、これに限られるものではなく、例えば、ビットラインＢＬjにビットライン用回路２から１／２Ｖccの電圧を印加している状態で、ダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で０Vとする方法が挙げられる。そして、それら全ての強誘電体キャパシタＱ２jの上部電極の電位を読み書き用電圧Ｖccの半分値１／２Ｖccとし、下部電極の電位を０Vとし、それら全ての強誘電体キャパシタＱ２jに負の読み書き用電圧−１／２Ｖccを印加し、それら全ての強誘電体キャパシタＱ２jを上部電極の電位が下部電極の電位より大きい分極状態としてもよい。 Next, the read / write voltage Vcc is applied to the bit line BLj by the bit line circuit 2. Then, since the potential of the dummy cell plate line DPL is set to 1/2 Vcc, a voltage of −1/2 Vcc is applied to the ferroelectric capacitor Q2j connected to the dummy cell plate line DPL to “1”. Data is written. The method of writing “1” data to the ferroelectric capacitor Q2j connected to the dummy cell plate line DPL is not limited to this. For example, a voltage of 1/2 Vcc from the bit line circuit 2 is applied to the bit line BLj. There is a method in which the potential of the dummy cell plate line DPL is set to 0 V by the dummy cell plate line driving circuit 6 in a state where voltage is applied. Then, the potentials of the upper electrodes of all the ferroelectric capacitors Q2j are set to 1/2 Vcc of the read / write voltage Vcc, the potentials of the lower electrodes are set to 0 V, and negative read / write voltages are applied to all the ferroelectric capacitors Q2j. -1/2 Vcc may be applied, and all the ferroelectric capacitors Q2j may be in a polarization state in which the potential of the upper electrode is larger than the potential of the lower electrode.

なお、これらの前処理は、集積装置の電源投入後、最初の読み出し動作の直前や書き込み動作の直前にだけ行えばよい。また、通常の読み出し動作時や書き込み動作時にあっては、その動作中に前処理を平行して行うことで、その前処理が読み出し動作速度や書き込み動作速度を遅延させてしまうことを防止できる。
＜書き込み＞
次に、任意のメモリセル８ijにデータを書き込む手順について説明する。なお、初期状態にあっては、データを書き込むメモリセル８ijに繋がるワードラインＷＬiの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、そのメモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報が破壊されないようになっているものとする。また、データを書き込むメモリセル８ijを除く他のメモリセル８ijに繋がるワードラインＷＬiの電位も全て０Vであり、データを書き込むメモリセル８ijを除く他のメモリセル８ijとビットラインＢＬjを共有するダミーセル１０jが繋がるダミーセル用ワードラインDＷＬの電位も全て０Vであるとする。さらに、データを書き込むメモリセル８ijに対応するビットラインＢＬjを除く他のビットラインＢＬjや、データを書き込むメモリセル８ijに対応するプレートラインＰＬiを除く他のプレートラインＰＬiの電位が全て１／２Ｖccの等しい電位であり、強誘電体キャパシタに記憶されている情報が破壊されないようになっている。 Note that these pre-processing may be performed only immediately before the first read operation or immediately before the write operation after the integrated device is powered on. Further, during normal read operation and write operation, preprocessing is performed in parallel during the operation, so that the preprocessing can prevent the read operation speed and the write operation speed from being delayed.
<Write>
Next, a procedure for writing data to an arbitrary memory cell 8ij will be described. In the initial state, it is assumed that the potential of the word line WLi connected to the memory cell 8ij to which data is written is 0V, and the potential of the dummy cell word line DWL is also 0V. Further, the potential of the bit line BLj to which the memory cell 8ij and the dummy cell 10j are connected, the plate line PLi connected to the memory cell 8ij, and the potential of the dummy cell plate line DPL connected to the dummy cell 10j, respectively. It is assumed that the potentials are equal to 1/2 Vcc so that the information stored in the ferroelectric capacitors Q1ij and Q2j is not destroyed. The potentials of the word lines WLi connected to the other memory cells 8ij excluding the memory cell 8ij for writing data are all 0V, and the dummy cells 10j sharing the bit line BLj with the other memory cells 8ij other than the memory cell 8ij for writing data. It is assumed that the potentials of the dummy cell word lines DWL connected to each other are also 0V. Further, the potentials of the other bit lines BLj excluding the bit line BLj corresponding to the memory cell 8ij to which data is written and the other plate lines PLi excluding the plate line PLi corresponding to the memory cell 8ij to which the data is written are all 1/2 Vcc. The potentials are equal, so that the information stored in the ferroelectric capacitor is not destroyed.

まず、任意のメモリセル８ijに「１」データを書き込むときには、そのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。そして、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９によって、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続させる。 First, when “1” data is written in an arbitrary memory cell 8ij, the word line driving circuit 4 sets the potential of the word line WLi corresponding to the ferroelectric capacitor Q1ij of the memory cell 8ij to the conduction voltage Vpp. Then, the NMOS 9 whose word line WLi is connected to the gate electrically connects the bit line BLj connected to one end of the NMOS 9 to the upper electrode of the ferroelectric capacitor Q1ij connected to the other end. .

次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとした状態から読み書き用電圧Ｖccとする。すると、強誘電体キャパシタＱ１ijの上部電極の電位は読み書き用電圧Ｖccとなり、下部電極の電位はプレートラインＰＬiが１／２Ｖccとなることから、図２に示す強誘電体キャパシタＱ１ijのヒステリシス特性に従い、強誘電体キャパシタに対して−１／２Ｖccの電圧が印加され、その結果、強誘電体キャパシタＱ１ijに「１」データが書き込まれる。なお、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ijにあっては、そのワードラインＷＬiの電位が０Vとなるため、ビットラインＢＬjからの電圧が強誘電体キャパシタＱ１ijに印加されることがなく、元の分極の状態が保持される。また、データを書き込む強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている全ての強誘電体キャパシタＱ１ijにあっては、その全ての強誘電体キャパシタＱ１ijが接続されるビットラインＢＬjの電圧が１／２Ｖccとなるため、その全ての強誘電体キャパシタＱ１ijには上部電極と下部電極とに等しい電圧が印加され、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは書き換わらない。つまり、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ij及び、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている強誘電体キャパシタＱ１ijにあっては、元の分極の状態が保持される。 Next, the voltage of the bit line BLj corresponding to the ferroelectric capacitor Q1ij is changed to the read / write voltage Vcc from the state in which the bit line circuit 2 sets the half value ½ Vcc of the read / write voltage Vcc. Then, since the potential of the upper electrode of the ferroelectric capacitor Q1ij becomes the read / write voltage Vcc and the potential of the lower electrode becomes 1/2 Vcc of the plate line PLi, the hysteresis characteristic of the ferroelectric capacitor Q1ij shown in FIG. A voltage of −1/2 Vcc is applied to the ferroelectric capacitor, and as a result, “1” data is written in the ferroelectric capacitor Q1ij. In the ferroelectric capacitor Q1ij in which the non-corresponding word line WLi is connected to the ferroelectric capacitor Q1ij to which data is written, the potential of the word line WLi is 0V, so the voltage from the bit line BLj Is not applied to the ferroelectric capacitor Q1ij, and the original polarization state is maintained. Further, in all the ferroelectric capacitors Q1ij in which the word line WLi and plate line PLi corresponding to the ferroelectric capacitor Q1ij for writing data and the non-corresponding bit line BLj are connected, all the ferroelectric capacitors Since the voltage of the bit line BLj to which the body capacitor Q1ij is connected becomes 1 / 2Vcc, the same voltage is applied to the upper electrode and the lower electrode to all the ferroelectric capacitors Q1ij, and all the ferroelectric capacitors The data stored in Q1ij is not rewritten. That is, the ferroelectric capacitor Q1ij connected to the ferroelectric capacitor Q1ij for writing data is connected to the word line WLi, and the bit line not corresponding to the word line WLi and the plate line PLi corresponding to the ferroelectric capacitor Q1ij. In the ferroelectric capacitor Q1ij connected to the line BLj, the original polarization state is maintained.

一方、任意のメモリセル８ijに「０」データを書き込むときには、上記の初期状態からまずそのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。そして、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９に、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１i jの上部電極に電気的に接続させる。 On the other hand, when “0” data is written in an arbitrary memory cell 8ij, the potential of the word line WLi corresponding to the ferroelectric capacitor Q1ij of the memory cell 8ij is first set to the conduction voltage by the word line driving circuit 4 from the initial state. Vpp. The word line WLi is electrically connected to the NMOS 9 connected to the gate, and the bit line BLj connected to one end of the NMOS 9 is electrically connected to the upper electrode of the ferroelectric capacitor Q1ij connected to the other end. Let

次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖcc の半分値１／２Ｖccとした状態から読み書き用電圧０Vとする。すると、強誘電体キャパシタＱ１ijの上部電極の電位は読み書き用電圧０Vとなり、下部電極の電位はプレートラインＰＬiが１／２Ｖccとなることから、図２に示す強誘電体キャパシタＱ１ijのヒステリシス特性に従い、強誘電体キャパシタＱ１ijに対して＋１／２Ｖccの電圧が印加され、その結果、強誘電体キャパシタＱ１ijに「０」データが書き込まれる。なお、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ijにあっては、ワードラインＷＬiの電位が０Vとなるため、ビットラインＢＬjからの電圧が強誘電体キャパシタＱ１ijに印加されることがなく、元の分極の状態が保持される。また、データを書き込む強誘電体キャパシタＱ１ijに対応するワードラインＷＬi及びプレートラインＰＬiと非対応のビットラインＢＬjとが接続されている全ての強誘電体キャパシタＱ１ijにあっては、その全ての強誘電体キャパシタＱ１ijが接続されるビットラインＢＬjの電圧が１／２Ｖccとなるため、その全ての強誘電体キャパシタＱ１ijには上部電極と下部電極とに等しい電圧が印加され、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは書き換わらない。つまり、データを書き込む強誘電体キャパシタＱ１ijに非対応のワードラインＷＬiが接続されている強誘電体キャパシタＱ１ij及び、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiと非対応のビットラインＢＬjと前記強誘電体キャパシタＱ１ijに対応するプレートラインＰＬiとが接続されている強誘電体キャパシタＱ１ijにあっては、元の分極の状態が保持される。
＜読み出し＞
次に、任意のメモリセル８ijからデータを読み出す手順について説明する。なお、初期状態にあっては、メモリセル８ijに繋がるワードラインＷＬの電位が０Vであり、またダミーセル用ワード線DＷＬの電位も０Vであるとする。また、メモリセル８ijとダミーセル１０jとが接続されているビットラインＢＬjの電位とメモリセル８ijに接続されているプレートラインＰＬi及び、ダミーセル１０jに接続されているダミーセル用プレートラインDＰＬの電位がそれぞれ１／２Ｖccの等しい電位であり、強誘電体キャパシタＱ１ij、Ｑ２jに記憶されている情報は破壊されないようになっているものとする。また、データを読み出すメモリセル８ijを除く他のメモリセルに繋がるワードラインＷＬiの電位も全て０Vであり、データを読み出すメモリセル８ijを除く他のメモリセル８ijとビットラインＢＬjを共有するダミーセル１０jが繋がるダミーセル用ワードラインＤＷＬの電位も全て０Vであるとする。さらに、データを読み出すメモリセル８ijに対応するビットラインＢＬj を除く他のビットラインＢＬjや、そのメモリセル８ijに対応するプレートラインＰＬiを除く他のプレートラインＰＬiの電位が全て１／２Ｖccの等しい電位であり、強誘電体キャパシタに記憶されている情報が破壊されないようになっているものとする。 Next, the potential of the bit line BLj corresponding to the ferroelectric capacitor Q1ij is set to the read / write voltage 0 V from the state in which the potential of the bit line BL2 is ½ Vcc of the read / write voltage Vcc. Then, the potential of the upper electrode of the ferroelectric capacitor Q1ij becomes the read / write voltage 0V, and the potential of the lower electrode becomes 1 / 2Vcc at the plate line PLi. Therefore, according to the hysteresis characteristic of the ferroelectric capacitor Q1ij shown in FIG. A voltage of +1/2 Vcc is applied to the ferroelectric capacitor Q1ij, and as a result, “0” data is written to the ferroelectric capacitor Q1ij. In the ferroelectric capacitor Q1ij in which the non-corresponding word line WLi is connected to the ferroelectric capacitor Q1ij for writing data, since the potential of the word line WLi is 0V, the voltage from the bit line BLj is The original polarization state is maintained without being applied to the ferroelectric capacitor Q1ij. Further, in all the ferroelectric capacitors Q1ij in which the word line WLi and plate line PLi corresponding to the ferroelectric capacitor Q1ij for writing data and the non-corresponding bit line BLj are connected, all the ferroelectric capacitors Since the voltage of the bit line BLj to which the body capacitor Q1ij is connected becomes 1 / 2Vcc, the same voltage is applied to the upper electrode and the lower electrode to all the ferroelectric capacitors Q1ij, and all the ferroelectric capacitors The data stored in Q1ij is not rewritten. That is, the ferroelectric capacitor Q1ij connected to the ferroelectric capacitor Q1ij for writing data is connected to the word line WLi, the word line WLi corresponding to the ferroelectric capacitor Q1ij and the bit line BLj not corresponding to the ferroelectric capacitor Q1ij, In the ferroelectric capacitor Q1ij connected to the plate line PLi corresponding to the ferroelectric capacitor Q1ij, the original polarization state is maintained.
<Read>
Next, a procedure for reading data from an arbitrary memory cell 8ij will be described. In the initial state, the potential of the word line WL connected to the memory cell 8ij is 0V, and the potential of the dummy cell word line DWL is also 0V. Further, the potential of the bit line BLj connected to the memory cell 8ij and the dummy cell 10j, the plate line PLi connected to the memory cell 8ij, and the potential of the dummy cell plate line DPL connected to the dummy cell 10j are each 1. It is assumed that the information is stored in the ferroelectric capacitors Q1ij and Q2j so as not to be destroyed. The potentials of the word lines WLi connected to other memory cells except the memory cell 8ij from which data is read are all 0V, and the dummy cell 10j sharing the bit line BLj with the other memory cells 8ij other than the memory cell 8ij from which data is read is provided. It is assumed that all the potentials of the connected dummy cell word lines DWL are also 0V. Further, the potentials of the other bit lines BLj excluding the bit line BLj corresponding to the memory cell 8ij from which data is read and the other plate lines PLi excluding the plate line PLi corresponding to the memory cell 8ij are all equal to 1/2 Vcc. It is assumed that the information stored in the ferroelectric capacitor is not destroyed.

まず、そのメモリセル８ijの強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccの半分値１／２Ｖccとしたまま、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとし、そのワードラインＷＬiがゲートに接続されているＮＭＯＳ９に、そのＮＭＯＳ９の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ１ijの上部電極に電気的に接続させる。なおその際、強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位として、プレートライン駆動回路３から１／２Ｖccが供給されているので、強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。 First, while the potential of the bit line BLj corresponding to the ferroelectric capacitor Q1ij of the memory cell 8ij is set to the half value ½ Vcc of the read / write voltage Vcc in the bit line circuit 2, it corresponds to the ferroelectric capacitor Q1ij. The potential of the word line WLi is set to the conduction voltage Vpp by the word line driving circuit 4, the word line WLi is connected to the NMOS 9 connected to the gate, and the bit line BLj connected to one end of the NMOS 9 is connected to the other end. It is electrically connected to the upper electrode of the ferroelectric capacitor Q1ij. At this time, 1/2 Vcc is supplied from the plate line driving circuit 3 as the potential of the plate line PLi connected to the lower electrode of the ferroelectric capacitor Q1ij, and is stored in the ferroelectric capacitor Q1ij. Data is not destroyed.

また同時に、ダミーセル用ワードラインＤＷＬの電位をダミーセル用ワードライン駆動回路７で導通用電圧Ｖppとし、そのダミーセル用ワードラインＤＷＬがゲートに接続されているＮＭＯＳ１１に、そのＮＭＯＳ１１の一端に接続されているビットラインＢＬjを他端に接続されている強誘電体キャパシタＱ２jの上部電極に電気的に接続させる。なおその際、強誘電体キャパシタＱ２jの下部電極に接続されているダミーセル用プレートラインＤＰＬの電位として、ダミーセル用プレートライン駆動回路６から１／２Ｖccが供給されているので、強誘電体キャパシタＱ２jに記憶されているデータは破壊されない。 At the same time, the dummy cell word line drive circuit 7 sets the potential of the dummy cell word line DWL to the conduction voltage Vpp, and the dummy cell word line DWL is connected to the NMOS 11 connected to the gate and to one end of the NMOS 11. The bit line BLj is electrically connected to the upper electrode of the ferroelectric capacitor Q2j connected to the other end. At this time, ½ Vcc is supplied from the dummy cell plate line driving circuit 6 as the potential of the dummy cell plate line DPL connected to the lower electrode of the ferroelectric capacitor Q2j, so that the ferroelectric capacitor Q2j is supplied to the ferroelectric capacitor Q2j. The stored data is not destroyed.

そして、強誘電体キャパシタＱ１ij及びＱ２jで共有しているビットラインＢＬjを、ビットライン用回路２からＨｉｇｈ−Ｚ状態（電気的に非接続状態）とする。ここまでの所で、データを読み出す強誘電体キャパシタＱ１ijが接続されているワードラインＷＬiに繋がる全ての強誘電体キャパシタＱ１ijは１／２Ｖccに電圧が設定され、Ｈｉｇｈ−Ｚ状態になっているビットラインＢＬjに繋がっており、その全ての強誘電体キャパシタＱ１ijが繋がるプレートラインＰＬiは、１／２Ｖccの電圧に設定されているために、その全ての強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。また、データを読み出す強誘電体キャパシタＱ１ijが繋がるワードラインＷＬiを除く他のワードラインの電圧は０Vとなっているため、その強誘電体キャパシタＱ１ijが繋がるワードラインＷＬiを除く他のワードラインＷＬiに繋がる強誘電体キャパシタＱ１ijに記憶されているデータは破壊されない。 Then, the bit line BLj shared by the ferroelectric capacitors Q1ij and Q2j is set to the High-Z state (electrically disconnected state) from the bit line circuit 2. Up to this point, all ferroelectric capacitors Q1ij connected to the word line WLi to which the ferroelectric capacitor Q1ij from which data is read are connected have a voltage set to 1/2 Vcc and are in a High-Z state. Since the plate line PLi connected to the line BLj and to all the ferroelectric capacitors Q1ij is set to a voltage of 1/2 Vcc, the data stored in all the ferroelectric capacitors Q1ij is It will not be destroyed. Further, since the voltage of the other word lines except the word line WLi connected to the ferroelectric capacitor Q1ij for reading data is 0 V, the voltage is applied to the other word lines WLi other than the word line WLi connected to the ferroelectric capacitor Q1ij. The data stored in the connected ferroelectric capacitor Q1ij is not destroyed.

その後、メモリセル８ijの強誘電体キャパシタＱ１ijが接続されるプレートラインＰＬiの電位を１／２ＶccからＶccへ上昇させる。そして、その強誘電体キャパシタＱ１ijに＋１／２Ｖccの電圧を印加する。また同時に、ダミーセル１０jの強誘電体キャパシタＱ２jが接続されるダミーセル用プレートラインＤＰＬの電位を１／２Ｖccから０Vへ下降させる。そして、その強誘電体キャパシタＱ２jに−１／２Ｖccの電圧を印加する。 Thereafter, the potential of the plate line PLi to which the ferroelectric capacitor Q1ij of the memory cell 8ij is connected is raised from 1/2 Vcc to Vcc. Then, a voltage of +1/2 Vcc is applied to the ferroelectric capacitor Q1ij. At the same time, the potential of the dummy cell plate line DPL to which the ferroelectric capacitor Q2j of the dummy cell 10j is connected is lowered from 1/2 Vcc to 0 V. Then, a voltage of -1/2 Vcc is applied to the ferroelectric capacitor Q2j.

ここで、図３に示すように、メモリセル８ijに「１」データが書き込まれていたときには、分極反転することでビットラインＢＬjに比較的大きな電荷Ｑ＋ｑ1が流れ出し、その電荷Ｑ＋ｑ1によってビットラインＢＬjの電位が（Ｑ＋ｑ1）／（Ｃbl＋Ｃferro）だけ上昇する。なお、ＣblはビットラインＢＬjの寄生容量であり、Ｃferroは強誘電体キャパシタＱ１ij及び強誘電体キャパシタＱ２jの静電容量の和である。また、メモリセル８ijに「０」データが書き込まれていたときには、分極反転しないためビットラインＢＬjに比較的小さな電荷ｑ1が流れ出し、その電荷ｑ1によってビットラインＢＬjの電位がｑ1／（Ｃbl＋Ｃferro）だけ上昇する。 Here, as shown in FIG. 3, when “1” data is written in the memory cell 8ij, the polarization inversion causes a relatively large charge Q + q1 to flow out to the bit line BLj, and the charge Q + q1 causes the bit line BLj to flow. The potential increases by (Q + q1) / (Cbl + Cferro). Cbl is a parasitic capacitance of the bit line BLj, and Cferro is a sum of capacitances of the ferroelectric capacitor Q1ij and the ferroelectric capacitor Q2j. Further, when “0” data is written in the memory cell 8ij, since the polarization is not reversed, a relatively small charge q1 flows out to the bit line BLj, and the potential q1 of the bit line BLj increases by q1 / (Cbl + Cferro) due to the charge q1. To do.

また、ダミーセル１０jの強誘電体キャパシタＱ２jには、ビットラインＢＬjから比較的小さな電荷ｑ2（＞ｑ１）が流れ込み、その電荷ｑ2によってビットラインＢＬjの電位がｑ2／（Ｃbl＋Ｃferro）だけ降下する。そのため、メモリセル８ijに「１」データが書き込まれていると、ビットラインＢＬjの電位が上昇し、読み書き用電圧Ｖccの半分値１／２Ｖccより大きくなる。また、メモリセル８ijに「０」データが書き込まれていると、ビットラインＢＬjの電位が下降し、読み書き用電圧Ｖccの半分値１／２Ｖccより小さくなる。 A relatively small charge q2 (> q1) flows from the bit line BLj into the ferroelectric capacitor Q2j of the dummy cell 10j, and the potential of the bit line BLj drops by q2 / (Cbl + Cferro) due to the charge q2. Therefore, when “1” data is written in the memory cell 8ij, the potential of the bit line BLj rises and becomes larger than the half value ½ Vcc of the read / write voltage Vcc. Further, when “0” data is written in the memory cell 8ij, the potential of the bit line BLj is lowered and becomes smaller than the half value ½ Vcc of the read / write voltage Vcc.

次いで、そのビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccより大きいか否かをビットライン用回路２のセンスアンプで判定し、読み書き用電圧Ｖccの半分値１／２Ｖccより大きい場合には、メモリセル８ijの強誘電体キャパシタＱ１ijから「１」データが読み出されたものとし、そうでない場合には「０」データが読み出されたものとする。
＜再書き込み＞
強誘電体キャパシタＱ１ijから電荷を取り出すことにより読み出し動作を行った後は、読み出し動作を行った強誘電体キャパシタＱ１ijに対し、読み出したデータを書き込む動作が必要となる。これを再書き込み動作と呼んでいる。 Next, whether or not the potential of the bit line BLj is larger than a half value 1/2 Vcc of the read / write voltage Vcc is determined by the sense amplifier of the bit line circuit 2, and is larger than a half value 1/2 Vcc of the read / write voltage Vcc. It is assumed that “1” data is read from the ferroelectric capacitor Q1ij of the memory cell 8ij, and “0” data is read otherwise.
<Rewrite>
After the read operation is performed by extracting the charge from the ferroelectric capacitor Q1ij, an operation of writing the read data to the ferroelectric capacitor Q1ij that has performed the read operation is required. This is called a rewrite operation.

まず、メモリセル８ijの強誘電体キャパシタＱ１ijから「１」データが読み出されたときには、まずその強誘電体キャパシタＱ１ijに対応するワードラインＷＬiの電位をワードライン駆動回路４で導通用電圧Ｖppとする。（この動作は読み出し動作に続いて行われるため、その強誘電体キャパシタＱ１ijに対応するワードラインＷＬiは読み出し動作を行った状態、つまり導通用電圧Ｖppを印加した状態のままとすればよい。）次いで、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で読み書き用電圧Ｖccとすると同時に、その強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で１／２Ｖccとし、その強誘電体キャパシタOLE_LINK1Ｑ１ijに負の読み書き用電圧である−１／２Ｖccを印加して、OLE_LINK1その強誘電体キャパシタＱ１ijに「１」データを再書き込みする。 First, when "1" data is read from the ferroelectric capacitor Q1ij of the memory cell 8ij, the potential of the word line WLi corresponding to the ferroelectric capacitor Q1ij is first set to the conduction voltage Vpp by the word line driving circuit 4. To do. (Since this operation is performed following the read operation, the word line WLi corresponding to the ferroelectric capacitor Q1ij may be left in a state where the read operation is performed, that is, a state where the conduction voltage Vpp is applied.) Next, the potential of the bit line BLj corresponding to the ferroelectric capacitor Q1ij is set to the read / write voltage Vcc in the bit line circuit 2, and at the same time, the potential of the plate line PLi connected to the lower electrode of the ferroelectric capacitor Q1ij. Is applied to the ferroelectric capacitor OLE_LINK1Q1ij by applying a negative read / write voltage of −1 / 2Vcc, and the OLE_LINK1 ferroelectric capacitor Q1ij is rewritten with “1” data. To do.

また、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬにあっては、読み出し動作を行った状態、つまり導通用電圧Ｖppを印加した状態を、メモリセル８ijの強誘電体キャパシタＱ１ijに対する再書き込みが終了する時点まで保持し続ける。また、ダミーセル用プレートラインＤＰＬの電位にあっては、メモリセル８ijの強誘電体キャパシタＱ１ijに対する再書き込みが終了する時点まで、ダミーセル用プレートライン駆動回路６から０Vを供給し続ける。その後、その強誘電体キャパシタＱ１ijに対応するビットラインＢＬjの電位をビットライン用回路２で１／２Ｖccとした後に、ダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で１／２Ｖccに上昇させることにより、読み出し動作後の再書き込み動作時において、ダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む。そして、ダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む動作の終了後、ダミーセル用ワードラインＤＷＬの電位並びに、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬの電位を０Vとして再書き込み動作を終了する。 Further, in the dummy cell word line DWL corresponding to the ferroelectric capacitor Q2j of the dummy cell 10j, the state in which the reading operation is performed, that is, the state in which the conduction voltage Vpp is applied, is set in the ferroelectric capacitor Q1ij of the memory cell 8ij. It keeps holding until the time when rewriting to is completed. Further, at the potential of the dummy cell plate line DPL, 0 V is continuously supplied from the dummy cell plate line driving circuit 6 until the rewriting to the ferroelectric capacitor Q1ij of the memory cell 8ij is completed. Thereafter, the potential of the bit line BLj corresponding to the ferroelectric capacitor Q1ij is set to 1/2 Vcc in the bit line circuit 2 and then the potential of the dummy cell plate line DPL is set to 1/2 Vcc in the dummy cell plate line driving circuit 6. By increasing the value, “1” data is written to the ferroelectric capacitor Q2j of the dummy cell 10j during the rewrite operation after the read operation. After the operation of writing “1” data to the ferroelectric capacitor Q2j of the dummy cell 10j, the potential of the dummy cell word line DWL and the potential of the dummy cell word line DWL corresponding to the ferroelectric capacitor Q2j of the dummy cell 10j are set. The rewrite operation is terminated with 0V.

一方、メモリセル８ijの強誘電体キャパシタＱ１ijから「０」データが読み出されたときには、ビットラインＢＬjの電位を０Vとすると同時に、その強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で１／２Ｖccとし、その強誘電体キャパシタＱ１ijに正の読み書き用電圧である１／２Ｖccを印加して、その強誘電体キャパシタＱ１ijに「０」データを再書き込みする。なおこの時点では、ダミーセル１０jに接続されているダミーセル用プレートラインＤＰＬの電位は０Vのままである。その後、ビットラインＢＬjを１／２Ｖccとした後、ダミーセル用プレートラインＤＰＬの電位を０Vから１／２Ｖccとすることでダミーセル１０jの強誘電体キャパシタＱ２jに「１」データを書き込む。そして、ダミーセル１０jの強誘電体キャパシタＱ２jに「０」データを書き込む動作の終了後、ダミーセル用ワードラインＤＷＬの電位並びに、ダミーセル１０jの強誘電体キャパシタＱ２jに対応するダミーセル用ワードラインＤＷＬの電位を０Vとして再書き込み動作を終了する。 On the other hand, when “0” data is read from the ferroelectric capacitor Q1ij of the memory cell 8ij, the potential of the bit line BLj is set to 0 V, and at the same time, the plate line connected to the lower electrode of the ferroelectric capacitor Q1ij. The potential of PLi is set to 1/2 Vcc by the plate line driving circuit 3, and 1/2 Vcc which is a positive read / write voltage is applied to the ferroelectric capacitor Q1ij, and “0” data is re-applied to the ferroelectric capacitor Q1ij. Write. At this time, the potential of the dummy cell plate line DPL connected to the dummy cell 10j remains 0V. Thereafter, after setting the bit line BLj to 1/2 Vcc, the potential of the dummy cell plate line DPL is changed from 0 V to 1/2 Vcc, thereby writing "1" data into the ferroelectric capacitor Q2j of the dummy cell 10j. After the operation of writing “0” data to the ferroelectric capacitor Q2j of the dummy cell 10j, the potential of the dummy cell word line DWL and the potential of the dummy cell word line DWL corresponding to the ferroelectric capacitor Q2j of the dummy cell 10j are set. The rewrite operation is terminated with 0V.

このように、本実施の形態によれば、メモリセル８ijからデータを読み出すときに、メモリセル８ijの強誘電体キャパシタＱ１ij及びダミーセル１０jの強誘電体キャパシタＱ２jが劣化し、メモリセル８ijの強誘電体キャパシタＱ１ijから出力される電荷量が減少すると、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量も減少するため、強誘電体キャパシタＱ１ijの劣化によってビットラインＢＬjのチャージアップ量が変動することを防止でき、一定のリファレンス電圧を用いるセンスアンプによって、メモリセルからデータを適切に読み出すことができる。 As described above, according to the present embodiment, when data is read from the memory cell 8ij, the ferroelectric capacitor Q1ij of the memory cell 8ij and the ferroelectric capacitor Q2j of the dummy cell 10j deteriorate, and the ferroelectric of the memory cell 8ij. When the amount of charge output from the body capacitor Q1ij decreases, the amount of charge flowing into the ferroelectric capacitor Q2j of the dummy cell 10j also decreases, so that the charge-up amount of the bit line BLj varies due to deterioration of the ferroelectric capacitor Q1ij. Data can be appropriately read from the memory cell by a sense amplifier using a constant reference voltage.

ちなみに、常誘電体キャパシタを利用してダミーセル１０jを構成する方法では、メモリセル８ijの強誘電体キャパシタＱ１ijが劣化し、ビットラインＢＬjに出力される電荷量ｑ1が減少しても、ビットラインＢＬjからダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量ｑ2は変わらないため、ビットラインＢＬjの電位が必要以上に低下し、一定のリファレンス電圧を用いるセンスアンプで、メモリセルからデータを適切に読み出せなくなってしまう。 Incidentally, in the method of forming the dummy cell 10j using a paraelectric capacitor, even if the ferroelectric capacitor Q1ij of the memory cell 8ij is deteriorated and the amount of charge q1 output to the bit line BLj is reduced, the bit line BLj Since the amount of charge q2 flowing into the ferroelectric capacitor Q2j of the dummy cell 10j from the same does not change, the potential of the bit line BLj decreases more than necessary, and the sense amplifier using a constant reference voltage can read data from the memory cell appropriately. It will disappear.

また、任意のメモリセル８ijの強誘電体キャパシタＱ１ijからデータを読み出すときには、その強誘電体キャパシタＱ１ijから出力される電荷量ｑ1が温度や電圧によって増減すると、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込む電荷量ｑ2も温度等によって増減するため、温度等によってビットラインＢＬjのチャージアップ量が変動することを防止でき、一定のリファレンス電圧を用いるセンスアンプによって、メモリセルからデータを適切に読み出すことができる。 Further, when data is read from the ferroelectric capacitor Q1ij of an arbitrary memory cell 8ij, if the charge amount q1 output from the ferroelectric capacitor Q1ij increases or decreases depending on temperature or voltage, it flows into the ferroelectric capacitor Q2j of the dummy cell 10j. Since the charge amount q2 also increases or decreases depending on the temperature or the like, it is possible to prevent the charge-up amount of the bit line BLj from fluctuating due to the temperature or the like, and data can be appropriately read from the memory cell by the sense amplifier using a constant reference voltage. .

また、強誘電体キャパシタＱ１ijに結晶欠陥による微小なリークが存在するときには、図４に示すように、ビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccとなり且つプレートラインＰＬiの電位が読み書き用電圧Ｖccとなると、メモリセル８ijの強誘電体キャパシタＱ１ijには、正の読み書き用電圧Ｖccの半分値１／２Ｖccの電圧が印加され、プレートラインＰＬiから強誘電体キャパシタＱ１ijを通してビットラインＢＬjにリーク電流が流れる。また、ビットラインＢＬjの電位が読み書き用電圧Ｖccの半分値１／２Ｖccとなり且つダミーセル用プレートラインＤＰＬの電位が０Vとなると、ダミーセル１０jの強誘電体キャパシタＱ２jには、負の読み書き用電圧―Ｖccの半分値−１／２Ｖccの電圧が印加され、ビットラインＢＬjから強誘電体キャパシタＱ１ijを通してダミーセル用プレートラインＤＰＬにリーク電流が流れる。そのため、メモリセル８ijの強誘電体キャパシタＱ１ijから出力されるリーク電流が、ダミーセル１０jの強誘電体キャパシタＱ２jに流れ込み、メモリセル８ijのリーク電流によるビットラインＢＬjの電位の上昇はダミーセル１０jのリーク電流による電位の下降によって相殺され、メモリセル８ijの強誘電体キャパシタＱ１ijのリーク電流がビットラインＢＬjの電位に影響を与えてしまうことを防止することができる。 Further, when a minute leak due to crystal defects exists in the ferroelectric capacitor Q1ij, as shown in FIG. 4, the potential of the bit line BLj becomes a half value ½ Vcc of the read / write voltage Vcc and the potential of the plate line PLi is When the read / write voltage Vcc is reached, a half value Vcc of the positive read / write voltage Vcc is applied to the ferroelectric capacitor Q1ij of the memory cell 8ij, and the bit line BLj passes through the ferroelectric capacitor Q1ij from the plate line PLi. Leak current. When the potential of the bit line BLj becomes a half value ½ Vcc of the read / write voltage Vcc and the potential of the dummy cell plate line DPL becomes 0 V, the negative read / write voltage −Vcc is applied to the ferroelectric capacitor Q2j of the dummy cell 10j. Is applied, and a leakage current flows from the bit line BLj through the ferroelectric capacitor Q1ij to the dummy cell plate line DPL. Therefore, the leakage current output from the ferroelectric capacitor Q1ij of the memory cell 8ij flows into the ferroelectric capacitor Q2j of the dummy cell 10j, and the increase in the potential of the bit line BLj due to the leakage current of the memory cell 8ij is the leakage current of the dummy cell 10j. Therefore, it is possible to prevent the leakage current of the ferroelectric capacitor Q1ij of the memory cell 8ij from affecting the potential of the bit line BLj.

また、ダミーセル１０jに不良ビットがあるときには、通常の強誘電体記憶装置における不良ビットの救済と同様に、その不良ビットをビットライン冗長回路で救済するようにしてもよい。この冗長救済回路としては、ダミーセル１０j専用の救済回路である必要はなく、通常の強誘電体記憶装置のメモリセルに使用されるものでよい。なお、ダミーセル１０jの強誘電体キャパシタＱ２jを通した、ダミーセル用ワードラインＤＷＬとダミーセル用プレートラインＤＰＬとの電気的ショートに起因する不良については、ダミーセル１０j専用のワードライン冗長回路を備えることで救済が可能となる。 When there is a defective bit in the dummy cell 10j, the defective bit may be relieved by a bit line redundancy circuit in the same manner as the relieving of a defective bit in a normal ferroelectric memory device. The redundant relief circuit need not be a relief circuit dedicated to the dummy cell 10j, and may be used for a memory cell of a normal ferroelectric memory device. Incidentally, a defect caused by an electrical short between the dummy cell word line DWL and the dummy cell plate line DPL through the ferroelectric capacitor Q2j of the dummy cell 10j is remedied by providing a word line redundancy circuit dedicated to the dummy cell 10j. Is possible.

なお、上記実施の形態では、図１のＮＭＯＳ９が第１のトランジスタを構成し、以下同様に、図１のＮＭＯＳ１１が第２のトランジスタを構成し、図１のＢＬ用回路２、プレートライン駆動回路３、ワードライン駆動回路４、ダミーセル用プレートライン駆動回路６及びダミーセル用ワードライン駆動回路７が駆動回路を構成している。
また、上記実施の形態は、本発明の強誘電体記憶装置の一例を示したものであり、その構成等を限定するものではない。 In the above embodiment, the NMOS 9 in FIG. 1 constitutes the first transistor, and similarly, the NMOS 11 in FIG. 1 constitutes the second transistor, and the BL circuit 2 and the plate line driving circuit in FIG. 3, the word line driving circuit 4, the dummy cell plate line driving circuit 6, and the dummy cell word line driving circuit 7 constitute a driving circuit.
The above embodiment shows an example of the ferroelectric memory device of the present invention, and the configuration thereof is not limited.

例えば、上記実施の形態では、任意のメモリセル８ijの強誘電体キャパシタＱ１ijからデータを読み出すときに、そのメモリセル８ijの強誘電体キャパシタＱ１ijの下部電極に接続されているプレートラインＰＬiの電位をプレートライン駆動回路３で読み書き用電圧Ｖccとし且つダミーセル用プレートラインＤＰＬの電位をダミーセル用プレートライン駆動回路６で０Vとする例を示したが、これに限られるものではなく、例えば、任意のメモリセル８ijからデータを読み出すときには、そのメモリセル８ijの強誘電体キャパシタの下部電極に接続されているプレートラインＰＬmの電位を読み書き用電圧Ｖccとし、ダミーセル用プレートラインＤＰＬの電位を負の読み書き用電圧−Ｖccとしてもよく、そのようにすれば、ビットラインＢＬjとプレートラインＰＬiとの間のカップリングノイズが、ビットラインＢＬjとダミーセル用プレートラインＤＰＬとの間のカップリングノイズで相殺され、ビットラインＢＬjとプレートラインＰＬiとの間のカップリングノイズがビットラインＢＬjの電位に影響を与えてしまうことを防止できる。そして、センスアンプの入力ノイズマージンを改善し、センスアンプの入力感度を改善でき、また１Ｔ１Ｃタイプのメモリセルのように、読み出し時のノイズ対策が重要なメモリセルを使用したＦｅＲＡＭを容易に形成することができる。 For example, in the above embodiment, when data is read from the ferroelectric capacitor Q1ij of an arbitrary memory cell 8ij, the potential of the plate line PLi connected to the lower electrode of the ferroelectric capacitor Q1ij of the memory cell 8ij is set. The example in which the read / write voltage Vcc is set in the plate line driving circuit 3 and the potential of the dummy cell plate line DPL is set to 0 V in the dummy cell plate line driving circuit 6 is shown, but the present invention is not limited to this. When reading data from the cell 8ij, the potential of the plate line PLm connected to the lower electrode of the ferroelectric capacitor of the memory cell 8ij is set as the read / write voltage Vcc, and the potential of the dummy cell plate line DPL is set as the negative read / write voltage. -Vcc, and if so, play with bit line BLj. Coupling noise between the bit line BLj and the dummy cell plate line DPL is canceled out by coupling noise between the bit line BLj and the plate line PLi. It is possible to prevent the potential from being affected. Then, the input noise margin of the sense amplifier can be improved, the input sensitivity of the sense amplifier can be improved, and an FeRAM using a memory cell in which noise countermeasures at the time of reading are important, such as a 1T1C type memory cell, can be easily formed. be able to.

また、１つのビットラインＢＬjに対して１つのダミーセル１０jを設ける例を示したが、これに限られるものではなく、例えば、図５に示すように、ダミーセル用ワードラインＤＷＬ及びダミーセル用プレートラインＤＰＬを複数配し、１つのビットラインＢＬjに対して複数のダミーセル１０ijを設け、また、任意のメモリセル８ijからデータを読み出すたびに、そのメモリセル８ijに対応するビットラインＢＬjに対応した複数のダミーセル１０ijのいずれか１つを順番に選択するカウンタ１２を設け、そのカウンタ１２で選択されたダミーセル１０ijに対して、そのビットラインＢＬj側から所定の電荷を流し込むようにしてもよい。つまり、カウンタ１２で選択されたダミーセル１０ijに対応するダミーセル用ワードラインＤＷＬiに導通用電圧Ｖppを出力し、またそのダミーセル１０ijに対応するダミーセル用プレートラインＤＰＬiの電位をビットラインＢＬjの電位より少なくとも抗電圧Ｖc分小さくするようにしてもよい。そのようにすれば、各ダミーセル１０ijの強誘電体キャパシタＱ２ijの分極回数を小さくすることができ、メモリセル８ijの強誘電体キャパシタＱ１ijに比べ、ダミーセル１０ijの強誘電体キャパシタＱ２ijが著しく劣化してしまうことを防止することができ、ダミーセル１０ijの強誘電体キャパシタＱ２ijの劣化の度合いを適切な範囲にとどめることができる。 Further, although an example in which one dummy cell 10j is provided for one bit line BLj has been shown, the present invention is not limited to this. For example, as shown in FIG. 5, a dummy cell word line DWL and a dummy cell plate line DPL are provided. A plurality of dummy cells 10ij are provided for one bit line BLj, and each time data is read from an arbitrary memory cell 8ij, a plurality of dummy cells corresponding to the bit line BLj corresponding to the memory cell 8ij is provided. A counter 12 that sequentially selects any one of 10ij may be provided, and a predetermined charge may be supplied from the bit line BLj side to the dummy cell 10ij selected by the counter 12. That is, the conduction voltage Vpp is output to the dummy cell word line DWLi corresponding to the dummy cell 10ij selected by the counter 12, and the potential of the dummy cell plate line DPLi corresponding to the dummy cell 10ij is at least resisted from the potential of the bit line BLj. The voltage Vc may be decreased. By doing so, the number of polarizations of the ferroelectric capacitor Q2ij of each dummy cell 10ij can be reduced, and the ferroelectric capacitor Q2ij of the dummy cell 10ij is significantly deteriorated compared to the ferroelectric capacitor Q1ij of the memory cell 8ij. The deterioration of the ferroelectric capacitor Q2ij of the dummy cell 10ij can be kept within an appropriate range.

また、ダミーセル１０jを構成する強誘電体キャパシタＱ２jの分極時の蓄積電荷量を、メモリセル８ijを構成する強誘電体キャパシタＱ１ijの分極時の蓄積電荷量より僅かに大きくする例を示したが、これに限られるものではなく、例えば、強誘電体キャパシタＱ１ijの分極時の蓄積電荷量と等しくしてもよい。 Further, an example has been shown in which the accumulated charge amount at the time of polarization of the ferroelectric capacitor Q2j constituting the dummy cell 10j is slightly larger than the accumulated charge amount at the time of polarization of the ferroelectric capacitor Q1ij constituting the memory cell 8ij. However, the present invention is not limited to this, and, for example, it may be equal to the accumulated charge amount at the time of polarization of the ferroelectric capacitor Q1ij.

本発明の強誘電体記憶装置の第１実施形態を示す構成図である。1 is a configuration diagram showing a first embodiment of a ferroelectric memory device according to the present invention. FIG. 図１の強誘電体キャパシタの特性を説明するための図である。It is a figure for demonstrating the characteristic of the ferroelectric capacitor of FIG. 本発明の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of this invention. 本発明の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of this invention. 本発明の変形例を説明するための説明図である。It is explanatory drawing for demonstrating the modification of this invention.

Explanation of symbols

ＢＬjはビットライン、ＰＬiはプレートライン、ＷＬiはワードライン、１はメモリセルアレイ領域、２はビットライン用回路、３はプレートライン駆動回路、４はワードライン駆動回路、５はダミーセル領域、６はダミーセル用プレートライン駆動回路、７はダミーセル用ワードライン駆動回路、８はメモリセル、９はＮＭＯＳ、１０はダミーセル、１１はＮＭＯＳ、１２はカウンタ BLj is a bit line, PLi is a plate line, WLi is a word line, 1 is a memory cell array area, 2 is a bit line circuit, 3 is a plate line driving circuit, 4 is a word line driving circuit, 5 is a dummy cell area, and 6 is a dummy cell. Plate line drive circuit, 7 is a word line drive circuit for dummy cells, 8 is a memory cell, 9 is NMOS, 10 is a dummy cell, 11 is NMOS, 12 is a counter

Claims

A bit line extending in a first direction, a word line extending in a second direction intersecting the first direction, and extending in the second direction so as to form a pair with the word line A plate line, and a memory cell provided corresponding to the intersection of the bit line and the word line and including a ferroelectric capacitor, and
The dummy cell word line extending in the second direction, the dummy cell plate line extending in the second direction so as to form a pair with the dummy cell word line, the bit line, and the dummy cell word line A dummy cell provided corresponding to the intersection of and including a ferroelectric capacitor for a dummy cell,
2. A ferroelectric memory device according to claim 1, wherein when reading data from the memory cell, a predetermined charge is supplied from the bit line side to the dummy cell.

A plurality of bit lines extending in a first direction; a plurality of word lines extending in a second direction intersecting the first direction; and the plurality of word lines being paired with each of the plurality of word lines. A plurality of plate lines extending in a second direction; and a plurality of memory cells provided corresponding to intersections of the plurality of bit lines and the plurality of word lines and including ferroelectric capacitors; With
A dummy cell word line extending in the second direction, a dummy cell plate line extending in the second direction so as to form a pair with the dummy cell word line, the plurality of bit lines and the dummy cell A plurality of dummy cells provided corresponding to the intersections of the word lines and configured to include a ferroelectric capacitor for dummy cells,
When reading data from an arbitrary memory cell, a predetermined charge is caused to flow from the bit line side to the dummy cell corresponding to the bit line corresponding to the memory cell. Storage device.

The memory cell includes a ferroelectric capacitor and a first transistor, and one electrode of the ferroelectric capacitor is connected to the corresponding bit line via the first transistor, and the corresponding plate The other electrode of the ferroelectric capacitor is connected to the line, and the gate of the first transistor is connected to the corresponding word line,
The dummy cell is composed of a dummy cell ferroelectric capacitor and a second transistor, and one electrode of the dummy cell ferroelectric capacitor is connected to the corresponding bit line via the second transistor. The dummy cell plate line is connected to the other electrode of the dummy cell ferroelectric capacitor, and the corresponding dummy cell word line is connected to the gate of the second transistor. Item 3. The ferroelectric memory device according to Item 2.

4. The ferroelectric memory device according to claim 3, wherein the ferroelectric capacitor for dummy cell is in a polarization state in which the potential of the electrode on the bit line side is larger than the potential of the electrode on the plate line side for dummy cell. .

5. The ferroelectric memory according to claim 3, wherein a stored charge amount at the time of polarization of the ferroelectric capacitor for the dummy cell is made equal to a stored charge amount at the time of polarization of the ferroelectric capacitor. apparatus.

5. The ferroelectric according to claim 3, wherein a stored charge amount at the time of polarization of the ferroelectric capacitor for the dummy cell is made larger than a stored charge amount at the time of polarization of the ferroelectric capacitor. 6. Storage device.

When reading data from an arbitrary memory cell, the potential of the word line corresponding to the memory cell is set to a potential higher than the gate threshold voltage of the first transistor, and the potential of the plate line corresponding to the memory cell Is set to a potential that is at least the coercive voltage higher than the bit line corresponding to the memory cell, the potential of the dummy cell word line is set to a predetermined potential higher than a gate threshold voltage, and the potential of the dummy cell plate line is set to the potential of the bit line. 7. The ferroelectric memory device according to claim 3, further comprising a drive circuit that makes the potential at least a coercive voltage smaller than the potential.

When reading data from an arbitrary memory cell, the driving circuit sets the potential of the plate line corresponding to the memory cell to a potential larger than the bit line corresponding to the memory cell by a predetermined voltage, and the dummy cell plate 8. The ferroelectric memory device according to claim 7, wherein the potential of the line is set to a potential smaller than the potential of the bit line by the predetermined voltage.

A plurality of bit lines extending in a first direction; a plurality of word lines extending in a second direction intersecting the first direction; and the plurality of word lines being paired with each of the plurality of word lines. A plurality of plate lines extending in a second direction; and a plurality of memory cells provided corresponding to intersections of the plurality of bit lines and the plurality of word lines and including ferroelectric capacitors; With
A plurality of dummy cell word lines extending in the second direction; a plurality of dummy cell plate lines extending in the second direction so as to form a pair with the dummy cell word line; and the plurality of bit lines. And a plurality of dummy cells provided corresponding to the intersections of the plurality of dummy cell word lines and including a dummy cell ferroelectric capacitor,
When reading data from any of the memory cells, one of the plurality of dummy cells corresponding to the bit line corresponding to the memory cell is selected in order, and the selected dummy cell is A ferroelectric memory device characterized in that a predetermined charge is flowed from the substrate.