JP2005072422A - Semiconductor element epitaxial layer separating method - Google Patents
Semiconductor element epitaxial layer separating method Download PDFInfo
- Publication number
- JP2005072422A JP2005072422A JP2003302428A JP2003302428A JP2005072422A JP 2005072422 A JP2005072422 A JP 2005072422A JP 2003302428 A JP2003302428 A JP 2003302428A JP 2003302428 A JP2003302428 A JP 2003302428A JP 2005072422 A JP2005072422 A JP 2005072422A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- epitaxial layer
- semiconductor element
- stop layer
- base material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Led Device Packages (AREA)
- Led Devices (AREA)
- Light Receiving Elements (AREA)
Abstract
Description
本発明は、半導体素子のエピタキシャル層分離方法に関し、特に、薄型化の要求の高い光半導体素子等のエピタキシャル層のリフトオフ技術に関する。 The present invention relates to a method for separating an epitaxial layer of a semiconductor element, and more particularly to a lift-off technique for an epitaxial layer such as an optical semiconductor element which is highly demanded to be thin.
光半導体素子等は他の半導体素子や光部品等と複合化して使用するために、薄型化の要求が特に高い。これら要求を満たすために、半導体素子のエピタキシャル層を基材部から分離・除去して使用するエピタキシャルリフトオフ技術というものが提案されている(特許文献1、特許文献2及び非特許文献1参照)。
Since optical semiconductor elements and the like are used in combination with other semiconductor elements and optical components, the demand for thinning is particularly high. In order to satisfy these requirements, there has been proposed an epitaxial lift-off technique in which an epitaxial layer of a semiconductor element is used after being separated and removed from a substrate portion (see
図4(a)〜(c)は従来のエピタキシャルリフトオフ方法の第一の例を説明するための図である。 4A to 4C are views for explaining a first example of a conventional epitaxial lift-off method.
この従来の方法は、最初に、図4(a)に示すように、GaAsの基材部52とエピタキシャル層51の間にAlAsのエッチング層53を設けた半導体素子(発光素子)50を表面を下にして支持基板60に半導体用ワックス61で固定する。図4(a)で51Aは発光部を表わし、55は電極部を表している。
In this conventional method, first, as shown in FIG. 4A, the surface of a semiconductor element (light emitting element) 50 in which an AlAs etching layer 53 is provided between a
次に、図4(b)に示すように、HFとH2O(1:10)によるウエットエッチングによりエッチング層53を横方向から選択的にエッチングしていく。図4(b)で矢印E2がエッチングの進行方向を示している。 Next, as shown in FIG. 4B, the etching layer 53 is selectively etched from the lateral direction by wet etching with HF and H 2 O (1:10). In FIG. 4B, an arrow E2 indicates the direction of progress of etching.
最終的に、図4(c)のように、E2方向のエッチングを進め、エッチング層53を完全に溶かすことにより、基材部52がエピタキシャル層51から分離する。
Finally, as shown in FIG. 4C, etching in the E2 direction proceeds to completely dissolve the etching layer 53, so that the
また、図5は、従来のエピタキシャルリフトオフ方法の第二の例を説明するための図である。 FIG. 5 is a diagram for explaining a second example of the conventional epitaxial lift-off method.
図5に示すように、GaAsの基材部52とエピタキシャル層51との間にAlAsのエッチングストップ層54を設けた半導体素子50を用い、半導体素子50の表面を半導体用ワックス61で固めた後、裏面から基材部52をエッチングストップ層54までNH4OHとH2O2(1:200)によりウエットエッチング(矢印E3)することで基材部52を全て溶かして除去する。
上記従来の方法によれば、基材部を取り除き薄膜のエピタキシャル層を得ることができるが、種々の問題点を有している。 According to the conventional method, a thin film epitaxial layer can be obtained by removing the base material portion, but it has various problems.
具体的には、従来のエピタキシャルリフトオフ方法の第一の例は、基材部52とエピタキシャル層51との間に設けた薄いエッチング層53を横方向からエッチングしている。このエッチング層53の厚みは50nm〜200nm程度であり、これに対してチップの大きさは直径100〜500μm程度で、またアレイ状で使用する場合では、数mm程度の大きさになる場合もある。従って、大型のアレイの場合には、アレイ全体にわたる広く薄いエッチング層53を、この薄いエッチング層53を通して周囲から順次にエッチングしていくには非常に時間がかかるという問題があった。
Specifically, in the first example of the conventional epitaxial lift-off method, a thin etching layer 53 provided between the
また、半導体素子(発光素子)50を固定する際に、半導体用ワックス61がエッチング層53より上に這い上がってしまうと、エッチング層53の端面が隠されてしまうので、エッチングそのものができなくなるという問題もあった。
Further, if the
また、逆に半導体用ワックス61が、エッチング層53より上に這い上がらないようにすると、エピタキシャル層51の側面が剥き出しになる可能性があるが、この部分にAlGaAsなどの材料が使われているとエッチング層53と同様にエッチングされてしまうという問題があった。
Conversely, if the
また、従来のエピタキシャルリフトオフ方法の第二の例では、厚みが1μm〜10μm程度のエピタキシャル層51を残して、厚みが100μm〜600μm程度の基材部52の全体をエッチングで溶かして除去してしまうことになる。この溶かしてしまう基材部52にはGaAsやInPが用いられるが、GaやInは希少金属材料であり高価な材料であり、また、Asは有害物質であるため、これら材料を大量に溶かして廃棄してしまうことは、資源及び環境の観点から問題があった。また、有害なGaAsの廃液を処理するには高価な廃液処理装置を用いる必要があり、製造コストが上がるという問題もあった。
In the second example of the conventional epitaxial lift-off method, the
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、エッチングにより溶かす基材部の量を減らし、かつ効率的に基材部を除去することが可能な省資源で環境負荷の少ない安価な半導体素子のエピタキシャル層分離方法を提供することにある。 Therefore, the present invention has been made in view of the above-mentioned problems of the prior art, and the object of the present invention is to reduce the amount of the base material portion dissolved by etching and efficiently remove the base material portion. It is an object of the present invention to provide an inexpensive method for separating an epitaxial layer of a semiconductor device that can save resources and has a low environmental load.
さらに、本発明の他の目的は、環境負荷が少ない安価な半導体素子を提供することであり、また、廃棄処理の容易でかつリサイクル可能な半導体素子の基材部を提供することにある。 Furthermore, another object of the present invention is to provide an inexpensive semiconductor element with a low environmental load, and to provide a base part of a semiconductor element that can be easily discarded and recycled.
上記課題を解決するため、本発明では、基材部とエピタキシャル層との間にエッチングストップ層を有する半導体素子から基材部とエピタキシャル層とを分離する半導体素子のエピタキシャル層分離方法であって、上記基材部の一部を裏面側からエッチングストップ層に到達するまで選択的にエッチングすることにより少なくとも1つのエッチング窓を開け、上記エッチング窓を介してエッチングストップ層を選択的にエッチング除去する。 In order to solve the above problems, in the present invention, there is provided an epitaxial layer separation method for a semiconductor element that separates a base material part and an epitaxial layer from a semiconductor element having an etching stop layer between the base material part and the epitaxial layer, At least one etching window is opened by selectively etching a part of the base material part from the back surface side until reaching the etching stop layer, and the etching stop layer is selectively removed by etching through the etching window.
例えば、前記半導体素子が裏面発光型の発光素子であり、上記エッチング窓の少なくとも1つがエッチング窓を通して放射光が取り出せる位置にある。あるいは、前記半導体素子が裏面受光型の受光素子であり、前記エッチング窓の少なくとも1つがエッチング窓を通して受光部に光を照射することができる位置にある。 For example, the semiconductor element is a backside light emitting element, and at least one of the etching windows is in a position where radiation can be extracted through the etching window. Alternatively, the semiconductor element is a back-side light receiving element, and at least one of the etching windows is at a position where light can be irradiated to the light receiving portion through the etching window.
好ましくは、前記基材部がGaAsから構成され、前記エッチングストップ層がAlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成され、又は、前記基材部がInPから構成され、前記エッチングストップ層がGaAs,AlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成される。 Preferably, the base portion is made of GaAs, and the etching stop layer is made of at least one material selected from the group consisting of AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS, and ZnTe. Or the substrate portion is made of InP, and the etching stop layer is at least selected from the group consisting of GaAs, AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS, and ZnTe. Consists of one material.
好ましくは、前記GaAsから構成された基材部に形成されたエッチング窓が、SiCl4:SF6(2:1)のガスを用いたドライエッチングあるいはクエン酸50%溶液:H2O2(5:1)又はNH4OH:H2O2(1:20〜200)を用いたウエットエッチングの少なくともいずれかのプロセスを用いて形成される。 Preferably, the etching window formed in the base part made of GaAs is dry etching using a gas of SiCl 4 : SF 6 (2: 1) or a 50% citric acid solution: H 2 O 2 (5 1) or at least one of wet etching using NH 4 OH: H 2 O 2 (1:20 to 200).
あるいは、前記InPの基材部に形成されたエッチング窓が、Cl2のガスを用いたドライエッチングあるいはBr2:CH3OH(1:10)を用いたウエットエッチングの少なくともいずれかのプロセスを用いて形成される。 Alternatively, the etching window formed in the InP base material portion uses at least one of dry etching using Cl 2 gas or wet etching using Br 2 : CH 3 OH (1:10). Formed.
前記AlGaAs、AlAs及びAl2O3のエッチングストップ層を選択的にエッチング除去するのに、例えば、HF:H2O(1:10)によるウエットエッチングを用いる。 In order to selectively remove the AlGaAs, AlAs, and Al 2 O 3 etching stop layers, for example, wet etching using HF: H 2 O (1:10) is used.
前記InAsのエッチングストップ層を選択的にエッチング除去するのに、例えば、HCl:H2O(1:5〜20)によるウエットエッチングを用いても良い。 In order to selectively remove the InAs etching stop layer, for example, wet etching with HCl: H 2 O (1: 5 to 20) may be used.
前記CdSeのエッチングストップ層を選択的にエッチング除去するのに、例えば、HNO3:CH3COOH(1:1)によるウエットエッチングを用いても良い。 In order to selectively remove the CdSe etching stop layer, for example, wet etching using HNO 3 : CH 3 COOH (1: 1) may be used.
前記CdTeのエッチングストップ層を選択的にエッチング除去するのに、例えば、HNO3:HF(1:1)又はHNO3:HCl:H2O(1:1:0.5)によるウエットエッチングを用いても良い。 For selectively removing the CdTe etching stop layer, for example, wet etching using HNO 3 : HF (1: 1) or HNO 3 : HCl: H 2 O (1: 1: 0.5) is used. May be.
前記CdSのエッチングストップ層を選択的にエッチング除去するのに、例えば、HNO3:CH3COOH:H2O(6:6:1)又はHCl蒸気によるウエットエッチングを用いても良い。 In order to selectively remove the CdS etching stop layer, for example, wet etching using HNO 3 : CH 3 COOH: H 2 O (6: 6: 1) or HCl vapor may be used.
前記ZnTeのエッチングストップ層を選択的にエッチング除去するのに、例えば、NaOHによるウエットエッチングを用いても良い。 In order to selectively remove the ZnTe etching stop layer, for example, wet etching with NaOH may be used.
前記GaAsのエッチングストップ層を選択的にエッチング除去するのに、クエン酸50%溶液:H2O2(5:1)、又は、NH4OH:H2O2(1:20〜200)を用いたウエットエッチングのいずれかのプロセスを用いても良い。 In order to selectively remove the GaAs etching stop layer, a 50% citric acid solution: H 2 O 2 (5: 1) or NH 4 OH: H 2 O 2 (1:20 to 200) is used. Any of the wet etching processes used may be used.
また、前記エッチングストップ層の厚さが50nmから1μmの範囲内にあることが好ましい。 The thickness of the etching stop layer is preferably in the range of 50 nm to 1 μm.
さらに、前記エッチング窓を開けた半導体素子の表面を下に向けて半導体用ワックスで支持基板に仮固定した後に、前記エッチングストップ層を選択的にエッチング除去することが好ましい。 Further, it is preferable that the etching stop layer is selectively removed by etching after temporarily fixing the surface of the semiconductor element having the etching window on the support substrate with a wax for semiconductor.
さらに、前記エッチング窓を開けた半導体素子を配線基板にフリップチップボンディングした後に、前記エッチングストップ層を選択的にエッチング除去することが好ましい。 Further, it is preferable that the etching stop layer is selectively removed by etching after the semiconductor element having the etching window opened is flip-chip bonded to the wiring board.
さらに、前記配線基板に前記半導体素子をフリップチップボンディングした後に、前記配線基板と前記半導体素子との間にアンダーフィル材を挿入固化し、その後、前記エッチングストップ層を選択的にエッチング除去することが好ましい。 Further, after flip chip bonding the semiconductor element to the wiring board, an underfill material is inserted and solidified between the wiring board and the semiconductor element, and then the etching stop layer is selectively etched away. preferable.
さらに、前記配線基板とフリップチップボンディングした半導体素子との間にアンダーフィル材を挿入固化した後、前記半導体素子のエピタキシャル層の側面部及び配線基板上に半導体用ワックスを塗布して表面を覆い、その後、前記エッチングストップ層を選択的にエッチング除去することが好ましい。 Further, after inserting and solidifying an underfill material between the wiring substrate and the flip-chip bonded semiconductor element, the semiconductor element is coated with wax on the side surface of the epitaxial layer and the wiring substrate to cover the surface, Thereafter, the etching stop layer is preferably selectively removed by etching.
また、本発明では、上記エピタキシャル層分離方法により、前記半導体素子から基材部とエピタキシャル層とを分離してエピタキシャル層のみを支持基板又は配線基板上に残すことにより、所望の半導体素子が得られる。 In the present invention, a desired semiconductor element can be obtained by separating the base material portion and the epitaxial layer from the semiconductor element and leaving only the epitaxial layer on the support substrate or the wiring board by the epitaxial layer separation method. .
また、本発明では、上記エピタキシャル層分離方法により、前記半導体素子から基材部とエピタキシャル層とを分離することにより基材部が得られる。この基材部は元の基材部から前記エッチング窓の部分だけ除去されている。 Moreover, in this invention, a base material part is obtained by isolate | separating a base material part and an epitaxial layer from the said semiconductor element with the said epitaxial layer separation method. Only the portion of the etching window is removed from the base material portion.
本発明によれば、エッチングで溶かす基材部の量を減らすことができるので、省資源で環境負荷が少ない製造方法を提供できる。また、短時間でエッチングストッパ層をエッチングでき容易にワックス等で周囲を保護できるので、エッチングによるエピタキシャル層へのダメージが少ない安価な製造方法を提供できる。 According to the present invention, since the amount of the base material portion to be melted by etching can be reduced, it is possible to provide a manufacturing method that saves resources and has a low environmental load. In addition, since the etching stopper layer can be etched in a short time and the surroundings can be easily protected with wax or the like, an inexpensive manufacturing method with little damage to the epitaxial layer due to etching can be provided.
また、本発明のエピタキシャルリフトオフ方法により製造した半導体素子は、搬送や搭載やエッチングによるダメージも受けにくいので、信頼性の高い薄型の半導体素子を提供することができる。また、この半導体素子は有害なGaAs基材部も持たないので市場に出回る有害物質を大幅に減らすことができる。 In addition, since the semiconductor element manufactured by the epitaxial lift-off method of the present invention is not easily damaged by transportation, mounting, or etching, a highly reliable thin semiconductor element can be provided. In addition, since this semiconductor element does not have a harmful GaAs base material, harmful substances on the market can be greatly reduced.
また、本発明に係るエピタキシャルリフトオフ方法により製造した基材部は、容易に回収できるので、リサイクル材として使用することができる。 Moreover, since the base material part manufactured by the epitaxial lift-off method according to the present invention can be easily collected, it can be used as a recycled material.
以下、図面を参照し、本発明の最良の実施形態を説明する。 Hereinafter, the best embodiment of the present invention will be described with reference to the drawings.
図1(a)〜(c)、図2(a)〜(c)及び図3(a)〜(b)は、本発明に係るエピタキシャルリフトオフ方法の一実施形態を工程順に示した説明図である。 1A to 1C, 2A to 2C, and 3A to 3B are explanatory views showing an embodiment of an epitaxial lift-off method according to the present invention in the order of steps. is there.
図1(a)は、本発明に係る半導体素子の一形態を示す図である。エピタキシャル層1は基材部2の上にエッチングストップ層3を挟んで形成されており、エピタキシャル層1側に発光部1Aと電極部5a、5bを有する発光素子10である。ここで、基材部2は、GaAs又はInPから成り、エッチングストップ層3は、AlGaAs(Al組成50%以上)又は、InAs又は、CdSe又は、CdTe又は、CdS又は、ZnTeから成るが、以後、断りのない限り、基材部2はGaAs、エッチングストップ層3はAlGaAsとして説明する。
FIG. 1A is a diagram showing an embodiment of a semiconductor element according to the present invention. The
エッチングストップ層3の厚みは、厚ければ厚いほど確実にエッチングをとめることができるが、厚くすると当然エッチングストップ層3の形成に時間がかかるようになるので、通常は100〜200nm程度が適当である。
As the thickness of the
図1(b)は、本発明の第一の工程である基材部2にエッチング窓4を形成するエッチング工程の途中状況を示す図である。
FIG.1 (b) is a figure which shows the middle condition of the etching process which forms the
図1(a)に示した発光素子10を反転し、所定の位置にエッチング窓4を形成するためNiマスク6を用いて、基材部2の一部を裏面からエッチング(矢印E0方向)している途中状況を示している。
The
図1(c)は、本発明の第一の工程である基材部にエッチング窓を形成するエッチング工程の終了した状況を示す図である。エッチングがエッチングストップ層3に達しエッチング窓4の形成が完了している。
FIG.1 (c) is a figure which shows the condition which the etching process which forms an etching window in the base material part which is the 1st process of this invention was complete | finished. The etching reaches the
GaAsの基材部2に所定の大きさの深穴を開ける方法としては、ドライエッチングの一つである反応性イオンエッチング(RIE)があるが、エッチングをAlGaAsのエッチングストップ層3で止める必要があるため、GaAsとAlGaAsで選択的なエッチング特性を有するSiCl4:SF6(2:1)のガスを用いた反応性イオンエッチング(RIE)を用いている。
Reactive ion etching (RIE), which is one of dry etching methods, can be used as a method for forming a deep hole of a predetermined size in the
しかしながら、素子の厚みが薄い場合にはGaAsとAlGaAsで選択的なエッチング特性を有するクエン酸50%溶液:H2O2(5:1)、又は、NH4OH:H2O2(1:20〜200)、を用いたウエットエッチングでも可能である。また、どちらか一方のみで加工するのではなく、両方のプロセスを併用しても良い。ウエットエッチングを行う場合には、図示していないが、発光素子の下面および側面を半導体用ワックス等で保護することは当然のことである。 However, when the device is thin, a 50% citric acid solution having selective etching characteristics with GaAs and AlGaAs: H 2 O 2 (5: 1) or NH 4 OH: H 2 O 2 (1: 20-200) can also be used. Moreover, you may use both processes together instead of processing only by either one. When wet etching is performed, although not shown, it is natural that the lower surface and side surfaces of the light emitting element are protected with a wax for semiconductor or the like.
また、図1(c)では発光部1Aに対応する位置の1箇所のみをエッチングしているが、素子が大きい場合や、素子外形に対して発光部1Aが中心にない場合等には、発光部1A以外の複数箇所をエッチングして、複数個のエッチング窓4を形成しても良い。例えば、半導体素子が裏面発光型の発光素子の場合、エッチング窓4の少なくとも1つがエッチング窓4を通して放射光が取り出せる位置にあることが好ましい。また、半導体素子が裏面受光型の受光素子の場合、エッチング窓4の少なくとも1つがエッチング窓4を通して受光部に光を照射することができる位置にあることが好ましい。
In FIG. 1C, only one position corresponding to the
図示していないが、第二の工程としては光特性の検査選別工程がある。第一の工程で発光部1Aに対応する位置にエッチング窓4が開くので、発光素子10の発光特性を測定できるようになる。発光素子10が可視光の裏面発光タイプの場合では、基材部2があると光特性が測定できないので、この工程に来て初めて光特性の検査選別が可能となる。また、GaAsの基材部2を透過する長波長の光を出す発光素子の場合であっても、基材部2がない最終形態での発光特性の検査選別を行うことは重要である。本工程で検査選別を行うことで、後工程に良品だけを回すことができるようになり、効率的な生産が可能となる。歩留まり等の状況により、本工程は省略も可能であるが、上記のように実施することが好ましい。
Although not shown, the second process includes an optical property inspection / selection process. Since the
図2(a)は、本発明の第三の工程であるフリップチップボンディングを行った後の状況を示す図である。図1(c)に示したエッチング窓4を形成した発光素子10をボンディング用のパッド21が形成された配線基板20にフリップチップボンディングを行い、発光素子10の電極部5と配線基板20のボンディング用パッド21が接続されている。
FIG. 2A is a diagram showing a state after flip-chip bonding, which is the third step of the present invention. The
本工程では、エッチング窓4は開いているものの、基材部4はしっかりと残っているので、エピタキシャル層1にストレスをかけることなく、従来のフリップチップボンダを用いて容易にハンドリングでき、また容易に所定の位置に搭載することができる。
In this process, although the
図2(b)は、本発明の第四の工程であるアンダーフィル充填を行った後の状況を示す図である。図2(a)に示したフリップチップボンディングした発光素子10と配線基板20との隙間にアンダーフィル材22を充填して発光素子10を固定した状態を示している。
FIG.2 (b) is a figure which shows the condition after performing the underfill filling which is the 4th process of this invention. 2 shows a state in which the light-emitting
薄膜化した後のエピタキシャル膜1が、アンダーフィル材22の熱による膨張収縮による応力を受けない様に、アンダーフィル材22はフィラー含有量が大きく熱膨張係数が小さい物が望ましい。また、発光素子10と配線基板20との隙間も数μm〜20μm程度以下とできるだけ小さい方がアンダーフィル材22が薄くなり、熱による膨張収縮量が少なくなるので望ましい。
It is desirable that the
通常、発光素子10の電極部5a,5bは、アノードとカソードの2個であるが、素子の姿勢を安定させ接続強度を増すためにダミーの電極を追加している場合や、光素子が電極に対して小さい場合などでは、アンダーフィル材22で補強する必要がない場合もあるが、信頼性等を考えるとアンダーフィル材22で補強することが好ましい。
Normally, the
図2(c)は、本発明の第五の工程である半導体用ワックス塗布を行った後の状況を示す図である。ここでの半導体ワックスは、エッチング液に対して耐性を有する接着剤である。図2(b)に示したアンダーフィル材22を充填した発光素子10のエピタキシャル層1の側面及び配線基板20上に半導体用ワックス23を塗布した状態を示している。この工程は、発光素子10のエピタキシャル層1にAlGaAsが使用されている場合や、配線基板20がアルミナセラミックス製である場合など、後工程のエッチング工程でエッチングされるのを防ぐためであり、発光素子10や配線基板20の材料によっては不要となる場合がある。
FIG.2 (c) is a figure which shows the condition after performing the wax coating for semiconductors which is the 5th process of this invention. The semiconductor wax here is an adhesive having resistance to the etching solution. A state in which a
図3(a)は、本発明の第六の工程であるエッチングストップ層をエッチングしている状況を示す図である。AlGaAs(Al組成50%以上)のエッチングストップ層3を選択的にエッチング除去するのに、HF:H2O(1:10)によるウエットエッチングを用いている。矢印E1がエッチング窓4を通してエッチングストップ層3をエッチングしている状況を示している。図4(b)に示した従来例と異なり、発光素子10の周囲からではなくエッチング窓4からエッチングを行うため、素子固定用のアンダーフィル材22や素子保護用の半導体用ワックス23などによりエッチングE1が阻害されることがないので、安定したエッチングが可能である。
FIG. 3A is a diagram showing a situation where the etching stop layer, which is the sixth step of the present invention, is being etched. In order to selectively remove the
また、図1(b)で述べたように、発光素子10が大きい場合や発光部1Aが素子中心にない場合などでも、エッチング窓4を複数個配置することで、エピタキシャル層1と基材部2とに挟まれた薄いエッチングストップ層3をエッチングしていく距離を短くすることができるので、短時間でエッチングストップ層3のエッチングを完了させることができる。
Further, as described with reference to FIG. 1B, even when the
図3(b)は、本発明の第七の工程である半導体用ワックス23を取り除いた状況を示す図であり、エッチングストップ層3が全てなくなり、基材部2Aがエピタキシャル層1だけの半導体素子(発光素子)10Aと分離されている状況を示している。
FIG. 3B is a view showing a situation where the
ただし、図2(c)で示した第五の工程で説明したようにエピタキシャル層1や配線基板20の保護が必要ない場合は、当然、本工程も必要なくなる。この場合、第六のエッチング工程が終了した時点で、基材部2がエピタキシャル層1から分離されることになる。
However, if the protection of the
以上、図1(a)〜(c)、図2(a)〜(c)及び図3(a)〜(b)で示したようなエピタキシャルリフトオフ方法によれば、エッチングで溶かす有害なGaAsの基材部2の量を減らすことができると共に、短時間で確実にAlGaAsのエッチングストップ層3をエッチングできるので、省資源で環境負荷が少ない安価な製造方法が提供できる。
As described above, according to the epitaxial lift-off method as shown in FIGS. 1A to 1C, 2A to 2C, and FIGS. 3A to 3B, harmful GaAs dissolved by etching is removed. Since the amount of the
また、図3(b)に示したように、本発明のエピタキシャル方法で分離されるエピタキシャル層1だけの半導体素子(発光素子)10Aと基材部2Aは本発明の一実施例を示す半導体素子及び半導体素子基材部である。
Further, as shown in FIG. 3B, the semiconductor element (light emitting element) 10A and the
本発明の半導体素子10Aは、必要な個所に固定された後にエピタキシャル層1だけの薄型化されるので、搬送や搭載時の応力等の影響を受けにくく、また、エッチング時に半導体用ワックス23で保護されているためエッチングによるダメージも受けることがないので安定した特性を実現できる。また、この半導体素子は有害なGaAs基材部も持たないので市場に出回る有害物質を大幅に減らすことができる。
Since the
本発明の分離された半導体素子基材部2Aは、エッチング窓4はあるものの、ほぼそのままの形状で分離されるので、回収が容易でリサイクル材料として使用することもできる。
The separated semiconductor
尚、上記説明では、半導体素子を発光素子として説明したが、受光素子においても、第二工程の検査工程で、発光特性の変わりに受光特性を測定するだけで、それ以外の工程は全て同様に行うことができる。 In the above description, the semiconductor element is described as a light emitting element. However, in the light receiving element, the light receiving characteristic is measured in place of the light emitting characteristic in the inspection process of the second process, and all other processes are the same. It can be carried out.
また、半導体素子としては、上記発光素子と受光素子をそれぞれアレイ化したものでも良く、発光素子と受光素子が混在したアレイでも良い。 The semiconductor element may be an array of the light emitting element and the light receiving element, or an array in which the light emitting element and the light receiving element are mixed.
また、上記説明では、基材部2はGaAsとして説明したが、基材部2がInPの場合は、エッチング窓4の形成には、Cl2のガスを用いたドライエッチング及びBr2:CH3OH(1:10)を用いたウエットエッチングの少なくともどれか一つのプロセスを用いて形成することができる。
In the above description, the
また、上記説明では、エッチングストップ層3はAlGaAsとして説明したが、エッチングストップ層3がInAsの場合には、エッチングストップ層3を選択的にエッチング除去するのに、HCl:H2O(1:5〜20)によるウエットエッチングを用いれば良い。
In the above description, the
また、エッチングストップ層3がCdSeの場合には、エッチングストップ層3を選択的にエッチング除去するのに、HNO3:CH3COOH(1:1)によるウエットエッチングを用いれば良い。
When the
また、エッチングストップ層3がCdTeの場合には、エッチングストップ層3を選択的にエッチング除去するのに、HNO3:HF(1:1)又は、HNO3:HCl:H2O(1:1:0.5)によるウエットエッチングを用いれば良い。
Further, when the
また、エッチングストップ層3がCdSの場合には、エッチングストップ層3を選択的にエッチング除去するのに、HNO3:CH3COOH:H2O(6:6:1)又は、HCl蒸気によるウエットエッチングを用いれば良い。
Further, when the
また、エッチングストップ層3がZnTeの場合には、エッチングストップ層3を選択的にエッチング除去するのに、NaOHによるウエットエッチングを用いれば良い。
When the
上記の半導体素子において、基材部2がGaAsから構成されている場合には、エッチングストップ層3がAlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成される。
In the semiconductor device described above, when the
あるいは、基材部2がInPから構成されている場合には、エッチングストップ層3がGaAs,AlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成される。
Alternatively, when the
上記AlGaAs、AlAs及びAl2O3のエッチングストップ層3を選択的にエッチング除去するのに、HF:H2O(1:10)によるウエットエッチングを用いる。
In order to selectively remove the
また、上記GaAsのエッチングストップ層3を選択的にエッチング除去するのに、クエン酸50%溶液:H2O2(5:1)、又は、NH4OH:H2O2(1:20〜200)を用いたウエットエッチングのいずれかのプロセスを用いる。
In order to selectively remove the GaAs
以上述べた半導体素子の組成や各エッチング条件は、選択的エッチングが効率的に可能な代表例であり、従って、多少組成やエッチング条件が変わり、選択的なエッチングの効率が悪くなったとしても、選択的なエッチングが可能であれば本発明の範囲に含まれる。 The above-described composition of the semiconductor element and each etching condition are representative examples in which selective etching can be performed efficiently. Therefore, even if the composition and etching conditions are slightly changed and the efficiency of selective etching deteriorates, If selective etching is possible, it is included in the scope of the present invention.
半導体素子としては、エピタキシャル膜1と基材部2の間に選択的にエッチング可能なエッチングストッパ層3を有する同様な構造のものなら適用可能であり、そのため、光素子に限らず、光素子と他の電気回路を含んだ光電気複合素子や、光素子を含まない電気回路だけのものでも適用可能である。
As a semiconductor device, any semiconductor device having a similar structure having an
なお、上記に開示した内容から、下記の付記に示した発明が導ける。 In addition, the invention shown to the following additional remarks can be derived from the content disclosed above.
(付記1) 基材部とエピタキシャル層との間にエッチングストップ層を有する半導体素子から基材部とエピタキシャル層とを分離する半導体素子のエピタキシャル層分離方法であって、
上記基材部の一部を裏面側からエッチングストップ層に到達するまで選択的にエッチングすることにより少なくとも1つのエッチング窓を開け、
上記エッチング窓を介してエッチングストップ層を選択的にエッチング除去することを特徴とする半導体素子のエピタキシャル層分離方法。
(Additional remark 1) It is the epitaxial layer separation method of the semiconductor element which isolate | separates a base material part and an epitaxial layer from the semiconductor element which has an etching stop layer between a base material part and an epitaxial layer,
Opening at least one etching window by selectively etching a part of the base material part from the back surface side until reaching the etching stop layer,
A method for separating an epitaxial layer of a semiconductor device, wherein the etching stop layer is selectively removed by etching through the etching window.
(付記2) 前記半導体素子が裏面発光型の発光素子であり、上記エッチング窓の少なくとも1つがエッチング窓を通して放射光が取り出せる位置にあることを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Additional remark 2) The said semiconductor element is a light emitting element of a back surface light emission type | mold, At least 1 of the said etching window exists in the position which can take out radiated light through an etching window, The epitaxial layer separation of the semiconductor element of
(付記3) 前記半導体素子が裏面受光型の受光素子であり、前記エッチング窓の少なくとも1つがエッチング窓を通して受光部に光を照射することができる位置にあることを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Additional remark 3) The said semiconductor element is a light-receiving element of a back surface light receiving type, At least 1 of the said etching window exists in the position which can irradiate light to a light-receiving part through an etching window, The
(付記4) 前記基材部がGaAsから構成され、前記エッチングストップ層がAlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成され、又は、前記基材部がInPから構成され、前記エッチングストップ層がGaAs,AlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成されることを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 4) The base material portion is made of GaAs, and the etching stop layer is at least one material selected from the group consisting of AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS, and ZnTe. Or the base material portion is made of InP, and the etching stop layer is selected from the group consisting of GaAs, AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS, and ZnTe. The method for separating an epitaxial layer of a semiconductor element according to
(付記5) 前記GaAsから構成された基材部に形成されたエッチング窓が、SiCl4:SF6(2:1)のガスを用いたドライエッチングあるいはクエン酸50%溶液:H2O2(5:1)又はNH4OH:H2O2(1:20〜200)を用いたウエットエッチングの少なくともいずれかのプロセスを用いて形成されることを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 5) etching window formed in said base portion constructed of GaAs, SiCl 4: SF 6 (2 : 1) dry etching or
(付記6) 前記InPの基材部に形成されたエッチング窓が、Cl2のガスを用いたドライエッチングあるいはBr2:CH3OH(1:10)を用いたウエットエッチングの少なくともいずれかのプロセスを用いて形成されることを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 6) The etching window formed in the InP base material portion is at least one of dry etching using Cl 2 gas or wet etching using Br 2 : CH 3 OH (1:10). The method for separating an epitaxial layer of a semiconductor element as set forth in
(付記7) 前記AlGaAs、AlAs及びAl2O3のエッチングストップ層を選択的にエッチング除去するのに、HF:H2O(1:10)によるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary note 7)
(付記8) 前記InAsのエッチングストップ層を選択的にエッチング除去するのに、HCl:H2O(1:5〜20)によるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary note 8) The semiconductor element according to
(付記9) 前記CdSeのエッチングストップ層を選択的にエッチング除去するのに、HNO3:CH3COOH(1:1)によるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 9) The wet etching of HNO 3 : CH 3 COOH (1: 1) is used to selectively remove the CdSe etching stop layer. The semiconductor device according to
(付記10) 前記CdTeのエッチングストップ層を選択的にエッチング除去するのに、HNO3:HF(1:1)又はHNO3:HCl:H2O(1:1:0.5)によるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 10) Wet etching with HNO 3 : HF (1: 1) or HNO 3 : HCl: H 2 O (1: 1: 0.5) to selectively remove the etching stop layer of CdTe. The method for separating an epitaxial layer of a semiconductor element according to
(付記11) 前記CdSのエッチングストップ層を選択的にエッチング除去するのに、HNO3:CH3COOH:H2O(6:6:1)又はHCl蒸気によるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary Note 11) A feature of using wet etching with HNO 3 : CH 3 COOH: H 2 O (6: 6: 1) or HCl vapor to selectively remove the CdS etching stop layer. The method for separating an epitaxial layer of a semiconductor element according to
(付記12) 前記ZnTeのエッチングストップ層を選択的にエッチング除去するのに、NaOHによるウエットエッチングを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary note 12) The method for separating an epitaxial layer of a semiconductor element according to
(付記13) 前記GaAsのエッチングストップ層を選択的にエッチング除去するのに、クエン酸50%溶液:H2O2(5:1)、又は、NH4OH:H2O2(1:20〜200)を用いたウエットエッチングのいずれかのプロセスを用いたことを特徴とする付記4に記載の半導体素子のエピタキシャル層分離方法。
(Additional remark 13) In order to selectively remove the etching stop layer of GaAs, 50% citric acid solution: H 2 O 2 (5: 1) or NH 4 OH: H 2 O 2 (1:20 The method for separating an epitaxial layer of a semiconductor device according to
(付記14) 前記エッチングストップ層の厚さが50nmから1μmの範囲内にあることを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Additional remark 14) The thickness of the said etching stop layer exists in the range of 50 nm-1 micrometer, The epitaxial layer separation method of the semiconductor element of
(付記15) 前記エッチング窓を開けた半導体素子の表面を下に向けて接着剤で支持基板に仮固定した後に、前記エッチングストップ層を選択的にエッチング除去することを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary note 15) The
(付記16) 前記エッチング窓を開けた半導体素子を配線基板にフリップチップボンディングした後に、前記エッチングストップ層を選択的にエッチング除去することを特徴とする付記1に記載の半導体素子のエピタキシャル層分離方法。
(Supplementary note 16) The method for separating an epitaxial layer of a semiconductor element according to
(付記17) 前記配線基板に前記半導体素子をフリップチップボンディングした後に、前記配線基板と前記半導体素子との間にアンダーフィル材を挿入固化し、その後、前記エッチングストップ層を選択的にエッチング除去することを特徴とする付記16に記載の半導体素子のエピタキシャル層分離方法。 (Supplementary Note 17) After the semiconductor element is flip-chip bonded to the wiring board, an underfill material is inserted and solidified between the wiring board and the semiconductor element, and then the etching stop layer is selectively etched away. Item 18. The method for separating an epitaxial layer of a semiconductor element according to appendix 16, wherein:
(付記18) 前記配線基板とフリップチップボンディングした半導体素子との間にアンダーフィル材を挿入固化した後、前記半導体素子のエピタキシャル層の側面部及び配線基板上に接着剤を塗布して表面を覆い、その後、前記エッチングストップ層を選択的にエッチング除去することを特徴とする付記16の半導体素子のエピタキシャル層分離方法。 (Supplementary Note 18) After an underfill material is inserted and solidified between the wiring substrate and the flip-chip bonded semiconductor element, an adhesive is applied to the side surface portion of the epitaxial layer of the semiconductor element and the wiring substrate to cover the surface. Then, the method for separating an epitaxial layer of a semiconductor device according to appendix 16, wherein the etching stop layer is selectively removed by etching.
(付記19) 付記1のエピタキシャル層分離方法により、前記半導体素子から基材部とエピタキシャル層とを分離してエピタキシャル層のみを支持基板又は配線基板上に残すことにより得られた半導体素子。
(Supplementary Note 19) A semiconductor element obtained by separating the base material portion and the epitaxial layer from the semiconductor element by the epitaxial layer separation method according to
(付記20) 付記1のエピタキシャル層分離方法により、前記半導体素子から基材部とエピタキシャル層とを分離して得られ、かつ元の基材部から前記エッチング窓の部分だけ除去された基材部。
(Supplementary Note 20) The base material portion obtained by separating the base material portion and the epitaxial layer from the semiconductor element by the epitaxial layer separation method of
1 エピタキシャル層
1A 発光部
2、2A 基材部
3 エッチングストップ層
4 エッチング窓
5、5a、5b 電極部
6 Niマスク
10、10A 半導体素子(発光素子)
20 配線基板
21 パッド部
22 アンダーフィル材
23 半導体用ワックス
50 半導体素子(発光素子)
51 エピタキシャル層
51A 発光部
52 基材部
53 エッチング層
54 エッチングストップ層
E0、E1、E2、E3 エッチング方向
DESCRIPTION OF
20
51
Claims (5)
上記基材部の一部を裏面側からエッチングストップ層に到達するまで選択的にエッチングすることにより少なくとも1つのエッチング窓を開け、
上記エッチング窓を介してエッチングストップ層を選択的にエッチング除去することを特徴とする半導体素子のエピタキシャル層分離方法。 An epitaxial layer separation method for a semiconductor element that separates a base material part and an epitaxial layer from a semiconductor element having an etching stop layer between the base material part and the epitaxial layer,
Opening at least one etching window by selectively etching a part of the base material part from the back surface side until reaching the etching stop layer,
A method for separating an epitaxial layer of a semiconductor device, wherein the etching stop layer is selectively removed by etching through the etching window.
又は、前記基材部がInPから構成され、前記エッチングストップ層がGaAs,AlGaAs、AlAs,Al2O3,InAs、CdSe、CdTe、CdS及びZnTeから成るグループの中から選ばれた少なくとも一つの材料から構成されることを特徴とする請求項1に記載の半導体素子のエピタキシャル層分離方法。 The base portion is made of GaAs, and the etching stop layer is made of at least one material selected from the group consisting of AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS and ZnTe,
Alternatively, the base portion is made of InP, and the etching stop layer is at least one material selected from the group consisting of GaAs, AlGaAs, AlAs, Al 2 O 3 , InAs, CdSe, CdTe, CdS, and ZnTe. The method for separating an epitaxial layer of a semiconductor device according to claim 1, comprising:
A semiconductor element having only an epitaxial layer left on a support substrate or a wiring board, obtained by separating a base material portion and an epitaxial layer from the semiconductor element by the epitaxial layer separation method of claim 1, or an original The base material part which removed only the part of the said etching window from the base material part.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003302428A JP4382419B2 (en) | 2003-08-27 | 2003-08-27 | Epitaxial layer separation method for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003302428A JP4382419B2 (en) | 2003-08-27 | 2003-08-27 | Epitaxial layer separation method for semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005072422A true JP2005072422A (en) | 2005-03-17 |
JP4382419B2 JP4382419B2 (en) | 2009-12-16 |
Family
ID=34406695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003302428A Expired - Fee Related JP4382419B2 (en) | 2003-08-27 | 2003-08-27 | Epitaxial layer separation method for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4382419B2 (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009094144A (en) * | 2007-10-04 | 2009-04-30 | Canon Inc | Method of manufacturing light emitting device |
JP2011501428A (en) * | 2007-10-22 | 2011-01-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Strong LED structure for substrate lift-off |
JP2013077724A (en) * | 2011-09-30 | 2013-04-25 | Sharp Corp | Laminate for manufacturing compound semiconductor solar cell, compound semiconductor solar cell, and method of manufacturing the same |
JP2014216527A (en) * | 2013-04-26 | 2014-11-17 | 京セラ株式会社 | Light irradiation module and printer |
CN105576093A (en) * | 2016-02-23 | 2016-05-11 | 河源市众拓光电科技有限公司 | Method for stripping chip epitaxial substrate |
JP2019071323A (en) * | 2017-10-06 | 2019-05-09 | 鼎元光電科技股▲ふん▼有限公司 | Substrate-free light emitting diode and manufacturing method thereof |
CN110797444A (en) * | 2018-08-03 | 2020-02-14 | 新世纪光电股份有限公司 | Light emitting diode chip and light emitting diode device |
-
2003
- 2003-08-27 JP JP2003302428A patent/JP4382419B2/en not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009094144A (en) * | 2007-10-04 | 2009-04-30 | Canon Inc | Method of manufacturing light emitting device |
JP2011501428A (en) * | 2007-10-22 | 2011-01-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Strong LED structure for substrate lift-off |
JP2013077724A (en) * | 2011-09-30 | 2013-04-25 | Sharp Corp | Laminate for manufacturing compound semiconductor solar cell, compound semiconductor solar cell, and method of manufacturing the same |
JP2014216527A (en) * | 2013-04-26 | 2014-11-17 | 京セラ株式会社 | Light irradiation module and printer |
CN105576093A (en) * | 2016-02-23 | 2016-05-11 | 河源市众拓光电科技有限公司 | Method for stripping chip epitaxial substrate |
CN105576093B (en) * | 2016-02-23 | 2018-02-02 | 河源市众拓光电科技有限公司 | Method for stripping chip epitaxial substrate |
JP2019071323A (en) * | 2017-10-06 | 2019-05-09 | 鼎元光電科技股▲ふん▼有限公司 | Substrate-free light emitting diode and manufacturing method thereof |
CN110797444A (en) * | 2018-08-03 | 2020-02-14 | 新世纪光电股份有限公司 | Light emitting diode chip and light emitting diode device |
US11342488B2 (en) | 2018-08-03 | 2022-05-24 | Genesis Photonics Inc. | Light emitting diode chip and light emitting diode device |
CN110797444B (en) * | 2018-08-03 | 2022-10-28 | 新世纪光电股份有限公司 | Light emitting diode chip and light emitting diode device |
Also Published As
Publication number | Publication date |
---|---|
JP4382419B2 (en) | 2009-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9991149B2 (en) | Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal | |
US8846499B2 (en) | Composite carrier structure | |
US9691948B2 (en) | Method for manufacturing light emitting device with preferable alignment precision when transferring substrates | |
US8735260B2 (en) | Method to prevent metal pad damage in wafer level package | |
WO2018091459A4 (en) | Micro-transfer-printable flip-chip structures and methods | |
US9355881B2 (en) | Semiconductor device including a dielectric material | |
CN107210294B (en) | Method for producing a semiconductor component and semiconductor component | |
JP5590837B2 (en) | Relocation of functional areas | |
US20020037631A1 (en) | Method for manufacturing semiconductor devices | |
US6753238B2 (en) | Semiconductor device and manufacturing method thereof | |
US20060186541A1 (en) | Method and system for bonding a semiconductor chip onto a carrier using micro-pins | |
US10923455B2 (en) | Semiconductor apparatus and method for preparing the same | |
KR102681140B1 (en) | Method for transferring light emitting structures | |
US9484714B2 (en) | Method for manufacturing optical semiconductor device having modulator with hollowed regions between waveguides | |
CN108428662A (en) | LED reverse mounting type is disposed during chip manufacturing | |
JP4382419B2 (en) | Epitaxial layer separation method for semiconductor device | |
US8058718B2 (en) | Package substrate embedded with semiconductor component | |
WO2014110982A1 (en) | Laser lift-off-based method for preparing semiconductor light-emitting device | |
US9209047B1 (en) | Method of producing encapsulated IC devices on a wafer | |
JP6667540B2 (en) | Method for manufacturing a plurality of semiconductor chips and semiconductor chip | |
US8778112B2 (en) | Method for bonding thin film piece | |
JP2004221423A (en) | Method for manufacturing semiconductor device | |
JP4542508B2 (en) | Vertical light emitting diode and manufacturing method thereof | |
CN115881555B (en) | Method for manufacturing semiconductor device | |
JP3708342B2 (en) | Method for manufacturing light-emitting diode element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090415 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090917 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |