以下、本発明の好適な実施形態を図面に基づいて説明する。
図1には、本発明に係る超音波診断装置の好適な実施形態が示されており、図1はその全体構成を示すブロック図である。
図1に示す超音波診断装置は、アレイ振動子10、送信モジュール12、受信モジュール14、画像処理部18、表示器20及びシステム制御部16を有している。この超音波診断装置は更に信号処理部などを有しているが、それらについては図示省略されている。
アレイ振動子10は、複数の振動素子からなるものであり、このアレイ振動子10によって超音波が送受波される。後に説明する送信モジュール12及び受信モジュール14の作用により、アレイ振動子10にて超音波ビームが形成され、超音波ビームは電子的に走査される。その電子走査方式としては電子セクタ走査などをあげることができる。
本実施形態において、アレイ振動子10は1Dアレイ振動子であるが、このアレイ振動子10は2Dアレイ振動子などであってもよい。アレイ振動子10は、図示されていない超音波探触子ケース内に配置されている。
送信モジュール12は、送信ビームフォーマーとして機能し、送信トリガー発生器22、フォーカス遅延部24、ステアリング遅延部26、パルサー部28を有している。フォーカス遅延部24は、フォーカス遅延回路30及び可変クロック回路32を有しており、これと同様に、ステアリング遅延部26は、ステアリング遅延回路34及び可変クロック回路36を有している。
フォーカス遅延回路30及びステアリング遅延回路34は、複数の遅延器によって構成され、入力されるクロック信号に(可変クロック回路32が出力する第1のクロック信号及び可変クロック回路36が出力する第2のクロック信号)同期して各遅延器が動作する。すなわち、そのクロック信号の周波数により各遅延器の動作速度が定められる。フォーカス遅延回路30及びステアリング遅延回路34は、固定されたコンフィギュレーション(構成)を有しているが、入力されるクロック信号の周波数によってそれらが有する遅延特性(実遅延時間特性)を変更することができる。
したがって、システム制御部16から出力されたタイミング信号に基づいて、送信トリガー発生器22が送信トリガーを発生させると、その送信トリガーにしたがってフォーカス遅延回路30においてフォーカス遅延処理された複数の信号列が生成され、その信号列に対してはステアリング遅延回路34においてステアリング遅延処理がなされ、そのようなフォーカス遅延処理及びステアリング遅延処理がなされた信号列がパルサー部28へ供給される。パルサー部28は信号列を構成する各信号をドライブし、これによってドライブ信号列を生成してそれをアレイ振動子10に対して供給する。これによってアレイ振動子10を構成する各振動素子から超音波が放射され、それらの超音波によって送信ビームが形成される。
一方、受信モジュール14は、受信ビームフォーマーとして機能し、アンプ部40、A/D変換部42、フォーカス遅延部44、ステアリング遅延部46,48、及び、加算器58,64を有している。
フォーカス遅延部44はフォーカス遅延回路50及び可変クロック回路52を有している。ステアリング遅延部46はステアリング遅延回路54及び可変クロック回路56を有している。ステアリング遅延部48はステアリング遅延回路60及び可変クロック回路62を有している。
各遅延回路50,54,60は、上述した遅延回路30,34と同様に、本実施形態において、固定されたコンフィギュレーションを有し、供給されるクロック信号に同期して動作し、そのクロック信号の周波数によって動作速度が定められるものである。各遅延回路50,54,60における実際の遅延特性は、供給されるクロック信号の周波数によって変更されている。各遅延回路50,54,56の作用については、上記の遅延回路30,34の作用と共に後に詳述することにする。
本実施形態において、フォーカス遅延部44の後段に2つのステアリング遅延部46,48が設けられているため、1回の受信当たり2つの受信ビームを同時形成することが可能である。その場合において、2つの受信ビーム間においてフォーカス遅延回路50つまりフォーカス遅延特性を共用することができるという利点がある。すなわち、送信モジュール12及び受信モジュール14においてはフォーカス遅延特性とステアリング遅延特性とが分離されているため、それぞれの遅延特性を独立して制御することにより、各種の利点を得ることが可能である。これについては後に説明する。
上記の受信モジュール14において、アレイ振動子10を構成する複数の振動素子から信号列(複数の受信信号)が出力されると、アンプ部40において各信号が増幅された後にA/D変換部42に入力される。A/D変換部42では入力された各信号について、それをアナログ信号の形式からデジタル信号の形式へ変換する。
フォーカス遅延回路50においては、入力される信号列に対してクロック信号(可変クロック回路52が出力する第3のクロック信号)の周波数に基づいたフォーカス遅延処理を実行し、そのような遅延処理された信号列がステアリング遅延回路54及びステアリング遅延回路60に並列的に出力されている。
ステアリング遅延回路54は第1の受信ビームを形成するために、入力される信号列に対してクロック信号(可変クロック回路56が出力する第4のクロック信号)の周波数に基づいたステアリング遅延処理を実行し、その遅延処理された信号列を出力する。これと同様に、ステアリング遅延回路60は、入力される信号列に対して、クロック信号(可変クロック回路62が出力する第5のクロック信号)の周波数に基づいたステアリング遅延処理を実行し、そのような遅延処理後の信号列を出力する。加算器58はフォーカス遅延処理及びステアリング遅延処理がなされた信号列を加算し、これによって第1の整相加算信号を生成する。これと同様に、加算器64は、フォーカス遅延処理及びステアリング遅延処理がなされた信号列を加算し、これによって第2の整相加算信号を生成する。
システム制御部16は、図1に示される各構成の動作制御を行っており、本実施形態においては、特に、可変クロック回路32,36,52,56,62におけるクロック信号の周波数を制御している。
本実施形態においては、各遅延回路30,34,50,54,60において、送受信条件が切り替わるごとにディレイデータを再設定する必要はなく、クロック信号の周波数の操作によって各遅延回路30,34,50,54,60が有する遅延特性を簡便かつ迅速に変更することが可能である。また、そのために必要な制御信号の個数を極めて削減できる。
受信モジュール14から出力された整相加算後の信号(エコーデータ)は必要な信号処理を経た後に画像処理部18へ送られる。この画像処理部18は例えばデジタルスキャンコンバータ(DSC)などの機能を有しており、エコーデータに基づいて二次元画像や三次元画像を形成する。これによって形成された画像のデータは表示器20に出力され、表示器20上においては超音波画像が表示される。
次に、図1に示したフォーカス遅延回路30,50の作用及びステアリング遅延回路34,54,60の作用について説明する。
図2には、送信用及び受信用のフォーカス遅延回路の作用が概念的に示されている。また、図3には送信用及び受信用のステアリング遅延回路の作用が概念的に示されている。なお、符号10はアレイ振動子を示しており、符号70はその中心線を表しており、τは遅延時間の大きさを表している。
図2に示されるように、本実施形態においては、フォーカス遅延回路においてはそれに入力されるクロック信号の周波数を変更することによりフォーカス遅延特性(フォーカス実遅延時間特性)を変更することができる。符号72はクロック信号の周波数が高い場合を示しており、符号74はクロック信号の周波数が低い場合を示している。そして、符号76はアレイ振動子10の端部におけるクロック信号の周波数変更に伴う遅延時間の変化幅を表している。この図2に示されるように、フォーカス遅延回路は下側(生体側)から見て凹型の遅延特性を発揮し、その遅延特性の曲率あるいは時間軸方向(符号70で示される中心線の方向)の伸縮を変更することができる。具体的には、アレイ振動子10における中央付近においてはクロック信号の周波数が変化してもそれほど遅延時間に差は生じないが、アレイ振動子10の端部付近においてはクロック信号の周波数に依存して遅延時間が大きく変動する。この図2に示されるように、クロック信号を低くすると、遅延特性の曲率が増大してアレイ振動子10のより近傍にフォーカス点を形成でき、その一方において、クロック信号の周波数を高くすると、遅延特性の曲率が小さくなる結果、フォーカス点をアレイ振動子10からより遠くの方へ移動させることができる。
ちなみに、図2に示されるようなクロック信号の周波数に依存した遅延特性は、複数の遅延器の全体に渡って設定された比遅延量関数に基づいて生成されるものであり、そのような比遅延量関数を適宜定めることにより最も良好なフォーカス特性を自在に定めることができ、また開口可変制御との組み合わせにより、浅い部分から深い部分まで良好なフォーカスを形成することも可能である。
図3には上述したように、ステアリング遅延処理が示されている。供給されるクロック信号の周波数が高い場合には符号80で示されるように遅延特性を表すラインがより水平に近づき、一方、クロック信号の周波数が低くなると、符号78で示すように、遅延特性を表すラインの傾きすなわち勾配がより大きくなる。したがって、クロック信号の高低によってビームの偏向角度を自在に可変することが可能となる。
ちなみに、ステアリング遅延回路においても、フォーカス遅延回路と同様に、複数の遅延器の全体にわたって比遅延量関数が設定されている。そして、各遅延器はその位置に応じた比遅延量を有している。ステアリング遅延回路では、比遅延量関数とクロック信号の周波数とによって、実際の遅延特性が定められる。よって、ビーム偏向角度範囲に応じて、比遅延量関数及びクロック周波数の可変範囲を適宜定めるのが望ましい。
従来においては、フォーカス遅延特性及びステアリング遅延特性を分離することは行われておらず、それらの遅延特性を統合した遅延特性によって超音波ビームの形成及び走査がなされていたが、本実施形態によれば、フォーカス遅延特性及びステアリング遅延特性の両者の分離によって、例えばフォーカス深さが同じ場合においては、ビーム方位が異なった場合においても同じフォーカス遅延特性を共用することができ、同じビーム偏向角度が同じ場合には、フォーカスの深さによらずに同じステアリング遅延特性を共用できるという利点がある。また、上述したようにクロック信号の周波数の可変によって遅延特性を変更することができるので、その制御が簡便であると共に、各回路の物量を削減できるという利点もある。
なお、既に説明した図1の構成においては、送信モジュール12及び受信モジュール14のいずれにおいてもフォーカス遅延回路が前段、ステアリング遅延回路が後段として設計されていたが、それらの関係を前後逆にすることも可能である。
図4には、フォーカス遅延特性とステアリング遅延特性の合成が示されている。(A)に示されるように、フォーカス遅延特性84によって仮想的には中心軸上におけるフォーカスFに集束するビームプロファイル86が形成され、その一方において、(B)に示されるように、一定の角度傾いたステアリング遅延特性88を設定すると、それらの2つの遅延特性の合成の結果、(C)に示されるように、(A)に示したビームプロファイル86を一定の角度傾けたビームプロファイルを得ることが可能となる。また、(B)に示されるように、ビームプロファイル86の形状をそのままとしつつ、ステアリング遅延特性の傾きを逆転させれば、(D)に示されるように、反対の方向へ同じビームプロファイルを持った超音波ビームを形成することが可能である。このような場合においても、フォーカス遅延特性は同じものを利用することができ、ディレイデータ全体を再計算あるいは再設定する必要はない。
図5には、送信用あるいは受信用として機能するフォーカス遅延回路90及びステアリング遅延回路94の直列接続関係が示されている。図5においてはフォーカス遅延回路90が前段に設けられ、ステアリング遅延回路94が後段に設けられている。その一方において、次に説明する図6においてはステアリング遅延回路94が前段に設けられ、フォーカス遅延回路90が後段に設けられている。本実施形態の原理はいずれの場合においても成立する。ただし、受信モジュールにおいて複数の受信ビームを同時形成する場合においては、図5に示されるようにフォーカス遅延回路90を前段に設け、複数のステアリング遅延回路94を後段に並列的に設けるのが望ましい。そのような構成によれば、図1において説明したようにフォーカス遅延回路90を共用できるという利点がある。
図5において、フォーカス遅延回路90に対して同じタイミングで複数の送信トリガーが入力されると、フォーカス遅延回路90は上述したようにクロック信号91の周波数にしたがったフォーカス遅延処理を遂行し、すなわちクロック信号91の周波数に依存した遅延特性にしたがって各入力信号が遅延処理される。その結果、符号92で示すような湾曲した並びを有する信号列が生成される。
その信号列92はステアリング遅延回路94に入力される。ステアリング遅延回路94においてはクロック信号95の周波数にしたがったステアリング遅延処理を実行し、すなわち、クロック信号95の周波数によって定められるステアリング遅延特性に基づいて入力される信号列に対して遅延処理を施す。その結果、符号96で示すような斜め方向に傾斜したかつ湾曲した並びを有する信号列を得ることが可能となる。そのような信号列がアレイ振動子に供給されると、一定の偏向されたビーム方位上における所定の深さにフォーカス点が形成される。
もちろん、図5に示す回路構成は送信用としてあるいは受信用として用いることができ、受信時においては受信ダイナミックフォーカスにおいて動的にクロック信号の周波数を偏向するようにしてもよい。これは図6あるいは他の図面に示される構成についても同様である。
図6においては、上述したように、ステアリング遅延回路94が前段に設けられ、フォーカス遅延回路90が後段に設けられている。ステアリング遅延回路94に同じタイミングで複数の送信トリガーが入力されると、ステアリング遅延回路94はそれに入力されるクロック信号95の周波数に基づいてステアリング遅延処理を実行し、すなわちそのクロック信号95の周波数に基づくステアリング遅延特性にしたがって各信号に対する遅延処理を遂行する。その結果、符号98で示すように斜め方向に直線的に並ぶ信号列が形成される。
そのような信号列98はフォーカス遅延回路90に入力される。フォーカス遅延回路90は、それに入力されるクロック信号91の周波数に基づいてフォーカス遅延処理を実行し、すなわち、そのクロック信号91の周波数に基づいたフォーカス遅延特性にしたがって各信号に対して遅延処理を施す。その結果として、符号16で示されるように、斜め方向に並んだ信号列98が斜めに湾曲した並びを有する信号列96に変換されることになる。図6に示す信号列96は図5に示した信号列96と同じ形状をもっている。なちわち、同一の動作条件下においては、ステアリング遅延回路94及びフォーカス遅延回路90の前後関係を入れ替えてもその処理結果は同一となる。したがって、装置設計上の都合あるいは多方向同時受信の必要性などの諸状況に応じてそれらの前後関係を定めるのが望ましい。
図7には、図1に示したフォーカス遅延回路30の具体的な構成例が示されている。ここで以下に説明する遅延器の個数は一例であり、実際にはより多くの遅延器が用いられる。ちなみに、図1に示されたフォーカス遅延回路50についても同様の構成が採用される。
図7において、フォーカス遅延回路30は固定遅延器アレイ100を有している。固定遅延器アレイ100は振動素子の並び方向すなわち図7においてi方向に並んだ複数の遅延器101によって構成される。例えば送信信号の個数と同数の遅延器101が設けられる。各遅延器101は時間軸方向すなわち図7においてj方向に並んだ1又は複数のラッチ回路104によって構成され、遅延器101はラッチ列に相当する。各ラッチ回路104はクロック信号106に同期して各クロックパルスごとに入力データを次のラッチ回路へ転送するものである。符号102は固定遅延器アレイ100におけるi方向の中心を表しており、そこから+i方向及び−i方向の両方向にかけて徐々に遅延器101を構成するラッチ回路104の個数が増大されている。それらの個数の変化は円弧あるいは双曲線あるいはパラボラ形状などに相当するものである。
以上のように、固定遅延器アレイ100は多数のラッチ回路104によって構成され、各ラッチ回路104にはその動作を規定するクロック信号106が並列的に供給されている。また、固定遅延器アレイ100の中央から端部にかけて徐々に遅延器101が有するラッチ回路104の個数が増大されているため、中央部から端部にかけて相対遅延量(比遅延量)が徐々に増大されている。各ラッチ回路104が発揮する最小のディレイ時間はクロック信号106の周期に依存し、すなわち1つのパルスの時間に相当する。
よって、クロック信号106の周波数が極めて高くなると、それぞれのラッチ回路104で発揮する単位遅延時間が極めて小さくなるために、フォーカス遅延回路30全体として発揮されるフォーカス遅延特性の曲率は緩やかなものとなり、極めて高速の周波数を選択すれば、そのフォーカス遅延特性をフラットなものに近づけることが可能である。
ちなみに、各遅延回路に供給されるクロック信号は、例えば、数MHz〜数GHzの範囲において可変することが可能である。図7に示すフォーカス遅延回路30においては、図1を用いて説明したように、送信トリガーが各遅延器101に対して並列的に供給されている。
なお、図7(及び次の図8)に示す回路構成例は遅延回路の動作原理を説明するためのものであり、実際の遅延回路はより多くの遅延器101を有する。したがってフォーカス遅延特性についてより滑らかなカーブを形成することが可能である。
図8には、図1に示したステアリング遅延回路34の具体的な構成例が示されている。このステアリング遅延回路34には、図7に示したフォーカス遅延回路30から出力された信号列が入力される。ステアリング遅延回路34は固定遅延器アレイ108、配列反転回路110及びバイパス回路112を有している。
固定遅延器アレイ108はx方向に並んだ複数の遅延器109を有しており、各遅延器109はそのi方向の位置に応じた個数のラッチ回路114を有している。図8に示されるように、各遅延器109が有するラッチ回路114の個数はi方向に対して線形に増大(又は減少)している。各ラッチ回路114に対してクロック信号116が並列的に供給されている。このクロック信号116に同期して各ラッチ回路114が動作し、すなわち各ラッチ回路114のラッチ時間すなわちディレイ時間はクロック信号116の1周期に相当する。
配列反転回路110は、固定遅延器アレイ108から出力される信号列の並びを左右反転させる回路であり、例えば、図8において最も上段の遅延器109から出力される信号は第1の場合には(a)で示されるようにそのままの位置に出力され、第2の場合においては(e)に示されるように反対側の端部の位置に出力されることになる。その結果、固定遅延器アレイ108が一方方向にのみ傾いた遅延特性を有していても、その傾きと逆方向の特性を選択的に得ることができる。つまり、図4(C)及び(D)に示したように、超音波ビームを偏向する方向を自在に反転させることができる。
バイパス回路112には、配列反転回路110から出力される信号列、及び、固定遅延器アレイ108に入力される信号列が入力され、バイパス回路112はそれらの入力される2つの信号列を選択的に出力する。バイパス回路112は通常は配列反転回路110から出力される信号列を選択しているが、ビーム偏向角度が完全に0となる場合には、固定遅延器アレイ108に入力される信号列を選択して出力している。つまり、固定遅延器アレイ108に対して極めて高速のクロック信号116を供給したとしても、その両端においては不可避的に遅延時間差が発生してしまうため、完全にビーム偏向角度を0にすることは原理上不可能である。そこで、バイパス回路112によって、偏向を行わない場合の動作条件を実現するものである。
図9及び図10には、図1に示したフォーカス遅延回路30(及び50)の他の構成例が示されている。
図9においてフォーカス遅延回路30はx方向に並んだ複数の固定カウンタ123からなる固定遅延器アレイ120を有している。各固定カウンタ123には共通のクロック信号124が供給されている。固定遅延器アレイ120の中心122から+i方向及び−i方向の両方向にかけて各固定カウンタ123が有する固定カウント値が徐々に増大されている。なお、各カウンタ123が有する固定カウント値の大きさを概念的に示すために、各固定カウンタ123のj方向の長さが固定カウント値に対応付けられている。実際には各固定カウンタ123は同じ回路によって構成される。このことは次に図10に示す構成においても同様である。
各固定カウンタ123においては、送信トリガーがスタートパルスとして与えられ、そのスタートパルスの入力からクロック信号124のカウントを開始し、各固定カウンタ123が有する固定カウント値と実際のカウント値とが一致すると、各固定カウンタ123から出力信号が出力される。したがって、クロック信号124の周波数を変更することにより、各固定カウンタ123が発揮する遅延時間を変更することが可能となり、固定遅延器アレイ120全体としての遅延特性のカーブの曲率をクロック信号124の周波数によって制御することができる。
ちなみに、各固定カウンタ123が有するカウント値については基本的に固定的に設定されるが、例えばプローブが交換されたような場合には、各固定カウンタ123に対して新しい固定カウント値をリロードするようにしてもよく、あるいは他の必要な場合にそのようなリロードを行うようにしてもよい。
図9に示す固定遅延器アレイ120は中心122から−i方向及び+i方向の両方向にかけて対称な構成を有しているため、その対称性を利用して回路規模を半分に削減することも可能である。そのような例が図10に示されている。
図10において、フォーカス遅延回路30は、固定遅延器アレイ120Aと分岐回路126とで構成されている。固定遅延器アレイ120Aは図9に示した固定遅延器アレイ120の内で半分の固定カウンタ123を削減したものに相当する。それらの複数の固定カウンタ123からの出力信号が分岐回路126に入力され、それぞれの信号は2つに分岐されている。その結果として、図9に示した回路構成例と同様に中央から左右対称の遅延時間が付与された信号列を得ることが可能である。この図10に示す構成例によれば回路規模を半減できるという利点がある。
図11には、図1に示したステアリング遅延回路34(及び54,60)の他の構成例が示されている。このステアリング遅延回路34は、x方向に並んだ複数の固定カウンタ130からなる固定遅延器アレイ129によって構成されている。図8に示した回路構成例と同様に、i方向に位置に応じて各固定カウンタ130が有する固定カウント値が定められており、すなわちi方向の位置に応じて線形に固定カウント値が増大(又は減少)されている。各固定カウンタ130に対して共通のクロック信号132が供給されていることについては図9及び図10に示した構成例と同様である。したがって、各固定カウンタ130においては、入力信号が入力されるとクロック信号132のカウントを開始し、その実際のカウント値が、設定された固定カウント値に一致した時点で信号を出力する。なお、図11においては、図8に示した配列反転回路及びバイパス回路については図示省略されている。
以上、図7〜図11において送信用のフォーカス遅延回路30及びステアリング遅延回路34についての具体的な構成例を説明したが、それらの構成例に関しては受信用のフォーカス遅延回路及びステアリング遅延回路としても基本的に同様のものを採用することができる。ただし、受信用のフォーカス遅延回路においては受信ダイナミックフォーカスを実現するためにクロック信号を動的に可変させるのが望ましい。
上述した実施形態においては、アレイ振動子10の全体に対して1つのフォーカス遅延回路及び1つのステアリング回路が設けられていたが、図12に示されるように、アレイ振動子10を複数のグループA,Bに分割し、各グループごとに遅延回路136,138−1,138−2を設けるようにしてもよい。
すなわち、図12において符号135は送信用又は受信用のフォーカス遅延部又はステアリング遅延部を示しており、アレイ振動子10が2つのグループA,Bに区分されていることに対応して、遅延部135も2つの部分A,Bに区分されている。そして、Aグループについては遅延回路136が設けられ、Bグループについては遅延回路138−1,138−2が設けられている。ここでは、フォーカス遅延部を前提として、Aグループの両側に存在するBグループについては単一の遅延回路138−1,138−2が構成されており、それに対して可変クロック回路142が設けられている。遅延回路136については可変クロック回路140が設けられている。それらの可変クロック回路140,142は上述した可変クロック回路と同様に、クロック信号を生成する回路であり、かつ、そのクロック信号の周波数を自在に変更できる回路である。
上記の回路構成例によれば、例えばアレイ振動子における中央部と両端部とで異なる遅延特性(カーブ)を設定することができるので、クロック信号の周波数の変更だけではフォーカスがあまり良好とならないような深さ範囲についてもそのフォーカスを良好にできるという利点がある。特に、開口可変制御と組み合わせれば、アレイ振動子14近傍から深い位置まで良好なフォーカスを形成できるという利点がある。
次に、図13〜図17を用いて2Dアレイ振動子を用いて三次元データ取込空間を形成することが可能な他の実施形態について説明する。
図13には、この実施形態の原理が概念的に示されている。この実施形態においても、図1に示した実施形態と同様に、フォーカス遅延処理とステアリング遅延処理とが分離されており、各遅延回路についてはクロック信号の周波数によってその動作条件が変更されている。更に、この実施形態においては、x方向とy方向のそれぞれについて遅延回路が設けられており、すなわちx方向用のフォーカス遅延回路144x、y方向用のフォーカス遅延回路144y、x方向用のステアリング遅延回路158x及びy方向用のステアリング遅延回路158yが設けられている。符号148,154,162,166はそれぞれの遅延回路に供給されるクロック信号を表している。以下に、各遅延回路の作用について説明する。
(A)において、x方向用のフォーカス遅延回路144xは符号150xにおいて概念的に示すように、x方向についてだけフォーカスを行うための遅延特性を発揮する。したがって、送信トリガー146がフォーカス遅延回路144xに入力されると、クロック信号148の周波数に依存したx方向用のフォーカス遅延特性150xが発揮され、その結果として仮想的にはx方向にだけフォーカシングがなされたビーム152が形成される。実際には、この符号152はその仮想的なビームに相当する信号列を表している。
次に、(B)に示されるように、y方向用のフォーカス遅延回路144yにおいてはクロック信号154の周波数に依存してy方向についてのフォーカス遅延特性150yを発揮する。これにより、入力される信号列152に対してy方向についてフォーカシングがなされることになり、その結果として、x方向及びy方向の両方向にフォーカシングがなされた仮想的なビーム(実際にはそのビームに相当する信号列)156が生成される。
次に、(C)に示されるように、x方向用のステアリング遅延回路158xにおいては、クロック信号162の周波数に依存してx方向についてのステアリング特性160xを発揮する。したがって、入力される信号列156に対してx方向についてのステアリングがなされ、その結果として2x方向及びy方向にフォーカスされたビーム156がステアリング遅延回路158xの作用によってx方向に偏向され、そのような仮想的なビーム(実際にはそれに相当する信号列)が符号164で示されている。
次に、(D)に示されるように、y方向用のステアリング遅延回路158yにおいては入力されるクロック信号166の周波数に依存してy方向についてのステアリング遅延特性160yを発揮する。その結果として、仮想的なビーム164はy方向について偏向されることになり、そのような偏向された仮想的なビーム(実際にはそれに相当する信号列)168が形成される。そのような信号列が2Dアレイ振動子に供給されると、符号168で示したようなビームが実際に形成されることになる。
図13において示した作用は送信ビームの形成及び受信ビームの形成の両方において実現することが可能である。
図14には図13に示した原理を変形させたものが示されている。ここで、(B)及び(C)に示す作用は図13に示したものと同様である。(A)においては、フォーカス遅延回路170は半球状あるいはそれに近いような凹面型の遅延特性172を有しており、その遅延特性172の曲率あるいは時間率方向の伸縮はクロック信号174の周波数によって定められている。したがって、フォーカス遅延回路170に、送信トリガー146が入力されると、遅延特性172にしたがってx方向及びy方向の両方向にフォーカシングがなされた仮想的なビーム(実際にはそれに相当する信号列)176が形成される。
図13に示される方式では、x方向及びy方向の両方向に独立したフォーカシングがなされていたが、この図14に示す方式ではx方向及びy方向の両方向を一括してフォーカシングできるという利点がある。
図15には、他の実施形態に係る超音波診断装置の要部構成が示されている。この実施形態においては、アレイ振動子10が2Dアレイ振動子として構成され、実際にはスパース型2Dアレイ振動子が用いられている。アレイ振動子10は二次元配列された複数の送信素子180、複数の送受信兼用素子182、及び、複数の受信素子184を有している。
符号186は、電子回路基板を表しており、この実施形態においては、この電子回路基板186及びアレイ振動子10は超音波探触子内に配置される。これについては後に図16を用いて説明する。
電子回路基板186上には、フォーカス遅延回路セット118及びステアリング遅延回路セット190が設けられている。それらのフォーカス遅延回路セット118及びステアリング遅延回路セット190は両者あわせて1つの半導体回路として構成される。
フォーカス遅延回路セット118は具体的には、x方向についてのフォーカス遅延回路及びy方向についてのフォーカス遅延回路で構成される。ステアリング遅延回路セット190は具体的にはx方向についてのステアリング遅延回路及びy方向についてのステアリング遅延回路で構成される。それらの遅延回路に対応して装置本体側からクロック信号群192が供給されており、そのクロック信号群192は、y方向についてのフォーカス用のクロック信号196、y方向についてのフォーカス用のクロック信号198、x方向についてのステアリング用のクロック信号200及びY方向についてのステアリング用のクロック信号202で構成される。符号194は装置本体側から供給される送信トリガーを示している。
符号192はパルサー部を示しており、そのパルサー部192は複数のパルサー194によって構成される。フォーカス遅延回路セット188からx方向及びy方向についてフォーカシング処理された信号列が出力されると、その信号列に対してステアリング遅延回路セット190においてx方向及びy方向についてのステアリング遅延処理が施され、その処理結果である信号列がパルサー部192に入力され、これによって複数のドライブ信号(送信信号)が生成される。それらのドライブ信号は複数の送信素子180及び複数の兼用素子182に供給される。
一方、複数の送受兼用素子182からの受信信号は、分離回路あるいは保護回路としての回路196を介してアンプ198に入力され、そこで増幅された信号202が生成される。また、複数の受信素子184から出力される受信信号はアンプ198にて増幅されて受信信号202が生成される。それらの受信信号202は受信信号群200として装置本体側へ出力される。
図16には、この実施形態におけるプローブの構成例が概念的に示されている。プローブケース202内にはアレイ振動子10が設けられている。そのアレイ振動子10の背面側にはバッキング206が設けられ、アレイ振動子10の前方側には整合層208が設けられている。アレイ振動子10の後方には電子回路基板212が設けられ、その電子回路基板212とアレイ振動子10との間にはフレキシブルケーブル210が設けられている。電子回路基板212には電子回路214が搭載され、この電子回路214は上述したフォーカス遅延回路セット188及びステアリング遅延回路セット190を有している。符号204はプローブケーブルを示している。
したがって、この図15及び図16に示す実施形態によれば、プローブ内に送信モジュールに相当する回路を収容することができ、その一方において装置本体側からプローブに対しては少数の制御信号のみを供給すればよいので、プローブケーブルを構成する信号線の本数を削減できると共に、各遅延回路セットの回路規模を極めて小さくできるので、プローブ内の物量を削減して、プローブ自体の小型化を図ることができる。
図17には、図15に示した構成例についての変形例が示されている。アレイ振動子10は2Dアレイ振動子として構成されており、その2Dアレイ振動子はそれぞれ複数の振動素子からなる中央部222及び周辺部220に区分されている。
中央部222に対応して第1のフォーカス遅延回路セット228が設けられ、周辺部220に対応して第2のフォーカス遅延回路セット236が設けられている。それらのフォーカス遅延回路セット228,236はx方向についてのフォーカス遅延回路及びy方向についてのフォーカス遅延回路で構成されるものである。中央部222及び周辺部220のそれぞれについて独立してフォーカス遅延処理を行えるので、超音波ビームのフォーカシングをより良好にできるという利点がある。
第1のフォーカス遅延回路セット228には可変クロック回路セット230が接続され、第2フォーカス遅延回路セット236には可変クロック回路セット238が接続されている。それらの可変クロック回路セット230,238により、中央部222及び周辺部220についてx方向及びy方向のフォーカシングを独立して制御することができる。
第1のフォーカス遅延回路セット228及び第2のフォーカス遅延回路セット236の後段にはステアリング遅延回路セット232が設けられている。このステアリング遅延回路セット232はx方向のステアリング遅延回路及びy方向のステアリング遅延回路で構成されるものである。そのステアリング遅延回路セット232には、x方向及びy方向のそれぞれについてクロック信号を供給するための可変クロック回路セット234が接続されている。ちなみに、複数の受信ビームを同時に形成する場合には、複数のステアリング遅延回路セット232を設ければよい。
したがって、図17に示す回路構成例によれば、アレイ振動子10上において複数の領域を設定し、それぞれの領域ごとに独立してフォーカス遅延処理を行えるために、より良好なフォーカシングを実現できるという利点がある。
図18に示す構成例においては、ステアリング遅延回路34及び可変クロック回路36については図1に示した回路構成と同様であるが、フォーカス遅延回路250が従来同様の回路構成を有している。すなわち、少なくとも1つの遅延回路についてクロック信号の周波数による遅延特性制御を実現できれば、上記の利点を得ることが可能となる。
フォーカス遅延回路250は複数のディレイ回路252によって構成され、その回路構成例が図19に示されている。フォーカスディレイテーブル254には、フォーカス番号256に対応したディレイデータが格納されており、フォーカス番号256が指定されると、それに対応するディレイデータが出力される。その一方において、カウンタ260にはクロック発生回路262からの固定周波数のクロック信号を供給され、カウンタ260はスタートパルス258が入力されるとその入力タイミングからクロック信号のカウントを開始する。カウンタ260のカウント値がフォーカスディレイテーブル254から出力されるディレイデータに一致すると、それがデコーダ264にて判断され、その結果、出力信号が生成される。
一方、図20においては、ステアリング遅延回路54及び可変クロック回路56については図1に示した回路構成例と同様であるが、フォーカス遅延回路264が従来同様の構成を有している。
フォーカス遅延回路264は複数のディレイ回路266を有しており、各ディレイ回路266の構成例が図21に示されている。FIFOメモリ280にはクロック発生回路282からの書き込みパルス286が入力され、その書き込みパルス286にしたがって受信データ267がFIFOメモリ280へ格納される。ちなみに、クロック発生回路282から、前段に設けられているA/D変換器に対してサンプリング用のクロック信号が出力されている。
クロック発生回路282は、クロック信号としてのカウントパルス284を生成しており、そのカウントパルス284はカウンタ274へ出力されている。カウンタ274はスタートパルス276が入力されたタイミングからカウントパルス284をカウントし、そのカウント値をデコーダ278へ出力している。フォーカスディレイテーブル270にはフォーカス番号に対応付けられたディレイデータが格納されており、フォーカス番号272が指定されると、フォーカスディレイテーブル270からディレイデータが出力される。デコーダ278においては、そのディレイデータとカウンタのカウント値とが一致した時点で、読み出しパルス290をFIFOメモリ280へ出力する。これによってFIFOメモリ280から、読み出しパルス290が入力されたタイミングで受信データ292が出力されることになる。これによって、受信ダイナミックフォーカスを実現することが可能である。
以上のように従来の遅延回路と本実施形態固有の遅延回路とを組み合わせても、本実施形態固有の遅延回路が少なくとも1つ採用される限りにおいて回路構成上の利点を得ることが可能である。すなわち制御を簡易化でき、また物量を削減できるという利点がある。
ちなみに、図19に示したフォーカスディレイテーブル254あるいは図21に示したフォーカスディレイテーブル270に関しては、ビームがステアリングされたとしても同じフォーカス条件であれば1つのフォーカス用のディレイデータを格納しておくだけでよいので、従来のようにステアリング及びフォーカスの条件の組み合わせごとに極めて多くのディレイデータを格納しておく必要がない。例えば、受信ダイナミックフォーカスに必要なデータ容量をBMbyteとすると、従来の装置構成例においては、ビームの本数をBN本、パラレル受信数をPN個とすると、フォーカスディレイテーブルの全体としての容量はDM×BN×PNbyteとなる。その一方において、本実施形態によれば、DMbyteのみの容量があればダイナミックフォーカスを実現することは可能となり、従来の1/(BN×PN)にテーブルの容量を削減できるという利点がある。特に、三次元空間に対する超音波ビームのスキャンなどを行う場合においてはビームの本数が数千本にも及ぶためフォーカス用とビーム偏向用のディレイ制御を分離することにより上述した説明のようにディレイデータあるいは制御条件を非常に少なくすることができるという利点がある。
また、本実施形態によれば、遅延回路においてはそれ全体として比遅延量関数をもたせておき、その関数を基礎としてクロック信号の周波数によって曲率あるいは傾きの異なる多様な遅延特性(実遅延時間特性)を生成できるので、従来のようにディレイデータを頻繁に書き換えるなどの煩雑な制御は不要となり、極めて簡便な制御を実現することができると共に、そのための回路構成の規模も極めて小さくできるという利点がある。その結果、図16に示したようにプローブ内に一定の電子回路を配置して合理的なシステムを構築できるという利点がある。なお、プローブ内に必要に応じて送信モジュールに加えて受信モジュールを配置するようにしてもよい。上記の実施形態には1Dアレイ振動子及び2Dアレイ振動子が用いられていたが、例えば1.5Dアレイ振動子を用いる場合にも上記の実施形態を採用することが可能である。
10 アレイ振動子、12 送信モジュール、14 受信モジュール、16 システム制御部、18 画像処理部、20 表示器、24 送信用フォーカス遅延部、26 送信用ステアリング遅延部、44 受信用フォーカス遅延部、46 第1の受信用ステアリング遅延部、48 第2の受信用ステアリング遅延部。