JP2005064028A - Wiring board - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は多層構造を有する配線基板に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平６−３７４１６号公報
【０００３】
ＬＳＩやＩＣなどの半導体部品を搭載したり、あるいは基板内部に伝送線路、フィルタなどの回路素子を形成した配線基板として、ガラス強化樹脂層等で構成された板状金属コアの両面に、樹脂誘電体層と金属導体層を交互に積層した多層配線基板が使用されている。しかし、配線基板の強度あるいは放熱性能などを向上するため、銅合金からなる板状金属コアを有する多層配線基板も使用され始めている。このような多層配線基板の板状金属コアに信号用あるいは電源用（直流電源の供給）、グランド用（信号の接地）などの複数のスルーホール導体を形成し、信号線の特性インピーダンスの精度並びに周波数特性を安定向上させることが行なわれている。例えば、多層配線基板の両面に形成された信号伝送線路の特性インピーダンスとスルーホール導体の特性インピーダンスを整合させる方法が特許文献１に提案されている。即ち、この両面に形成された信号伝送線路を接続する信号スルーホール導体に隣接してグランドスルーホールを配置することで、信号スルーホール導体の特性インピーダンスを前記信号伝送線路の特性インピーダンスに精度良く一致させる。これによって、高速論理回路の信号波形の劣化を最小にしてその伝播を向上させる、というものである。
【０００４】
【発明が解決しようとする課題】
しかし、このようなスルーホール導体においては、クロック周波数１００ＭＨｚ以上の電気信号（以降、該電気信号をその高周波帯における電気的特性、例えばインピーダンス、高調波を含む周波数帯域等の観点から「高周波信号」ともいう）を入出力する高速論理回路にこの多層配線基板を適用する場合には、前記多層配線基板に内層された電源層（直流電源供給用）あるいはグランド層（電気信号接地用）に接続するグランドスルーホール導体あるいは電源スルーホール導体の高周波帯におけるインピーダンスＺＳが問題となる。特に、高速論理回路として、ＣＰＵ、ＤＳＰあるいはＲＡＭなどのＬＳＩを多層配線基板に実装し、ＬＳＩの消費電流として数百ｍＡ以上の高速大電流ＩＣがそのＬＳＩとこの多層配線基板間を流れる場合には、前記インピーダンスＺＳによって定まる直列インダクタンスＬで発生する電圧ｅＬ［ ｅＬ ＝｜ｊωＬ×ＩＣ｜ −−−（１）、但し、ω：高周波信号の角周波数］が、ＬＳＩに供給される直流電源の電圧降下あるいはＬＳＩからグランド（接地）に流れ込むグランド電圧の上昇を招き、ＬＳＩの高速論理回路の性能に少なからぬ影響（ノイズ・マージンの低下、信号波形の劣化など）を及ぼすことが多い。
【０００５】
本発明の課題は、電源スルーホール導体あるいはグランドスルーホール導体のインピーダンスを低減し、この多層配線基板を使用した電気信号回路の高速論理回路の性能低下を防ぐことができる多層配線基板を提供することにある。
【０００６】
【課題を解決するための手段及び作用・効果】
上記課題を解決するためにその第一の構成は、板状金属コアの第一主表面と第二主表面とのそれぞれに金属導体層と誘電体層とが交互に積層され、導体層は少なくとも１層が電源層とされ、また、他の少なくとも１層はグランド層とされ、板状金属コアにコア貫通孔が形成され、該コア貫通孔内には、これを充填する誘電体材料により互いにかつ板状金属コアから空間的に隔てられた形で、第一主表面側の導体層と第二主表面側の導体層とを互いに接続する２以上のスルーホール導体が配置され、
それらスルーホール導体の少なくとも一つが、電源層に導通する電源スルーホール導体とされ、他の少なくとも一つがグランド層に導通するグランドスルーホール導体とされたことを特徴とする。
【０００７】
上記本発明の配線基板は、板状金属コアを貫通するコア貫通孔に電源スルーホール導体とグランドスルーホール導体を隣接して平行に配置し、かつ電源スルーホール導体は内層された電源層にあるいはグランドスルーホール導体は内層されたグランド層にそれぞれ接続されて、この両スルホール導体を結合分布定数線路として働かせることにより、両スルーホール導体の線路インピーダンスＺＳ［前記コア貫通孔形状と両スルーホール導体の断面形状等で一義的に定まる、詳細後述の（９）式参照］を低インピーダンスでかつ安定にすることができる。
【０００８】
即ち，両スルーホール導体のもつ直列インダクタンスＬはその線路インピーダンスＺＳで定まる｛Ｌ≒（ＺＳ・ｌｅ）／（λｇ・ｆ）−−−（２）、但し、ｌｅ：スルーホール導体の長さ、λｇ：スルーホール導体上の線路波長、ｆ：高周波信号の周波数｝ので、そこに生じる電圧ｅＬ｛前（１）式で与えられる｝も小さくなる。この結果、本発明の配線基板を使用し、その上に高速論理回路である集積回路素子を実装した電気信号回路（以後、単に、「電気信号回路」という）は、その高速信号性能、例えばノイズ・マージン、クロストークあるいは信号波形の伝播などを向上させることができる。
【０００９】
さらに、グランドスルーホール導体と電源スルーホール導体とは、論理回路を動作させるグランドと電源とにそれぞれ接続され、グランドスルーホール導体を流れる電気信号の電流と電源スルーホール導体を流れる該電気信号の電流との電流位相が互いに逆相になるように、グランドスルーホール導体と電源スルーホール導体との電流経路を定めるようにすることもできる。このようにすると、コア貫通孔に配置されたグランドスルーホール導体と電源スルーホール導体を流れる電気信号の電流は、大きさが略等しく、かつ互いの電流位相が逆相になるので、両スルーホール導体は奇モード励振された結合になり、その特性インピーダンスＺｏｄは通常モード励振（結合する２線路を流れるそれぞれの電流の間に特定の関係を有しない）の場合の線路インピーダンスＺＳの半分｛Ｚｏｄ＝ ＺＳ／２ −−−（３）、詳細後述の（１１）式参照｝になる。この結果、直列インダクタンスＬ０並びにそれによって生じる前記電圧降下あるいは前記電圧上昇も１／２となって電気信号回路の前記高速信号性能を向上することができる。なお、電源スルーホール導体又はグランドスルーホール導体を流れる電気信号の電流は、論理回路各部の基本動作を時間的に定めるクロックパルスに同期した時間的に規則性のある高速パルス信号電流（高調波成分を含めて広帯域高周波信号となる、「信号成分」）と、論理回路各部の動作に基づいて発生する個別電流を集合した時間的に不規則な集合電流（いわゆる、「雑音成分」）とを重畳した複雑な混合電流となり、本発明では電源スルーホール導体又はグランドスルーホール導体を流れるそれぞれの電流の上記の高周波信号成分と雑音成分を合せて「電気信号」と称する。
【００１０】
又、本発明の配線基板は、グランドスルーホール導体と電源スルーホール導体とは、各々の固有抵抗をρ、長さをｌｅ、内径をＤ、厚さをｔとしたとき、Ｒ＝（ρｌｅ）／（πＤｔ）−−−（４）にて定義されるその導体抵抗が（１／１００）Ω以下であるようにしてもよい。近年になってＬＳＩの動作電圧は段階的に低下し、最近のＭＰＵは電源電圧ＶＳが
ＶＳ≒１．５Ｖ（ボルト）以下で動作するようになっている。このため、多層配線基板の電源層あるいはグランド層からＬＳＩに接続される際の電源ライン（パッド＋ビア導体＋電源スルーホール導体）あるいはグランドライン（パッド＋ビア導体＋グランドスルーホール導体）の直列抵抗ＲＬを小さくすることが大切である。この直列抵抗ＲＬは長さの最も大きいスルーホール導体の抵抗ＲＳが支配的であるので、ＬＳＩの消費電流ＩＣが≒１Ａ（アンペア）としたときに、これによって発生する前記電源の降下あるいは前記グランド電圧の上昇ｅＲ｛ｅＲ≒ＩＣ・ＲＳ−−−（５）｝が、ｅＲ≦（１／１００）Ｖ以下になり、上記ＭＰＵ動作電圧ＶＳ≒１．５Ｖの約１％以下にすることができる。その結果として電気信号回路の前記高速信号性能を向上させることが可能である。
【００１１】
次に、グランドスルーホール導体と電源スルーホール導体が一対として隣接することによりグランド／電源スルーホール導体対を形成し、１又は２以上の該グランド／電源スルーホール導体対がコア貫通孔に配置されるようにすることができる。この構成によって、一対の場合には上記の効果を達成する。２対以上の複数対の場合には同一のコア貫通孔に対して、電源スルーホール導体とグランドスルーホール導体のそれぞれが対の数Ｎに対応した複数並列接続とされる。この結果、各スルーホール導体の直列インダクタンスＬＮは１／Ｎに低減｛ＬＮ＝Ｌ／Ｎ −−−（６）｝されて、電源の電圧降下とグランドの電圧上昇も１／Ｎと極めて小さくできる。
【００１２】
又、本発明の配線基板は、グランドスルーホール導体と電源スルーホール導体とが縦横複数個ずつのマトリックス状に互い違いに、コア貫通孔に配置される構成としてもよい。これによって、このグランドスルーホール導体と電源スルーホール導体は互いに、コア貫通孔内で隣接する２つのスルーホール導体と同時に結合することができ、この２つの相互インダクタンスの作用でその線路インピーダンスＺＳをさらに約 ２０／（εｒ）１／２ Ω低減［詳細は（１０）式と（１３）式の対比を参照］することができる。コア貫通孔に充填された誘電体の比誘電率εｒをεｒ≒４とすれば、上記の低減値は２０／（εｒ）１／２＝２０／２＝１０Ωとなり、さらに電気信号回路の前記高速信号性能を向上させることができる。
【００１３】
又、本発明の配線基板は、グランド／電源スルーホール導体対において、グランドスルーホール導体の中心線と電源スルーホール導体の中心線とがなす距離Ｓが、各スルーホール導体の外径をｄとしたときに、１＜Ｓ／ｄ≦３ ｛−−−（７）｝の関係式を満たすようにすることが好ましい。この場合、両スルーホール導体がなす奇モード励振の特性インピーダンスＺｏｄは近似的に、Ｚｏｄ≒［１３８／（εｒ）１／２］ｌｏｇ１０｛（２Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝−−−（８） ［詳細は後述の（１０）式参照］、但し、Ｄ：コア貫通孔の長さ、εｒ：コア貫通孔に充填された誘電体の比誘電率、と与えられるので、上（７）式を満たせば、この奇モード励振の特性インピーダンスＺｏｄは、εｒ≒４、Ｄ≒５ｄとして、Ｚｏｄ≦３０Ωと小さく設定することができる。この結果、前（２）式からグランドスルーホール導体あるいは電源スルーホール導体の直列インダクタンスＬｄが十分に小さくなり、電気信号回路の前記高速信号性能を向上することができる。
【００１４】
又、本発明の配線基板は、板状金属コアにコア貫通孔が複数形成され、それぞれのコア貫通孔内にグランド／電源スルーホール導体対が１つ以上存在するように、複数のグランドスルーホール導体と電源スルーホール導体とが分配されるようにすることもできる。このように構成すると、フリップチップ等の集積回路素子を多層配線基板に接続する際に、その集積回路素子のグランド及び電源につながる各線路のインピーダンスを安定化することができると共にその線路に流れるそれぞれの電流が上記の奇モード励振になる。これによって、各線路（グランドスルーホール導体につながるグランドライン及び電源スルーホール導体につながる電源ライン）のインダクタンスを小さくすることができて、電気信号回路の前記高速信号性能を向上することができる。又、集積回路からこの多層配線基板に接続される複数の信号ライン（信号が流れる線路）を前記複数の線路（グランドライン及び電源ライン）で内側から囲むような配置にするので、各信号ライン間のクロストークを低減することもできる。
【００１５】
又、本発明の配線基板は、板状コアの第一主表面に、樹脂誘電体層と金属導体層とを交互に積層した第一配線積層部が形成され、
板状コアの第二主表面に、樹脂誘電体層と金属導体層とを交互に積層した第二配線積層部が形成され、
第一配線積層部の第一主表面には、半導体集積回路素子を接続するための、第一側電源パッドと第一側グランドパッドとを含む第一側電極パッドアレーが露出形成され、
第二配線積層部の第二主表面には、接続先基板に配線基板を接続するための、第二側電源パッドと第二側グランドパッドとを含む第二側電極パッドアレーが露出形成され、
第一側電源パッドと第二側電源パッドとは、第一配線積層部及び第二配線積層部との少なくともいずれかの金属導体層に形成される電源用面導体に導通し、
第一側グランドパッドと第二側グランドパッドとは、第一配線積層部及び第二配線積層部との少なくともいずれかの金属導体層に形成されるグランド用面導体に導通し、さらに、
第一側電源パッドと第二側電源パッドとをつなぐ電源ラインにおいて、第一側電源パッドと、第一配線積層部内の第一側電源ビア導体と、電源スルーホールとが基板積層方向に直線的に配列してなり、
第一側グランドパッドと第二側グランドパッドとをつなぐグランドラインにおいて、第一側グランドパッドと、第一配線積層部内の第一側グランドビア導体と、グランドスルーホールとが基板積層方向に直線的に配列するようにしてもよい。
【００１６】
このような構成によって、接続先基板、例えばマザーボードの電源並びにグランドにそれぞれ接続された、該多層配線基板の電源層（電源用面導体）並びにグランド層（グランド用面導体）に対して、電源ライン（電源層から集積回路，即ちＬＳＩの電源電極迄の配線）あるいはグランドライン（グランド層からＬＳＩのＧＮＤ電極迄の配線）の線路長は最短になり、電源ラインあるいはグランドラインの直列インダクタンスＬＬを最小にすることができる。その結果として、電気信号回路（多層配線基板＋ＬＳＩ）の前記高速信号性能を向上する。
【００１７】
又，本発明の配線基板は、板状コアの第一主表面に、樹脂誘電体層と金属導体層とを交互に積層した第一配線積層部が形成され、
該第一配線積層部の第一主表面には、半導体集積回路素子を接続するための、第一側電源パッドと第一側グランドパッドとがマトリックス状に配列した第一側電極パッドアレーが露出形成され、第一側電源パッドと第一側グランドパッドとに個別に導通する電源スルーホール導体とグランドスルーホール導体とが、第一側電極パッドアレーに対応したマトリックス状に配列してもよい。この構成によって、Ｆｌｉｐ Ｃｈｉｐ 等のベアチップあるいはＣＳＰ （Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等のパッケージ実装された集積回路素子（ＬＳＩ）を多層配線基板の電源層及びグランド層に最短配線（ファイン・パターン）で接続し、かつそれぞれの線路インピーダンス（即ち、インダクタンス）を小さくすることができる。この結果、集積回路素子と多層配線基板で構成される電気信号回路の前記高速信号性能を向上させると共に各信号線の結合に伴なう漏話を低減することが可能である。
【００１８】
又、本発明の配線基板は、集積回路素子の信号電極端子に導通する信号スルーホール導体は、グランド／電源スルーホール導体対が配置されたコア貫通孔とは別のコア貫通孔に設けられているようにしてもよい。この構成によって、周波数百ＭＨｚから数ＧＨｚの高速クロック信号等である前記電気信号を伝送する信号スルーホール導体のインピーダンスを、この高速クロック信号の高調波を含めた広帯域の高周波信号に対して安定化並びに最適化（この多層配線基板が接続されるマザーボードの信号伝送路のインピーダンスと整合させる等）することができ、集積化素子とこの多層配線基板で構成される電気信号回路の上記の高速信号性能をさらに向上させることができる。
【００１９】
【発明の実施の形態】
以下、添付の図面を参照しつつ本発明の実施形態を説明する。図１Ａ、図１Ｂと図１Ｃに本発明の配線基板に使用される多層配線基板１の構造を示す。図１Ａは該多層配線基板を厚さ方向に切断した模式的断面図であり、図１ＢにそのＡＡ断面の構造の一部を模式的に表す。さらに、集積回路素子ＩＣ１から多層配線基板１のグランド層ＧＮＤ並びに電源層ＰＳに至る電流経路を図１Ｃにて説明する。まず、図１Ａを用いて多層配線基板１の基本的構造を説明する。多層配線基板１は芯材として熱膨張係数の小さい板状金属コアＭＣ（例えば、インバー：Ｆｅ−３６．５％Ｎｉ、４２アロイ：Ｆｅ−４２％Ｎｉ、あるいはこれらにＣｕをクラッドした複合材）を有する。
【００２０】
板状金属コアＭＣの第一主表面ＭＳ１には、該板状金属コアＭＣに近い側から、第一誘電体層Ｖ１、第一導体層Ｍ１、第二誘電体層Ｖ２、第二導体層Ｍ２、第三誘電体層Ｖ３及び第一主表面電極パッドを含む第三導体層Ｍ３がこの順序にて積層形成されている。又，板状金属コアＭＣの第二主表面ＭＳ２には、該板状金属コアＭＣに近い側から、第四誘電体層Ｖ１１、第四導体層Ｍ１１、第五誘電体層Ｖ１２、第五導体層Ｍ１２、第六誘電体層Ｖ１３及び第二主表面電極パッドを含む第六導体層Ｍ１３がこの順序にて積層形成されている。なお、各誘電体層Ｖ１、Ｖ２、Ｖ３、Ｖ１１、Ｖ１２、Ｖ１３は樹脂誘電体シートにて形成され、具体的には感光性樹脂にて構成されたビルドアップ層となっている。本実施形態において、該感光性樹脂組成物はエポキシ樹脂（例えば、ＦＲ４：Ｆｉｂｅｒ Ｒｅｉｎｆｏｒｃｅｄ）等にて構成され比誘電率εｒはεｒ＝２〜４に調整されている。なお、前記誘電体層は熱硬化性樹脂あるいはセラミック誘電体で形成することも可能である。又、各導体層Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３と各誘電体層を貫通する複数のビア導体ＶＡ及び前記板状金属コアＭＣと誘電体層Ｖ１，Ｖ１１を同時に貫通する複数のスルーホール導体ＧＰ（グランド用）／ＰＰ（電源用）／ＳＰ（信号用）は、前記誘電体の表面に下地となる無電解メッキを形成した後に、電解メッキを行なって所定厚（１０〜４０μｍに調整）の銅箔を有する電極パッド（導体層）、ビア導体及びスルーホール導体（ＰＴＨ：Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ）を形成する。
【００２１】
ここで、各スルーホール導体は、各々の固有抵抗をρ、長さをｌｅ、内径をＤ、厚さをｔとしたとき、その導体抵抗ＲはＲ＝（ρｌｅ）／（πＤｔ）−−−（４）で与えられる。最近のＬＳＩは高速動作の要求に応えるために、ＩＣの最小構成単位であるトランジスタ・セルのサイズが相当に小さくなり、それに合わせて各電源電圧ＶＳがＶＳ≒１．５Ｖ（ボルト）以下で動作するようになっている。このため、多層配線基板の電源層あるいはグランド層からＬＳＩに接続される際の電源ライン及びグランドラインの直列抵抗ＲＬを一層小さくすることが求められている。この直列抵抗ＲＬは線路長が最も大きいスルーホール導体の抵抗ＲＳが支配的であるので、この抵抗ＲＳが≦１／１００（Ω）以下であれば、ＬＳＩの消費電流ＩＣが≒１Ａ（アンペア）としたときに、これによって発生する電源電圧の降下あるいは前記グランド電圧の上昇ｅＲ｛ｅＲ≒ＩＣ・ＲＳ−−−（５）｝が、ｅＲ≦（１／１００）Ｖ以下になり、上記ＬＳＩ動作電圧ＶＳ≒１．５Ｖの約１％以下にすることができる。その結果として電気信号回路の前記高速信号性能を向上させることが可能である。因みに本発明の多層配線基板は、Ｃｕの個有抵抗ρ＝１．７２×１０−８（Ω・ｍ）として、各スルーホール導体のサイズは略、ｌｅ＝４×１０−４（ｍ）、Ｄ＝７×１０−５（ｍ）、ｔ＝３×１０−５（ｍ）であり、これを上式（４）に適用してその直列抵抗（導体抵抗）ＲＳ≒１ｍΩ＝１／１０００ （Ω）を得る。よって、各スルーホール導体の直列抵抗は目標値１０ｍΩに比して１／１０となり、本発明の多層配線基板は低抵抗性能において大変に優れていることが分かる。
【００２２】
この多層配線基板の最表面（前記第三導体層Ｍ３）に形成された複数の第一主表面電極パッド（ＰＡ２１１、ＰＡ２２１他）は前記の集積回路素子ＩＣ１、具体的には Ｆｌｉｐ
Ｃｈｉｐ 等のベアチップあるいはＣＳＰ等のパッケージ実装のＬＳＩをＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装するためのハンダボール（半田バンプ）ＳＢ２０１、ＳＢ２１１、ＳＢ２２１、ＳＢＡ２３１、ＳＢ２４１、ＳＢ２５１、ＳＢ２６１を形成するための半田ランドであり、ハンダ付け用の表面処理として錫・鉛合金メッキ又は無電解Ｎｉ−Ａｕメッキが施されている。又、多層配線基板１の最裏面（前記第六導体層Ｍ１３）に形成された複数の第二主表面電極パッド（ＰＡ３０１、ＰＡ３０２他）は、この多層配線基板１をＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の周知の面実装形態でマザーボード等の主基板に接続するハンダボール（半田バンプ）ＳＢ３０１、ＳＢ３０２、ＳＢ３０３、ＳＢ３０４を形成するための半田ランドであり、ハンダ付け用の表面処理として錫・鉛合金メッキ又は無電解Ｎｉ−Ａｕメッキが施されている。そして、第三導体層Ｍ３及び第六導体層Ｍ１３の上に感光性絶縁樹脂組成物よりなるソルダーレジスト層ＳＲ１及びＳＲ２が形成され、多層配線基板１の部品実装工程（ソルダリング等）で生じる可能性のあるハンダ糸接触、ハンダブリッジ等による線間の短絡あるいは塵埃等による線間の絶縁不良を防止する。なお、前記集積回路素子ＩＣ１とこの多層配線基板１の接続及び該多層配線基板１とマザーボードの接続については図４においてその詳細を後述する。
【００２３】
次に、この多層配線基板１の具体的な構造と配置、並びに電気的特性などその特徴について説明を行なう。まず、断面図の図１Ａと、多層配線基板１と集積回路素子ＩＣ１間の電流経路を示す図１Ｃを対比しながら説明を進める。前記集積回路素子ＩＣ１のグランド電極端子ＣＢ２１１から、グランド電極端子ＣＢ２１１の接続用ハンダボールＳＢ２１１を介して多層配線基板１のグランド層ＧＮＤに至る電流の経路は次の通りである。ハンダボールＳＢ２１１に接続された第一主表面電極パッドＰＡ２１１からグランド層ＧＮＤに至るグランドラインＧＬ１０１は、第一主表面電極パッドＰＡ２１１（前記第三導体層Ｍ３）、第三誘電体層Ｖ３を貫通するグランドビア導体ＶＡ２１１、グランド電極パッドＥＲ２１１（前記第二導体層Ｍ２）、第二誘電体層Ｖ２を貫通するグランドビア導体ＶＡ２１２、グランド電極パッドＥＲ２１２（前記第一導体層Ｍ１）、及びグランドスルーホールＧＰ１０１で構成され、グランド電極端子ＣＢ２１１から多層配線基板１のグランド層ＧＮＤまで接地電流ＩＧを流す。
【００２４】
次に、接続用ハンダボールＳＢ２２１を介して多層配線基板１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極端子 ＣＢ２２１に至る電流の経路は次の通りである。多層配線基板１の電源層ＰＳからハンダボールＳＢ２２１を経て前記集積回路素子ＩＣ１の電源電極端子ＣＢ２２１に至る電源ラインＰＬ１０１は、第一主表面電極パッドＰＡ２２１（前記第三導体層Ｍ３）、第三誘電体層Ｖ３を貫通する電源ビア導体ＶＡ２２１、電源電極パッドＥＲ２２１（前記第二導体層Ｍ２）、第二誘電体層Ｖ２を貫通する電源ビア導体ＶＡ２２２、電源電極パッドＥＲ２２２（前記第一導体層Ｍ１）、及び電源スルーホールＰＰ１０１、電源電極パッドＥＲ２２３（前記第四導体層Ｍ１１）、第五誘電体層Ｖ１２を貫通する電源ビア導体ＶＡ２２３で構成され、多層配線基板１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極パッドＣＢ２２１まで電源電流ＩＰを流す。
【００２５】
ここで前記の接地電流ＩＧと該電源電流ＩＰは集積回路素子ＩＣ１の中で一つにつながるので両電流ＩＧ，ＩＰの大きさは等しくその電流位相は集積回路素子ＩＣ１から等距離の位置（例えば、両ラインの始点となる第一主表面電極パッドＰＡ２１１とＰＡ２２１）において逆相になる。なぜなら、該集積回路素子ＩＣ１が発生する高速電気信号Ｓｈ（電圧ｅＳＨ／電流ｉＳＨ）すなわち、周波数百ＭＨｚ〜２ＧＨｚの高速クロック信号ＳＣは高調波成分を考慮しておよそ０．１ＧＨｚ〜１０ＧＨｚまでの広帯域の高周波信号ＳＲＦとなるが、比誘電率εｒ＝２〜４の範囲でその高周波信号ＳＲＦの線路波長λｇは最小で１〜２ｃｍとなる。前記グランドラインＧＬ１０１および前記電源ラインＰＬ１０１の全長の差ＶＳＬ（＝第四導体層Ｍ１１＋第五誘電体層Ｖ１２）は約５０μｍであるから、上記の線路波長λｇの１／２００以下となり、その線路波長λｇに比して十分に小さいことが分かる。因みに本発明の多層配線基板１では前記スルーホール導体ＧＰ１０１／ＰＰ１０１の長さｌｅは約３００μｍで、各誘電体層Ｖ１、Ｖ２、Ｖ３、Ｖ１１、Ｖ１２、Ｖ１３の厚さは約３０μｍで、各導体層Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３の厚さは約２５μｍとなっているので、導体層Ｍ１、Ｍ２、Ｍ３と誘電体層Ｖ２、Ｖ３で構成されるビア導体・電極パッドの複合層ＭＬの厚さＶＭＬは１３５μｍとなる。この結果、両スルーホール導体ＧＰ１０１、ＰＰ１０１がグランドラインＧＬ１０１及び電源ラインＰＬ１０１の主構成要素になっていることが分かる。なお、集積回路素子ＩＣ１とこの多層配線基板１を接続するハンダボールＳＢ２０１、ＳＢ２１１、ＳＢ２２１、ＳＢ２３１、ＳＢ２４１、ＳＢ２５１、ＳＢ２６１の大きさは百数十μｍである。
【００２６】
次に、多層配線基板１のＡＡ断面図である図１Ｂを使用してグランドスルーホール導体ＧＰ１０１及び電源スルーホール導体ＰＰ１０１のなす電気的特性について説明を行う。両スルーホール導体、すなわち、グランドスルーホール導体ＧＰ１０１及び電源スルーホール導体ＰＰ１０１の外形をｄ、内径をｄｉとし、両スルーホール導体ＧＰ１０１、ＰＰ１０１の中心間距離をＳ、板状金属コアＭＣのコア貫通孔ＣＨ１００Ａの長さをＤ、さらに、両スルーホール導体と該コア貫通孔ＣＨ１００Ａとの間隙をＡとする。この多層配線基板１ではグランドスルーホール導体ＧＰ１０１及び電源スルーホールＰＬ１０１導体の外形ｄはｄ＝１００μｍ、内径ｄｉはｄｉ＝７０μｍ、両スルーホール導体ＧＰ１０１、ＰＰ１０１の中心間距離（ピッチ）ＳはＳ＝２５０μｍ、板状金属コアＭＣのコア貫通孔ＣＨ１００Ａの長さＤはＤ＝３５０μｍにしている。なお、このコア貫通孔ＣＨ１００Ａと両スルーホール導体ＧＰ１０１、ＰＰ１０１間には比誘電率εｒの誘電体樹脂（例えば、エポキシ系樹脂等）が充填され、グランドスルーホール導体ＧＰ１０１と電源スルーホール導体ＰＰ１０１の絶縁性の向上並びに線路インピーダンスの安定性向上を図っている。
【００２７】
グランドスルーホール導体ＧＰ１０１と電源スルーホール導体ＰＰ１０１のそれぞれに流れる電流に特定の関係を有しない通常モードの励振の場合に、両スルーホール導体ＧＰ１０１、ＰＰ１０１のなす特性インピーダンス（すなわち線路インピーダンス）ＺＳは概ね次のように与えられる。ＺＳ≒［２７６／（εｒ）１／２ ］ｌｏｇ１０｛（２Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝（Ω）−−−（９）。
【００２８】
これに対して、グランドスルーホール導体ＧＰ１０１と電源スルーホール導体ＰＰ１０１のそれぞれに流れる電流の大きさが等しく、両者の電流位相が逆相となる、いわゆる奇モード励振の場合には、両スルーホール導体ＧＰ１０１、ＰＰ１０１のなす特性インピーダンス（すなわち線路インピーダンス）Ｚｏｄは概ね次のように与えられる。
Ｚｏｄ≒［１３８／（εｒ）１／２ ］ｌｏｇ１０｛（２Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝（Ω）−−−（１０）。本発明の多層配線基板１は前述のように、グランドスルーホール導体ＧＰ１０１と電源スルーホール導体ＰＰ１０１のそれぞれに流れる電流ＩＧとＩＰはその大きさが等しく、それぞれの電流位相が逆相（集積回路素子ＩＣ１から等距離にある各点において）になっているので、上記の奇モード励振に相当する。ここで（１Ｂ）において、グランドスルーホール導体ＧＰ１０１上の＋記号と電源スルーホール導体ＰＰ１０１上の−記号は、それぞれを流れる電流の大きさが等しくかつ電流位相が逆相であることを示している。
【００２９】
よって、この多層配線基板１の両スルーホール導体ＧＰ１０１、ＰＰ１０１のなす特性インピーダンス（すなわち線路インピーダンス）Ｚｏｄは（９）式と（１０）式を対比してみると、Ｚｏｄ＝（１／２）ＺＳ−−−（１１）となり、通常モード励振の場合の特性インピーダンスＺＳの１／２となることが分かる。両スルーホール導体ＧＰ１０１、ＰＰ１０１のそれぞれに生じる直列インダクタンスＬは、スルーホール導体ＧＰ１０１、ＰＰ１０１の長さをｌｅ、スルーホール導体上の線路波長をλｇ、高周波信号ＳＲＦの周波数をｆとしたときに、その特性インピーダンスＺｏｄで次のように与えられることが良く知られている、Ｌ≒（Ｚｏｄ・ｌｅ）／（λｇ・ｆ） （Ω）−−−（１２）。この直列インダクタンスＬに生じる電圧ｅＬ［前（１）式で与えられる］を従来の多層配線基板（通常モード励振）の場合の１／２に小さくすることができ、高速論理回路を使用した電気信号回路の高速信号性能（例えばノイズ・マージン、クロストークあるいは信号波形の伝播など）を大幅に向上させる。
【００３０】
なお、前記のグランドビア導体ＶＡ２１１、ＶＡ２１２及び電源ビア導体ＶＡ２２１、ＶＡ２２２、ＶＡ２２３の孔径ｄＶを約ｄＶ＝１００μｍにし、かつ前記電極パッドＰＡ２１１、ＥＲ２１１、ＥＲ２１２、ＰＡ２２１、ＥＲ２２１、ＥＲ２２２のランド径ｄＬをｄＬ＝１５０μｍにしているので、前記のビア導体・電極パッドの複合層ＭＬについても、その外形は両スルーホール導体ＧＰ１０１、ＰＰ１０１と概ね同様な形状であり、両スルーホール導体ＧＰ１０１、ＰＰ１０１を延長した線路として扱うことができる。よって上記の特性インピーダンスＺｏｄはこのビア導体・電極パッドの複合層ＭＬに適用できるものと考えられる。
【００３１】
次に、コア貫通孔（ＣＨ２００Ａ他）に２対のグランドスルーホール導体ＧＰ２０１、ＧＰ２０２及び電源スルーホール導体ＰＰ２０１、ＰＰ２０２を隣接配置した場合について図２Ａ、図２Ｂ、図２Ｃを用いてその構造並びに電気的特性を説明する。図２Ａはその配線基板１１の板状金属コアＭＣを厚さ方向に切断した断面図であり、図２Ｂは図２ＡのＢＢ断面における前記グランドスルーホール導体ＧＰ２０１、ＧＰ２０２及び電源スルーホール導体ＰＰ２０１、ＰＰ２０２のコア貫通孔ＣＨ２００Ａ内における配置を表す。図２Ｃは断面図図２Ａの一部である前記グランドスルーホール導体ＧＰ２０１、ＧＰ２０２及び電源スルーホール導体ＰＰ２０１、ＰＰ２０２を流れるそれぞれの電流経路ＩＰ１、ＩＰ２、ＩＧ１、ＩＧ２を表す。まず、多層配線基板１１の断面図の図２Ａとこの電流経路の図２Ｃを対比させてその構造と電流経路を説明する。前記集積回路素子ＩＣ１のグランド電極端子ＣＢ４１１から、グランド電極端子ＣＢ４１１の接続用ハンダボールＳＢ４１１を介して多層配線基板１１のグランド層ＧＮＤに至る電流の経路は次の通りである。ハンダボールＳＢ４１１に接続された第一主表面電極パッドＰＡ４１１からグランド層ＧＮＤに至るグランドラインＧＬ２０１は、第一主表面電極パッドＰＡ４１１（前記第三導体層Ｍ３）、第三誘電体層Ｖ３を貫通するグランドビア導体ＶＡ４１１、グランド電極パッドＥＲ４１１（前記第二導体層Ｍ２）、第二誘電体層Ｖ２を貫通するグランドビア導体ＶＡ４１２、グランド電極パッドＥＲ４１２（前記第一導体層Ｍ１）、及びグランドスルーホールＧＰ２０１で構成され、グランド電極端子ＣＢ４１１から多層配線基板１１のグランド層ＧＮＤまで接地電流ＩＧ１を流す。
【００３２】
次に、接続用ハンダボールＳＢ４２１を介して多層配線基板１１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極端子 ＣＢ４２１に至る電流の経路は次の通りである。多層配線基板１１の電源層ＰＳからハンダボールＳＢ４２１を経て前記集積回路素子ＩＣ１の電源電極端子ＣＢ４２１に至る電源ラインＰＬ２０１は、第一主表面電極パッドＰＡ４２１（前記第三導体層Ｍ３）、第三誘電体層Ｖ３を貫通する電源ビア導体ＶＡ４２１、電源電極パッドＥＲ４２１（前記第二導体層Ｍ２）、第二誘電体層Ｖ２を貫通する電源ビア導体ＶＡ４２２、電源電極パッドＥＲ４２２（前記第一導体層Ｍ１）、及び電源スルーホールＰＰ２０１、電源電極パッドＥＲ４２３（前記第四導体層Ｍ１１）、第五誘電体層Ｖ１２を貫通する電源ビア導体ＶＡ４２３で構成され、多層配線基板１１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極パッドＣＢ４２１まで電源電流ＩＰ１を流す。ここで前記の接地電流ＩＧ１と該電源電流ＩＰ１は集積回路素子ＩＣ１の中で一緒になるように接続されているので両電流ＩＧ１，ＩＰ１の大きさは等しくその電流位相は集積回路素子ＩＣ１から等距離の位置（例えば、両ラインの始点となる第一主表面電極パッドＰＡ４１１とＰＡ４２１）において逆相になる。
【００３３】
次に、前記集積回路素子ＩＣ１のグランド電極端子 ＣＢ４２２から、グランド電極端子ＣＢ４２２の接続用ハンダボールＳＢ４２２を介して多層配線基板１１のグランド層ＧＮＤに至る電流の経路を説明する。ハンダボールＳＢ４２２に接続された第一主表面電極パッドＰＡ４２２（図示せず）からグランド層ＧＮＤに至るグランドラインＧＬ２０２は、前記グランドラインＧＬ２０１と同様にグランドスルーホールＧＰ２０２を主体に構成され、グランド電極端子ＣＢ４２２から多層配線基板１１のグランド層ＧＮＤまで接地電流ＩＧ２を流す。そして、接続用ハンダボールＳＢ４１２を介して多層配線基板１１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極端子ＣＢ４１２に至る電流の経路は次の通りである。
多層配線基板１１の電源層ＰＳからハンダボールＳＢ４１２を経て前記集積回路素子ＩＣ１の電源電極端子ＣＢ４１２に至る電源ラインＰＬ２０２は、前記電源ラインＰＬ２０１と同様に電源スルーホール導体ＰＰ２０２で主体的に構成され、多層配線基板１１の電源層ＰＳから前記集積回路素子ＩＣ１の電源電極パッドＣＢ４１２まで電源電流ＩＰ２を流す。
ここで前記の接地電流ＩＧ２と該電源電流ＩＰ２も又、集積回路素子ＩＣ１の中で一緒になるように接続されているので両電流ＩＧ２，ＩＰ２の大きさは等しくその電流位相は集積回路素子ＩＣ１から等距離の位置［例えば、両ラインの始点となる第一主表面電極パッドＰＡ４２２とＰＡ４１２（図示せず）］において逆相になる。
【００３４】
なお前記グランドラインＧＬ２０２と前記電源ラインＰＬ２０２は図２Ａでは前記グランドラインＧＬ２０１と前記電源ラインＰＬ２０１の後方に重なっており見えないが、図２Ｃではそれぞれの電流経路の説明ができるようにそれを並列的に示している。前述のように、一対の接地電流ＩＧ１と電源電流ＩＰ１はその大きさが等しくそれぞれの電流位相が逆相になるのでグランドスルーホール導体ＧＰ２０１と電源スルーホール導体ＰＰ２０１は奇モード励振される。もう一組の一対の接地電流ＩＧ２と電源電流ＩＰ２についてもその大きさが等しくそれぞれの電流位相が逆相になるので同様に、グランドスルーホール導体ＧＰ２０２と電源スルーホール導体ＰＰ２０２は奇モード励振されることになる。ここで図２Ｂにおいて、グランドスルーホールＧＰ２０１、ＧＰ２０２上の＋記号と電源スルーホールＰＰ２０１、ＰＰ２０２上の−記号は隣接して、それぞれを流れる電流の大きさが等しくかつ電流位相が逆相であることを示している。なお、一対のグランドラインＧＬ２０１と電源ラインＰＬ２０１及び他の一対のグランドラインＧＬ２０２と電源ラインＰＬ２０２についてもそれぞれのライン全体として、同様に奇モード励振になっていると考えてよい。これら２対のグランドスルーホール導体ＧＰ２０１、ＧＰ２０２と電源スルーホール導体ＰＰ２０１、ＰＰ２０２はコア貫通孔ＣＨ２００Ａにおいて図２Ｂに示されるように、そこに充填された比誘電率εｒの誘電体で絶縁されて、その線路インピーダンスの安定性を向上させている。
【００３５】
該２対のスルーホール導体、すなわち、グランドスルーホール導体ＧＰ２０１、ＧＰ２０２及び電源スルーホールＰＬ２０１、ＰＬ２０２の導体の外形をｄ、内径をｄｉとし、全スルーホール導体（ＧＰ２０１、ＧＰ２０２、ＰＬ２０１、ＰＬ２０２）に対する中心間距離をＳ、全スルーホール導体と該コア貫通孔ＣＨ２００Ａとの間隙をＡ、さらに板状金属コアＭＣのコア貫通孔ＣＨ２００Ａの長さをＤとする。この多層配線基板１１では全スルーホール導体の外形ｄはｄ＝１００μｍ、内径ｄｉはｄｉ＝７０μｍ、全スルーホール導体間の中心間距離（ピッチ）ＳはＳ＝２５０μｍ、貫通孔ＣＨ２００Ａの長さＤはＤ＝３５０μｍにしている。
【００３６】
一対のグランドスルーホール導体ＧＰ２０１と電源スルーホール導体ＰＰ２０１のそれぞれに流れる電流の大きさが等しく、両者の電流位相が逆相となる奇モード励振を形成し同時に他の一対のグランドスルーホール導体ＧＰ２０２と電源スルーホール導体ＰＰ２０２のそれぞれに流れる電流の大きさが等しく、両者の電流位相が逆相となる奇モード励振を形成する場合には、全スルーホール導体ＧＰ２０１、ＧＰ２０２、ＰＰ２０１、ＰＰ２０２のなす特性インピーダンス（すなわち線路インピーダンス）Ｚｄｕｏｄは概ね次のように与えられる。Ｚｄｕｏｄ≒［１３８／（εｒ）１／２ ］ｌｏｇ１０｛（２）１／２（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝（Ω）−−−（１３）。
【００３７】
コア貫通孔ＣＨ１００Ａに一対の電源スルーホールＧＰ１０１と電源スルーホールＰＰ１０１が配置され奇モード励振する場合の前記特性インピーダンスＺｏｄは（１０）式より次のように変形される。
Ｚｏｄ≒［１３８／（εｒ）１／２ ］ｌｏｇ１０｛（２Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝（Ω）＝［１３８／（εｒ）１／２ ］［ｌｏｇ１０２＋ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］（Ω）＝４１．５４／（εｒ）１／２ ＋［１３８／（εｒ）１／２ ］［ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］−−−（１４）を得る。ここでコア貫通孔ＣＨ１００Ａを充填する誘電体の比誘電率εｒをεｒ＝４とし、上式（１４）に適用すれば、
Ｚｏｄ≒２０．７７＋［１３８／（εｒ）１／２ ］［ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］−−−（１５）を得る。
【００３８】
上記（１３）式の特性インピーダンスＺｄｕｏｄは同様に変形される。
Ｚｄｕｏｄ≒［１３８／（εｒ）１／２ ］［ｌｏｇ１０（２）１／２＋ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］（Ω）＝２０．７７／（εｒ）１／２ ＋［１３８／（εｒ）１／２ ］［ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］−−−（１６）を得る。ここでコア貫通孔ＣＨ１００Ａを充填する誘電体の比誘電率εｒをεｒ＝４とし、上式（１６）に適用すれば、
Ｚｄｕｏｄ≒１０．３９＋［１３８／（εｒ）１／２ ］［ｌｏｇ１０２｛（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝］−−−（１７）を得る。
【００３９】
上の両式（１５）と（１７）を比較すると、一対のグランドスルーホール導体ＧＰ２０１／電源スルーホール導体ＰＰ２０１と他の一対のグランドスルーホール導体ＧＰ２０２／電源スルーホール導体ＰＰ２０２が１つのコア貫通孔ＣＨ２００Ａに隣接配置された場合の全スルーホール導体に対する特性インピーダンスＺｄｕｏｄは、１つのコア貫通孔ＣＨ１００Ａに一対のグランドスルーホール導体ＧＰ１０１／電源スルーホール導体ＰＰ１０１が配置された場合の両スルーホール導体に対する特性インピーダンスＺｏｄに比べて２０．７７−１０．３９≒１０Ω小さいことが分かる。すなわち、コア貫通孔ＣＨ２００Ａに２対のグランドスルーホール導体／電源スルーホール導体が配置された多層配線基板１１のグランドラインＧＬ２０１、ＧＬ２０２及び電源ラインＰＬ２０１、ＰＬ２０２のそれぞれのインダクタンスＬｄｕは、コア貫通孔ＣＨ１００Ａに１対のグランドスルーホール導体／電源スルーホール導体が配置された多層配線基板１のグランドラインＧＬ１０１及び電源ラインＰＬ１０１のそれぞれのインダクタンスＬに比べてさらに小さくなり、その電気信号回路の高速信号性能をさらに向上することができる。
【００４０】
次に、コア貫通孔ＣＨ１０Ａに３対のグランドスルーホール導体ＧＰ１、ＧＰ２、ＧＰ３及び電源スルーホール導体ＰＰ１、ＰＰ２、ＰＰ３を隣接配置した場合について図３Ａと図３Ｂを用いてその構造並びに電気的特性を説明する。図３Ａはその配線基板２１の板状金属コアＭＣを厚さ方向に切断した断面図であり、図３Ｂは図３ＡのＣＣ断面における前記グランドスルーホール導体ＧＰ１、ＧＰ２、ＧＰ３及び電源スルーホール導体ＰＰ１、ＰＰ２、ＰＰ３のコア貫通孔ＣＨ１０Ａ内における配置を表す。なお、断面図の図３Ａを使用した多層配線基板２１の構造については前述と同様であるのでその説明を省略する。この多層配線基板２１においてはグランドスルーホールＧＰ１／電源スルーホールＰＰ１が一対、グランドスルーホールＧＰ２／電源スルーホールＰＰ２が一対、グランドスルーホールＧＰ３／電源スルーホールＰＰ３が一対、の合計３対のグランドスルーホールと電源スルーホールが１つのコア貫通孔ＣＨ１０Ａ内に隣接配置されて、多層配線基板１１と同様に、各対のグランドスルーホールと電源スルーホールが奇モード励振を行なう。なお図３Ｂにおいて、グランドスルーホールＧＰ１、ＧＰ２、ＧＰ３上の＋記号と電源スルーホールＰＰ１、ＰＰ２、ＰＰ３上の−記号は隣接して、それぞれを流れる電流の大きさが等しくかつ電流位相が逆相であることを示している。
【００４１】
比誘電率εｒの誘電体が充填されたコア貫通孔ＣＨ１０Ａに配置された前記グランドスルーホール導体ＧＰ１、ＧＰ２、ＧＰ３及び電源スルーホール導体ＰＰ１、ＰＰ２、ＰＰ３はそれぞれに誘電体で絶縁されて、その線路インピーダンスの安定性を向上させる。該コア貫通孔ＣＨ１０Ａに配置された全スルーホール導体の対するそれぞれの特性インピーダンスＺｈｅｏｄは前述のコア貫通孔ＣＨ２００Ａにグランドスルーホール導体ＧＰ２０１、ＧＰ２０２及び電源スルーホール導体ＰＰ２０１、ＰＰ２０２の２対が配置された場合の特性インピーダンスＺｄｕｏｄに比べて、さらに小さくなる。その理由は、この多層配線基板２１では、１つのグランドスルーホール導体に対して３つの電源スルーホール導体が同時に奇モード励振で結合するため（前記の多層配線基板１１の場合には、１つのグランドスルーホール導体に対して２つの電源スルーホール導体が同時に奇モード励振で結合する）、結合数の増加に伴なって、結合数３の場合の特性インピーダンスＺｈｅｏｄが結合数２の場合の特性インピーダンスＺｄｕｏｄより小さくなることによる。その結果、この多層配線基板２１を使用した電気信号回路（集積回路素子ＩＣ１＋多層配線基板２１）の高速信号性能はさらに向上する。
【００４２】
ここで、高速論理回路（ＭＰＵ：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ／ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ／ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ等のＬＳＩ）を使用した集積回路素子ＩＣ１、ＩＣ２をその上面に面状実装した多層配線基板ＢＣＢ１、ＢＣＢ２をマザーボードＭＭＢに接続する場合の全体構成と構造並びに電気的特性について図４を用いて説明する。多層配線基板ＢＣＢ１、ＢＣＢ２には板状金属コアＭＣの両面に感光性エポキシあるいは熱硬化性樹脂等の有機材料からなる誘電体層とその表面に銅メッキにより導体層を多層に積層したビルドアップ配線基板を使用する。なお、その多層配線基板ＢＣＢ１、ＢＣＢ２は前述の多層配線基板１、１１、２１と同様な構造を有する。
【００４３】
具体的には、Ｆｌｉｐ Ｃｈｉｐ を使用したベアチップのＬＳＩの集積回路素子ＩＣ１，ＩＣ２はそれぞれの多層配線基板ＢＣＢ１とＢＣＢ２にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の実装形態で面実装され、その多層配線基板ＢＣＢ１とＢＣＢ２は、さらに多層基板のマザーボードＭＭＢ（：Ｍｕｌｔｉｌａｙｅｒ Ｍｏｔｈｅｒ Ｂｏａｒｄ）にＢＧＡあるいはＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）の実装形態で接続される。ここでは、多層配線基板ＢＣＢ１と集積回路素子ＩＣ１とマザーボードＭＭＢの接続を例にとって簡単に説明する。なお、多層配線基板ＢＣＢ１では信号ラインの構成を省略してあり、グランドラインと電源ラインを主体にその構成と動作を以下に説明する。多層配線基板ＢＣＢ１の第一主表面側に形成されたハンダボールＳＢ１、ＳＢ１１、ＳＢ２１、ＳＢ３１、ＳＢ４１、ＳＢ５１、ＳＢ６１でフリップチップＩＣ１のグランド電極端子（グランド接続用電極バンプ）と電源電極端子（電源接続用電極バンプ）のそれぞれに接続される。このハンダボールＳＢ１には前記の電源ラインＰＬ１が、ハンダボールＳＢ１１には前記のグランドラインＧＬ１が、ハンダボールＳＢ２１には前記の電源ラインＰＬ２がそれぞれ接続される。各グランドラインＧＬ１及び電源ラインＰＬ１、ＰＬ２はグランドスルーホール導体及び電源スルーホール導体が主構成要素となって上述のように特性インピーダンス等の電気的特性を決める。
【００４４】
この多層配線基板ＢＣＢ１の第二主表面側に形成されたハンダボールＳＢ１０１、ＳＢ１０２、ＳＢ１０３、ＳＢ１０４によって多層配線基板ＢＣＢ１はマザーボードＭＭＢに接続される。例えば、電源層ＰＳはこのハンダボールＳＢ１０１、ＳＢ１０２とＳＢ１０４によってマザーボードＭＭＢの電源に、グランド層ＧＮＤはＳＢ１０３によってマザーボードＭＭＢのグランドに、それぞれの電流経路が最短になるように接続される。多層配線基板ＢＣＢ１においては、それぞれのグランドラインＧＬ１、電源ラインＰＬ１、ＰＬ２を流れる電流の経路が最短になるように、第一主表面側の前記ハンダボールＳＢ１、ＳＢ１１、ＳＢ２１からそれぞれのグランドスルーホール導体及び電源スルーホール導体に至るグランドラインＧＬ１、及び電源ラインＰＬ１、ＰＬ２の各構成要素（電極パッド並びにビア導体）をこの多層配線基板ＢＣＢ１の厚さ方向に一直線上に配列してそれぞれのグランドラインＧＬ１及び電源ラインＰｌ１、ＰＬ２の電流経路が最短になるようにしている。これによって多層配線基板ＢＣＢ１と集積回路素子ＩＣ１のグランド及び電源を接続するそれぞれの線路のインピーダンス（前述の特性インピーダンスＺｏｄ、Ｚｄｕｏｄを指す）を最小にしてその直列インダクタンスＬＬを低減し、それによって生じる電源の電圧降下あるいはグランド電圧の上昇を最小にできる。この結果、前記集積回路素子ＩＣ１とこの多層配線基板ＢＣＢ１等で構成される電気信号回路の高速信号性能を大きく向上することができる。
【００４５】
次に、フリップチップを用いた集積回路素子ＩＣ１の接続電極端子（電極バンプあるいは電極パッドともいう）ＧＥＴ、ＰＥＴ、ＳＥＴの配列に合わせて、前記板状金属コアＭＣに複数のコア貫通孔ＣＨ７００Ａ、ＣＨ７００Ｂ、ＣＨ７００Ｃ、ＣＨ７００Ｄを穿設し、各コア貫通孔に一対以上のグランドスルーホール導体ＧＰ７０１、ＧＰ７０２及び電源スルーホール導体ＰＰ７０１、ＰＰ７０２を配置した多層配線基板３１の構造・構成とその電気的特性について図５Ａから図５Ｅを用いて説明する。図５Ａは多層配線基板３１をその厚さ方向に切断した断面図、図５Ｃは図５ＡのＥＥ断面図、図５Ｂはコア貫通孔ＣＨ７００Ａ内における２対のグランドスルーホール導体ＧＰ７０１、ＧＰ７０２と電源スルーホールＰＰ７０１、ＰＰ７０２の配置を表す。なお、図５ＣのＦＦ断面が図５Ａの断面図に相当する。図５Ｄは多層配線基板３１の第一主表面に形成されたハンダボール（ＳＢ６０１他）の配列を示し、図５Ｅはそのハンダボールに接続される集積回路素子ＩＣ３の電極端子（ＳＥＴ、ＧＥＴ、ＰＥＴ）の配列を表す。
【００４６】
集積回路素子ＩＣ３はフリップチップ等のベアチップあるいはＣＳＰ等のパッケージに封止されたＬＳＩを使用し、多層配線基板３１に面状実装するための複数の電極端子は図５Ｅに示すように、その周囲を四角形に信号電極端子ＳＥＴが配置され、その内側にグランド電極端子ＧＥＴと電源電極端子ＰＥＴが隣接して交互に配置された構造になっている。これらの電極端子群を図５Ｄに表示されているハンダボールＳＢ６０１、ＳＢ６１１、ＳＢ６２１、ＳＢ６４１、ＳＢ６５１、ＳＢ６６１他で多層配線基板３１の各ライン（グランドラインＧＬ、電源ラインＰＬ、信号ラインＳＬ）に接続する。前記電源電極端子ＰＥＴ及びグランド電極端子ＧＥＴの２対の配列に対向して多層配線基板３１側に４つのコア貫通孔ＣＨ７００Ａ、ＣＨ７００Ｂ、ＣＨ７００Ｃ、ＣＨ７００Ｄが穿設されていることを図５Ｃと図５Ｄの配置図に示す。図５Ａの断面図を中心に図５Ｂと図５Ｃを参照しながら各ライン（グランドラインＧＬ７０１／ＧＬ７０２他、電源ラインＰＬ７０１／ＰＬ７０２他、信号ラインＳＬ７５２／ＳＬ７６５他）の構造・構成を説明する。
【００４７】
集積回路素子ＩＣ３からマザーボード（図４のＭＭＢと同様）に高速電気信号Ｓｈを安定に伝送するための信号ラインＳＬ７５２は、集積回路素子ＩＣ３の信号電極端子ＳＥＴに接続されるハンダボール（基板側信号電極端子）ＳＢ６０１をその表面に形成した第一主表面電極パッドＰＡ６０１をその始点とし、マザーボードの信号伝送パッドに接続されるハンダボールＳＢ８０１をその表面に形成した第二主表面電極パッドＰＡ８０１をその終点とする。信号ラインＳＬ７５２は、以下の各構成要素、すなわち、前記第一主表面電極パッドＰＡ６０１と、第三誘電体層Ｖ３を貫通する信号ビア導体ＶＡ６０１と、高速電気信号Ｓｈを安定に伝送するための特性インピーダンスＺＳＭを有する分布定数線路（ストリップライン、あるいはマイクロストリップライン）ＭＳ６０１と、第二誘電体層Ｖ２を貫通する信号ビア導体ＶＡ６０２と、信号電極パッドＥＲ６０２と、板状金属コアＭＣ、第一誘電体層Ｖ１及び第四誘電体層Ｖ１１を貫通する信号スルーホール導体ＳＰ７５２と、第五誘電体層Ｖ１２を貫通する信号ビア導体ＶＡ６０３と、高速電気信号Ｓｈを安定に伝送するための特性インピーダンスＺＳＭを有する分布定数線路（ストリップライン、あるいはマイクロストリップライン）ＭＳ６０３と、第六誘電体層Ｖ１３を貫通する信号ビア導体ＶＡ８０１と、前記第二主表面電極パッドＰＡ８０１とで構成される。
【００４８】
前記信号ビア導体ＶＡ６０２から前記信号ビア導体ＶＡ６０３までの前記各構成要素は多層配線基板３１の厚さ方向に一直線上に配置されその線路インピーダンスが広帯域の高周波信号ＳＲＦ（高速電気信号Ｓｈの高調波信号を含む）に対して安定になるように構成されている。なお、該信号スルーホール導体ＳＰ７５２の特性インピーダンスＺＳＴは、信号スルーホール導体ＳＰ７５２が配置されているコア貫通孔ＣＨ７５２の孔径をＤＳとし、該信号スルーホール導体ＳＰ７５２の外径をｄ、そのコア貫通孔ＣＨ７５２に充填された誘電体の比誘電率εｒをとしたとき、ＺＳＴ＝［１３８／（εｒ）１／２ ］ｌｏｇ１０（ｄ／Ｄ）−−−（１８）で与えられる。この特性インピーダンスＺＳＴを上記の分布定数線路ＭＳ６０１、ＭＳ６０３の特性インピーダンスＺＳＭに等しくして、信号スルーホール導体ＳＰ７５２とこの分布定数線路ＭＳ６０１、ＭＳ６０３間のインピーダンス整合を図り、信号ラインＳＬ７５２の全体として、広帯域の高周波信号ＳＲＦに対するそのインピーダンスの安定性を向上させている。
【００４９】
集積回路素子ＩＣ３からマザーボードに高速電気信号Ｓｈ２を安定に伝送するための信号ラインＳＬ７６５は、集積回路素子ＩＣ３の信号電極端子ＳＥＴに接続されるハンダボールＳＢ６６１をその表面に形成した第一主表面電極パッドをその始点とし、マザーボードの信号伝送パッドに接続されるハンダボールＳＢ８０４をその表面に形成した第二主表面電極パッドをその終点として、前記と同様に構成されている。次に、コア貫通孔ＣＨ７００Ａに２対で配置されたグランドスルーホール導体ＧＰ７０１、ＧＰ７０２及び電源スル−ホール導体ＰＰ７０１、ＰＰ７０２に接続されるそれぞれのグランドラインＧＬ７０１、ＧＬ７０２及び電源ラインＰＬ７０１、ＰＬ７０２の構成と電気的特性について説明する。
【００５０】
集積回路素子ＩＣ３からマザーボードに接地電流を流すためのグランドラインＧＬ７０１は、集積回路素子ＩＣ３のグランド電極端子ＧＥＴに接続されるハンダボール（基板側グランド電極端子）ＳＢ６１１をその表面に形成した第一主表面電極パッドＰＡ６１１をその始点とし、マザーボードのグランド電極パッドに接続されるハンダボールＳＢ８０２をその表面に形成した第二主表面電極パッドＰＡ８０２をその終点とする。グランドラインＧＬ７０１は、以下の各構成要素、すなわち、前記第一主表面電極パッドＰＡ６１１と、第三誘電体層Ｖ３を貫通するグランドビア導体ＶＡ６１１と、グランド電極パッドＥＲ６１１と、第二誘電体層Ｖ２を貫通するグランドビア導体ＶＡ６１２と、電源電極パッドＥＲ６１２、グランド電極パッドＥ６１２と、板状金属コアＭＣ、第一誘電体層Ｖ１及び第四誘電体層Ｖ１１を貫通するグランドスルーホール導体ＧＰ７０１と、グランド層ＧＮＤ２と一体に形成されたグランド電極パッドＥＲ６１３と、第五誘電体層Ｖ１２を貫通するグランドビア導体ＶＡ６１３と、グランド電極パッドＥＲ６１４と、第六誘電体層Ｖ１３を貫通するグランドビア導体ＶＡ８０２と、前記第二主表面電極パッドＰＡ８０２とで構成される。前記第一主表面電極パッドＰＡ６１１から前記第二主表面電極パッドＰＡ８０２までの前記各構成要素は多層配線基板３１の厚さ方向に一直線上に配置されその線路インピーダンスが広帯域の接地電流に対して安定になるように構成されている。なお、集積回路素子ＩＣ３からマザーボードに接地電流を流すためのグランドラインＧＬ７１１は、集積回路素子ＩＣ３のグランド電極端子ＧＥＴに接続されるハンダボールＳＢ６４１をその表面に形成した第一主表面電極パッドをその始点とし、グランド層ＧＮＤ２をその終点として、前記と同様に構成される。
【００５１】
集積回路素子ＩＣ３にマザーボードから電源電流を供給するための電源ラインＰＬ７０１は、集積回路素子ＩＣ３の電源電極端子ＰＥＴに接続されるハンダボール（基板側電源電極端子）ＳＢ６２１をその表面に形成した第一主表面電極パッドＰＡ６２１をその始点とし、マザーボードの電源電極パッドに接続されるハンダボールＳＢ８０３をその表面に形成した第二主表面電極パッドＰＡ８０３をその終点とする。電源ラインＰＬ７０１は、以下の各構成要素、すなわち、前記第一主表面電極パッドＰＡ６２１と、第三誘電体層Ｖ３を貫通する電源ビア導体ＶＡ６２１と、電源電極パッドＥＲ６２１と、第二誘電体層Ｖ２を貫通する電源ビア導体ＶＡ６２２と、電源電極パッドＥＲ６２２と、板状金属コアＭＣ、第一誘電体層Ｖ１及び第四誘電体層Ｖ１１を貫通する電源スルーホール導体ＰＰ７０１と、電源電極パッドＥＲ６２３と、第五誘電体層Ｖ１２を貫通する電源ビア導体ＶＡ６２３と、電源層ＰＳと、第六誘電体層Ｖ１３を貫通する電源ビア導体ＶＡ８０３と、前記第二主表面電極パッドＰＡ８０３とで構成される。前記第一主表面電極パッドＰＡ６２１から前記電源ビア導体ＶＡ６２３までの前記各構成要素は多層配線基板３１の厚さ方向に一直線上に配置されその線路インピーダンスが広帯域の電源電流に対して安定になるように構成されている。なお、集積回路素子ＩＣ３にマザーボードから電源電流を供給するための電源ラインＰＬ７１１は、集積回路素子ＩＣ３の電源電極端子ＰＥＴに接続されるハンダボールＳＢ６５１をその表面に形成した第一主表面電極パッドをその始点とし、前記電源層ＰＳをその終点として、前記と同様に構成される。
【００５２】
前述のように、一対のグランドスルーホール導体ＧＰ７０１と電源スルーホール導体ＰＰ７０１を流れる各電流はその大きさが等しくそれぞれの電流位相が逆相になるのでグランドスルーホール導体ＧＰ７０１と電源スルーホール導体ＰＰ７０１は奇モード励振される。もう一対のグランドスルーホール導体ＧＰ７０２と電源スルーホール導体ＰＰ７０２を流れる各電流についてもその大きさが等しくそれぞれの電流位相が逆相になるので同様に、グランドスルーホール導体ＧＰ７０２と電源スルーホール導体ＰＰ７０２は奇モード励振される。その結果、グランドスルーホール導体ＧＰ７０１、ＧＰ７０２及び電源スルーホール導体ＰＰ７０１、ＰＰ７０２は隣接する電源スルーホール導体ＰＰ７０１、ＰＰ７０２及びグランドスルーホール導体ＧＰ７０１、ＧＰ７０２と同時に複結合することになる。ここで、図５ＢにおけるグランドスルーホールＧＰ７０１、ＧＰ７０２上の＋記号と電源スルーホールＰＰ７０１、ＰＰ７０２上の−記号は隣接して、それぞれを流れる電流の大きさが等しくかつ電流位相が逆相であることを示している。
【００５３】
その結果、この２対のグランドスルーホール導体ＧＰ７０１、ＧＰ７０２と電源スルーホール導体ＰＰ７０１、ＰＰ７０２におけるそれぞれのスルーホール導体の特性インピーダンス（線路インピーダンス）Ｚｄｕｏｄは前述のように、Ｚｄｕｏｄ≒［１３８／（εｒ）１／２ ］ｌｏｇ１０｛（２）１／２（Ｓ／ｄ）［１−（Ｓ／Ｄ）２］／［１＋（Ｓ／Ｄ）２］｝（Ω）−−−（１３）で表される最小値をとり、コア貫通孔ＣＨ７００Ａ内に配置された、各グランドラインＧＬ７０１、ＧＬ７０２及び各電源ラインＰＬ７０１、ＰＬ７０２のもつインダクタンスＬＬは最小になる。当然、他のコア貫通孔ＣＨ７００Ｂ、ＣＨ７００Ｃ、ＣＨ７００Ｄに配置された各ラインのインダクタンスも同様に最小になる。よってこのインダクタンスＬＬ作用で各グランドライン及び電源ラインを流れる接地電流及び電源電流によって生じる無効電圧を最小にして、集積回路ＩＣ３とこの多層配線基板３１を接続する全グランドラインと全電源ラインの働きで電源層ＰＳの電圧降下及びグランド層ＧＮＤ２の電圧上昇を最小にすることができて、集積回路素子ＩＣ３とこの多層配線基板３１で構成される電気信号回路の電源効率を向上させ併せてその高速信号性能を向上することができる。
【００５４】
なお、各コア貫通孔には、図１Ｂのように１対のグランドスルーホール導体と電源スルーホール導体が配置されてもよいし、図３Ｂのように３対のグランドスルーホール導体と電源スルーホール導体が配置されてもよい。さらに、このコア貫通孔には４対以上のグランドスルーホール導体と電源スルーホール導体を配置することもできる。
【００５５】
最後に、本発明の多層配線基板のインダクタンス低減効果を確認するために、高周波シミュレーションを行なったのでその結果を図６を用いて説明する。
従来技術を用いた多層配線基板に対するシミュレーションの結果として、すなわち図１Ｂと同様の配置において、グランドスルーホール導体と電源スルーホール導体が奇モード励振されず、通常モードで結合したときの、各スルーホール導体のインダクタンスＬＮはＬＣ＝１．６ｐＨを得た。又、本発明の多層配線基板に対するシミュレーションの結果として、すなわち図３Ｂのように、奇モード励振されたグランドスルーホール導体と電源スルーホール導体が同一コア貫通孔内に３対存在するとき、各スルーホール導体のインダクタンスＬＮはＬＩ＝０．７ｐＨを得た。シミュレーション結果から、本発明の多層配線基板を使用したグランドスルーホール導体及び電源スルーホール導体のインダクタンスＬＮは、従来技術の多層配線基板を使用した電源スルーホール導体のインダクタンスＬＮに比べて半分以下になり、本発明の多層配線基板は高速論理回路の適用に優れていることが分かる。
【図面の簡単な説明】
【図１Ａ】コア貫通孔に１対のグランドスルーホール導体及び電源スルーホール導体を配置した多層配線基板の構造模式図。
【図１Ｂ】コア貫通孔に１対のグランドスルーホール導体及び電源スルーホール導体を配置したコア貫通孔の断面構造模式図。
【図１Ｃ】コア貫通孔に配置された１対のグランドスルーホール導体及び電源スルーホール導体を流れる電流を説明する図。
【図２Ａ】コア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した多層配線基板の構造模式図。
【図２Ｂ】コア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置したコア貫通孔の断面構造模式図。
【図２Ｃ】コア貫通孔に配置された２対のグランドスルーホール導体及び電源スルーホール導体を流れる電流を説明する図。
【図３Ａ】コア貫通孔に３対のグランドスルーホール導体及び電源スルーホール導体を配置した多層配線基板の構造模式図。
【図３Ｂ】コア貫通孔に３対のグランドスルーホール導体及び電源スルーホール導体を配置したコア貫通孔の断面構造模式図。
【図４】本発明の多層配線基板をマザーボードに実装した構造模式図。
【図５Ａ】集積回路素子の電極端子の配列に合わせて複数のコア貫通孔を穿設し、それぞれのコア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した多層配線基板の構造模式図。
【図５Ｂ】集積回路素子の電極端子の配列に合わせて複数のコア貫通孔を穿設し、それぞれのコア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した、コア貫通孔の構造構造模式図。
【図５Ｃ】集積回路素子の電極端子の配列に合わせて複数のコア貫通孔を穿設し、それぞれのコア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した、多層配線基板のコア貫通孔の配置を示す構造模式図。
【図５Ｄ】集積回路素子の電極端子の配列に合わせて複数のコア貫通孔を穿設し、それぞれのコア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した、多層配線基板の電極パッドの配置を示す構造模式図。
【図５Ｅ】集積回路素子の電極端子の配列に合わせて複数のコア貫通孔を穿設し、それぞれのコア貫通孔に２対のグランドスルーホール導体及び電源スルーホール導体を配置した、多層配線基板に実装される集積回路素子の電極端子の配置を示す構造模式図。
【図６】本発明の多層配線基板の電気的特性を示す高周波シミュレーションの結果。
【符号の説明】
１、１１、２１、３１ 多層配線基板
ＢＣＢ１、ＢＣＢ２ 多層配線基板（ビルドアップ配線基板）
ＭＣ 板状金属コア
ＣＨ１０Ａ、ＣＨ１００Ａ、ＣＨ２００Ａ、ＣＨ７００Ａ、ＣＨ７００Ｂ、ＣＨ７００Ｃ、ＣＨ７００Ｄ コア貫通孔
Ｖ１、Ｖ２，Ｖ３，Ｖ１１、Ｖ１２、Ｖ１３ 誘電体層（樹脂誘電体層）
Ｍ１、Ｍ２，Ｍ３，Ｍ１１、Ｍ１２、Ｍ１３ 導体層（金属導体層）
Ｖ１、Ｖ２，Ｖ３，Ｍ１、Ｍ２，Ｍ３ 第一配線積層部
Ｖ１１、Ｖ１２、Ｖ１３、Ｍ１１、Ｍ１２、Ｍ１３ 第二配線積層部
ＧＮＤ、ＧＮＤ１、ＧＮＤ２ グランド層（グランド用面導体）
ＰＳ 電源層（電源用面導体）
ＰＡ、ＥＲ 電極パッド（グランド電極パッド、電源電極パッド、信号電極パッド、第一主表面電極パッド、第二主表面電極パッド、第一電源パッド、第一側グランドパッド、第一側電極パッドアレー、第二側電極パッドアレー）
ＶＡ ビア導体（グランドビア導体、電源ビア導体、信号ビア導体、第一主表面側ビア導体、第二主表面側ビア導体、第一電源側ビア導体、第一側ビア導体）
ＧＰ グランドスルーホール導体（ＧＮＤ＿ＰＴＨ）
ＰＰ 電源スルーホール導体（電源＿ＰＴＨ）
ＳＰ 信号スルーホール導体（信号＿ＰＴＨ）
ＧＬ グランドライン
ＰＬ 電源ライン
ＳＬ 信号ライン
ＳＢ ハンダボール（ハンダ接続部、ハンダバンプ、基板側電極端子）
ＩＣ１，ＩＣ２、ＩＣ３ 集積回路素子（フリップチップ、ベアチップ、ＣＳＰ、ＬＳＩ，ＬＳＩ ｃｈｉｐ、Ｆｌｉｐ Ｃｈｉｐ）
ＭＭＢ マザーボード（多層配線基板）
ＧＥＴ グランド電極端子（グランドパッド、グランド接続用電極バンプ）
ＰＥＴ 電源電極端子（電源パッド、電源接続用電極バンプ）
ＳＥＴ 信号電極端子（信号パッド、信号接続用電極バンプ）
ＭＳ 分布定数線路（ストリップライン、マイクロストリップライン）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring board having a multilayer structure.
[0002]
[Prior art]
[Patent Document 1]
JP-A-6-37416
[0003]
Resin dielectric on both sides of a plate-shaped metal core composed of a glass reinforced resin layer, etc., as a wiring board on which semiconductor parts such as LSI and IC are mounted, or circuit elements such as transmission lines and filters are formed inside the board A multilayer wiring board in which body layers and metal conductor layers are alternately laminated is used. However, in order to improve the strength or heat dissipation performance of the wiring board, a multilayer wiring board having a plate-shaped metal core made of a copper alloy has also started to be used. A plurality of through-hole conductors for signal or power supply (DC power supply), ground (signal grounding), etc. are formed on the plate-like metal core of such a multilayer wiring board, and the characteristic impedance of the signal line is improved. The frequency characteristics are being improved stably. For example,
[0004]
[Problems to be solved by the invention]
However, in such a through-hole conductor, an electric signal having a clock frequency of 100 MHz or higher (hereinafter, the electric signal is referred to as a “high-frequency signal” from the viewpoint of electrical characteristics in the high-frequency band, for example, a frequency band including impedance and harmonics). When this multilayer wiring board is applied to a high-speed logic circuit that inputs / outputs a signal, it is connected to a power supply layer (for DC power supply) or a ground layer (for electric signal grounding) inside the multilayer wiring board. Impedance Z of ground through hole conductor or power supply through hole conductor in high frequency band S Is a problem. In particular, as a high-speed logic circuit, an LSI such as a CPU, DSP, or RAM is mounted on a multilayer wiring board, and a high-speed large current I of several hundred mA or more is consumed as the LSI consumption current. C When the current flows between the LSI and the multilayer wiring board, the impedance Z S The voltage e generated with the series inductance L determined by L [E L = | JωL × I C | --- (1), where ω: angular frequency of the high-frequency signal] causes a voltage drop of the DC power supply supplied to the LSI or an increase in the ground voltage flowing from the LSI to the ground (ground), and the high-speed logic of the LSI In many cases, it has a considerable influence on the performance of the circuit (decrease in noise margin, deterioration in signal waveform, etc.).
[0005]
An object of the present invention is to provide a multilayer wiring board capable of reducing the impedance of a power through-hole conductor or a ground through-hole conductor and preventing deterioration in performance of a high-speed logic circuit of an electric signal circuit using the multilayer wiring board. It is in.
[0006]
[Means for solving the problems and actions / effects]
In order to solve the above problems, the first configuration is that metal conductor layers and dielectric layers are alternately laminated on the first main surface and the second main surface of the plate-shaped metal core, and the conductor layer is at least One layer is a power supply layer, and at least one other layer is a ground layer, and a core through-hole is formed in the plate-shaped metal core, and the core through-holes are mutually connected by a dielectric material filling the core through-hole. And two or more through-hole conductors connecting the conductor layer on the first main surface side and the conductor layer on the second main surface side in a form spatially separated from the plate-like metal core,
At least one of these through-hole conductors is a power through-hole conductor that conducts to the power layer, and at least one other is a ground through-hole conductor that conducts to the ground layer.
[0007]
In the wiring board of the present invention, the power supply through-hole conductor and the ground through-hole conductor are arranged adjacent to and parallel to the core through-hole penetrating the plate-like metal core, and the power supply through-hole conductor is disposed on the inner power layer. The ground through-hole conductors are respectively connected to the inner ground layer, and both the through-hole conductors are made to function as coupled distributed constant lines. S [Refer to formula (9) described later in detail, which is uniquely determined by the shape of the core through-hole and the cross-sectional shape of both through-hole conductors, etc.] can be made low in impedance and stable.
[0008]
That is, the series inductance L of both through-hole conductors is the line impedance Z S Determined by {L ≒ (Z S ・ Le) / (λ g F) --- (2), where le: length of through-hole conductor, λ g : Line wavelength on through-hole conductor, f: frequency of high-frequency signal}, voltage e generated there L {Given by the previous equation (1)} also becomes smaller. As a result, an electric signal circuit (hereinafter simply referred to as “electric signal circuit”) using the wiring board of the present invention and mounting an integrated circuit element as a high-speed logic circuit thereon has a high-speed signal performance, for example, noise. -Margin, crosstalk, or signal waveform propagation can be improved.
[0009]
Furthermore, the ground through-hole conductor and the power through-hole conductor are respectively connected to the ground and the power source for operating the logic circuit, and the electric signal current flowing through the ground through-hole conductor and the electric signal current flowing through the power through-hole conductor The current path between the ground through-hole conductor and the power supply through-hole conductor can be determined so that the current phases of the ground through-hole conductor and the power source through-hole conductor are opposite to each other. In this case, the currents of the electric signals flowing through the ground through-hole conductor and the power supply through-hole conductor arranged in the core through-hole are substantially equal in magnitude and the current phases are opposite to each other. The conductor becomes an odd mode excited coupling and its characteristic impedance Z od Is the line impedance Z in the case of normal mode excitation (no specific relationship between the respective currents flowing through the two lines to be coupled) S Half of {Z od = Z S / 2 ---- (3), see formula (11) described later in detail}. As a result, the series inductance L 0 In addition, the voltage drop or voltage rise caused thereby is halved, and the high-speed signal performance of the electric signal circuit can be improved. The current of the electric signal flowing through the power supply through-hole conductor or the ground through-hole conductor is a high-speed pulse signal current (harmonic component) that is temporally regular in synchronization with a clock pulse that temporally defines the basic operation of each part of the logic circuit. "Signal component", which becomes a wideband high-frequency signal including the signal, and a temporally irregular collective current (so-called "noise component") that collects individual currents generated based on the operation of each part of the logic circuit. In the present invention, the high-frequency signal component and the noise component of each current flowing through the power source through-hole conductor or the ground through-hole conductor are combined and referred to as an “electric signal”.
[0010]
In the wiring board of the present invention, the ground through hole conductor and the power through hole conductor have R = (ρle) where ρ is the specific resistance, le is the length, D is the inner diameter, and t is the thickness. The conductor resistance defined by / (πDt) --- (4) may be (1/100) Ω or less. In recent years, the operating voltage of LSI has been reduced step by step, and recent MPUs have a power supply voltage V S But
V S ≒ 1.5V (volt) or less. Therefore, the series resistance of the power supply line (pad + via conductor + power supply through-hole conductor) or ground line (pad + via conductor + ground through-hole conductor) when connecting to the LSI from the power supply layer or ground layer of the multilayer wiring board R L It is important to reduce the size. This series resistance R L Is the resistance R of the longest through-hole conductor S The current consumption I of the LSI C Is about 1 A (ampere), the power supply drop or the ground voltage rise caused by this e R {E R ≒ I C ・ R S --- (5)} is e R ≦ (1/100) V or less, the MPU operating voltage V S ≈1.5V or less of about 1%. As a result, it is possible to improve the high-speed signal performance of the electric signal circuit.
[0011]
Next, a ground / power through-hole conductor pair is formed by adjoining a ground through-hole conductor and a power through-hole conductor as a pair, and one or more ground / power through-hole conductor pairs are disposed in the core through hole. You can make it. With this configuration, in the case of a pair, the above effect is achieved. In the case of two or more pairs, a plurality of power supply through-hole conductors and ground through-hole conductors are connected in parallel corresponding to the number N of pairs with respect to the same core through hole. As a result, the series inductance L of each through-hole conductor N Reduced to 1 / N {L N = L / N --- (6)}, the voltage drop of the power supply and the voltage rise of the ground can be made extremely small as 1 / N.
[0012]
The wiring board of the present invention may be configured such that ground through-hole conductors and power supply through-hole conductors are alternately arranged in a core through hole in a matrix form of a plurality of vertical and horizontal. Thus, the ground through-hole conductor and the power supply through-hole conductor can be coupled to each other at the same time with two adjacent through-hole conductors in the core through hole, and the line impedance Z is obtained by the action of the two mutual inductances. S About 20 / (ε r ) 1/2 [Omega] can be reduced [for details, refer to the comparison between equations (10) and (13)]. Dielectric constant ε of dielectric filled in core through hole r Ε r If ≈4, the above reduction value is 20 / (ε r ) 1/2 = 20/2 = 10Ω, and the high-speed signal performance of the electric signal circuit can be further improved.
[0013]
In the wiring board of the present invention, in the ground / power through hole conductor pair, the distance S between the center line of the ground through hole conductor and the center line of the power through hole conductor is d. It is preferable to satisfy the
[0014]
The wiring board of the present invention has a plurality of ground through holes so that a plurality of core through holes are formed in the plate-shaped metal core, and one or more ground / power through hole conductor pairs exist in each core through hole. It is also possible to distribute the conductor and the power supply through-hole conductor. With this configuration, when an integrated circuit element such as a flip chip is connected to the multilayer wiring board, the impedance of each line connected to the ground and the power supply of the integrated circuit element can be stabilized and each of the lines flowing through the line can be stabilized. Is the odd mode excitation described above. Thereby, the inductance of each line (the ground line connected to the ground through-hole conductor and the power supply line connected to the power through-hole conductor) can be reduced, and the high-speed signal performance of the electric signal circuit can be improved. In addition, since a plurality of signal lines (lines through which signals flow) connected from the integrated circuit to the multilayer wiring board are surrounded from the inside by the plurality of lines (ground lines and power supply lines), between each signal line The crosstalk can be reduced.
[0015]
In the wiring board of the present invention, the first wiring laminated portion in which the resin dielectric layers and the metal conductor layers are alternately laminated is formed on the first main surface of the plate-shaped core,
On the second main surface of the plate-shaped core, a second wiring laminated portion in which resin dielectric layers and metal conductor layers are alternately laminated is formed,
A first side electrode pad array including a first side power pad and a first side ground pad for connecting a semiconductor integrated circuit element is exposed and formed on the first main surface of the first wiring laminated portion,
A second side electrode pad array including a second side power supply pad and a second side ground pad for connecting the wiring substrate to the connection destination substrate is exposed and formed on the second main surface of the second wiring laminated portion,
The first side power pad and the second side power pad are electrically connected to the power surface conductor formed in the metal conductor layer of at least one of the first wiring laminated portion and the second wiring laminated portion,
The first-side ground pad and the second-side ground pad are electrically connected to the ground plane conductor formed in at least one of the first wiring laminated portion and the second wiring laminated portion,
In the power line connecting the first power pad and the second power pad, the first power pad, the first power via conductor in the first wiring stacked portion, and the power through hole are linear in the substrate stacking direction. Arranged in
In the ground line connecting the first side ground pad and the second side ground pad, the first side ground pad, the first side ground via conductor in the first wiring laminated portion, and the ground through hole are linear in the substrate lamination direction. You may make it arrange in order.
[0016]
With such a configuration, the power supply line is connected to the power supply layer (surface conductor for power supply) and the ground layer (surface conductor for ground) of the multilayer wiring board connected to the connection destination substrate, for example, the power supply and ground of the motherboard. The line length of the wiring (from the power supply layer to the integrated circuit, that is, the power supply electrode of the LSI) or the ground line (wiring from the ground layer to the GND electrode of the LSI) is minimized, and the series inductance L of the power supply line or the ground line L Can be minimized. As a result, the high-speed signal performance of the electric signal circuit (multilayer wiring board + LSI) is improved.
[0017]
In the wiring board of the present invention, the first wiring laminated portion in which the resin dielectric layers and the metal conductor layers are alternately laminated is formed on the first main surface of the plate-shaped core,
A first side electrode pad array in which first side power supply pads and first side ground pads are arranged in a matrix for connecting semiconductor integrated circuit elements is exposed on the first main surface of the first wiring laminated portion. The power through-hole conductors and the ground through-hole conductors that are formed and are individually connected to the first power pad and the first ground pad may be arranged in a matrix corresponding to the first electrode pad array. With this configuration, a bare chip such as a flip chip or an integrated circuit element (LSI) mounted in a package such as a CSP (Chip Size Package) is connected to the power supply layer and the ground layer of the multilayer wiring board with the shortest wiring (fine pattern), And each line impedance (namely, inductance) can be made small. As a result, it is possible to improve the high-speed signal performance of an electric signal circuit composed of an integrated circuit element and a multilayer wiring board and reduce crosstalk associated with coupling of signal lines.
[0018]
In the wiring board of the present invention, the signal through-hole conductor that conducts to the signal electrode terminal of the integrated circuit element is provided in a core through-hole different from the core through-hole in which the ground / power through-hole conductor pair is disposed. You may make it. This configuration stabilizes the impedance of the signal through-hole conductor that transmits the electrical signal, such as a high-speed clock signal having a frequency of 100 MHz to several GHz, with respect to a wide-band high-frequency signal including harmonics of the high-speed clock signal. The high-speed signal performance of the electric signal circuit composed of the integrated element and the multilayer wiring board can be optimized (matching with the impedance of the signal transmission path of the motherboard to which the multilayer wiring board is connected). Can be further improved.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. 1A, 1B and 1C show the structure of a
[0020]
The first main surface MS1 of the plate-shaped metal core MC has a first dielectric layer V1, a first conductor layer M1, a second dielectric layer V2, and a second conductor layer M2 from the side close to the plate-shaped metal core MC. The third conductor layer M3 including the third dielectric layer V3 and the first main surface electrode pad is laminated in this order. Further, on the second main surface MS2 of the plate-shaped metal core MC, the fourth dielectric layer V11, the fourth conductor layer M11, the fifth dielectric layer V12, and the fifth conductor are arranged from the side close to the plate-shaped metal core MC. The sixth conductor layer M13 including the layer M12, the sixth dielectric layer V13, and the second main surface electrode pad is laminated in this order. Each of the dielectric layers V1, V2, V3, V11, V12, and V13 is formed of a resin dielectric sheet, and is specifically a build-up layer made of a photosensitive resin. In the present embodiment, the photosensitive resin composition is composed of an epoxy resin (for example, FR4: Fiber Reinforced) or the like and has a relative dielectric constant ε. r Is ε r = 2-4. The dielectric layer can be formed of a thermosetting resin or a ceramic dielectric. Also, a plurality of via conductors VA penetrating each conductor layer M1, M2, M3, M11, M12, M13 and each dielectric layer, and a plurality of through holes penetrating the plate-like metal core MC and the dielectric layers V1 and V11 simultaneously. The hole conductor GP (for ground) / PP (for power supply) / SP (for signal) is formed to have a predetermined thickness (10 to 40 μm) after electroless plating is formed on the surface of the dielectric as a base. An electrode pad (conductor layer) having a copper foil of (adjustment), a via conductor, and a through-hole conductor (PTH: Plated Through Hole) are formed.
[0021]
Here, each through-hole conductor has a specific resistance ρ, a length le, an inner diameter D, and a thickness t, the conductor resistance R is R = (ρle) / (πDt) --- It is given by (4). In order to meet the demand for high-speed operation in recent LSIs, the size of the transistor cell, which is the smallest structural unit of the IC, is considerably reduced. S Is V S ≒ 1.5V (volt) or less. Therefore, the series resistance R of the power supply line and the ground line when connected to the LSI from the power supply layer or the ground layer of the multilayer wiring board. L Is required to be further reduced. This series resistance R L Is the resistance R of the through-hole conductor with the longest line length. S Since this is dominant, this resistance R S Is less than 1/100 (Ω), the current consumption I of the LSI C Is approximately 1 A (ampere), the power supply voltage drop or the ground voltage rise e caused by this R {E R ≒ I C ・ R S --- (5)} is e R ≤ (1/100) V or less, the LSI operating voltage V S ≈1.5V or less of about 1%. As a result, it is possible to improve the high-speed signal performance of the electric signal circuit. Incidentally, the multilayer wiring board of the present invention has a Cu specific resistance ρ = 1.72 × 10 6. -8 (Ω · m), the size of each through-hole conductor is approximately le = 4 × 10 -4 (M), D = 7 × 10 -5 (M), t = 3 × 10 -5 (M), which is applied to the above equation (4) and its series resistance (conductor resistance) R S ≒ 1mΩ = 1/1000 (Ω) is obtained. Therefore, the series resistance of each through-hole conductor is 1/10 compared to the target value of 10 mΩ, and it can be seen that the multilayer wiring board of the present invention is very excellent in low resistance performance.
[0022]
A plurality of first main surface electrode pads (PA211, PA221, etc.) formed on the outermost surface (the third conductor layer M3) of the multilayer wiring board are the integrated circuit element IC1, specifically, the flip.
Solder lands for forming solder balls (solder bumps) SB201, SB211, SB221, SBA231, SB241, SB251, and SB261 for mounting a BGA (Ball Grid Array) LSI such as a chip such as a chip such as Chip In addition, tin / lead alloy plating or electroless Ni—Au plating is applied as a surface treatment for soldering. A plurality of second main surface electrode pads (PA301, PA302, etc.) formed on the outermost back surface (sixth conductor layer M13) of the
[0023]
Next, the specific structure and arrangement of the
[0024]
Next, a current path from the power supply layer PS of the
[0025]
Here, the ground current I G And the power supply current I P Is connected to one of the integrated circuit elements IC1, so both currents I G , I P And their current phases are opposite in phase at positions equidistant from the integrated circuit element IC1 (for example, the first main surface electrode pads PA211 and PA221 that are the starting points of both lines). This is because the high-speed electrical signal S generated by the integrated circuit element IC1. h (Voltage e SH / Current i SH ) That is, a high-speed clock signal S having a frequency of 100 MHz to 2 GHz. C Is a broadband high-frequency signal S up to about 0.1 GHz to 10 GHz in consideration of harmonic components. RF The relative dielectric constant ε r = High frequency signal S in the range of 2 to 4 RF Line wavelength λ g Is at least 1 to 2 cm. Difference in total length V between the ground line GL101 and the power supply line PL101 SL Since (= fourth conductor layer M11 + fifth dielectric layer V12) is about 50 μm, the above-mentioned line wavelength λ g Less than 1/200 of the line wavelength λ g It can be seen that it is sufficiently small compared to. Incidentally, in the
[0026]
Next, electrical characteristics formed by the ground through-hole conductor GP101 and the power supply through-hole conductor PP101 will be described with reference to FIG. Both through-hole conductors, that is, the ground through-hole conductor GP101 and the power supply through-hole conductor PP101 have an outer shape d and an inner diameter di, the distance between the centers of the through-hole conductors GP101 and PP101 is S, and the plate metal core MC penetrates the core. The length of the hole CH100A is D, and the gap between the two through-hole conductors and the core through-hole CH100A is A. In this
[0027]
Characteristic impedance (that is, line impedance) Z formed by both through-hole conductors GP101 and PP101 in the case of normal mode excitation that does not have a specific relationship with the currents flowing through the ground through-hole conductor GP101 and the power supply through-hole conductor PP101. S Is generally given as follows. Z S ≒ [276 / (ε r ) 1/2 Log 10 {(2S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]} (Ω) --- (9).
[0028]
On the other hand, in the case of so-called odd-mode excitation in which the magnitudes of the currents flowing through the ground through-hole conductor GP101 and the power supply through-hole conductor PP101 are equal and the current phases of both are opposite, Characteristic impedance (ie, line impedance) Z formed by GP101 and PP101 od Is generally given as follows.
Z od ≒ [138 / (ε r ) 1/2 Log 10 {(2S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]} (Ω) --- (10). As described above, the
[0029]
Therefore, the characteristic impedance (that is, line impedance) Z formed by both through-hole conductors GP101 and PP101 of the
[0030]
The hole diameters d of the ground via conductors VA211, VA212 and the power supply via conductors VA221, VA222, VA223 are described above. V About d V = 100 μm and the land diameters d of the electrode pads PA211, ER211, ER212, PA221, ER221, ER222 L D L = 150 μm, the outer shape of the composite layer ML of the via conductor / electrode pad is substantially the same as that of the two through-hole conductors GP101 and PP101, and the line extending both the through-hole conductors GP101 and PP101. Can be treated as Therefore, the above characteristic impedance Z od Is considered to be applicable to the via conductor / electrode pad composite layer ML.
[0031]
Next, in the case where two pairs of ground through-hole conductors GP201, GP202 and power supply through-hole conductors PP201, PP202 are disposed adjacent to the core through hole (CH200A, etc.), the structure and electric power thereof are described with reference to FIGS. 2A, 2B, and 2C. The characteristic characteristics will be described. FIG. 2A is a cross-sectional view in which the plate-like metal core MC of the
[0032]
Next, a current path from the power supply layer PS of the
[0033]
Next, a current path from the ground electrode terminal CB422 of the integrated circuit element IC1 to the ground layer GND of the
The power supply line PL202 from the power supply layer PS of the
Here, the ground current I G2 And the power supply current I P2 Since both are connected together in the integrated circuit element IC1, both currents I G2 , I P2 And their current phases are opposite in phase at positions equidistant from the integrated circuit element IC1 [for example, first main surface electrode pads PA422 and PA412 (not shown) serving as starting points of both lines).
[0034]
Note that the ground line GL202 and the power supply line PL202 overlap each other behind the ground line GL201 and the power supply line PL201 in FIG. 2A and cannot be seen, but in FIG. 2C they are arranged in parallel so that each current path can be explained. It shows. As described above, a pair of ground currents I G1 And power supply current I P1 Are equal in magnitude and have opposite current phases, so that the ground through hole conductor GP201 and the power supply through hole conductor PP201 are excited in an odd mode. Another pair of ground currents I G2 And power supply current I P2 Similarly, since the current phases are the same, the ground through-hole conductor GP202 and the power supply through-hole conductor PP202 are excited in odd mode. Here, in FIG. 2B, the + symbol on the ground through holes GP201 and GP202 and the-symbol on the power supply through holes PP201 and PP202 are adjacent to each other, and the magnitudes of the currents flowing through them are equal and the current phases are opposite. Is shown. The pair of ground lines GL201 and the power supply line PL201, and the other pair of ground lines GL202 and the power supply line PL202 may be considered to be similarly odd-mode excited as a whole. These two pairs of ground through-hole conductors GP201 and GP202 and power supply through-hole conductors PP201 and PP202 are filled in the core through hole CH200A as shown in FIG. r Insulated by a dielectric, the stability of the line impedance is improved.
[0035]
The two pairs of through-hole conductors, that is, the ground through-hole conductors GP201 and GP202 and the power supply through-holes PL201 and PL202 have outer shapes d and inner diameters di, and all the through-hole conductors (GP201, GP202, PL201, PL202) The distance between the centers is S, the gap between all the through-hole conductors and the core through-hole CH200A is A, and the length of the core through-hole CH200A of the plate-like metal core MC is D. In this
[0036]
A pair of ground through-hole conductors GP201 and power supply through-hole conductors PP201 have the same magnitude of current, and form an odd mode excitation in which the current phases of the two are opposite to each other. In the case of forming an odd mode excitation in which the magnitudes of the currents flowing through the power supply through-hole conductors PP202 are equal and the current phases of the two are opposite, the characteristic impedances formed by all the through-hole conductors GP201, GP202, PP201, PP202 (Ie, line impedance) Zdu od Is generally given as follows. Zdu od ≒ [138 / (ε r ) 1/2 Log 10 {(2) 1/2 (S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]} (Ω) --- (13).
[0037]
The characteristic impedance Z when a pair of power supply through hole GP101 and power supply through hole PP101 are arranged in the core through hole CH100A and the odd mode excitation is performed. od Is transformed from equation (10) as follows.
Z od ≒ [138 / (ε r ) 1/2 Log 10 {(2S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]} (Ω) = [138 / (ε r ) 1/2 ] [
Z od ≒ 20.77 + [138 / (ε r ) 1/2 ] [Log 10 2 {(S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]}] --- (15) is obtained.
[0038]
Characteristic impedance Zdu of equation (13) above od Are similarly modified.
Zdu od ≒ [138 / (ε r ) 1/2 ] [Log 10 (2) 1/2 + Log 10 2 {(S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]}] (Ω) = 20.77 / (ε r ) 1/2 + [138 / (ε r ) 1/2 ] [Log 10 2 {(S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]}] --- (16) is obtained. Here, the dielectric constant ε of the dielectric filling the core through hole CH100A r Ε r = 4 and applying to the above equation (16),
Zdu od ≒ 10.39 + [138 / (ε r ) 1/2 ] [Log 10 2 {(S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]}] --- (17) is obtained.
[0039]
Comparing the above equations (15) and (17), a pair of ground through-hole conductor GP201 / power supply through-hole conductor PP201 and another pair of ground through-hole conductor GP202 / power supply through-hole conductor PP202 constitute one core through hole. Characteristic impedance Zdu for all through-hole conductors when placed adjacent to CH200A od Is a characteristic impedance Z for both through-hole conductors when a pair of ground through-hole conductors GP101 / power supply through-hole conductors PP101 are arranged in one core through-hole CH100A. od It can be seen that 20.77-10.39≈10Ω is smaller than. That is, the inductance Ldu of each of the ground lines GL201 and GL202 and the power supply lines PL201 and PL202 of the
[0040]
Next, in the case where three pairs of ground through-hole conductors GP1, GP2, GP3 and power supply through-hole conductors PP1, PP2, PP3 are arranged adjacent to the core through hole CH10A, the structure and electrical characteristics thereof will be described with reference to FIGS. 3A and 3B. Will be explained. FIG. 3A is a cross-sectional view in which the plate-like metal core MC of the
[0041]
Dielectric constant ε r The ground through-hole conductors GP1, GP2, and GP3 and the power supply through-hole conductors PP1, PP2, and PP3 disposed in the core through hole CH10A filled with the dielectric are insulated by dielectrics, and the line impedance is stabilized. Improve sexiness. Respective characteristic impedances Zhe for all through-hole conductors arranged in the core through-hole CH10A od Is the characteristic impedance Zdu when two pairs of the ground through-hole conductors GP201 and GP202 and the power supply through-hole conductors PP201 and PP202 are arranged in the core through hole CH200A. od Compared to The reason is that in this
[0042]
Here, a multilayer wiring board BCB1 on which an integrated circuit element IC1 and IC2 using a high-speed logic circuit (MPU: Micro Processor Unit / DSP: Digital Signal Processor / RAM: LSI, such as Random Access Memory) are mounted on the upper surface thereof, The overall configuration, structure, and electrical characteristics when the
[0043]
Specifically, bare chip LSI integrated circuit elements IC1 and IC2 using the flip chip are surface-mounted in the form of a BGA (Ball Grid Array) on each of the multilayer wiring boards BCB1 and BCB2, and the multilayer wiring boards BCB1 and
[0044]
The multilayer wiring board BCB1 is connected to the motherboard MMB by solder balls SB101, SB102, SB103, and SB104 formed on the second main surface side of the multilayer wiring board BCB1. For example, the power supply layer PS is connected to the power supply of the motherboard MMB by the solder balls SB101, SB102 and SB104, and the ground layer GND is connected to the ground of the motherboard MMB by the SB103 so that the respective current paths are the shortest. In the multilayer wiring board BCB1, the respective ground through holes from the solder balls SB1, SB11, SB21 on the first main surface side are arranged so that the paths of the currents flowing through the respective ground lines GL1, power supply lines PL1, PL2 are the shortest. The ground line GL1 leading to the conductor and the power supply through-hole conductor, and the constituent elements (electrode pads and via conductors) of the power supply lines PL1 and PL2 are arranged in a straight line in the thickness direction of the multilayer wiring board BCB1, and each ground line is arranged. The current paths of GL1 and power supply lines Pl1 and PL2 are made the shortest. As a result, the impedance of each line connecting the ground and the power source of the multilayer circuit board BCB1 and the integrated circuit element IC1 (the characteristic impedance Z described above). od , Zdu od The series inductance L L , Thereby reducing the power supply voltage drop or the ground voltage rise. As a result, the high-speed signal performance of the electric signal circuit composed of the integrated circuit element IC1 and the multilayer wiring board BCB1 can be greatly improved.
[0045]
Next, in accordance with the arrangement of connection electrode terminals (also referred to as electrode bumps or electrode pads) GET, PET, and SET of the integrated circuit element IC1 using a flip chip, a plurality of core through holes CH700A, Structure and configuration of
[0046]
The integrated circuit element IC3 uses an LSI sealed in a package such as a flip chip or a bare chip or a package such as a CSP, and a plurality of electrode terminals for surface mounting on the
[0047]
High-speed electrical signal S from the integrated circuit element IC3 to the motherboard (similar to the MMB in FIG. 4) h The signal line SL752 for stably transmitting the first main surface electrode pad PA601 formed on the surface thereof with a solder ball (substrate-side signal electrode terminal) SB601 connected to the signal electrode terminal SET of the integrated circuit element IC3. The second main surface electrode pad PA801 having a solder ball SB801 connected to the signal transmission pad of the mother board formed on the surface thereof is set as the start point. The signal line SL752 includes the following components: the first main surface electrode pad PA601, the signal via conductor VA601 penetrating the third dielectric layer V3, and the high-speed electric signal S. h Impedance Z for stable transmission SM Distributed constant line (strip line or microstrip line) MS601, signal via conductor VA602 penetrating through the second dielectric layer V2, signal electrode pad ER602, plate-like metal core MC, first dielectric layer V1 And a signal through-hole conductor SP752 that penetrates through the fourth dielectric layer V11, a signal via conductor VA603 that penetrates through the fifth dielectric layer V12, and a high-speed electrical signal S. h Impedance Z for stable transmission SM A distributed constant line (strip line or microstrip line) MS603, a signal via conductor VA801 penetrating through the sixth dielectric layer V13, and the second main surface electrode pad PA801.
[0048]
The components from the signal via conductor VA602 to the signal via conductor VA603 are arranged in a straight line in the thickness direction of the
[0049]
High-speed electrical signal S from the integrated circuit element IC3 to the motherboard h2 The signal line SL765 for stably transmitting the signal starts from the first main surface electrode pad on the surface of which the solder ball SB661 connected to the signal electrode terminal SET of the integrated circuit element IC3 is formed. The second main surface electrode pad having a solder ball SB804 connected to the surface thereof formed on the surface thereof is the same as described above. Next, the configuration of each of the ground lines GL701, GL702 and the power supply lines PL701, PL702 connected to the ground through hole conductors GP701, GP702 and the power supply through-hole conductors PP701, PP702 arranged in two pairs in the core through hole CH700A, and The electrical characteristics will be described.
[0050]
A ground line GL701 for allowing a ground current to flow from the integrated circuit element IC3 to the motherboard has a first main ball formed on its surface with a solder ball (substrate-side ground electrode terminal) SB611 connected to the ground electrode terminal GET of the integrated circuit element IC3. The surface electrode pad PA611 is used as the starting point, and the second main surface electrode pad PA802 formed on the surface thereof with the solder ball SB802 connected to the ground electrode pad of the mother board is used as the end point. The ground line GL701 includes the following components, that is, the first main surface electrode pad PA611, the ground via conductor VA611 passing through the third dielectric layer V3, the ground electrode pad ER611, and the second dielectric layer V2. A ground via conductor VA612 that penetrates through, a power electrode pad ER612, a ground electrode pad E612, a ground metal core MC, a ground through-hole conductor GP701 that penetrates through the first dielectric layer V1 and the fourth dielectric layer V11, and a ground A ground electrode pad ER613 formed integrally with the layer GND2, a ground via conductor VA613 that penetrates the fifth dielectric layer V12, a ground electrode pad ER614, and a ground via conductor VA802 that penetrates the sixth dielectric layer V13, The second main surface electrode pad PA802. The respective components from the first main surface electrode pad PA611 to the second main surface electrode pad PA802 are arranged in a straight line in the thickness direction of the
[0051]
A power supply line PL701 for supplying a power supply current from the motherboard to the integrated circuit element IC3 is a first in which a solder ball (substrate-side power supply electrode terminal) SB621 connected to the power supply electrode terminal PET of the integrated circuit element IC3 is formed on the surface thereof. The main surface electrode pad PA621 is set as the starting point, and the second main surface electrode pad PA803 formed on the surface thereof with the solder ball SB803 connected to the power supply electrode pad of the mother board is set as the end point. The power supply line PL701 includes the following components, that is, the first main surface electrode pad PA621, the power supply via conductor VA621 passing through the third dielectric layer V3, the power supply electrode pad ER621, and the second dielectric layer V2. A power supply via conductor VA622 that penetrates through the power supply, a power supply electrode pad ER622, a power supply through hole conductor PP701 that penetrates the plate-shaped metal core MC, the first dielectric layer V1 and the fourth dielectric layer V11, and a power supply electrode pad ER623. A power supply via conductor VA623 that penetrates the fifth dielectric layer V12, a power supply layer PS, a power supply via conductor VA803 that penetrates the sixth dielectric layer V13, and the second main surface electrode pad PA803 are configured. The respective components from the first main surface electrode pad PA621 to the power supply via conductor VA623 are arranged in a straight line in the thickness direction of the
[0052]
As described above, the currents flowing through the pair of ground through-hole conductors GP701 and power-supply through-hole conductors PP701 are equal in magnitude and have opposite current phases, so the ground-through hole conductor GP701 and the power-through-hole conductor PP701 are Odd mode is excited. Since the currents flowing through the other pair of ground through-hole conductor GP702 and power supply through-hole conductor PP702 are equal in magnitude and in phase with each other, the ground through-hole conductor GP702 and power supply through-hole conductor PP702 are similarly Odd mode is excited. As a result, the ground through-hole conductors GP701 and GP702 and the power supply through-hole conductors PP701 and PP702 are coupled simultaneously with the adjacent power supply through-hole conductors PP701 and PP702 and the ground through-hole conductors GP701 and GP702. Here, the + symbol on the ground through holes GP701 and GP702 and the-symbol on the power supply through holes PP701 and PP702 in FIG. 5B are adjacent to each other, and the magnitudes of the currents flowing through them are the same and the current phases are opposite. Is shown.
[0053]
As a result, the characteristic impedance (line impedance) Zdu of each of the through-hole conductors in the two pairs of ground through-hole conductors GP701 and GP702 and the power supply through-hole conductors PP701 and PP702. od As mentioned above, Zdu od ≒ [138 / (ε r ) 1/2 Log 10 {(2) 1/2 (S / d) [1- (S / D) 2 ] / [1+ (S / D) 2 ]} (Ω) ---- (13) is taken and the inductance L of each ground line GL701, GL702 and each power supply line PL701, PL702 disposed in the core through hole CH700A L Is minimized. Naturally, the inductance of each line arranged in the other core through holes CH700B, CH700C, and CH700D is similarly minimized. Therefore, this inductance L L The reactive voltage generated by the ground current and the power supply current flowing through each ground line and the power supply line is minimized, and all the ground lines and all the power supply lines connecting the integrated circuit IC3 and the
[0054]
Each core through-hole may be provided with a pair of ground through-hole conductors and power supply through-hole conductors as shown in FIG. 1B, or with three pairs of ground through-hole conductors and power supply through-holes as shown in FIG. 3B. A conductor may be disposed. Furthermore, four or more pairs of ground through-hole conductors and power supply through-hole conductors can be disposed in the core through hole.
[0055]
Finally, in order to confirm the inductance reduction effect of the multilayer wiring board of the present invention, a high frequency simulation was performed, and the result will be described with reference to FIG.
As a result of the simulation for the multilayer wiring board using the prior art, that is, in the same arrangement as in FIG. 1B, each through hole when the ground through hole conductor and the power through hole conductor are coupled in the normal mode without being excited in the odd mode. Conductor inductance L N Is L C = 1.6 pH was obtained. Further, as a result of the simulation for the multilayer wiring board of the present invention, that is, as shown in FIG. 3B, when there are three pairs of ground through-hole conductors and power supply through-hole conductors excited in odd mode in the same core through-hole, Hall conductor inductance L N Is L I = 0.7 pH was obtained. From the simulation results, the inductance L of the ground through-hole conductor and the power supply through-hole conductor using the multilayer wiring board of the present invention. N Is the inductance L of the power supply through-hole conductor using the prior art multilayer wiring board N It can be seen that the multilayer wiring board of the present invention is excellent in application of high-speed logic circuits.
[Brief description of the drawings]
FIG. 1A is a structural schematic diagram of a multilayer wiring board in which a pair of ground through-hole conductors and a power supply through-hole conductor are arranged in a core through hole.
FIG. 1B is a schematic cross-sectional view of a core through hole in which a pair of ground through hole conductors and a power supply through hole conductor are arranged in the core through hole.
FIG. 1C is a diagram illustrating a current flowing through a pair of ground through-hole conductors and a power supply through-hole conductor disposed in a core through hole.
FIG. 2A is a structural schematic diagram of a multilayer wiring board in which two pairs of ground through-hole conductors and power supply through-hole conductors are arranged in a core through hole.
FIG. 2B is a schematic cross-sectional view of a core through hole in which two pairs of ground through hole conductors and power supply through hole conductors are arranged in the core through hole.
FIG. 2C is a diagram for explaining currents flowing through two pairs of ground through-hole conductors and power supply through-hole conductors arranged in the core through hole.
FIG. 3A is a structural schematic diagram of a multilayer wiring board in which three pairs of ground through-hole conductors and power supply through-hole conductors are arranged in a core through hole.
FIG. 3B is a schematic cross-sectional view of a core through hole in which three pairs of ground through hole conductors and power supply through hole conductors are arranged in the core through hole.
FIG. 4 is a structural schematic diagram in which the multilayer wiring board of the present invention is mounted on a motherboard.
FIG. 5A shows a multilayer wiring board in which a plurality of core through-holes are formed in accordance with the arrangement of electrode terminals of an integrated circuit element, and two pairs of ground through-hole conductors and power supply through-hole conductors are arranged in each core through-hole. Structural schematic diagram.
FIG. 5B shows a core through hole in which a plurality of core through holes are formed in accordance with the arrangement of electrode terminals of the integrated circuit element, and two pairs of ground through hole conductors and power supply through hole conductors are arranged in each core through hole. FIG.
FIG. 5C is a multilayer wiring board in which a plurality of core through holes are formed in accordance with the arrangement of the electrode terminals of the integrated circuit element, and two pairs of ground through-hole conductors and power supply through-hole conductors are arranged in each core through-hole. The structure schematic diagram which shows arrangement | positioning of the core through-hole.
FIG. 5D is a multilayer wiring board in which a plurality of core through holes are formed in accordance with the arrangement of electrode terminals of the integrated circuit element, and two pairs of ground through-hole conductors and power supply through-hole conductors are arranged in each core through-hole. The structure schematic diagram which shows arrangement | positioning of the electrode pad of.
FIG. 5E is a multilayer wiring board in which a plurality of core through holes are formed in accordance with the arrangement of electrode terminals of an integrated circuit element, and two pairs of ground through-hole conductors and power supply through-hole conductors are arranged in each core through-hole. The structure schematic diagram which shows arrangement | positioning of the electrode terminal of the integrated circuit element mounted in.
FIG. 6 shows the result of a high frequency simulation showing the electrical characteristics of the multilayer wiring board of the present invention.
[Explanation of symbols]
1, 11, 21, 31 Multilayer wiring board
BCB1, BCB2 Multilayer wiring board (Build-up wiring board)
MC plate metal core
CH10A, CH100A, CH200A, CH700A, CH700B, CH700C, CH700D Core through hole
V1, V2, V3, V11, V12, V13 Dielectric layer (resin dielectric layer)
M1, M2, M3, M11, M12, M13 Conductor layer (metal conductor layer)
V1, V2, V3, M1, M2, M3 1st wiring lamination part
V11, V12, V13, M11, M12, M13 Second wiring laminated portion
GND, GND1, GND2 Ground layer (ground conductor for ground)
PS Power supply layer (surface conductor for power supply)
PA, ER electrode pad (ground electrode pad, power electrode pad, signal electrode pad, first main surface electrode pad, second main surface electrode pad, first power pad, first side ground pad, first side electrode pad array, Second side electrode pad array)
VA via conductor (ground via conductor, power via conductor, signal via conductor, first main surface side via conductor, second main surface side via conductor, first power source side via conductor, first side via conductor)
GP Ground through hole conductor (GND_PTH)
PP power supply through-hole conductor (power supply_PTH)
SP signal through hole conductor (signal_PTH)
GL ground line
PL power line
SL signal line
SB solder ball (solder connection, solder bump, substrate side electrode terminal)
IC1, IC2, IC3 Integrated circuit elements (flip chip, bare chip, CSP, LSI, LSI chip, flip chip)
MMB motherboard (multilayer wiring board)
GET ground electrode terminal (ground pad, electrode bump for ground connection)
PET power electrode terminals (power pads, power connection electrode bumps)
SET Signal electrode terminal (Signal pad, Signal connection electrode bump)
MS distributed constant line (stripline, microstripline)
Claims (10)
前記板状金属コアにコア貫通孔が形成され、該コア貫通孔内には、これを充填する誘電体材料により互いにかつ前記板状金属コアから空間的に隔てられた形で、前記第一主表面側の導体層と前記第二主表面側の導体層とを互いに接続する２以上のスルーホール導体が配置され、
それらスルーホール導体の少なくとも一つが、前記電源層に導通する電源スルーホール導体とされ、他の少なくとも一つが前記グランド層に導通するグランドスルーホール導体とされたことを特徴とする配線基板。Metal conductor layers and dielectric layers are alternately laminated on the first main surface and the second main surface of the plate-shaped metal core, at least one of the conductor layers is a power supply layer, and at least the other One layer is the ground layer,
A core through-hole is formed in the plate-shaped metal core, and the first main main body is spaced apart from the plate-shaped metal core by a dielectric material filling the core through-hole. Two or more through-hole conductors connecting the surface-side conductor layer and the second main surface-side conductor layer to each other are disposed,
A wiring board, wherein at least one of the through-hole conductors is a power through-hole conductor conducting to the power layer, and at least one of the other through-hole conductors is a ground through-hole conductor conducting to the ground layer.
それぞれのコア貫通孔内に前記グランド／電源スルーホール導体対が１つ以上存在するように、前記複数のグランドスルーホール導体と電源スルーホール導体とが分配されている請求項１ないし請求項６のいずれか一項に記載の配線基板。A plurality of the core through holes are formed in the plate-shaped metal core,
7. The plurality of ground through-hole conductors and power through-hole conductors are distributed so that one or more ground / power through-hole conductor pairs exist in each core through hole. The wiring board as described in any one of Claims.
前記板状コアの第二主表面に、樹脂誘電体層と金属導体層とを交互に積層した第二配線積層部が形成され、
前記第一配線積層部の第一主表面には、半導体集積回路素子を接続するための、第一側電源パッドと第一側グランドパッドとを含む第一側電極パッドアレーが露出形成され、
前記第二配線積層部の第二主表面には、接続先基板に前記配線基板を接続するための、第二側電源パッドと第二側グランドパッドとを含む第二側電極パッドアレーが露出形成され、
前記第一側電源パッドと前記第二側電源パッドとは、前記第一配線積層部及び前記第二配線積層部との少なくともいずれかの金属導体層に形成される電源用面導体に導通し、
前記第一側グランドパッドと前記第二側グランドパッドとは、前記第一配線積層部及び前記第二配線積層部との少なくともいずれかの金属導体層に形成されるグランド用面導体に導通し、さらに、
前記第一側電源パッドと前記第二側電源パッドとをつなぐ電源ラインにおいて、前記第一側電源パッドと、前記第一配線積層部内の第一側電源ビア導体と、前記電源スルーホールとが基板積層方向に直線的に配列してなり、
前記第一側グランドパッドと前記第二側グランドパッドとをつなぐグランドラインにおいて、前記第一側グランドパッドと、前記第一配線積層部内の第一側グランドビア導体と、前記グランドスルーホールとが基板積層方向に直線的に配列してなる請求項１ないし請求項７のいずれか１項に記載の配線基板。On the first main surface of the plate-shaped core, a first wiring laminated portion in which resin dielectric layers and metal conductor layers are alternately laminated is formed,
On the second main surface of the plate-like core, a second wiring laminated portion in which resin dielectric layers and metal conductor layers are alternately laminated is formed,
A first side electrode pad array including a first side power supply pad and a first side ground pad for connecting a semiconductor integrated circuit element is exposed and formed on the first main surface of the first wiring laminated portion.
A second side electrode pad array including a second side power supply pad and a second side ground pad for connecting the wiring substrate to a connection destination substrate is exposed and formed on the second main surface of the second wiring laminated portion. And
The first side power supply pad and the second side power supply pad are electrically connected to a power supply surface conductor formed on at least one of the metal conductor layers of the first wiring laminated portion and the second wiring laminated portion,
The first side ground pad and the second side ground pad are electrically connected to a ground plane conductor formed in at least one metal conductor layer of the first wiring laminated portion and the second wiring laminated portion, further,
In the power supply line connecting the first power supply pad and the second power supply pad, the first power supply pad, the first power supply via conductor in the first wiring stacked portion, and the power supply through hole are formed on the substrate. It is arranged linearly in the stacking direction,
In the ground line connecting the first side ground pad and the second side ground pad, the first side ground pad, the first side ground via conductor in the first wiring laminated portion, and the ground through hole are substrates. The wiring board according to any one of claims 1 to 7, wherein the wiring board is linearly arranged in a stacking direction.
該第一配線積層部の第一主表面には、半導体集積回路素子を接続するための、第一側電源パッドと第一側グランドパッドとがマトリックス状に配列した第一側電極パッドアレーが露出形成され、前記第一側電源パッドと前記第一側グランドパッドとに個別に導通する前記電源スルーホール導体と前記グランドスルーホール導体とが、前記第一側電極パッドアレーに対応したマトリックス状に配列してなる請求項１ないし請求項８のいずれか１項に記載の配線基板。On the first main surface of the plate-shaped core, a first wiring laminated portion in which resin dielectric layers and metal conductor layers are alternately laminated is formed,
A first side electrode pad array in which first side power supply pads and first side ground pads are arranged in a matrix for connecting semiconductor integrated circuit elements is exposed on the first main surface of the first wiring laminated portion. The power through-hole conductor and the ground through-hole conductor formed and individually connected to the first power pad and the first ground pad are arranged in a matrix corresponding to the first electrode pad array. The wiring board according to any one of claims 1 to 8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003207300A JP2005064028A (en) | 2003-08-12 | 2003-08-12 | Wiring board |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005064028A true JP2005064028A (en) | 2005-03-10 |
Family
ID=34363823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003207300A Withdrawn JP2005064028A (en) | 2003-08-12 | 2003-08-12 | Wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005064028A (en) |
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|
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