JP2003289121A - Multilayer wiring board and semiconductor device - Google Patents
Multilayer wiring board and semiconductor deviceInfo
- Publication number
- JP2003289121A JP2003289121A JP2003001575A JP2003001575A JP2003289121A JP 2003289121 A JP2003289121 A JP 2003289121A JP 2003001575 A JP2003001575 A JP 2003001575A JP 2003001575 A JP2003001575 A JP 2003001575A JP 2003289121 A JP2003289121 A JP 2003289121A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring board
- multilayer wiring
- pad
- conductor posts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線板および
半導体デバイスに関するものである。詳しくは、半導体
チップを搭載する多層配線板、および、多層配線板に半
導体チップが実装された半導体デバイスに関し、さらに
詳しくは、高速信号伝送に対応した配線構造を有する多
層配線板および半導体デバイスに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring board and a semiconductor device. More specifically, it relates to a multilayer wiring board on which a semiconductor chip is mounted, and a semiconductor device in which the semiconductor chip is mounted on the multilayer wiring board, and more specifically to a multilayer wiring board and a semiconductor device having a wiring structure compatible with high-speed signal transmission. Is.
【０００２】[0002]
【従来の技術】近年の電子機器の高機能化並びに軽薄短
小化の要求に伴い、電子部品の高密度集積化、さらには
高密度実装化が進んできており、これらの電子機器に使
用される半導体パッケージは、従来にも増して、益々、
小型化かつ多ピン化が進んできている。また、電子機器
の高機能化に伴い、半導体チップの高クロック周波数化
が進んでおり、半導体チップを搭載する回路基板のイン
ピーダンス整合が、益々重要になってきている。2. Description of the Related Art With the recent demand for high functionality, lightness, thinness, shortness, and miniaturization of electronic devices, high-density integration and further high-density mounting of electronic parts have been advanced, and they are used in these electronic devices. Semiconductor packages are becoming more and more popular than ever before.
Miniaturization and increasing number of pins are progressing. In addition, as the functionality of electronic devices has increased, the clock frequency of semiconductor chips has increased, and impedance matching of circuit boards on which semiconductor chips are mounted has become increasingly important.
【０００３】従来の回路基板はプリント配線板と呼ば
れ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層
板からなるガラスエポキシ板に貼り付けられた銅箔をパ
ターニング後、複数枚重ねて積層接着し、ドリルで貫通
穴を開けて、この穴の壁面に、銅めっきを行って、ビア
を形成し、層間の電気接続を行った配線基板の使用が主
流であった。しかし、搭載部品の小型化、高密度化が進
み、上記の配線基板では配線密度が不足して部品の搭載
に問題が生じるようになってきている。A conventional circuit board is called a printed wiring board, and after patterning a copper foil attached to a glass epoxy board made of a laminated board in which a woven cloth of glass fiber is impregnated with an epoxy resin, a plurality of layers are laminated and laminated. The mainstream method is to use a wiring board that is bonded, drilled a through hole, plated with copper on the wall surface of the hole to form a via, and electrically connected between layers. However, the miniaturization and high densification of mounted components have progressed, and the wiring density of the above-described wiring board is insufficient, causing a problem in mounting components.
【０００４】このような背景により、近年、ビルドアッ
プ多層配線板が採用されている。ビルドアップ多層配線
板は、樹脂のみで構成される絶縁層と導体とを積み重ね
ながら成形される。ビア形成方法としては、従来のドリ
ル加工に代わって、レーザ法、プラズマ法やフォト法
等、多岐にわたり、小径のビアホールを自由に配置する
ことで高密度化を達成するものである。層間接続部とし
ては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリード
ビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した
構造）等があり、ビアの上にビアを形成するスタックド
ビアが可能なバリードビアホールが、特に注目されてい
る。このような多層配線板を用いることにより、多ピン
の半導体チップを搭載できるようになってきている（例
えば、特許文献１参照。）。Under these circumstances, build-up multilayer wiring boards have been adopted in recent years. The build-up multilayer wiring board is formed by stacking an insulating layer composed only of resin and a conductor. As a method of forming vias, a laser method, a plasma method, a photo method, or the like is used in place of conventional drilling, and a via hole having a small diameter is freely arranged to achieve high density. As the interlayer connection portion, there are a blind via (Blind Via), a buried via (Buried Via: a structure in which a via is filled with a conductor), etc., and a stacked via hole capable of forming a via on the via is particularly noted. Has been done. By using such a multilayer wiring board, it has become possible to mount a multi-pin semiconductor chip (see, for example, Patent Document 1).
【０００５】高クロック周波数の半導体チップを実装す
るための多層配線板においては、インピーダンス整合が
非常に重要である。現在では、絶縁層の厚みや誘電率、
信号配線の幅や厚み、グランド層および電源層の配置の
仕方により、１層分の信号配線においては高精度のイン
ピーダンス整合が実現できている。Impedance matching is very important in a multilayer wiring board for mounting a semiconductor chip having a high clock frequency. Currently, the thickness and dielectric constant of the insulating layer,
Due to the width and thickness of the signal wiring and the way of arranging the ground layer and the power supply layer, highly accurate impedance matching can be realized in the signal wiring for one layer.
【０００６】一方、ある層の信号配線と他の層の信号配
線を電気的に接続するための層間接続部は、その構造か
らインピーダンス整合が困難であるため、インピーダン
ス不整合部となる。特に、層間接続部が多くなればなる
ほど、インピーダンス不整合部が多くなるため、信号配
線において高精度のインピーダンス整合を実現しても、
全体としては高速信号伝送に適さなくなる。On the other hand, the interlayer connecting portion for electrically connecting the signal wiring of a certain layer and the signal wiring of another layer is an impedance mismatching portion because its structure makes impedance matching difficult. In particular, as the number of interlayer connection parts increases, the impedance mismatching part also increases, so even if high-accuracy impedance matching is realized in the signal wiring,
As a whole, it becomes unsuitable for high-speed signal transmission.
【０００７】具体的に、主として、半導体チップおよび
それを実装する多層配線板からなる従来の半導体デバイ
スを用いて説明する。該多層配線板の配線構造は、主と
して、インナーパッド、層間接続部である導体ポスト、
配線パターンおよびアウターパッドからなり、インナー
パッドからアウターパッドまで電気的接続は、インナー
パッドから導体ポスト（１）へ、次いで配線パターン
（１）へ、次いで次の導体ポスト（２）へ、次いで次の
配線パターン（２）へ、次いで次の導体ポスト（３）
へ、次いで次の配線パターン（３）へ、次いで次の導体
ポスト（４）へ、次いでアウターパッドへと接続される
ように、複数層の配線パターンが、それぞれ導体ポスト
を経由して接続されるのが一般的であった。この場合、
複数層の配線パターンにおいて、高精度のインピーダン
ス整合を実現しても、導体ポストの部分（層間接続部）
がインピーダンス不整合部となるため、全体としては、
高速伝送に適さなくなる問題があった。これは層間接続
部を有する多層配線板であるが故の問題であり、層間接
続部のインピーダンス不整合は避けられないのが現状で
ある。Specifically, a conventional semiconductor device mainly composed of a semiconductor chip and a multilayer wiring board on which the semiconductor chip is mounted will be described. The wiring structure of the multilayer wiring board is mainly composed of an inner pad, a conductor post which is an interlayer connecting portion,
It consists of a wiring pattern and an outer pad, and the electrical connection from the inner pad to the outer pad is performed from the inner pad to the conductor post (1), then to the wiring pattern (1), then to the next conductor post (2), and then to the next To the wiring pattern (2), then to the next conductor post (3)
To the next wiring pattern (3), then to the next conductor post (4), and then to the outer pad, so that the wiring patterns of multiple layers are respectively connected via the conductor posts. Was common. in this case,
Even if high-precision impedance matching is realized in the wiring pattern of multiple layers, the conductor post part (interlayer connection part)
Becomes an impedance mismatching part, so overall,
There was a problem that it was not suitable for high-speed transmission. This is a problem due to the fact that it is a multilayer wiring board having an interlayer connecting portion, and the impedance mismatch of the interlayer connecting portion cannot be avoided under the present circumstances.
【０００８】以上のように、多層配線板は半導体チップ
の多ピン化への対応には適しているが、高クロック周波
数化に向けては、層間接続部におけるインピーダンス不
整合となる問題が顕在化しつつある。As described above, the multi-layer wiring board is suitable for coping with the increase in the number of pins of the semiconductor chip, but as the clock frequency becomes higher, the problem of impedance mismatch in the interlayer connection becomes apparent. It's starting.
【０００９】[0009]
【特許文献１】特開２００２−２６５１６号公報（第７
頁、第５図）[Patent Document 1] Japanese Unexamined Patent Application Publication No. 2002-26516 (No. 7)
(Page, Fig. 5)
【００１０】[0010]
【発明が解決しようとする課題】本発明は、半導体チッ
プを搭載する多層配線板、および、多層配線板に半導体
チップが実装された半導体デバイスにおける、インピー
ダンス整合に関するこのような問題点に鑑み、インピー
ダンス不整合部の少ない配線構造を有する多層配線板お
よび半導体デバイスを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such problems regarding impedance matching in a multilayer wiring board having a semiconductor chip mounted thereon and a semiconductor device having the semiconductor chip mounted on the multilayer wiring board. An object of the present invention is to provide a multilayer wiring board and a semiconductor device having a wiring structure with few mismatched portions.
【００１１】[0011]
【課題を解決するための手段】即ち、本発明は、（１）
一方の面にインナーパッドが形成され、他方の面にア
ウターパッドが形成され、インナーパッドとアウターパ
ッドとが、配線パターンおよび導体ポストにより電気的
に接続された多層配線板であって、少なくとも、クロッ
ク配線、および、クロックと同期した信号が流れる信号
配線が、次のいずれかの接続構造からなることを特徴と
する多層配線板、（ａ）インナーパッドから、１個以上
の導体ポスト、１層の配線パターン、１個以上の導体ポ
ストの順に経由して、アウターパッドに接続されている
構造、（ｂ）インナーパッドから、１層の配線パター
ン、１個以上の導体ポストの順に経由して、アウターパ
ッドに接続されている構造、（ｃ）インナーパッドか
ら、１個以上の導体ポスト、１層の配線パターンの順に
経由して、アウターパッドに接続されている構造、
（２） 前記配線パターンが、マイクロストリップ配
線、または、ストリップ配線であることを特徴とする前
記（１）項に記載の多層配線板、（３） アウターパッ
ドが、ボールグリッドアレイ（ＢＧＡ）構造またはピン
グリッドアレイ（ＰＧＡ）構造からなる前記いずれかに
記載の多層配線板、（４） 前記いずれかに記載の多層
配線板に、半導体チップがフリップチップ接続により実
装されていることを特徴とする半導体デバイス、であ
る。Means for Solving the Problems That is, the present invention provides (1)
A multilayer wiring board in which an inner pad is formed on one surface and an outer pad is formed on the other surface, and the inner pad and the outer pad are electrically connected by a wiring pattern and conductor posts, and at least a clock A wiring and a signal wiring through which a signal synchronized with a clock flows are composed of any one of the following connection structures: (a) an inner pad; one or more conductor posts; A structure in which a wiring pattern is connected to an outer pad via one or more conductor posts in this order, and (b) an inner pad to one layer wiring pattern, one or more conductor posts in this order, and an outer The structure connected to the pad, (c) the inner pad, one or more conductor posts, and one layer of wiring pattern in this order, and then the outer pad. The connected structure,
(2) The wiring pattern is microstrip wiring or strip wiring. (3) The multilayer wiring board according to item (1), (3) the outer pad has a ball grid array (BGA) structure or Any one of the above-mentioned multilayer wiring boards having a pin grid array (PGA) structure, and (4) A semiconductor chip mounted on any one of the above multilayer wiring boards by flip-chip connection. A device.
【００１２】[0012]
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明するが、本発明はこれによって何ら
限定されるものではない。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings, but the present invention is not limited thereto.
【００１３】図１は、本発明による半導体デバイスの構
造の一例を示す断面図であり、本発明による多層配線板
の構造を示す断面図も含まれている。FIG. 1 is a sectional view showing an example of the structure of a semiconductor device according to the present invention, including a sectional view showing the structure of a multilayer wiring board according to the present invention.
【００１４】半導体デバイス１５０は、主として、半導
体チップ１０１およびそれを実装する多層配線板１１０
からなる。半導体チップ１０１と多層配線板１１０と
は、バンプ１０２により、フリップチップ接続され、バ
ンプ１０２はアンダーフィル１０３により封止されるこ
とにより保護されている。多層配線板１１０の配線構造
は、主として、インナーパッド１０４、層間接続部であ
る導体ポスト１０６、配線パターン１０５、アウターパ
ッド１０７、および、それらを絶縁するための絶縁層１
０９からなる。多層配線板１１０の半導体チップ１０１
実装面と反対側の面にはマザーボード（図示せず）との
接続に必要な半田ボール１０８が実装されており、いわ
ゆるＢＧＡ構造となっている。あるいは、マザーボード
にソケットが実装されている場合には、半田ボール１０
８の代わりに、ピン（図示せず）を設けて実装すること
も可能であり、いわゆるＰＧＡ構造とすることも可能で
ある。The semiconductor device 150 mainly includes the semiconductor chip 101 and the multilayer wiring board 110 on which the semiconductor chip 101 is mounted.
Consists of. The semiconductor chip 101 and the multilayer wiring board 110 are flip-chip connected by bumps 102, and the bumps 102 are protected by being sealed by an underfill 103. The wiring structure of the multilayer wiring board 110 mainly includes an inner pad 104, a conductor post 106 that is an interlayer connecting portion, a wiring pattern 105, an outer pad 107, and an insulating layer 1 for insulating them.
It consists of 09. Semiconductor chip 101 of multilayer wiring board 110
Solder balls 108 necessary for connection to a mother board (not shown) are mounted on the surface opposite to the mounting surface, which has a so-called BGA structure. Alternatively, if the socket is mounted on the motherboard, the solder balls 10
It is also possible to provide a pin (not shown) instead of 8, and to mount it, and it is also possible to have what is called a PGA structure.
【００１５】続いて、多層配線板１１０の配線構造につ
いて説明する。図１に示された多層配線板１１０の一番
左の配線構造においては、インナーパッド１０４からア
ウターパッド１０７までは、「１個の導体ポスト１２０
ａ⇒１層の配線パターン１２０ｂ⇒３個の導体ポスト１
２０ｃ」と接続されている。また、左から２番目の配線
構造においては、「２個の導体ポスト１２１ａ⇒１層の
配線パターン１２１ｂ⇒２個の導体ポスト１２１ｃ」と
接続されている。すなわち、これらの配線構造は「１個
以上の導体ポスト⇒１層の配線パターン⇒１個以上の導
体ポスト」と接続されていることになる。Next, the wiring structure of the multilayer wiring board 110 will be described. In the leftmost wiring structure of the multilayer wiring board 110 shown in FIG. 1, from the inner pad 104 to the outer pad 107, “one conductor post 120
a-> 1 layer wiring pattern 120b-> 3 conductor posts 1
20c ". Further, in the second wiring structure from the left, it is connected to “two conductor posts 121a → one layer wiring pattern 121b → two conductor posts 121c”. That is, these wiring structures are connected to “one or more conductor posts → one layer wiring pattern → one or more conductor posts”.
【００１６】インピーダンス不整合は、主として、導体
ポストで生じるため、導体ポストが連続で接続されるこ
とで、インピーダンス不整合部の数を減らすことができ
る。言い換えると、複数層の配線パターンがそれぞれ導
体ポストで電気接続された従来の配線構造においては、
インピーダンス不整合部は導体ポスト形成箇所の数だ
け、即ち導体ポストが形成される各絶縁層に、それぞれ
少なくとも１個以上あったのに対して、図１に示すよう
な本発明による配線構造においては、インピーダンス不
整合部は半導体チップ１０１に近い側の「１個以上の導
体ポスト」と、アウターパッドに近い側の「１個以上の
導体ポスト」の２箇所である。したがって、本発明の多
層配線板は、高速信号伝送に適した配線構造を有するこ
とになる。Since the impedance mismatch mainly occurs in the conductor posts, the number of impedance mismatch portions can be reduced by connecting the conductor posts continuously. In other words, in the conventional wiring structure in which the wiring patterns of multiple layers are electrically connected by the conductor posts, respectively,
There are at least one impedance unmatched portion in each of the conductive post formation positions, that is, in each insulating layer on which the conductor posts are formed, whereas in the wiring structure according to the present invention as shown in FIG. The impedance mismatching portions are at two locations, "one or more conductor posts" on the side closer to the semiconductor chip 101 and "one or more conductor posts" on the side closer to the outer pad. Therefore, the multilayer wiring board of the present invention has a wiring structure suitable for high-speed signal transmission.
【００１７】ここで、１層分の配線パターンについて
は、上下の層が電源層またはグランド層に囲まれたスト
リップ配線、あるいは、上下いずれかの層が電源層また
はグランド層であるマイクロストリップ配線であること
が好ましい。そのような配線とすることで、インピーダ
ンスが確実に制御されるため、高速信号を伝送するのに
好適である。Here, the wiring pattern for one layer is strip wiring in which the upper and lower layers are surrounded by the power supply layer or the ground layer, or microstrip wiring in which one of the upper and lower layers is the power supply layer or the ground layer. Preferably there is. With such wiring, the impedance can be reliably controlled, which is suitable for transmitting high-speed signals.
【００１８】なお、本発明において、「１個以上の導体
ポスト」とは、上記３個の導体ポスト１２０ｃを例に説
明すると、３個の導体ポストと２個の中間パッド１０５
ａ、１０５ｂを含んだ部分を示している。すなわち、導
体ポストと導体ポストを接続する中間パッドも含めて考
えることとする。ただし、多層配線板において、中間パ
ッドを省いた配線構造を実現できるのであれば、その限
りではない。In the present invention, the "one or more conductor posts" will be described by taking the above three conductor posts 120c as an example, and three conductor posts and two intermediate pads 105 will be described.
The portion including a and 105b is shown. That is, the conductor post and the intermediate pad connecting the conductor post are also considered. However, the multilayer wiring board is not limited to this as long as the wiring structure without the intermediate pad can be realized.
【００１９】図２は、本発明による半導体デバイスの構
造の他の例を示す断面図であり、本発明による多層配線
板の構造を示す断面図も含まれている。図２における半
導体デバイスの構成は、第１のものと同様であるため説
明を省略する。ただし、多層配線板における配線構造が
異なるため、その部分についてのみ説明する。FIG. 2 is a sectional view showing another example of the structure of the semiconductor device according to the present invention, including a sectional view showing the structure of the multilayer wiring board according to the present invention. The configuration of the semiconductor device in FIG. 2 is the same as that of the first device, and thus the description thereof is omitted. However, since the wiring structure of the multilayer wiring board is different, only that portion will be described.
【００２０】まず、図２に示された多層配線板２１０の
一番左の配線構造であるが、インナーパッド２０４から
アウターパッド２０７までは「１層の配線パターン２２
０ａ⇒４個の導体ポスト２２０ｂ」と接続されている。
すなわち、この配線構造は「１層の配線パターン⇒１個
以上の導体ポスト」と接続されていることになる。ま
た、左から２番目の配線構造においては、「４個の導体
ポスト２２１ａ⇒１層の配線パターン２２１ｂ」と接続
されている。すなわち、この配線構造は「１個以上の導
体ポスト⇒１層の配線パターン」と接続されていること
になる。First, regarding the leftmost wiring structure of the multilayer wiring board 210 shown in FIG. 2, from the inner pad 204 to the outer pad 207, "one layer wiring pattern 22
0a → 4 conductor posts 220b ″.
That is, this wiring structure is connected to “one layer wiring pattern → one or more conductor posts”. In addition, in the second wiring structure from the left, it is connected to “four conductor posts 221a → one-layer wiring pattern 221b”. That is, this wiring structure is connected to “one or more conductor posts → one layer wiring pattern”.
【００２１】図２に示すような本発明による配線構造に
おいては、インピーダンス不整合部は半導体チップ２０
１に近い側の「１個以上の導体ポスト」、または、アウ
ターパッドに近い側の「１個以上の導体ポスト」のいず
れか１箇所である。したがって、本発明の多層配線板
は、高速信号伝送に適した配線構造を有することにな
る。In the wiring structure according to the present invention as shown in FIG. 2, the impedance mismatching portion is the semiconductor chip 20.
One of the "one or more conductor posts" on the side closer to 1 or the "one or more conductor posts" on the side closer to the outer pad. Therefore, the multilayer wiring board of the present invention has a wiring structure suitable for high-speed signal transmission.
【００２２】ここで、１層分の配線パターンについて
は、上下いずれかの層が電源層またはグランド層である
マイクロストリップ配線であることが好ましい。そのよ
うな配線とすることで、インピーダンスが確実に制御さ
れるため、高速信号を伝送するのに好適である。Here, regarding the wiring pattern for one layer, it is preferable that one of the upper and lower layers is a microstrip wiring in which a power supply layer or a ground layer is provided. With such wiring, the impedance can be reliably controlled, which is suitable for transmitting high-speed signals.
【００２３】一般的に、半導体チップ１０１を駆動する
場合には、クロック信号を用い、それに同期して信号を
入出力することが多い。多層配線板１１０の重要な特性
の一つとして、クロック信号、および、クロックと同期
した信号を確実に伝送することが挙げられる。それを実
現するには高速信号伝送に適した配線構造を適用するこ
とが得策である。したがって、少なくとも、クロック配
線、および、クロックと同期した信号が流れる信号配線
を、本発明による配線構造とすることが好ましい。上述
の信号配線以外の信号配線においても、同様な構造とす
ることが好ましいが、高速伝送が不要な場合にはその限
りではない。In general, when the semiconductor chip 101 is driven, a clock signal is often used, and signals are often input / output in synchronization with the clock signal. One of the important characteristics of the multilayer wiring board 110 is to reliably transmit a clock signal and a signal synchronized with the clock. To realize this, it is a good idea to apply a wiring structure suitable for high-speed signal transmission. Therefore, at least the clock wiring and the signal wiring through which the signal synchronized with the clock flows preferably have the wiring structure according to the present invention. It is preferable that the signal wirings other than the above-mentioned signal wirings have the same structure.
【００２４】なお、これまでの説明においては、半導体
チップをフリップチップ接続する例について言及した
が、本発明の多層配線板を、それ以外の接続方式に用い
ても構わない。他の例としては、半導体チップをフェイ
スアップで搭載し、ワイヤーボンド接続する方式などが
挙げられる。半導体チップと多層配線板を接続するバン
プにおいても、はんだバンプや、スタッドバンプ（金バ
ンプ）、導電性ペーストによるものなど、各種各様の接
続形態が挙げられる。In the above description, an example in which semiconductor chips are flip-chip connected has been mentioned, but the multilayer wiring board of the present invention may be used for other connection methods. As another example, there is a method of mounting a semiconductor chip face-up and performing wire bond connection. The bumps that connect the semiconductor chip and the multilayer wiring board also include various types of connection forms such as solder bumps, stud bumps (gold bumps), and conductive paste.
【００２５】[0025]
【発明の効果】本発明において、重要な配線をインピー
ダンス不整合部の少ない配線構造とすることで、高速信
号伝送に適した多層配線板および半導体デバイスを得る
ことができる。According to the present invention, a wiring structure and a semiconductor device suitable for high-speed signal transmission can be obtained by forming an important wiring in a wiring structure with a small impedance mismatch portion.
【図１】 本発明の実施形態による半導体デバイスの一
例を示す断面図である。FIG. 1 is a sectional view showing an example of a semiconductor device according to an embodiment of the present invention.
【図２】 本発明の実施形態による半導体デバイスの他
の例を示す断面図である。FIG. 2 is a sectional view showing another example of a semiconductor device according to an embodiment of the present invention.
１０１、２０１：半導体チップ
１０２、２０２：バンプ
１０３、２０３：アンダーフィル
１０４、２０４：インナーパッド
１０５、２０５：配線パターン
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ、２０５ｃ：
中間パッド
１０６、２０６：導体ポスト
１０７、２０７：アウターパッド
１０８、２０８：半田ボール
１０９、２０９：絶縁層
１１０、２１０：多層配線板
１２０ａ、１２０ｃ、１２１ａ、１２１ｃ、２２０ｂ、
２２１ａ：１個以上の導体ポスト
１２０ｂ、１２１ｂ、２２０ａ、２２１ｂ：１層の配線
パターン
１５０、２５０：半導体デバイス101: 201: semiconductor chips 102, 202: bumps 103, 203: underfill 104, 204: inner pads 105, 205: wiring patterns 105a, 105b, 205a, 205b, 205c:
Intermediate pads 106 and 206: conductor posts 107 and 207: outer pads 108 and 208: solder balls 109 and 209: insulating layers 110 and 210: multilayer wiring boards 120a, 120c, 121a, 121c, 220b,
221a: One or more conductor posts 120b, 121b, 220a, 221b: One layer wiring pattern 150, 250: Semiconductor device
Claims (4)
他方の面にアウターパッドが形成され、インナーパッド
とアウターパッドとが、配線パターンおよび導体ポスト
により電気的に接続された多層配線板であって、少なく
とも、クロック配線、および、クロックと同期した信号
が流れる信号配線が、次のいずれかの接続構造からなる
ことを特徴とする多層配線板。 （ａ）インナーパッドから、１個以上の導体ポスト、１
層の配線パターン、１個以上の導体ポストの順に経由し
て、アウターパッドに接続されている構造。 （ｂ）インナーパッドから、１層の配線パターン、１個
以上の導体ポストの順に経由して、アウターパッドに接
続されている構造。 （ｃ）インナーパッドから、１個以上の導体ポスト、１
層の配線パターンの順に経由して、アウターパッドに接
続されている構造。1. An inner pad is formed on one surface,
An outer pad is formed on the other surface, and the inner pad and the outer pad are multilayer wiring boards electrically connected by a wiring pattern and conductor posts, and at least a clock wiring and a signal synchronized with the clock are provided. A multilayer wiring board characterized in that the flowing signal wiring has one of the following connection structures. (A) From the inner pad, one or more conductor posts, 1
A structure in which a layer wiring pattern and one or more conductor posts are sequentially connected to the outer pad. (B) A structure in which the inner pad is connected to the outer pad through a wiring pattern of one layer and one or more conductor posts in this order. (C) From the inner pad, one or more conductor posts, 1
A structure that is connected to the outer pad via the wiring pattern of layers.
プ配線、または、ストリップ配線であることを特徴とす
る請求項１記載の多層配線板。2. The multilayer wiring board according to claim 1, wherein the wiring pattern is microstrip wiring or strip wiring.
イ構造またはピングリッドアレイ構造からなる請求項１
または２に記載の多層配線板。3. The outer pad has a ball grid array structure or a pin grid array structure.
Or the multilayer wiring board according to 2.
線板に、半導体チップがフリップチップ接続により実装
されていることを特徴とする半導体デバイス。4. A semiconductor device in which a semiconductor chip is mounted on the multilayer wiring board according to claim 1 by flip-chip connection.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003001575A JP2003289121A (en) | 2002-01-23 | 2003-01-07 | Multilayer wiring board and semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002014838 | 2002-01-23 | ||
| JP2002-14838 | 2002-01-23 | ||
| JP2003001575A JP2003289121A (en) | 2002-01-23 | 2003-01-07 | Multilayer wiring board and semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008199221A Division JP5045599B2 (en) | 2002-01-23 | 2008-08-01 | Multilayer wiring board and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003289121A true JP2003289121A (en) | 2003-10-10 |
Family
ID=29253130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003001575A Pending JP2003289121A (en) | 2002-01-23 | 2003-01-07 | Multilayer wiring board and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003289121A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210777A (en) * | 2005-01-31 | 2006-08-10 | Nec Electronics Corp | Semiconductor device |
| JP2006237151A (en) * | 2005-02-23 | 2006-09-07 | Shinko Electric Ind Co Ltd | Wiring board and semiconductor apparatus |
-
2003
- 2003-01-07 JP JP2003001575A patent/JP2003289121A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210777A (en) * | 2005-01-31 | 2006-08-10 | Nec Electronics Corp | Semiconductor device |
| JP2006237151A (en) * | 2005-02-23 | 2006-09-07 | Shinko Electric Ind Co Ltd | Wiring board and semiconductor apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6239485B1 (en) | Reduced cross-talk noise high density signal interposer with power and ground wrap | |
| US6835597B2 (en) | Semiconductor package | |
| US6081026A (en) | High density signal interposer with power and ground wrap | |
| US6461895B1 (en) | Process for making active interposer for high performance packaging applications | |
| US6680218B2 (en) | Fabrication method for vertical electronic circuit package and system | |
| US8381394B2 (en) | Circuit board with embedded component and method of manufacturing same | |
| US8633587B2 (en) | Package structure | |
| JP3214470B2 (en) | Multi-chip module and manufacturing method thereof | |
| US11800636B2 (en) | Electronic substrate having differential coaxial vias | |
| US20070273026A1 (en) | Semiconductor package substrate | |
| JP2005515611A (en) | High performance low cost micro circuit package with interposer | |
| JP2005191518A (en) | Printed circuit board and package formed with skew via | |
| JP2009200189A (en) | Electronic component-mounted semiconductor chip | |
| US20050247481A1 (en) | Circuit board with quality-indicator mark and method for indicating quality of the circuit board | |
| US20110147058A1 (en) | Electronic device and method of manufacturing electronic device | |
| US20090133917A1 (en) | Multilayered Circuit Board for Connection to Bumps | |
| JP5184497B2 (en) | Electronic component-embedded printed circuit board and manufacturing method thereof | |
| JP2005064028A (en) | Wiring board | |
| US20040124004A1 (en) | Decoupled signal-power substrate architecture | |
| US20040238215A1 (en) | Circuit board and fabricating process thereof | |
| JP5045599B2 (en) | Multilayer wiring board and semiconductor device | |
| JP2003289121A (en) | Multilayer wiring board and semiconductor device | |
| US8063481B2 (en) | High-speed memory package | |
| JP4380167B2 (en) | Multilayer wiring board and semiconductor device | |
| JPH01183196A (en) | Manufacture of multilayer printed wiring board device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20051024 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20060220 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070515 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20070713 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080603 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090616 |