JP2005056915A

JP2005056915A - Semiconductor device and its fabricating process

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Publication number: JP2005056915A
Application number: JP2003206092A
Authority: JP
Inventors: Keishiro Kumada; 恵志郎熊田
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-08-05
Filing date: 2003-08-05
Publication date: 2005-03-03
Anticipated expiration: 2023-08-05
Also published as: JP4466000B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor formed on the same semiconductor substrate in which a high reliability npn transistor having a low leak current with no variation is fabricated, and to provide its fabricating process. <P>SOLUTION: A high reliability npn transistor insusceptible to the effect of charges on an LOCOS oxide film 9 or to the effect of a voltage being applied to an interconnect line on the LOCOS oxide film 9 and having a low leak current with no variation can be fabricated by forming an anti-inversion region B on the surface layer of the p base region 6 of the npn transistor. Furthermore, the cost can be reduced by employing p<SP>+</SP>field ion implantation for forming the anti-inversion region B. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、同一基板に低耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、横型バイポーラトランジスタが形成された半導体装置およびその製造方法において、リーク電流が小さく、高信頼性の横型バイポーラトランジスタを、低コストで形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
１００Ｖの商用電源から５Ｖ〜１０Ｖ程度の直流電源に変換するＤＣ−ＡＣコンバータ（ＡＣアダプタ）や携帯機器に使用されるＤＣ−ＤＣコンバータおよび表示装置であるＥＬ（エレクトロルミネッセンス）ディスプレイなどの各種ディスプレー装置の駆動電源などを制御する制御回路に用いられる高耐圧ＩＣは低価格化と高信頼性化が強く求められている。
従来の５Ｖ程度の耐圧を有する低耐圧ＭＯＳトランジスタ（以下、低耐圧ＭＯＳと称す）、１０Ｖ程度の耐圧を有する高耐圧ＭＯＳトランジスタ（以下、高耐圧ＭＯＳと称す）および５Ｖ程度の耐圧を有する横型バイポーラトランジスタ（以下、バイポーラトランジスタと称す）を同一半導体基板に形成する高耐圧ＩＣの製造方法について説明する。
【０００３】
本発明におけるデバイスは、低耐圧ＭＯＳはシングルドレイン構造とし、高耐圧ＭＯＳは、ゲートとドレイン間、必要ならばゲートとソース間にＬＯＣＯＳ酸化膜が形成され、ＬＯＣＯＳ酸化膜下に低濃度の拡散層が形成されたオフセットゲート構造を有する。高耐圧ＮＭＯＳ（高耐圧ｎチャネルＭＯＳ）のｎ型低濃度拡散層をｎオフセット領域、高耐圧ＰＭＯＳ（高耐圧ｐチャネルＭＯＳ）のｐ型低濃度拡散層をｐオフセット領域という。また、ｐ^＋ソース領域・ｐ^＋ドレイン領域のｐ^＋高濃度拡散層とｎオフセット領域、ｐウエル領域でｐｎｐトランジスタを形成し、ｎ^＋ソース領域・ｎ^＋ドレイン領域のｎ^＋高濃度拡散層とｐオフセット領域、ｎウエル領域でｎｐｎトランジスタを形成する。工程の簡略化とコストダウンのためにｎｐｎトランジスタのｐベース領域とｐオフセット領域は同時に形成する。ｐｎｐトランジスタのｎベース領域とｎオフセット領域も同時に形成する。
【０００４】
図１０〜図１７は従来の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
ｐ半導体基板５１（ｐ型シリコン基板）上にｐウエル領域５２、ｎウエル領域５３を形成する（図１０）。
つぎに、高耐圧ＭＯＳのｐ^＋ソース領域、ｐ^＋ドレイン領域を形成する箇所に低濃度の拡散層であるｎオフセット領域５４、ｐオフセット領域５５を形成する。この時のｐオフセット領域５５とｎｐｎトランジスタのｐベース領域５６を同時に形成する。続いて、高耐圧部の素子間分離耐圧を確保するため、ｎオフセット領域５４、ｐオフセット領域５５をそれぞれ囲むように形成する高濃度領域を形成する。ｎオフセット領域５４の周囲に形成するｎ型高濃度拡散領域をｎ^＋ガード領域５７（Ｎｇｕａｒｄ）、ｐオフセット領域５５の周囲に形成するｐ型高濃度拡散領域をｐ^＋ガード領域５８（Ｐｇｕａｒｄ）という（図１１）。
【０００５】
つぎに、耐酸化性マスクとなるＳｉ_３Ｎ_４膜９３を堆積し、パターニングしてＬＯＣＯＳ酸化膜５９（フィールド酸化膜）を形成するときのマスクを形成する（図１２）。
つぎに、レジスト９５を塗布しパターニングする。続いて、素子分離耐圧の確保と表面反転防止のために、レジスト９５をマスクとして、ｐウエル領域内に形成されるｐ分離領域の表面層に二フッ化ボロン（ＢＦ_２イオン）でｐ^＋フィールドイオン注入９６を行う。このｐ^＋フィールドイオン注入９６は次工程のＬＯＣＯＳ酸化膜５９（フィールド酸化膜）形成時に吸い取られるボロン量を予め補充しておく（図１３）。
つぎに、周知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法によりＬＯＣＯＳ酸化膜５９を形成する。このとき、ＬＯＣＯＳ酸化膜Ａ下のｐウエル領域５２の表面層にｐ^＋フィールド層Ａが形成される。このｐ^＋フィールド層Ａの形成により、ＬＯＣＯＳ酸化膜５９に吸い取られるボロン量を予め見越してイオン注入しているため、ｐ^＋フィールド層Ａを形成する前のボロン量に確保される（図１４）。
【０００６】
つぎに、絶縁膜９８を成長させて、ポリシリコンを堆積する。このポリシリコンは、所定のサイズにエッチングされてゲート電極７４、７５となる（図１５）。
つぎに、ゲート電極７４、７５とＬＯＣＯＳ酸化膜５９をマスクとして絶縁膜９８をエッチングし、その後、犠牲酸化膜を被覆して、低耐圧ＭＯＳと高耐圧ＭＯＳのｎ^＋ソース領域とｎ^＋ドレイン領域をイオン注入でそれぞれ形成し、このとき、ｎｐｎトランジスタのｎ^＋エミッタ領域も同時に形成する。また、低耐圧ＰＭＯＳと高耐圧ＰＭＯＳのｐ^＋ソース領域とｐ^＋ドレイン領域をイオン注入でそれぞれ形成し、このとき、ｎｐｎトランジスタのｐ^＋ベースコンタクト領域も同時に形成する（図１６）。
【０００７】
つぎに、層間絶縁膜７６を形成した後、コンタクトホールを開口し、金属膜を形成してソース電極８１、８３、８５、８７（または８２、８４、８６、８８）ドレイン電極８２、８４、８６、８８（または８１、８３、８５、８７）とエミッタ電極８９、ベース電極９０、コレクタ電極９１を形成する（図１７）。
その後、図示しない保護膜を表面に形成して各種トランジスタを有する半導体装置が形成される。
前記の図１３において、ｐ^＋フィールドイオン注入９６を行って、図１４のｐ^＋フィールド層を形成する理由について図１８を用いて説明する。
ＬＯＣＯＳ酸化膜５９を形成したとき、ｐウエル領域５２のボロンがＬＯＣＯＳ酸化膜５９に吸収されて、ボロン濃度が低下する。これはボロンがシリコン（ｐベース領域）−酸化膜（ＬＯＣＯＳ酸化膜）界面の酸化膜（ＬＯＣＯＳ酸化膜）側に多く残るためである（一方、ｎウエル領域では、リンがシリコン−酸化膜界面のシリコン側に多く残るために、リンの表面濃度は逆に高くなる）（図１８（ａ））。
【０００８】
ＬＯＣＯＳ酸化膜５９上にプラス電荷が付着すると、このプラス電荷を打ち消すように電子がＬＯＣＯＳ酸化膜５９下のｐウエル領域５２の表面層に誘起され、ｐウエル領域５２の表面層のアクセプタを中和して、正孔濃度が減少する。これは実効的な不純物濃度が低下することと同等である。このプラス電荷が多くなるとｐウエル領域５２の表面層に誘起される電子によりｐウエル領域５２の表面層に反転層が形成される
（図１８（ｂ））。
また、図１８（ｂ）の状態は、ＬＯＣＯＳ酸化膜５９上に形成した配線に正電圧が印加された場合にも生じる（図１８（ｃ））。
図１９は、図１７でｐ^＋フィールド層Ａが形成されない場合で、ＬＯＣＯＳ酸化膜上にプラスの電荷が存在する場合を示す。
【０００９】
図１９において、低耐圧ＮＭＯＳと低耐圧ＰＭＯＳに挟まれたｐウエル領域５２（分離領域９２の一部）表面とｐ^＋ガード領域５７の両側のｐウエル領域５２の表面層および高耐圧ＰＭＯＳとｎｐｎトランジスタに挟まれたｐウエル領域５２（分離領域９２）表面でも同様のことが起こる。
この反転層Ｄが形成された状態で、ドレイン電極８２とソース電極８３の間に電圧が印加されると反転層Ｄを通してリーク電流が流れる。また、高耐圧ＰＭＯＳとｎｐｎトランジスタのそれぞれのｎウエル領域５３の間に電圧が印加された場合も反転層Ｄを通してリーク電流が流れる。
しかし、ドレイン電極８４とソース電極８５、ドレイン電極８６とソース電極８７の間にそれぞれ電圧が印加されてもｐ^＋ガード領域５７、ｎ^＋ガード領域５８がリーク電流を阻止する。
【００１０】
また、ｐウエル領域５２の不純物濃度が低下した状態で、ドレイン電極８２とソース電極８３の間、高耐圧ＰＭＯＳとｎｐｎトランジスタのｎウエル領域５３の間にそれぞれ電圧が印加されると、ｐウエル領域５２の表面層で空乏層が伸びやすくなり、分離領域９２の耐圧は低下し絶縁性が悪化する。しかし、ドレイン電極８４とソース電極８５、ドレイン電極８６とソース電極８７にそれぞれ電圧が印加されてもｐ^＋ガード領域５７、ｎ^＋ガード領域５８が空乏層をストップさせるので耐圧低下は起こらない。
このように反転層Ｄが形成されたり、空乏層が伸びやすくなることを防止する方策を図２０を用いて説明する。
ｐウエル領域５２表面層にｐ^＋フィールドイオン注入９６をＢＦ_２イオンを用いて行い（図２０（ａ））、ｐ^＋フィールド層ＡをＬＯＣＯＳ酸化膜５９下のｐウエル領域５２に形成する（図２０（ｂ））。このｐ^＋フィールド層Ａの不純物濃度はＬＯＣＯＳ酸化膜５９で吸い取られたボロンを補充するか、それ以上のボロン濃度となるようする。但し、ボロン濃度が高すぎると図１９の低耐圧ＭＯＳ内の分離領域９２、バイポーラトランジスタ内の分離領域９２および高耐圧ＭＯＳとバイポーラトランジスタのｎウエル領域５３とこれらに挟まれた分離領域９２に形成されるｐｎ接合の耐圧が低下するために、ＬＯＣＯＳ酸化膜５９を形成する前のｐウエル領域５２の表面濃度程度か多少多い程度が好ましい。
【００１１】
このように、ＬＯＣＯＳ酸化膜５９下のｐベース領域５２の表面層にｐ^＋フィールド層Ａを形成することで、ｐウエル領域５２の表面層が反転するのを防止できる。また、ｎｐｎトランジスタでは、ｐベース領域５６の表面濃度がｐウエル領域５２の表面濃度より高いことと、使用電圧が１０Ｖ程度と比較的低いことにより、従来のｎｐｎトランジスタのｐベース領域５６の表面層は、ＬＯＣＯＳ酸化膜５９形成によって不純物濃度が低下してもプラス電荷や配線に印加される電圧によってｐウエル領域５２の表面層が反転することは無かった。
ところで、前記した従来の半導体装置とは別の例として、低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタを同一半導体基板に形成したＢｉＣＭＯＳがある。このＢｉＣＭＯＳにおいて、高耐圧ＭＯＳのｐウエル領域の表面にチャネルイオン打ち込み層を形成し、ゲート電極を形成した後、バイポーラトランジスタのｐベース形成プロセスを援用し、ゲート電極をマスクとしてｐベース領域を自己整合的に形成する。その後、ＣＭＯＳプロセスのＬＤＤ構造の形成工程を援用してゲート電極の側面に側壁を形成し、ＣＭＯＳプロセスのｎ^＋ソース・ドレイン形成工程を援用し、側壁をマスクとしてｎ^＋ソース領域を自己整合的に形成する。
【００１２】
こうすることで、実効チャネル長を側壁の長さだけ長くし、高濃度域の比率を高くすることで、チャネルイオン打ち込み層がアクセプタ総量不足でも、表面パンチスルーを効果的に抑制でき、高耐圧化および大電流容量化が実現できるということが報告されている（特許文献１参照）。
【００１３】
【特許文献１】
特開平７−１７６６４０号公報図２
【００１４】
【発明が解決しようとする課題】
近年、高耐圧ＩＣの使用電圧が１０Ｖを越えて３０Ｖ程度に高電圧化されると、図２１に示すように、ｐ^＋フィールド層Ａを形成した分離領域９２の表面は反転することはないが、ｎｐｎトランジスタのｐベース領域５６の表面が反転するという問題が生じてきた。
これを解決するために、高耐圧ＰＭＯＳのｐオフセット領域５５とは別に単独でｐベース領域５６を形成して、ｐベース領域５６の不純物濃度を高めて、反転を防止する方法があるが、工程が増加して製造コストが増大する。
一方、コストダウンを図るために、前記の図１３、図１４に示すように、高耐圧ＰＭＯＳのｐオフセット領域５５とｎｐｎトランジスタのｐベース領域５６と同時に形成すると、低濃度のｐオフセット領域５５の不純物濃度にｐベース領域５６の不純物濃度が合わされ、ｐベース領域５６の不純物濃度は低くなる。さらに、ｐｎｐトランジスタのベース領域５６上に形成されるＬＯＣＯＳ酸化膜５９にボロンが吸収されて一層低濃度になる。
【００１５】
この状態で、ＬＯＣＯＳ酸化膜５９上に形成された配線に１０Ｖを越える高い電圧が印加されると、表面濃度が低いｐベース領域５６の不純物濃度はさらに低下する。この電圧が高いとｐベース領域５６の表面層がｎ型に反転し反転層Ｄが形成される。また、ＬＯＣＯＳ酸化膜上に存在するプラスの電荷が多数存在するとやはりｐベース領域５６に反転層Ｄが形成される。
図２２はｎｐｎトランジスタのＬＯＣＯＳ酸化膜にプラスの電荷が多数存在する場合の図である。ＬＯＣＯＳ酸化膜５９上の図示しない配線に電圧を印加した場合も同様である。
図２２に示すように、この反転層Ｄを通してｎ^＋コレクタ領域７１からｎ^＋エミッタ領域６９へ点線のようなリーク電流が流れる。この電流は図２３に示すようにトランジスタの正規のコレクタ電流に重畳され、しかもこのリーク電流はコレクタ電圧が高くなると多く流れ、またパッケージの電荷量によりコレクタ電流が変化して回路が誤動作を起こすことがある。
【００１６】
このｐベース領域５６の表面濃度を高くするためにイオン注入時のドーズ量を増やしてリークを防ぐことはできるが、このｐベース領域５６と同時に形成する高耐圧ＰＭＯＳのｐオフセット領域５５の表面濃度も高くなり、空乏層の伸びが抑えられて、高耐圧ＰＭＯＳの耐圧が低下する。
前記のことをまとめるとつぎのようになる。図２２に示すように、ｎｐｎトランジスタのｎ^＋エミッタ領域６９とｎウエル領域５３に挟まれたｐベース領域５６、ｎ^＋エミッタ領域６９とｐ^＋ベースコンタクト領域７０に挟まれたｐベース領域５６およびｐ^＋ベースコンタクト領域７０とｎウエル領域５３に挟まれたｐベース領域５６の各表面層の不純物濃度が、ＬＯＣＯＳ酸化膜５９形成により低下すると、このｐベース領域５６の表面層の実効的な不純物濃度はこのＬＯＣＯＳ酸化膜５９上の電荷の影響を受けやすくなる。
【００１７】
この電荷の極性がプラスの場合は、ＬＯＣＯＳ酸化膜下のｐベース領域５６の表面層に電子が誘起されて、実効的な不純物濃度は低下し、この電子が多い場合には、ｐベース領域５６の表面層に反転層が形成される。この反転層の形成またはｐベース領域５６表面の低濃度化により、エミッタ・コレクタ間のリーク電流（点線）の増大を招き、また、ＬＯＣＯＳ酸化膜５９上に存在する電荷量によりこのリーク電流（点線）は変動し（コレクタ電流が変動し）、高信頼性のｎｐｎトランジスタを得ることが困難になる。
この発明の目的は、前記の課題を解決して、低コストで、リーク電流とリーク電流の変動が小さく抑制され、コレクタ電流の変動が極めて少ない、高信頼性の横型バイポーラトランジスタを有する半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
また、同一半導体基板に形成された横型ＭＯＳトランジスタおよび横型バイポーラトランジスタを有する半導体装置において、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
【００１９】
また、同一半導体基板に形成された横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタとを有する半導体装置において、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
また、前記の横型バイポーラトランジスタがｎｐｎトランジスタであるとよい。
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、横型低耐圧ＭＯＳトランジスタ、横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタをそれぞれ分離する分離領域の表面層の反転を防止するために行うフィールドイオン注入と、横型バイポーラトランジスタのベース領域の表面層の反転を防止するために行うイオン注入とを同時に行う製造方法るととする。
【００２０】
また、前記工程の後で、前記分離領域の表面層と前記ベース領域の一部の表面層にＬＯＣＯＳ酸化膜を形成する。
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、第１導電型の半導体基板の表面層に第１導電型の第１ウエル領域と第２導電型の第２ウエル領域をそれぞれ接するように複数個形成する工程と、第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の第１ウエル領域の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、横型バイポーラトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタの第２ウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有する製造方法とする。
【００２１】
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、第１導電型の半導体基板の表面層に第２導電型のウエル領域を複数個形成する工程と、第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の前記半導体基板の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域のウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、横型バイポーラトランジスタ形成領域のウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタのウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有する製造方法とする。
【００２２】
また、前記第１ウエル領域の表面層の周囲に前記の２個の第２オフセット領域を取り囲むように第１導電型のガード領域が形成され、前記第２ウエル領域の表面層の周囲に前記の２個の第１オフセット領域を取り囲むように第２導電型のガード領域を形成する。
また、前記の第１導電型がｐ型で、前記の第２導電型がｎ型になるように前記の各領域を形成する。
〔作用〕
ｎｐｎトランジスタのｎ^＋エミッタ領域とｎ^＋ベースコンタクト領域に挟まれたｐベース領域の表面層の不純物濃度を反転防止領域を形成して高くすると、ｐベース領域の表面層の電位はＬＯＣＯＳ酸化膜上の電荷の影響を受けにくくなる。例えば、電荷がプラスの場合、ＬＯＣＯＳ酸化膜下のベース領域の表面層に電子が誘起されても、ベース領域の表面層に高濃度の反転防止領域が形成されているので、実効的な不純物濃度は低下せず、空乏層が伸びない。そのため、エミッタ・コレクタ間のリーク電流が抑制され、コレクタ電流の変動が極めて少なくなり高信頼性のｎｐｎトランジスタが得られる。
【００２３】
また、表面層に誘起される電子が多い場合でも、ｐベース領域の表面層がｎ型領域に反転しないので、エミッタ・ベース間の耐圧の低下はなくなり、トランジスタは正常に動作する。
また、この反転防止領域をフィールドイオン注入と同時に行うことで新規にプロセスを追加することなく反転防止領域を形成できるので低コスト化できる。
【００２４】
【発明の実施の形態】
発明を実施するための最良の形態としては、横型バイポーラトランジスタのベース領域の表面層が反転するのを防止するために、ベース領域の表面層に同一導電型で高濃度の反転防止領域を形成することである。また、この反転防止領域をＭＯＳトランジスタやバイポーラトランジスタの各素子間の分離領域が反転するのを防止するために形成するフィールド層（分離領域の表面を高濃度にする層）と同時に形成することである。
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の要部断面図である。ｐ半導体基板１に、ｐウエル領域２、ｎウエル領域３を形成し、これらのウエル領域２、３に低耐圧ＭＯＳ、高耐圧ＭＯＳおよびバイポーラトランジスタがそれぞれ形成されている。低耐圧ＭＯＳはｐウエル領域２に形成された低耐圧ＮＭＯＳとｎウエル領域３に形成された低耐圧ＰＭＯＳ（右側）であり、高耐圧ＭＯＳはｐウエル領域２に形成された高耐圧ＮＭＯＳとｎウエル領域３に形成された高耐圧ＰＭＯＳである。この高耐圧ＮＭＯＳのｎ^＋ソース領域１５（または１６）とｎ^＋ドレイン領域１６（または１５）はｐウエル領域２内に離して形成した２つのｎオフセット領域４の表面層にそれぞれ形成され、高耐圧ＰＭＯＳのｐ^＋ソース領域１７（または１８）とｐ^＋ドレイン領域１８（または１７）はｎウエル領域３内に離して形成した２つのｐオフセット領域５の表面層にそれぞれ形成される。
【００２５】
バイポーラトランジスタはｎｐｎトランジスタであり、ｎウエル領域３の表面層にｐベース領域６を形成し、ｐベース領域６の表面層にｎ^＋エミッタ領域１９とｐ^＋ベースコンタクト領域２０が形成され、ｎウエル領域３の表面層にｐベース領域６と離してｎ^＋コレクタ領域２１が形成される。また、高耐圧ＭＯＳを形成するｐウエル領域２の周囲とｎウエル領域３の周囲には素子分離の働きをするｐ^＋ガード領域７とｎ^＋ガード領域８がそれぞれ形成されている。
低耐圧ＭＯＳの分離領域４２や、高耐圧ＭＯＳとバイポーラトランジスタの間の分離領域４２がパッケージの電荷などで反転するのを防止するために、ｐ^＋フィールドイオン注入が行われ、ｐ^＋フィールド層Ａが形成されているが、このイオン注入をｎｐｎトランジスタのｐベース領域６の表面層が反転するのを防止するために、ｐベース領域６にも同時に行う。この反転防止領域Ｂをｐベース領域６にも形成することで、ｐベース領域６の表面層に反転層が形成されず、リーク電流を抑制し、コレクタ電流の変動がない高い信頼性のｎｐｎトランジスタを得ることができる。
【００２６】
また、図示しないが、ｐｎｐトランジスタのｎベース領域およびｎ型の分離領域の表面濃度が低い場合（例えば、ｎ半導体基板をｎウエル領域として利用する場合など）で、ＬＯＣＯＳ酸化膜で表面濃度が十分に高くならない場合などでは、ｎベース領域とｎ型の分離領域の表面濃度を高めることは有効である。つまり、このｎ型の分離領域の表面濃度を高めるｎ^＋フィールド層とｎベース領域の表面濃度を高めるｎ型の反転防止領域Ｂを形成することは有効である。このｎ^＋フィールド層を形成するｎ^＋フィールドイオン注入と、ｎベース領域の表面層にｎ型の反転防止領域を形成するためのイオン注入とを同時に行うことで、前記と同様に低コスト化を図ることができる。
前記のｐ半導体基板１に形成するｐウエル領域２（ＮＭＯＳ形成領域および分離領域４２）は必ずしも形成しない場合もある。この場合は分離領域４２はＬＯＣＯＳ酸化膜９下の不純物濃度の低いｐ半導体基板１となり、この濃度の低い分離領域４２の表面層に反転防止のためのｐ^＋フィールド層Ａを形成することは極めて有効となる。
【００２７】
また、ＮＭＯＳのチャネルのしきい値電圧を最適化するために、チャネル形成領域の不純物濃度を調整できるように、ＮＭＯＳ形成領域にｐウエル領域２を形成する方が望ましい。
尚、図中の番号で、２２は低耐圧ＭＯＳのゲート絶縁膜、２３は高耐圧ＭＯＳのゲート絶縁膜、２４は低耐圧ＭＯＳのゲート電極、２５は高耐圧ＭＯＳのゲート電極、２６は層間絶縁膜、３１（または３２）、３３（または３４）は低耐圧ＭＯＳのソース電極、３２（または３１）、３４（または３３）は低耐圧ＭＯＳのドレイン電極、３５（または３６）、３７（または３８）は高耐圧ＭＯＳのソース電極、３６（または３５）、３８（または３７）は高耐圧ＭＯＳのドレイン電極、３９はエミッタ電極、４０はベース電極（ｐ^＋ベースコンタクト領域２０上に形成される）、４１はコレクタ電極である。
【００２８】
つぎに、図１の半導体装置の製造方法を説明する。
〔実施例２〕
図２〜図９は、この発明の第２実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造断面図である。
これは、図１の半導体装置の製造工程であり、低耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、横型バイポーラトランジスタを同一基板に形成する製造方法についての説明である。また、前記した図１０〜図１７の製造工程と違う主な点は図１３の工程である。
ｐ半導体基板１（ここでは、比抵抗１０〜１５Ω・ｃｍのｐ型シリコン基板）に、リンを１００〜２００ｋｅＶの加速エネルギーで５〜１０^１２ｃｍ^−２程度のドーズ量でイオン注入した後、アニールしてｎウエル領域３を形成し、続いて、ｎウエル領域３形成時に被覆したｎウエル領域３上の酸化膜を残して開口し、ボロンを３０〜１００ｋｅＶの加速エネルギーで２〜５×１０^１２ｃｍ^−２のドーズ量でイオン注入し、ｐウエル領域２を形成する（図２）。
【００２９】
リンとボロンをイオン注入した後オフセットドライブ工程でアニールすることでｎオフセット領域４、ｐオフセット領域５を形成し、さらに、ｎ^＋ガード領域７、ｐ^＋ガート領域８をそれぞれイオン注入し、アニールしてｎオフセット領域４、ｐオフセット領域５を囲むように形成する。この場合、ｎ^＋ガード領域７、ｐ^＋ガート領域８はｎオフセット領域４、ｐオフセット領域８と同様にオフセットドライブ工程でアニールして形成しても良いし、オフセットドライブ工程後にイオン注入して形成しても良い（図３）。
つぎに、耐酸化性マスク（ＬＯＣＯＳ酸化膜９を形成するときのマスク）となるＳｉ_３Ｎ_４膜４３を堆積し、所望のサイズにエッチングする（図４）。
つぎに、素子分離耐圧の確保と表面反転防止のために、ｐウエル領域２内に形成されるｐ型の分離領域の表面層にのみｐ^＋フィールド層Ａを形成するためのｐ^＋フィールドイオン注入４６（ＢＦ_２）が行われるように、レジスト４５を塗布し開口する。このとき、同時にｎｐｎトランジスタのｐベース領域６上のレジスト４５も開口し、ｐ^＋フィールドイオン注入４６と同時にｐ型の反転防止領域Ｂを形成するためのイオン注入をｐベース領域６上のレジスト４５を開口して行う。このように反転防止領域Ｂ形成のためのレジスト４５の開口とイオン注入を、ｐ^＋フィールド層Ａ形成のためのレジスト４５の開口とイオン注入とを同時にｐ^＋フィールドイオン注入４６を用いて行うために、新規のプロセスの追加を必要としない。尚、ｐオフセット領域５とｐ^＋ガード領域７を同時に形成する場合は、ｐ^＋ガード領域７の不純物濃度が低くなるため、ｐ^＋フィールドイオン注入をｐ^＋ガード領域７上にも行って、ｐ^＋ガード領域７の表面層にｐ^＋フィールド層Ａを形成するとよい（図５）。
【００３０】
つぎに、公知のＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜９を形成する。このとき、ＬＯＣＯＳ酸化膜９下のｐベース領域２の表面層にはｐ^＋フィールドイオン注入４６でｐ型の高濃度の反転防止領域Ｂが形成されているので、従来のようにｐベース領域６の表面層の不純物濃度は低濃度には成らない（図６）。
つぎに、絶縁膜４８を成長させて、その上にポリシリコンを堆積する。このポリシリコンは、所定のサイズにエッチングされてゲート電極２４、２５となる（図７）。
つぎに、ゲート電極２４、２５とＬＯＣＯＳ酸化膜９をマスクとして絶縁膜４８をエッチングする。ゲート電極２４、２５下の絶縁膜４８がゲート絶縁膜２２、２３となる。つぎに、図示しない犠牲酸化膜を形成し、ｎ^＋ソース領域、ｎ^＋ドレイン領域を形成するために、砒素を５０〜１００ｋｅＶの加速エネルギーで３〜５×１０^１５ｃｍ^−２のドーズ量でイオン注入し、続いて、二フッ化ボロンを５０〜１００ｋｅＶの加速エネルギーで３〜５×１０^１５ｃｍ^−２のドーズ量でイオン注入し、低耐圧ＮＭＯＳのｎ^＋ソース領域１１（または１２）、ｎ^＋ドレイン領域１２（または１１）および高耐圧ＮＭＯＳのｎ^＋ソース領域１５（または１６）、ｎ^＋ドレイン領域１６（または１５）を形成し、低耐圧ＰＭＯＳのｐ^＋ソース領域１３（または１４）、ｐ^＋ソース領域１４（または１３）および高耐圧ＰＭＯＳのｐ^＋ソース領域１７（または１８）、ｐ^＋ドレイン領域１８（または１７）を形成する。この時、同時に、ｎｐｎトランジスタのｎ^＋エミッタ領域１９とｎ^＋コレクタ領域２１およびｐベースコンタクト領域を形成する（図８）。
【００３１】
つぎに、層間絶縁膜２６を形成した後、コンタクトホールを開口し、ソース電極３１〜３８、エミッタ電極３９、ベース電極４０、コレクタ電極４１を形成する（図９）。
その後、図示しない保護膜を被覆して、同一基板に低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタが形成された半導体装置が形成される。
このように、ｐベース領域６の表面にｐ^＋フィールドイオン注入時にイオン注入してｐ型の反転防止領域Ｂを形成することで、ｎｐｎトランジスタ上の保護膜中やパッケージ内に存在する電荷でＬＯＣＯＳ酸化膜９上にある電荷によってｐベース領域２の表面層の反転を防止し、リーク電流とリーク電流の変動が小さく抑制され、コレクタ電流の変動が極めて小さな高信頼性のｎｐｎトランジスタを形成することができる。この反転防止領域Ｂの形成はＬＯＣＯＳ酸化膜９上に形成される配線に正電圧が印加された場合にも有効である。
【００３２】
また、この反転防止領域Ｂは、ｐ^＋フィールド層Ａを形成するためのｐ^＋フィールドイオン注入４６で形成されるので、新規のプロセスの追加は必要なく、低コストで反転防止領域Ｂを形成することができる。
【００３３】
【発明の効果】
この発明によれば、、同一半導体基板に横型低耐圧ＭＯＳ、横型高耐圧ＭＯＳ、横型バイポーラトランジスタが形成された半導体装置において、ベース領域の表面層に反転防止領域を形成することで、パッケージ内の電荷の影響や、ＬＯＣＯＳ酸化膜上の配線に印加される電圧の影響を受けないリーク電流が小さく抑制され、コレクタ電流の変動が極めて小さい高い信頼性の横型バイポーラトランジスタを形成することができる。
また、この反転防止領域を形成するイオン注入を分離領域の反転防止のためのイオン注入と同時に行うことで、新たなプロセスの追加なく形成することができるため、低コストで形成できる。
【００３４】
また、この横型バイポーラトランジスタを用いることで、高耐圧ＩＣなどで高精度な回路動作をさせることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図５】図４に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図６】図５に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図１０】従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１１】図１０に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１２】図１１に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１３】図１２に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１４】図１３に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１５】図１４に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１６】図１５に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１７】図１６に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１８】ＬＯＣＯＳ酸化膜にボロンが吸収され、反転層ができる図
【図１９】図１７のｐ^＋フィールド層が形成されない場合でＬＯＣＯＳ酸化膜下のｐウエル領域に反転層が形成された図
【図２０】分離領域にｐ^＋フィールド層が形成される図
【図２１】図１７のＬＯＣＯＳ酸化膜下のｐベース領域に反転層が形成された図
【図２２】ｎｐｎトランジスタのｐベース領域に反転層が形成された図
【図２３】ｎｐｎトランジスタの出力特性を示す図
【符号の説明】
１ｐ半導体基板
２ｐウエル領域
３ｎウエル領域
４ｎオフセット領域
５ｐオフセット領域
６ｐベース領域
７ｎ^＋ガード領域
８ｐ^＋ガード領域
９ＬＯＣＯＳ酸化膜
１１、１５ｎ^＋ソース領域
１２、１６ｎ^＋ドレイン領域
１３、１７ｐ^＋ソース領域
１４、１８ｐ^＋ドレイン領域
１９ｎ^＋エミッタ領域
２０ｐ^＋ベースコンタクト領域
２１ｎ^＋コレクタ領域
２２、２３ゲート絶縁膜
２４、２５ゲート電極
２６層間絶縁膜
３１、３３、３５、３７ソース電極
３２、３４、３６、３８ドレイン電極
３９エミッタ電極
４０ベース電極
４１コレクタ電極
４２分離領域
４３Ｓｉ_３Ｎ_４膜
４５レジスト
４６ｐ^＋フィールドイオン注入
４７ボロン
４８絶縁膜
Ａｐ^＋フィールド層
Ｂ反転防止領域
Ｄ反転層[0001]
BACKGROUND OF THE INVENTION
The present invention provides a semiconductor device in which a low breakdown voltage MOS transistor, a high breakdown voltage MOS transistor, a lateral bipolar transistor are formed on the same substrate, and a method for manufacturing the same, and a lateral bipolar transistor with low leakage current and high reliability is formed at low cost. The present invention relates to a semiconductor device and a manufacturing method thereof.
[0002]
[Prior art]
Various display devices such as a DC-AC converter (AC adapter) that converts a commercial power source of 100 V to a DC power source of about 5 V to 10 V, a DC-DC converter used for portable devices, and an EL (electroluminescence) display that is a display device High voltage ICs used in control circuits for controlling such drive power supplies are strongly required to be low in price and high in reliability.
Conventional low breakdown voltage MOS transistors having a breakdown voltage of about 5V (hereinafter referred to as low breakdown voltage MOS), high breakdown voltage MOS transistors having a breakdown voltage of approximately 10V (hereinafter referred to as high breakdown voltage MOS), and lateral bipolar having a breakdown voltage of approximately 5V. A method of manufacturing a high voltage IC in which transistors (hereinafter referred to as bipolar transistors) are formed on the same semiconductor substrate will be described.
[0003]
In the device of the present invention, the low breakdown voltage MOS has a single drain structure, and the high breakdown voltage MOS has a LOCOS oxide film formed between the gate and the drain, if necessary, between the gate and the source, and a low concentration diffusion layer under the LOCOS oxide film. Has an offset gate structure formed. The n-type low concentration diffusion layer of the high breakdown voltage NMOS (high breakdown voltage n channel MOS) is referred to as an n offset region, and the p type low concentration diffusion layer of the high breakdown voltage PMOS (high voltage p channel MOS) is referred to as a p offset region. P ⁺ Source region / p ⁺ P in the drain region ⁺ A pnp transistor is formed by the high concentration diffusion layer, the n offset region, and the p well region, and n ⁺ Source region / n ⁺ N in the drain region ⁺ An npn transistor is formed by the high concentration diffusion layer, the p offset region, and the n well region. In order to simplify the process and reduce the cost, the p base region and the p offset region of the npn transistor are formed simultaneously. An n base region and an n offset region of the pnp transistor are also formed at the same time.
[0004]
10 to 17 show a conventional method for manufacturing a semiconductor device, and are cross-sectional views of main part manufacturing steps shown in the order of steps.
A p well region 52 and an n well region 53 are formed on a p semiconductor substrate 51 (p type silicon substrate) (FIG. 10).
Next, p of high voltage MOS ⁺ Source region, p ⁺ An n-offset region 54 and a p-offset region 55, which are low-concentration diffusion layers, are formed at the location where the drain region is formed. At this time, the p offset region 55 and the p base region 56 of the npn transistor are formed simultaneously. Subsequently, a high concentration region is formed so as to surround the n offset region 54 and the p offset region 55 in order to ensure the isolation breakdown voltage of the high breakdown voltage portion. An n-type high concentration diffusion region formed around the n offset region 54 is n ⁺ A p-type high concentration diffusion region formed around the guard region 57 (Nguard) and the p offset region 55 is p. ⁺ This is called a guard area 58 (Pguard) (FIG. 11).
[0005]
Next, Si is used as an oxidation resistant mask. ₃ N ₄ A film 93 is deposited and patterned to form a mask for forming the LOCOS oxide film 59 (field oxide film) (FIG. 12).
Next, a resist 95 is applied and patterned. Subsequently, boron difluoride (BF) is applied to the surface layer of the p isolation region formed in the p well region using the resist 95 as a mask in order to ensure element isolation withstand voltage and prevent surface inversion. ₂ P) ⁺ Field ion implantation 96 is performed. This p ⁺ In the field ion implantation 96, the amount of boron absorbed when the LOCOS oxide film 59 (field oxide film) is formed in the next process is replenished in advance (FIG. 13).
Next, a LOCOS oxide film 59 is formed by a well-known LOCOS (Local Oxidation of Silicon) method. At this time, p is formed on the surface layer of the p well region 52 under the LOCOS oxide film A. ⁺ A field layer A is formed. This p ⁺ By forming the field layer A, the amount of boron absorbed by the LOCOS oxide film 59 is implanted in advance, so that p ⁺ The amount of boron before forming the field layer A is ensured (FIG. 14).
[0006]
Next, an insulating film 98 is grown and polysilicon is deposited. This polysilicon is etched to a predetermined size to form gate electrodes 74 and 75 (FIG. 15).
Next, the insulating film 98 is etched using the gate electrodes 74 and 75 and the LOCOS oxide film 59 as a mask, and then the sacrificial oxide film is covered to form n-type transistors of the low breakdown voltage MOS and the high breakdown voltage MOS. ⁺ Source region and n ⁺ Drain regions are formed by ion implantation, and at this time, npn transistor n ⁺ An emitter region is also formed at the same time. In addition, p of low withstand voltage PMOS and high withstand voltage PMOS ⁺ Source region and p ⁺ Drain regions are formed by ion implantation, respectively, and at this time, the ppn of the npn transistor ⁺ A base contact region is also formed simultaneously (FIG. 16).
[0007]
Next, after an interlayer insulating film 76 is formed, a contact hole is opened, a metal film is formed, and source electrodes 81, 83, 85, 87 (or 82, 84, 86, 88) and drain electrodes 82, 84, 86 are formed. , 88 (or 81, 83, 85, 87), an emitter electrode 89, a base electrode 90, and a collector electrode 91 are formed (FIG. 17).
Thereafter, a protective film (not shown) is formed on the surface to form a semiconductor device having various transistors.
In FIG. 13 above, p ⁺ Field ion implantation 96 is performed, and p of FIG. ⁺ The reason for forming the field layer will be described with reference to FIG.
When the LOCOS oxide film 59 is formed, boron in the p-well region 52 is absorbed by the LOCOS oxide film 59, and the boron concentration decreases. This is because a large amount of boron remains on the oxide film (LOCOS oxide film) side of the silicon (p base region) -oxide film (LOCOS oxide film) interface (while, in the n-well region, phosphorus is present at the silicon-oxide film interface). Since a large amount remains on the silicon side, the surface concentration of phosphorus becomes conversely high) (FIG. 18A).
[0008]
When a positive charge is deposited on the LOCOS oxide film 59, electrons are induced in the surface layer of the p-well region 52 under the LOCOS oxide film 59 so as to cancel the positive charge, and the acceptor on the surface layer of the p-well region 52 is neutralized. As a result, the hole concentration decreases. This is equivalent to a decrease in effective impurity concentration. When this positive charge increases, an inversion layer is formed in the surface layer of the p-well region 52 by electrons induced in the surface layer of the p-well region 52.
(FIG. 18 (b)).
The state shown in FIG. 18B also occurs when a positive voltage is applied to the wiring formed on the LOCOS oxide film 59 (FIG. 18C).
FIG. 19 shows p in FIG. ⁺ A case where the field layer A is not formed and a positive charge exists on the LOCOS oxide film is shown.
[0009]
In FIG. 19, the surface of the p well region 52 (part of the isolation region 92) sandwiched between the low breakdown voltage NMOS and the low breakdown voltage PMOS and the p ⁺ The same thing occurs on the surface layer of the p-well region 52 on both sides of the guard region 57 and the surface of the p-well region 52 (isolation region 92) sandwiched between the high breakdown voltage PMOS and the npn transistor.
When a voltage is applied between the drain electrode 82 and the source electrode 83 with the inversion layer D formed, a leakage current flows through the inversion layer D. In addition, a leakage current flows through the inversion layer D even when a voltage is applied between the n-well region 53 of each of the high breakdown voltage PMOS and the npn transistor.
However, even if a voltage is applied between the drain electrode 84 and the source electrode 85 and between the drain electrode 86 and the source electrode 87, p ⁺ Guard region 57, n ⁺ A guard region 58 prevents leakage current.
[0010]
Further, when a voltage is applied between the drain electrode 82 and the source electrode 83 and between the high breakdown voltage PMOS and the n well region 53 of the npn transistor with the impurity concentration of the p well region 52 lowered, the p well region The depletion layer easily extends in the surface layer 52, the withstand voltage of the isolation region 92 is lowered, and the insulating property is deteriorated. However, even if a voltage is applied to the drain electrode 84 and the source electrode 85, and the drain electrode 86 and the source electrode 87, respectively, p ⁺ Guard region 57, n ⁺ Since the guard region 58 stops the depletion layer, the breakdown voltage does not decrease.
A measure for preventing the inversion layer D from being formed and the depletion layer from being easily extended will be described with reference to FIG.
p on the surface layer of the p-well region 52 ⁺ Field ion implantation 96 is BF ₂ Using ions (FIG. 20 (a)), p ⁺ A field layer A is formed in the p-well region 52 under the LOCOS oxide film 59 (FIG. 20B). This p ⁺ The impurity concentration of the field layer A is replenished with boron absorbed by the LOCOS oxide film 59 or becomes higher than that. However, if the boron concentration is too high, it is formed in the isolation region 92 in the low breakdown voltage MOS, the isolation region 92 in the bipolar transistor, the n well region 53 of the high breakdown voltage MOS and the bipolar transistor, and the isolation region 92 sandwiched between them. In order to reduce the breakdown voltage of the pn junction, it is preferable that the surface concentration of the p-well region 52 before the LOCOS oxide film 59 is formed is slightly higher.
[0011]
In this way, p is formed on the surface layer of the p base region 52 under the LOCOS oxide film 59. ⁺ By forming the field layer A, it is possible to prevent the surface layer of the p well region 52 from being inverted. Further, in the npn transistor, the surface concentration of the p base region 56 is higher than the surface concentration of the p well region 52, and the operating voltage is relatively low, such as about 10 V. Therefore, the surface layer of the p base region 56 of the conventional npn transistor Even if the impurity concentration is reduced by the formation of the LOCOS oxide film 59, the surface layer of the p-well region 52 is not inverted by a positive charge or a voltage applied to the wiring.
Incidentally, as an example different from the conventional semiconductor device described above, there is a BiCMOS in which a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor are formed on the same semiconductor substrate. In this BiCMOS, after forming a channel ion implantation layer on the surface of the p-well region of the high breakdown voltage MOS and forming the gate electrode, the p-base region is formed by using the gate electrode as a mask by using the p-base formation process of the bipolar transistor. Form consistently. Thereafter, a side wall is formed on the side surface of the gate electrode by using the process of forming the LDD structure of the CMOS process. ⁺ N using the source / drain formation process as a mask ⁺ A source region is formed in a self-aligned manner.
[0012]
In this way, by increasing the effective channel length by the length of the sidewall and increasing the ratio of the high concentration region, even if the channel ion implantation layer is insufficient in the total amount of acceptors, surface punch-through can be effectively suppressed, and high breakdown voltage can be achieved. It has been reported that a large current capacity can be realized (see Patent Document 1).
[0013]
[Patent Document 1]
Japanese Patent Laid-Open No. 7-176640 FIG.
[0014]
[Problems to be solved by the invention]
In recent years, when the operating voltage of a high voltage IC exceeds 10V and is increased to about 30V, as shown in FIG. ⁺ Although the surface of the isolation region 92 in which the field layer A is formed does not invert, there has been a problem that the surface of the p base region 56 of the npn transistor is inverted.
In order to solve this, there is a method of preventing the inversion by forming the p base region 56 independently from the p offset region 55 of the high breakdown voltage PMOS and increasing the impurity concentration of the p base region 56. Increases the manufacturing cost.
On the other hand, in order to reduce the cost, as shown in FIG. 13 and FIG. 14, if the p offset region 55 of the high breakdown voltage PMOS and the p base region 56 of the npn transistor are formed at the same time, the low concentration p offset region 55 is reduced. The impurity concentration of the p base region 56 is matched with the impurity concentration, and the impurity concentration of the p base region 56 is lowered. Further, boron is absorbed in the LOCOS oxide film 59 formed on the base region 56 of the pnp transistor, and the concentration is further lowered.
[0015]
In this state, when a high voltage exceeding 10 V is applied to the wiring formed on the LOCOS oxide film 59, the impurity concentration of the p base region 56 having a low surface concentration further decreases. When this voltage is high, the surface layer of the p base region 56 is inverted to n-type and the inversion layer D is formed. If a large number of positive charges exist on the LOCOS oxide film, the inversion layer D is also formed in the p base region 56.
FIG. 22 is a diagram in the case where many positive charges exist in the LOCOS oxide film of the npn transistor. The same applies when a voltage is applied to a wiring (not shown) on the LOCOS oxide film 59.
As shown in FIG. 22, n is passed through the inversion layer D. ⁺ Collector region 71 to n ⁺ A leak current like a dotted line flows to the emitter region 69. As shown in FIG. 23, this current is superimposed on the normal collector current of the transistor, and this leak current flows more when the collector voltage becomes higher, and the collector current changes depending on the amount of charge in the package, causing the circuit to malfunction. There is.
[0016]
In order to increase the surface concentration of the p base region 56, it is possible to prevent a leak by increasing the dose during ion implantation. However, the surface concentration of the p offset region 55 of the high breakdown voltage PMOS formed simultaneously with the p base region 56. The increase in the depletion layer is suppressed, and the breakdown voltage of the high breakdown voltage PMOS is lowered.
The above can be summarized as follows. As shown in FIG. 22, npn transistor n ⁺ P base region 56 sandwiched between emitter region 69 and n well region 53, n ⁺ Emitter region 69 and p ⁺ P base region 56 and p sandwiched between base contact regions 70 ⁺ When the impurity concentration of each surface layer of the p base region 56 sandwiched between the base contact region 70 and the n well region 53 is lowered by the formation of the LOCOS oxide film 59, the effective impurity concentration of the surface layer of the p base region 56 is The LOCOS oxide film 59 is easily affected by charges.
[0017]
When the polarity of this charge is positive, electrons are induced in the surface layer of the p base region 56 under the LOCOS oxide film, and the effective impurity concentration is lowered. When there are many electrons, the p base region 56 An inversion layer is formed on the surface layer. The formation of the inversion layer or the reduction in the concentration of the surface of the p base region 56 causes an increase in the leakage current (dotted line) between the emitter and the collector. ) Fluctuates (collector current fluctuates), making it difficult to obtain a highly reliable npn transistor.
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a semiconductor device having a highly reliable lateral bipolar transistor that is low in cost, suppresses leakage current and fluctuations in leakage current, and has very little fluctuation in collector current. It is in providing the manufacturing method.
[0018]
[Means for Solving the Problems]
To achieve the above object, a LOCOS oxide film selectively formed on a surface layer of a base region of a lateral bipolar transistor, and a base formed on the surface layer of the base region using the LOCOS oxide film as a mask. A contact region, an emitter region, and an inversion prevention region having the same conductivity type as that of the base region formed in the surface layer of the base region under the LOCOS oxide film.
Further, in a semiconductor device having a lateral MOS transistor and a lateral bipolar transistor formed on the same semiconductor substrate, a LOCOS oxide film selectively formed on a surface layer of a base region of the lateral bipolar transistor, and using the LOCOS oxide film as a mask A base contact region and an emitter region respectively formed in the surface layer of the base region, and an inversion prevention region having the same conductivity type as the base region formed in the surface layer of the base region under the LOCOS oxide film The configuration.
[0019]
In a semiconductor device having a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor formed on the same semiconductor substrate, a LOCOS oxide film selectively formed on the surface layer of the base region of the lateral bipolar transistor And using the LOCOS oxide film as a mask, the base contact region and the emitter region respectively formed in the surface layer of the base region, and the same base region formed in the surface layer of the base region under the LOCOS oxide film The structure has a conductive type inversion prevention region.
The lateral bipolar transistor may be an npn transistor.
Further, in a method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate, the lateral low breakdown voltage MOS transistor, the lateral high breakdown voltage MOS transistor, and the lateral bipolar transistor are separated from each other. It is assumed that the field ion implantation performed for preventing inversion of the surface layer of the isolation region and the ion implantation performed for simultaneously preventing inversion of the surface layer of the base region of the lateral bipolar transistor are performed.
[0020]
Further, after the step, a LOCOS oxide film is formed on the surface layer of the isolation region and a part of the surface layer of the base region.
In the method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate, the first conductivity type first well is formed on the surface layer of the first conductivity type semiconductor substrate. Forming a plurality of regions in contact with the second well type second well region, and forming a second conductive layer on the surface layer of the first well region of the first high breakdown voltage MOS transistor forming region having the second conductive type channel. Forming a first offset region of the mold two apart, and forming a second offset region of the first conductivity type on the surface layer of the second well region of the second high breakdown voltage MOS transistor formation region having the first conductivity type channel. Forming the first conductive type first base region on the surface layer of the second well region of the lateral bipolar transistor forming region; A step of forming simultaneously with the two offset regions, a step of forming a mask insulating film on the semiconductor substrate for forming the LOCOS oxide film separating the respective elements, and a step of forming the second high breakdown voltage MOS transistor and the lateral bipolar transistor. A surface layer of a first conductivity type isolation region sandwiched between two well regions, a surface layer of a first conductivity type semiconductor region sandwiched between a first low breakdown voltage MOS transistor and a second low breakdown voltage MOS transistor, and a lateral bipolar A step of simultaneously implanting a first conductivity type impurity into the surface layer of the base region of the transistor, and a LOCOS oxidation using the mask insulating film as a mask on the surface layer of the isolation region and a part of the surface layer of the base region A film is formed, and a field layer and an inversion prevention region are formed on the respective surface layers of the isolation region and the base region under the LOCOS oxide film. A production method and a step of forming respective simultaneously.
[0021]
Further, in a method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate, a second conductivity type well region is formed on the surface layer of the first conductivity type semiconductor substrate. Forming a plurality of first offset regions of the second conductivity type on the surface layer of the semiconductor substrate in the first high breakdown voltage MOS transistor formation region having the second conductivity type channel; Forming a second offset region of the first conductivity type on the surface layer of the well region of the second high breakdown voltage MOS transistor formation region having one conductivity type channel; and a surface of the well region of the lateral bipolar transistor formation region Forming a first conductivity type first base region in the layer simultaneously with the second offset region, and separating each of the elements Forming a mask insulating film for forming a LOCOS oxide film on the semiconductor substrate, a surface layer of a first conductivity type isolation region sandwiched between well regions of the second high breakdown voltage MOS transistor and the lateral bipolar transistor, The first conductivity type impurity is simultaneously applied to the surface layer of the first conductivity type semiconductor region sandwiched between the first low voltage MOS transistor and the second low voltage MOS transistor and the surface layer of the base region of the lateral bipolar transistor. A step of ion implantation, forming a LOCOS oxide film on the surface layer of the isolation region and a partial surface layer of the base region using the mask insulating film as a mask, and the isolation region and the base region under the LOCOS oxide film And a step of simultaneously forming a field layer and an inversion prevention region on each of the surface layers.
[0022]
In addition, a first conductivity type guard region is formed around the surface layer of the first well region so as to surround the two second offset regions, and around the surface layer of the second well region, A guard region of the second conductivity type is formed so as to surround the two first offset regions.
Each of the regions is formed so that the first conductivity type is p-type and the second conductivity type is n-type.
[Action]
npn transistor n ⁺ Emitter region and n ⁺ If the impurity concentration of the surface layer of the p base region sandwiched between the base contact regions is increased by forming the inversion prevention region, the potential of the surface layer of the p base region is less affected by the charge on the LOCOS oxide film. For example, when the charge is positive, even if electrons are induced in the surface layer of the base region under the LOCOS oxide film, a high concentration inversion prevention region is formed in the surface layer of the base region. Does not decrease and the depletion layer does not extend. Therefore, the leakage current between the emitter and the collector is suppressed, the fluctuation of the collector current is extremely reduced, and a highly reliable npn transistor can be obtained.
[0023]
Even when many electrons are induced in the surface layer, the surface layer of the p base region is not inverted to the n-type region, so that the breakdown voltage between the emitter and the base is not reduced, and the transistor operates normally.
Further, by performing the inversion prevention region simultaneously with the field ion implantation, the inversion prevention region can be formed without adding a new process, so that the cost can be reduced.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
In the best mode for carrying out the invention, in order to prevent the surface layer of the base region of the lateral bipolar transistor from being inverted, a high concentration inversion prevention region of the same conductivity type is formed on the surface layer of the base region. That is. In addition, the inversion prevention region is formed at the same time as a field layer (a layer that makes the surface of the isolation region highly concentrated) formed to prevent the isolation region between each element of the MOS transistor or bipolar transistor from being inverted. is there.
[Example 1]
FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. A p-well region 2 and an n-well region 3 are formed on a p-semiconductor substrate 1, and a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor are formed in these well regions 2, 3, respectively. The low breakdown voltage MOS is a low breakdown voltage NMOS formed in the p well region 2 and a low breakdown voltage PMOS (right side) formed in the n well region 3, and the high breakdown voltage MOS is a high breakdown voltage NMOS formed in the p well region 2 and n. This is a high voltage PMOS formed in the well region 3. N of this high voltage NMOS ⁺ Source region 15 (or 16) and n ⁺ The drain region 16 (or 15) is formed in the surface layer of the two n offset regions 4 formed separately in the p well region 2, respectively. ⁺ Source region 17 (or 18) and p ⁺ Drain region 18 (or 17) is formed in the surface layer of two p offset regions 5 formed separately in n well region 3.
[0025]
The bipolar transistor is an npn transistor, in which a p base region 6 is formed in the surface layer of the n well region 3, and the n layer region ⁺ Emitter region 19 and p ⁺ A base contact region 20 is formed, and n surface region of n well region 3 is separated from p base region 6 by n ⁺ A collector region 21 is formed. Further, the p well region 2 and the n well region 3 that form the high breakdown voltage MOS are separated from each other around the p well region 2 and the n well region 3. ⁺ Guard region 7 and n ⁺ Each guard region 8 is formed.
In order to prevent the isolation region 42 of the low breakdown voltage MOS and the isolation region 42 between the high breakdown voltage MOS and the bipolar transistor from being inverted by the charge of the package, etc. ⁺ Field ion implantation is performed and p ⁺ Although the field layer A is formed, this ion implantation is simultaneously performed on the p base region 6 in order to prevent the surface layer of the p base region 6 of the npn transistor from being inverted. By forming this inversion prevention region B also in the p base region 6, an inversion layer is not formed on the surface layer of the p base region 6, a leakage current is suppressed, and a highly reliable npn transistor free from collector current fluctuations. Can be obtained.
[0026]
Although not shown, the LOCOS oxide film has a sufficient surface concentration when the surface concentration of the n base region and the n-type isolation region of the pnp transistor is low (for example, when an n semiconductor substrate is used as an n well region). For example, it is effective to increase the surface concentration of the n base region and the n-type isolation region. That is, n that increases the surface concentration of the n-type isolation region. ⁺ It is effective to form the n-type inversion prevention region B that increases the surface concentration of the field layer and the n base region. This n ⁺ N forming the field layer ⁺ By simultaneously performing the field ion implantation and the ion implantation for forming the n-type inversion prevention region in the surface layer of the n base region, the cost can be reduced as described above.
The p well region 2 (NMOS formation region and isolation region 42) formed in the p semiconductor substrate 1 may not necessarily be formed. In this case, the isolation region 42 becomes the p semiconductor substrate 1 having a low impurity concentration under the LOCOS oxide film 9, and a p layer for preventing inversion is formed on the surface layer of the isolation region 42 having the low concentration. ⁺ It is extremely effective to form the field layer A.
[0027]
In order to optimize the threshold voltage of the NMOS channel, it is desirable to form the p-well region 2 in the NMOS formation region so that the impurity concentration in the channel formation region can be adjusted.
In the figure, reference numeral 22 denotes a low voltage MOS gate insulating film, 23 denotes a high voltage MOS gate insulating film, 24 denotes a low voltage MOS gate electrode, 25 denotes a high voltage MOS gate electrode, and 26 denotes an interlayer insulation. A film, 31 (or 32), 33 (or 34) is a source electrode of a low voltage MOS, 32 (or 31), 34 (or 33) is a drain electrode of a low voltage MOS, 35 (or 36), 37 (or 38) ) Is a high voltage MOS source electrode, 36 (or 35), 38 (or 37) is a high voltage MOS drain electrode, 39 is an emitter electrode, and 40 is a base electrode (p). ⁺ , 41 is a collector electrode).
[0028]
Next, a method for manufacturing the semiconductor device of FIG. 1 will be described.
[Example 2]
2 to 9 are views for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention, and are cross-sectional views showing a main part manufacturing process shown in the order of steps.
This is a manufacturing process of the semiconductor device of FIG. 1, and is a description of a manufacturing method in which a low breakdown voltage MOS transistor, a high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same substrate. Further, the main point different from the manufacturing process of FIGS. 10 to 17 is the process of FIG.
Phosphorus is applied to the p semiconductor substrate 1 (here, a p-type silicon substrate having a specific resistance of 10 to 15 Ω · cm) at an acceleration energy of 100 to 200 keV and 5 to 10%. ¹² cm ^-2 After ion implantation with a moderate dose amount, annealing is performed to form the n-well region 3, and then the oxide film on the n-well region 3 covered when the n-well region 3 is formed is left open, and boron is formed 30 to 30 times. 2-5 × 10 with acceleration energy of 100 keV ¹² cm ^-2 Ion implantation is performed at a dose of 1 to form a p-well region 2 (FIG. 2).
[0029]
After ion implantation of phosphorus and boron, annealing is performed in an offset drive process to form an n offset region 4 and a p offset region 5, and n ⁺ Guard area 7, p ⁺ Each of the gart regions 8 is ion-implanted and annealed so as to surround the n offset region 4 and the p offset region 5. In this case, n ⁺ Guard area 7, p ⁺ The gart region 8 may be formed by annealing in the offset drive process similarly to the n offset region 4 and the p offset region 8, or may be formed by ion implantation after the offset drive step (FIG. 3).
Next, Si serving as an oxidation resistant mask (mask for forming the LOCOS oxide film 9) ₃ N ₄ A film 43 is deposited and etched to the desired size (FIG. 4).
Next, in order to ensure element isolation breakdown voltage and prevent surface inversion, p is applied only to the surface layer of the p-type isolation region formed in the p-well region 2. ⁺ P to form field layer A ⁺ Field ion implantation 46 (BF ₂ ) Is applied and a resist 45 is opened. At this time, the resist 45 on the p base region 6 of the npn transistor is also opened, and p ⁺ Simultaneously with the field ion implantation 46, ion implantation for forming the p-type inversion prevention region B is performed by opening the resist 45 on the p base region 6. In this way, the opening of the resist 45 and the ion implantation for forming the inversion prevention region B are performed by p ⁺ The opening of the resist 45 for forming the field layer A and the ion implantation are simultaneously performed by p. ⁺ To perform with field ion implantation 46, no additional new processes are required. Note that p offset region 5 and p ⁺ When forming the guard region 7 simultaneously, p ⁺ Since the impurity concentration in the guard region 7 is low, p ⁺ P field ion implantation ⁺ Go also on guard area 7, p ⁺ P on the surface layer of the guard region 7 ⁺ A field layer A may be formed (FIG. 5).
[0030]
Next, a LOCOS oxide film 9 is formed by a known LOCOS method. At this time, the surface layer of the p base region 2 under the LOCOS oxide film 9 has p ⁺ Since the p-type high concentration inversion prevention region B is formed by the field ion implantation 46, the impurity concentration of the surface layer of the p base region 6 does not become low as in the prior art (FIG. 6).
Next, the insulating film 48 is grown, and polysilicon is deposited thereon. This polysilicon is etched to a predetermined size to form gate electrodes 24 and 25 (FIG. 7).
Next, the insulating film 48 is etched using the gate electrodes 24 and 25 and the LOCOS oxide film 9 as a mask. The insulating film 48 under the gate electrodes 24 and 25 becomes the gate insulating films 22 and 23. Next, a sacrificial oxide film (not shown) is formed, and n ⁺ Source region, n ⁺ In order to form the drain region, arsenic is used at an acceleration energy of 50 to 100 keV and 3 to 5 × 10 5. ¹⁵ cm ^-2 Then, ion implantation is performed with a dose amount of boron difluoride, followed by boron difluoride at an acceleration energy of 50 to 100 keV and 3 to 5 × 10 5. ¹⁵ cm ^-2 Of low-voltage NMOS ⁺ Source region 11 (or 12), n ⁺ Drain region 12 (or 11) and high breakdown voltage NMOS n ⁺ Source region 15 (or 16), n ⁺ A drain region 16 (or 15) is formed, and a low breakdown voltage PMOS p ⁺ Source region 13 (or 14), p ⁺ Source region 14 (or 13) and high voltage PMOS p ⁺ Source region 17 (or 18), p ⁺ A drain region 18 (or 17) is formed. At the same time, npn transistor npn ⁺ Emitter region 19 and n ⁺ The collector region 21 and the p base contact region are formed (FIG. 8).
[0031]
Next, after forming the interlayer insulating film 26, contact holes are opened, and source electrodes 31 to 38, an emitter electrode 39, a base electrode 40, and a collector electrode 41 are formed (FIG. 9).
Thereafter, a protective film (not shown) is coated to form a semiconductor device in which a low breakdown voltage MOS, a high breakdown voltage MOS, and a bipolar transistor are formed on the same substrate.
Thus, p is formed on the surface of the p base region 6. ⁺ By performing ion implantation at the time of field ion implantation to form the p-type inversion prevention region B, the charge present on the LOCOS oxide film 9 due to the charge existing in the protective film on the npn transistor or in the package can be The inversion of the surface layer is prevented, the leakage current and the fluctuation of the leakage current are suppressed to be small, and a highly reliable npn transistor with extremely small fluctuation of the collector current can be formed. The formation of the inversion prevention region B is also effective when a positive voltage is applied to the wiring formed on the LOCOS oxide film 9.
[0032]
Further, the inversion prevention region B has p ⁺ P to form field layer A ⁺ Since it is formed by the field ion implantation 46, it is not necessary to add a new process, and the inversion prevention region B can be formed at a low cost.
[0033]
【The invention's effect】
According to the present invention, in the semiconductor device in which the lateral low breakdown voltage MOS, the lateral high breakdown voltage MOS, and the lateral bipolar transistor are formed on the same semiconductor substrate, the inversion prevention region is formed in the surface layer of the base region, A highly reliable lateral bipolar transistor can be formed in which the leakage current that is not affected by the influence of electric charges or the voltage applied to the wiring on the LOCOS oxide film is suppressed to be small, and the fluctuation of the collector current is extremely small.
Further, by performing the ion implantation for forming the inversion prevention region at the same time as the ion implantation for preventing the inversion of the separation region, the ion inversion can be formed without adding a new process.
[0034]
Further, by using this lateral bipolar transistor, a highly accurate circuit operation can be performed with a high voltage IC or the like.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an essential part of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a principal part for explaining a method of producing a semiconductor device according to a second embodiment of the invention.
3 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 2;
4 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 3;
5 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 4;
6 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 5;
7 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 6;
8 is a cross-sectional view of essential parts for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention continued from FIG. 7;
9 is a cross-sectional view of essential parts for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention continued from FIG. 8;
FIG. 10 is a sectional view of a main part manufacturing process for explaining a conventional method for manufacturing a semiconductor device;
11 is a cross-sectional view of main part manufacturing steps for explaining the conventional method of manufacturing the semiconductor device, following FIG. 10;
12 is a cross-sectional view of main part manufacturing steps for explaining the conventional method of manufacturing the semiconductor device, following FIG. 11;
13 is a cross-sectional view of main part manufacturing steps for explaining the conventional method of manufacturing the semiconductor device, following FIG. 12;
14 is a cross-sectional view of main part manufacturing steps for explaining the conventional method of manufacturing the semiconductor device, following FIG. 13;
15 is a fragmentary manufacturing process cross-sectional view illustrating the conventional semiconductor device manufacturing method continued from FIG. 14;
16 is a cross-sectional view of main part manufacturing steps for explaining the conventional method of manufacturing the semiconductor device, following FIG. 15;
17 is a fragmentary manufacturing process cross-sectional view illustrating the conventional manufacturing method of the semiconductor device, following FIG. 16;
FIG. 18 is a diagram in which an inversion layer is formed when boron is absorbed in a LOCOS oxide film;
FIG. 19 shows p in FIG. ⁺ A diagram in which an inversion layer is formed in the p-well region under the LOCOS oxide film when the field layer is not formed.
FIG. 20 shows p in the separation region. ⁺ Figure where the field layer is formed
21 is a diagram in which an inversion layer is formed in the p base region under the LOCOS oxide film of FIG.
FIG. 22 shows an inversion layer formed in the p base region of an npn transistor.
FIG. 23 is a graph showing output characteristics of an npn transistor
[Explanation of symbols]
1 p semiconductor substrate
2 p-well region
3 n-well region
4 n offset region
5 p offset region
6 p base region
7 n ⁺ Guard area
8 p ⁺ Guard area
9 LOCOS oxide film
11, 15 n ⁺ Source area
12, 16 n ⁺ Drain region
13, 17 p ⁺ Source area
14, 18 p ⁺ Drain region
19 n ⁺ Emitter area
20 p ⁺ Base contact area
21 n ⁺ Collector area
22, 23 Gate insulating film
24, 25 Gate electrode
26 Interlayer insulation film
31, 33, 35, 37 Source electrode
32, 34, 36, 38 Drain electrode
39 Emitter electrode
40 Base electrode
41 Collector electrode
42 Separation area
43 Si ₃ N ₄ film
45 resist
46 p ⁺ Field ion implantation
47 Boron
48 Insulating film
Ap ⁺ Field layer
B Inversion prevention area
D Inversion layer

Claims

A LOCOS oxide film selectively formed on a surface layer of a base region of a lateral bipolar transistor, a base contact region and an emitter region respectively formed on the surface layer of the base region using the LOCOS oxide film as a mask, and the LOCOS A semiconductor device comprising: a base region formed in a surface layer of the base region under an oxide film;

In a semiconductor device having a lateral MOS transistor and a lateral bipolar transistor formed on the same semiconductor substrate,
A LOCOS oxide film selectively formed on a surface layer of a base region of a lateral bipolar transistor, a base contact region and an emitter region respectively formed on the surface layer of the base region using the LOCOS oxide film as a mask, and the LOCOS A semiconductor device comprising: a base region formed in a surface layer of the base region under an oxide film; and a reverse prevention region having the same conductivity type as that of the base region.

In a semiconductor device having a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor and a lateral bipolar transistor formed on the same semiconductor substrate,
A LOCOS oxide film selectively formed on a surface layer of a base region of a lateral bipolar transistor, a base contact region and an emitter region respectively formed on the surface layer of the base region using the LOCOS oxide film as a mask, and the LOCOS A semiconductor device comprising: a base region formed in a surface layer of the base region under an oxide film; and a reverse prevention region having the same conductivity type as that of the base region.

The semiconductor device according to claim 1, wherein the lateral bipolar transistor is an npn transistor.

In a method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate,
Field ion implantation to prevent inversion of the surface layer of the isolation region that separates the lateral low breakdown voltage MOS transistor, the lateral high breakdown voltage MOS transistor, and the lateral bipolar transistor,
A method for manufacturing a semiconductor device, wherein ion implantation is performed simultaneously to prevent inversion of a surface layer of a base region of a lateral bipolar transistor.

6. The method of manufacturing a semiconductor device according to claim 5, wherein after the step, a LOCOS oxide film is formed on a surface layer of the isolation region and a partial surface layer of the base region.

In a method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate,
Forming a plurality of first conductivity type first well regions and second conductivity type second well regions on the surface layer of the first conductivity type semiconductor substrate, respectively,
Forming two first conductivity type first offset regions on the surface layer of the first well region of the first high voltage MOS transistor forming region having the second conductivity type channel;
Forming two second offset regions of the first conductivity type on the surface layer of the second well region of the second high breakdown voltage MOS transistor forming region having the first conductivity type channel;
Forming a first conductivity type first base region simultaneously with the second offset region on the surface layer of the second well region of the lateral bipolar transistor formation region;
Forming a mask insulating film on a semiconductor substrate for forming a LOCOS oxide film separating each of the elements;
The surface layer of the first conductivity type isolation region sandwiched between the second well region of the second high breakdown voltage MOS transistor and the lateral bipolar transistor, and the first layer sandwiched between the first low breakdown voltage MOS transistor and the second low breakdown voltage MOS transistor. Simultaneously ion-implanting a first conductivity type impurity into a surface layer of a conductive semiconductor region and a surface layer of a base region of a lateral bipolar transistor;
A LOCOS oxide film is formed on the surface layer of the isolation region and a part of the surface layer of the base region, using the mask insulating film as a mask, and the surface layer of the isolation region and the base region under the LOCOS oxide film is formed. And a step of simultaneously forming the field layer and the inversion prevention region.

In a method of manufacturing a semiconductor device in which a lateral low breakdown voltage MOS transistor, a lateral high breakdown voltage MOS transistor, and a lateral bipolar transistor are formed on the same semiconductor substrate,
Forming a plurality of second conductivity type well regions on the surface layer of the first conductivity type semiconductor substrate;
Forming two first conductivity type first offset regions on the surface layer of the semiconductor substrate of the first high voltage MOS transistor forming region having the second conductivity type channel;
Forming a second offset region of the first conductivity type on the surface layer of the well region of the second high breakdown voltage MOS transistor formation region having the first conductivity type channel; and forming a well region of the lateral bipolar transistor formation region Forming a first base region of a first conductivity type in the surface layer simultaneously with the second offset region;
Forming a mask insulating film on a semiconductor substrate for forming a LOCOS oxide film separating each of the elements;
The surface layer of the first conductivity type isolation region sandwiched between the well regions of the second high voltage MOS transistor and the lateral bipolar transistor, and the first conductivity type sandwiched between the first low voltage MOS transistor and the second low voltage MOS transistor. Simultaneously implanting a first conductivity type impurity into the surface layer of the semiconductor region and the surface layer of the base region of the lateral bipolar transistor;
A LOCOS oxide film is formed on the surface layer of the isolation region and a part of the surface layer of the base region, using the mask insulating film as a mask, and the surface layer of the isolation region and the base region under the LOCOS oxide film is formed. And a step of simultaneously forming the field layer and the inversion prevention region.

A guard region of the first conductivity type is formed around the surface layer of the first well region so as to surround the two second offset regions, and the two pieces are formed around the surface layer of the second well region. 9. The method of manufacturing a semiconductor device according to claim 7, wherein a second conductivity type guard region is formed so as to surround the first offset region.

The method for manufacturing a semiconductor device according to claim 7, wherein the first conductivity type is p-type and the second conductivity type is n-type.