JP4304779B2

JP4304779B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4304779B2
Application number: JP23417399A
Authority: JP
Inventors: 憲司河野; 祥司水野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2009-07-29
Anticipated expiration: 2019-08-20
Also published as: JP2001060634A

Description

【０００１】
【発明の属する技術分野】
この発明は、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置に係り、例えば、自動車用コントローラに使われる複合ＩＣに適用できるものである。
【０００２】
【従来の技術】
従来、自動車の負荷駆動に供されるディスクリートのパワーＭＯＳＦＥＴには縦型ＤＭＯＳ（以下、ＶＤＭＯＳ）があるが、パワーＭＯＳＦＥＴにバイポーラトランジスタやＣＭＯＳを１チップ上に集積した、いわゆる、複合ＩＣの分野では、その集積のし易さからＶＤＭＯＳの基板底面のドレインを基板表面にもってくるアップドレイン（ＵｐＤｒａｉｎ）型のパワーＭＯＳＦＥＴ、あるいはドレイン・ソースを交互に配置したＬＤＭＯＳがよく利用される。図２３にはパワーデバイスとしてアップドレインＭＯＳＦＥＴを用いた場合の縦断面図を、図２４には同じくパワーデバイスとしてＬＤＭＯＳＦＥＴを用いた場合の縦断面図を示す。また、図２５には、複合ＩＣとしてパワーデバイスとＢｉＣＭＯＳを形成した場合におけるＢｉＣＭＯＳを構成するＮＰＮトランジスタの縦断面図を、図２６には同じくＢｉＣＭＯＳを構成すべくＰＮＰトランジスタを用いた場合の縦断面図を示す。
【０００３】
ところが、複合ＩＣに必要な耐圧、オン抵抗を有するパワーデバイスを形成するには、ＣＭＯＳ工程にはないチャネルｐウエル領域２００（図２３，２４参照）、アップドレインＭＯＳＦＥＴ用ｎウエル領域２１０（図２３参照）、ＬＤＭＯＳＦＥＴ用ウエル領域２２０（図２４参照）といったパワーデバイス専用のウエル領域の形成が必要であった。また、バイポーラトランジスタを形成するにはベース領域２３０、エミッタ領域２４０（図２５，２６参照）といった専用工程が必要で、このため工程数が多く、製造コストが高いという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、この発明の目的は、新規な構成にてコストダウンを図ることができる半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、ダブルウエルＣＭＯＳにおいてはｎおよびｐウエル領域が使用され、このｎおよびｐウエル領域が、パワーデバイス形成領域およびＮＰＮ，ＰＮＰバイポーラトランジスタ形成領域においてもそれぞれ形成される。かつ、パワーデバイスのｐウエル領域が形成されたソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、ダブルウエルＣＭＯＳのｎウエル領域が形成される。このウエル領域にてパワーデバイスおよびバイポーラトランジスタが構成される。
【０００６】
よって、パワーデバイスの専用マスクおよびバイポーラトランジスタの専用マスクを使わずに、半導体基板にパワーデバイス、バイポーラトランジスタを形成することができる。その結果、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置において、コストダウンを図ることができる。
【０００７】
請求項５に記載の発明によれば、半導体基板の上に配置したｐウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に同時にｐウエル領域が形成される。さらに、半導体基板の上に配置したｎウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に、かつパワーデバイスのｐウエル領域が形成されるソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、同時にダブルウエルＣＭＯＳのｎウエル領域が形成される。その後、パワーデバイスおよびダブルウエルＣＭＯＳの形成領域に同時にゲート電極が配置される。
【０００８】
このように、パワーデバイスの専用マスクおよびバイポーラトランジスタの専用マスクを使わずに、半導体基板にパワーデバイス、バイポーラトランジスタを形成することができる。その結果、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置において、コストダウンを図ることができる。
【０００９】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１に、本実施の形態における複合ＩＣの縦断面図を示す。この複合ＩＣは自動車用コントローラを構成する部材として使用されるものであって、フューエルインジェクタ（電磁弁）等の負荷を駆動するためのものである。
【００１０】
複合ＩＣには、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０が集積化されている。ＭＯＳ構造を有するパワーデバイスであるアップドレインＭＯＳＦＥＴ８の仕様は数アンペア、数１０ボルトのオーダーであり、ＮＰＮトランジスタ９およびＣＭＯＳ１０の仕様（ＢｉＣＭＯＳの仕様）はミリアンペアのオーダーで、印加電圧が１０ボルト程度である。また、ＣＭＯＳ１０は、ｎＭＯＳ，ｐＭＯＳともウエル内に形成された、ダブルウエルＣＭＯＳである。
【００１１】
図１において、半導体基板としてＳＯＩ基板１が使用されており、ＳＯＩ基板１はｐ型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４においては、ｎ^-型シリコン層６の下にｎ⁺型シリコン層５が埋め込まれている。ｎ⁺型シリコン層５はアンチモン（Ｓｂ）をドープしたものである。
【００１２】
シリコン層４にはトレンチ７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により多数の島が区画形成されている。各島に、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０を構成するｎＭＯＳ，ｐＭＯＳがそれぞれ形成されている。
【００１３】
アップドレインＭＯＳＦＥＴ８の詳細な構成を図２に示す。また、図１のＮＰＮトランジスタ９の詳細な構成を図３に示す。さらに、図１のＣＭＯＳ１０の詳細な構成を図４に示す。
【００１４】
まず、図４のＣＭＯＳ１０について説明する。
ｎＭＯＳ形成島において、ｎ^-型シリコン層６の表層部にはｐウエル領域５０が形成されている。ｎ^-型シリコン層６の上にはゲート酸化膜５１を介してポリシリコンゲート電極５２が形成されている。ｐウエル領域５０の内部においてその表層部にはｎ⁺型領域５３とｎ⁺型領域５４が離間した位置に形成されている。ｎ^-型シリコン層６上のＬＯＣＯＳ酸化膜５５の上にはソース電極（アルミ層）５６およびドレイン電極（アルミ層）５７が配置され、このソース電極（アルミ層）５６はｎ⁺型領域５３と、また、ドレイン電極（アルミ層）５７はｎ⁺型領域５４と接触している。
【００１５】
また、図４のｐＭＯＳ形成島において、ｎ^-型シリコン層６の表層部にはｎウエル領域５８が形成され、ｎウエル領域５８はｎ^-型シリコン層６の表層部からｎ⁺型シリコン層５に達している。ｎウエル領域５８の上にはゲート酸化膜５９を介してポリシリコンゲート電極６０が形成されている。ｎウエル領域５８の内部においてその表層部にはｐ⁺型領域６１とｐ⁺型領域６２が離間した位置に形成されている。ｎ^-型シリコン層６上のＬＯＣＯＳ酸化膜５５の上にはドレイン電極（アルミ層）６３およびソース電極（アルミ層）６４が配置され、このドレイン電極（アルミ層）６３はｐ⁺型領域６１と、また、ソース電極（アルミ層）６４はｐ⁺型領域６２と接触している。
【００１６】
図２のアップドレインＭＯＳＦＥＴ８について説明する。シリコン層４の上にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されている。ポリシリコンゲート電極１２の端部でのｎ^-型シリコン層６の表層部にはｐウエル領域１３が形成されている。このｐウエル領域１３はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。ｐウエル領域１３の内部においてその表層部にはｎ⁺型領域１４およびｐ⁺型領域１５が形成されている。前述のポリシリコンゲート電極１２の上はシリコン酸化膜１６にて覆われている。シリコン酸化膜１６の上にはソース電極（アルミ層）１７が配置され、このソース電極（アルミ層）１７はｎ⁺型領域１４およびｐ⁺型領域１５と接触している。
【００１７】
また、ｐウエル領域１３の間、つまり、ソースセル間にはｎウエル領域１８が形成され、ｎウエル領域１８はｎ^-型シリコン層６の表層部からｎ⁺型シリコン層５に達している。このｎウエル領域１８はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。さらに、ｎ型シリコン層５，６の表層部にはディープｎ⁺型領域１９がｎウエル領域１８よりも深く形成されている。ディープｎ⁺型領域１９の内部においてその表層部にはｎ⁺型領域２０が形成されている。ｎ型シリコン層５，６上のＬＯＣＯＳ酸化膜２１の上にはドレイン電極（アルミ層）２２が配置され、このドレイン電極（アルミ層）２２はｎ⁺型領域２０と接触している。ドレイン電極（アルミ層）２２およびソース電極（アルミ層）１７の上にはシリコン酸化膜２３が形成されている。
【００１８】
このようなアップドレインＭＯＳＦＥＴ８においては、ポリシリコンゲート電極１２への電圧印加により、ソース電極（アルミ層）１７から電流が、ｎ⁺型領域１４およびｐ⁺型領域１５→ｐウエル領域１３の表層部→ｎウエル領域１８→ｎ⁺型シリコン層５→ディープｎ⁺型領域１９→ｎ⁺型領域２０→ドレイン電極（アルミ層）２２へと流れる。
【００１９】
図３のＮＰＮトランジスタ９について説明する。ｎ^-型シリコン層６の表層部にはｐウエル領域３１が形成されている。このｐウエル領域３１はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。ｐウエル領域３１の内部においてその表層部にはｎ⁺型領域３２とｐ⁺型領域３３が離間した位置に形成されている。ｎ^-型シリコン層６上のＬＯＣＯＳ酸化膜３４の上にはエミッタ電極（アルミ層）３５およびベース電極（アルミ層）３６が配置され、このエミッタ電極（アルミ層）３５はｎ⁺型領域３２と、また、ベース電極（アルミ層）３６はｐ⁺型領域３３と接触している。
【００２０】
また、ｎ^-型シリコン層６の表層部にはｎウエル領域３７が形成され、ｎウエル領域３７はｎ^-型シリコン層６の表層部からｎ⁺型シリコン層５に達している。このｎウエル領域３７はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。さらに、ｎウエル領域３７の内部においてその表層部にはｎ⁺型領域３８が形成され、ＬＯＣＯＳ酸化膜３４の上のコレクタ電極（アルミ層）３９と接触している。
【００２１】
次に、複合ＩＣの製造方法を、図５〜図１５を用いて説明する。
まず、図５に示すように、ＳＯＩウエハ（ＳＯＩ基板）１を用意する。シリコン層４の厚さは約１３μｍであり、埋め込まれたｎ⁺層５は厚さが約３μｍ、濃度が約１×１０¹⁵ｃｍ^-3、ρｓが約２０Ω／□である。そして、このウエハ１に対し、素子分離のためのトレンチ７を形成する。詳しくは、ドライエッチングで埋め込み酸化膜３に達する深さまで分離溝を掘り、ケミカルドライエッチング（ＣＤＥ）を行い、さらに、アニールを行ってダメージを回復させる。、その後、側壁酸化するとともに、ポリシリコン埋め込みを行い、さらに、ケミカルメカニカルポリッシュ（ＣＭＰ）処理を行い不要なポリシリコンを除去する。その後、トレンチ上部を平坦化するとともに、埋め込みポリシリコンの表面酸化を行う。
【００２２】
そして、図６に示すように、ディープｎ⁺型領域１９の形成のためにリン（Ｐ）をインプラ（１×１０¹⁵ｃｍ^-2ドーズ）し、熱処理として１１７０℃で約３時間行う。
【００２３】
さらに、図７に示すように、ｎウエル領域（１８，３７，５８）を形成すべく、ウエハ１上にマスクＭ１を配置してリン（Ｐ）をインプラ（１×１０¹²ｃｍ^-2）し、さらに、熱処理として１１７０℃で約３時間行う。
【００２４】
引き続き、図８に示すように、ｐウエル領域１３，３１，５０を形成すべく、ウエハ１上にマスクＭ２を配置してボロン（Ｂ）をインプラ（１×１０¹³ｃｍ^-2）し、熱処理として１１７０℃で３時間程度行う。この工程においてアップドレインＭＯＳＦＥＴ形成領域においては、図１５に示すように、マスク７０を配置した状態で各ソースセルに開口した領域７０ａからイオン注入にてシリコン層６に不純物が打ち込まれる。
【００２５】
その後、図９に示すように、厚さ１μｍのＬＯＣＯＳ酸化膜２１，３４，５５を同時に形成する。さらに、図１０に示すように、ゲート酸化を行い、膜厚が約３０ｎｍのゲート酸化膜１１，５１，５９を形成する。そして、全面に閾値調整用インプラ（ボロンを１×１０¹²ｃｍ^-2ドーズ）し、熱処理を行う。その後、ゲートとなるポリシリコン膜を堆積し（厚さ約３００ｎｍ）、これをパターニングしてゲート電極１２，５２，６０を形成する。
【００２６】
引き続き、図１１に示すように、砒素（Ａｓ）を約５×１０¹⁵インプラし、ｎ⁺型領域１４，２０，３２，３８，５３，５４を形成する。さらに、図１２に示すように、ボロン（Ｂ）をインプラ（５×１０¹⁵ｃｍ^-2ドーズ）し、ｐ⁺型領域１５，３３，６１，６２を形成する。これで、パワーＭＯＳ、バイポーラトランジスタ、ＣＭＯＳの全デバイス工程が終了する。
【００２７】
さらに、図１３に示すように、ＢＰＳＧ膜を堆積するとともにリフローし、さらに、エッチングによりコンタクトホール７１を形成する。その後、図１４に示すように、アルミのスパッタにより、厚さ０．５μｍ程度のアルミ層（第１層目）を形成し、これをパターニングしてアルミ層２２，１７，３５，３６，３９，５６，５７，６３，６４を形成する。
【００２８】
その後に、図１に示すように、１層目のアルミ層（２２等）の上に、厚さ１μｍ程度の絶縁膜（ＴＥＯＳ膜）２４を堆積し、この膜２４に対しビアホール形成用エッチングを行いビアホール２５を形成する。さらにその上に、アルミのスパッタにより、厚さ１μｍ程度のアルミ層（第２層目）を形成し、これをパターニングして２層目のアルミ層２６を形成する。その後、厚さ１．５μｍ程度のＳｉＮ膜をデポし、表面保護膜２７を形成する。そして、表面保護膜２７に対しパッド部をエッチングすることにより２層目のアルミ層２６のパッド部を露出させて配線が完了する。
【００２９】
以上で、複合ＩＣの製造が終了するが、トレンチ７の形成工程はデバイスの形成工程の後でもよい。
図２に示すアップドレインＭＯＳＦＥＴ８の代わりに、同じく横型のＭＯＳＦＥＴであるＬＤＭＯＳＦＥＴを用いてもよい。この例を図１６に示す。図１６において、シリコン層４の上にはゲート酸化膜１０１を介してポリシリコンゲート電極１０２が配置されている。ポリシリコンゲート電極１０２の端部でのｎ^-型シリコン層６の表層部にはｐウエル領域１０３が形成されるとともに、ｐウエル領域１０３の内部においてその表層部にはｎ⁺型領域１０４およびｐ⁺型領域１０５が形成されている。前述のポリシリコンゲート電極１０２の上はシリコン酸化膜１０６にて覆われている。シリコン酸化膜１０６の上にはソース電極（アルミ層）１０７が配置され、このソース電極（アルミ層）１０７はｎ⁺型領域１０４およびｐ⁺型領域１０５と接触している。ｐウエル領域１０３はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。
【００３０】
また、図１６のｐウエル領域１０３の間、つまり、ソースセル間にはｎウエル領域１０８が形成され、ｎウエル領域１０８はｎ^-型シリコン層６の表層部からｎ⁺型シリコン層５に達している。ｎウエル領域１０８の内部での表層部にはｎ⁺型領域１０９が形成され、ｎ⁺型領域１０９はドレイン電極（アルミ層）１１０と接触している。ｎウエル領域１０８はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。
【００３１】
このＬＤＭＯＳＦＥＴ１００の製造工程において、図１７に示すように、マスク１１１を配置した状態で各ソースセルに開口した領域１１１ａからイオン注入にてシリコン層６に不純物が打ち込まれる。
【００３２】
また、図３のＮＰＮトランジスタの代わりに、図１８に示すＰＮＰトランジスタを形成してもよい。つまり、ｎ^-型シリコン層６の表層部にはｐウエル領域１２１，１２２が形成されている。ｐウエル領域１２１，１２２はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。また、ｐウエル領域１２１の内部においてその表層部にはｐ⁺型領域１２３が形成されている。シリコン層４上のＬＯＣＯＳ酸化膜１２４の上にはコレクタ電極（アルミ層）１２５が配置され、このコレクタ電極（アルミ層）１２５はｐ⁺型領域１２３と接触している。ｐウエル領域１２２の内部においてその表層部にはｐ⁺型領域１２６が形成され、エミッタ電極１２７と接している。
【００３３】
また、ｎ^-型シリコン層６の表層部にはｎウエル領域１２８が形成され、ｎウエル領域１２８はｎ^-型シリコン層６の表層部からｎ⁺型シリコン層５に達している。さらに、ｎウエル領域１２８の内部においてその表層部にはｎ⁺型領域１２９が形成され、ＬＯＣＯＳ酸化膜１２４の上のベース電極（アルミ層）１３０と接触している。同じく、ｎ^-型シリコン層６の表層部におけるｐウエル領域１２１とｐウエル領域１２２の間にはｎウエル領域１３１が形成されている。ｎウエル領域１２８，１３１はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。
【００３４】
このように、図２のパワーデバイス８のチャネルｐウエル領域１３に図４のダブルウエルＣＭＯＳ１０のｐウエル領域５０を、図２のアップドレインＭＯＳＦＥＴ８のｎウエル領域１８、図１６のＬＤＭＯＳＦＥＴのウエル領域１０８に図４のダブルウエルＣＭＯＳのｎウエル領域５８を部分的に入れることで必要な耐圧、オン抵抗の最適設計を行う。たとえば、図２３，２４の従来のＤＳＡＭＯＳ（ＤｏｕｂｌｅｄｉｆｆｕｓｅｄＳｅｌｆＡｌｉｇｎｅｄＭＯＳ）においてはチャネルｐウエル領域２００は、ゲートポリシリコンをマスクにインプラし熱拡散で形成していたのを、図８のように、ポリシリコン配置の前工程においてｐウエル領域１３，３１，５０をポリシリコンの配置予定領域から（ポリシリコンウィンドウから）、たとえば１μｍ程度広げてインプラすることにより従来のチャネルｐウエルと同等のウエルを形成する。また、図２のアップドレインＭＯＳＦＥＴのｎウエル領域１８は、図２４に示すように、従来、素子領域全面にインプラし拡散させて形成していたが、図２のごとく、単純に図４のＣＭＯＳのｎウエル領域５８に代えると、濃度が濃すぎるため、耐圧が低下する。従って、図２のソースセルの間にだけ、ＣＭＯＳでのｎウエル領域５８の形成時に同時にインプラし熱拡散で下地の埋め込みｎ⁺拡散層５まで到達させることにより、チャネル抵抗、エピ基板抵抗を削減でき、耐圧を低下させることなく素子のオン抵抗だけを下げることができる。
【００３５】
同じく図１６のＬＤＭＯＳＦＥＴについても、図２４に示すように、従来、ｎウエルを素子領域全面にいれて耐圧、オン抵抗の最適設計していたのを、図４のＣＭＯＳでのｎウエル領域５８の形成時に同時にインプラしてｎウエル領域１０８とすることで、濃いウエルであっても耐圧、オン抵抗の最適化が図られる。
【００３６】
また、図３のＮＰＮトランジスタについては、図２５に示す従来のベース・エミッタを図４のＣＭＯＳのｐウエル領域５０，ｎ⁺領域５３，５４と同時に形成する。また、図１８のＰＮＰトランジスタについてはエミッタ・コレクタ領域（１２１，１２２）をＣＭＯＳのｐウエル領域５０で、さらに、ベース領域（１２８）をＣＭＯＳのｎウエル領域５８で形成する。こうすることで、工程削減、サイズ削減を行うことができる。
【００３７】
次に、ｐウエル、ｎウエルの各領域について言及する。
まず、ｐウエル領域について説明する。
従来、複合ＩＣ工程のパワーＭＯＳＦＥＴ（アップドレイン，ＬＤＭＯＳ）は、パワーデバイス専用のウエル（チャネルｐウエル）をゲートポリシリコンをマスクにしてチャネル領域形成のためのイオン注入を行うとともに、熱処理を行い、さらに、同じポリシリコンをマスクにしてｎ⁺ソース領域形成のためのイオン注入を行ってデバイスを形成していた。こうしたゲートポリシリコンをインプラ用拡散窓に利用した二重拡散ＭＯＳ（ＤＭＯＳ：ＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭＯＳ）が開発されたそもそもの理由は、開発当時（１９７０年頃）のＩＣプロセス技術では露光装置をはじめデバイス加工精度が悪く（開発当時の最小加工寸法は約１０μｍ程度）、チャネル抵抗の小さい、つまり、ゲートチャネル長が十分短い（約１μｍ程度）ＭＯＳを作ることができず、そのためゲートポリシリコンをマスクにしてチャネル領域およびｎ⁺領域形成のために二重拡散する方法が考え出された。この技術は、チャネル領域形成のためのイオン注入層とゲートポリシリコンマスクのアライメントが自動的にでき熱処理による不純物の拡散でチャネル長が決められ、短いチャネル長でも安定して製作できるので、ＶＤＭＯＳやＩＧＢＴなどのディスクリートパワーデバイスでは現在でも利用されている。また、パワーデバイスを形成する複合ＩＣ工程でもこうした従来のパワーＭＯＳのデバイス設計、ゲートチャネル加工方法を踏襲してきた。
【００３８】
しかし、最近の超ＬＳＩ加工技術はサブミクロン（約０．１μｍ程度）のゲート長を形成できるまでに進歩しており、そのマスクアライメント精度も１９７０年代とは比較にならないほど高い（標準偏差３σが０．１μｍ以下）。バイポーラトランジスタ，ＣＭＯＳ，パワーデバイスを１チップに形成する複合ＩＣ工程も現在ではＬＳＩ工程と同じ高精度な加工、露光装置を使用するので、必ずしも従来のようにポリシリコンをマスクにした二重拡散をする必要はなくなりつつある。つまり、ＤＭＯＳのチャネル領域をＣＭＯＳのｐウエル層で代用して、ＬＯＣＯＳ工程、ポリシリコン形成工程、ソース用ｎ⁺領域の形成工程といったＣＭＯＳ工程順序でＤＭＯＳを加工しても従来の二重拡散法と同様１μｍ程度のチャネル長をもつ、つまり、チャネル抵抗の小さいパワーＭＯＳを作ることが可能である。
【００３９】
ただし、ゲート形成とチャネル領域の形成についてその順序が従来と逆になるので、ｐウエル領域のレイアウトには工夫が必要となる。つまり、チャネル長を１μｍ程度に設計するには、ポリシリコンウィンドウに対して１μｍ以下のオーバーラップとなるサイズにｐウエル（図２の符号１３）をインプラする必要がある（図２３の従来のチャネルはソースセル全面にイオン注入していた）。
【００４０】
換言すれば、チャネル長は、従来、熱処理温度と時間で調整していたのを、ｐウエルの形成マスクとポリシリコンマスクで決定することになる。マスク精度（アライメント、最小寸法）は、０．１μｍ以下で、チャネル長、セル内の対称性は十分確保できる。
【００４１】
次に、ｎウエル（ＣＭＯＳ）の入れ方について説明する。
エピ抵抗（アップドレインＭＯＳＦＥＴの場合）、ドリフト抵抗（ＬＤＭＯＳの場合）を下げる目的でＣＭＯＳのｎウエルを入れる場合、従来のようにパワーデバイス形成領域の全面にイオン注入するとチャネル部のｐウエル濃度がｎウエルと重ね打ちされることで低下し（例えば、図２のｐ領域１３が全面に形成したｎウエル領域１８にて重ね打ちされ）、チャネル部でパンチスルーしやすくなりドレイン耐圧の低下を招く。なぜなら、一般にＣＭＯＳの閾値電圧Ｖｔｈ（約１ボルト）はＤＭＯＳのＶｔｈ値（約２ボルト）より低いので、ｐウエル濃度は、従来、ＤＭＯＳのチャネルｐウエル濃度より低く（ドーズ量で約１／５）、また逆にＣＭＯＳのｎウエルは全面にイオン注入していたＤＭＯＳの従来のｎウエル（アップドレインＭＯＳでのｎウエル，ＬＤＭＯＳでのｎウエル）より濃度が濃い（およそ約２倍）からである。故に、ｎウエル（ＣＭＯＳ）はパワーＭＯＳ全面ではなくチャネルウエル部にはかからないようにイオン注入している。具体的には、図２のアップドレインＭＯＳならチャネルｐウエル領域１３とチャネルｐウエル領域１３の間（つまり、隣接するソースセルの間）、図１６のＬＤＭＯＳならソースセルと隣接したドレインセルにだけ入れるなど工夫している。
【００４２】
こうすることでＣＭＯＳのｎ，ｐウエル領域で、パワーＭＯＳのチャネルｐウエル、アップドレインＭＯＳＦＥＴでのｎウエル領域，ＬＤＭＯＳＦＥＴでのｎウエル領域を代用でき、ホト、インプラ工程、およびマスク削減ができる。
【００４３】
次に、バイポーラトランジスタについて説明を加える。
図２６に示した従来のラテラルのＰＮＰトランジスタ構造では、エミッタ・コレクタ間の耐圧を維持するために、ある程度その距離Ｌを大きくしてレイアウトする必要があった。詳しくは、ＮＰＮトランジスタのコレクタ耐圧（自動車用複合ＩＣ仕様ではコレクタ耐圧Ｖｃｅｏが２５ボルト以上）を確保するためにｎ^-基板濃度を約１×１０¹⁵ｃｍ^-3程度に下げているためｎ^-基板をそのままラテラルのＰＮＰトランジスタのベース層に利用する図２６の従来のＰＮＰトランジスタ構造では、コレクタ・エミッタ間がパンチスルーしやすいため間隔を離す（Ｖｃｅｏが２５ボルト以上なら約１０μｍ）必要から、デバイスサイズを縮小するにはこうした耐圧設計上の理由から限界があった。また同様の理由で、ｎ^-ベース層の上にポリシリコン（図２６の符号２５０）を配置してポリシリコン電位をエミッタ共通とすることで空乏層の延びを抑え、耐圧を確保するなどの特別な工夫が必要であった。このポリシリコン２５０を逆フィールドプレートとする方法では、コレクタ電圧がエミッタ電圧より大きい場合のコレクタ・エミッタ間の耐圧は確保できるが（Ｖｃｅｏが約６０ボルト）、逆に、エミッタ電圧がコレクタ電圧より大きい場合のエミッタ・コレクタ間の耐圧は逆に低下する（Ｖｅｃｏが約６ボルト）ため、電位関係を逆にしないなど回路設計に注意を要していた。
【００４４】
そこで、図１８の本例ではｎ^-ベース領域の一部に、ＣＭＯＳのｎウエル領域１３１を入れることで、ｎ^-濃度を部分的に上げて空乏層の延びを抑える。これにより、従来より狭い間隔（図１８中のＬ寸法）でエミッタ・コレクタ間の耐圧を確保し、かつポリシリコン逆フィールドプレート方法のような耐圧の極性をもたない構造であるから回路設計が簡単でかつ素子サイズの小さいＰＮＰトランジスタが実現できる。電流増幅率に関しては、ｎウエル領域１３１をエミッタ・コレクタ間のほぼ中央に配置してエミッタ・ベース界面の濃度低下を防ぐことでエミッタの注入効率を下げず、かつエミッタ・コレクタ間隔を狭めることからエミッタから注入されたホールの輸送効率は実質ほとんど変わらないため電流増幅率ｈｆｅの低下は殆ど起きない。
【００４５】
同様に、図３のＮＰＮトランジスタのベース・エミッタに図４のＣＭＯＳのｐウエル領域５０およびソース・ドレイン領域５３，５４，６１，６２を使っても、図２５の従来の専用ベース・エミッタ工程のベース活性層（ベース層２３０から重ね打ちしたエミッタ層２４０を差し引いた部分）とＣＭＯＳのｐウエル濃度が近く（約１×１０¹⁶ｃｍ^-3）、さらにエミッタ層２４０、ｎ⁺ソース・ドレイン濃度も約１×１０²⁰ｃｍ^-3と同じなので注入効率、輸送効率は変わらず電流増幅率ｈｆｅは殆ど低下しない。また、図２５の従来のエミッタ層２４０の拡散深さが約２μｍであり、これを、図３においてＣＭＯＳのｎ⁺を用いて拡散深さが約０．２μｍの領域３２とすることで、ベースコンタクト・エミッタコンタクトの間隔（図３のＬ寸法）を縮小でき、素子サイズを小さくできる。
【００４６】
スイッチング速度については、ＳＯＩ／トレンチ分離構造ではオンからオフ動作への遅延時間が支配的になるが、これは、もともと酸化膜分離したデバイス領域に溜まった残留ホールが原因であり、素子サイズが縮小すれば残留ホール数の絶対数も低減できるのでスイッチング速度は増加する。
【００４７】
以上説明したように、パワーデバイス形成に必要なチャネルウエル、アップドレインＭＯＳＦＥＴでのｎウエル，ＬＤＭＯＳＦＥＴでのウエルをすべてＣＭＯＳのウエルで代用することにより、パワーデバイスの専用工程を削減することができる。また、バイポーラトランジスタのベース、エミッタもＣＭＯＳのｐウエル、ｎ⁺で代用してバイポーラトランジスタの専用工程を削減することで製造コストの低減を図ることができる。
【００４８】
このように、本実施の形態は下記の特徴を有する。
（イ）同一のＳＯＩ基板１に、少なくともアップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０が形成された半導体装置を製造すべく、図７に示すように、ＳＯＩ基板１の上に配置した第１のマスクＭ１を用いて、アップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０のそれぞれの形成領域に同時にｎウエル領域（第１導電型のウエル領域）１８，３７，５８を形成し、図８に示すように、ＳＯＩ基板１の上に配置した第２のマスクＭ２を用いて、アップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０のそれぞれの形成領域に同時にｐウエル領域（第２導電型のウエル領域）１３，３１，５０を形成し、図１０に示すように、アップドレインＭＯＳＦＥＴ８およびダブルウエルＣＭＯＳ１０の形成領域に同時にポリシリコンゲート電極１２，５２，６０を配置した。
【００４９】
つまり、図１に示すように、ダブルウエルＣＭＯＳ１０で使用するｎおよびｐウエル領域５０，５８を、アップドレインＭＯＳＦＥＴ８の形成領域およびＮＰＮトランジスタ９の形成領域においてもそれぞれ形成し、このウエル領域（１３，１８，３１，３７）にてアップドレインＭＯＳＦＥＴ８およびＮＰＮトランジスタ９を構成した。
【００５０】
よって、自動車用コントローラに使用されるパワーＭＯＳＦＥＴには一般に、低コスト、低オン抵抗、高耐量が要求されるが、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９の専用マスクを使わずにＳＯＩ基板１にパワーデバイス８、バイポーラトランジスタ９を形成することができる。その結果、同一のＳＯＩ基板１上にパワーデバイス８とＢｉＣＭＯＳを形成した複合ＩＣにおいて、コストダウンを図ることができる。
【００５１】
以上は、Ｎチャネル型ＭＯＳで説明したが、ＰチャネルＭＯＳについてもｎウエルとｐウエルを交換すれば同じ効果が期待できる。
また、パワーデバイスはＭＯＳＦＥＴに限らずＩＧＢＴ、サイリスタ等のパワーデバイスについても同様である。
【００５２】
詳しくは、ＩＧＢＴに関しては、図１９に示すように、エミッタにおいてｐウエル領域１４０を局所的に形成するとともに、コレクタにおいてｎウエル領域１４１を局所的に形成する。従来のＩＧＢＴは図２０に示すように、ＳｉＯ₂上のシリコン層での表層側においてｐウエル領域１５０が形成されるとともに、その表層部にｎウエル領域１５１が全面に形成されていたが、図１９の場合はＣＭＯＳでのウエルと同時に形成されるｐウエル領域１４０およびｎウエル領域１４１を用いてＩＧＢＴを構成している。また、サイリスタに関しては、図２１に示すように、ゲート・カソードにおいてｐウエル領域１６０を局所的に形成するとともに、ゲート・カソード〜アノード間においてｎウエル領域１６１を局所的に形成する。従来のサイリスタは、図２２に示すように、ＳｉＯ₂上のシリコン層での表層側においてｐウエル領域１７０が形成されるとともに、その表層部にｎウエル領域１７１が全面に形成されていたが、図２１の場合はＣＭＯＳでのウエルと同時に形成されるｎウエル領域１６１およびｐウエル領域１６０を用いてサイリスタを構成している。
【図面の簡単な説明】
【図１】実施の形態における複合ＩＣの縦断面図。
【図２】アップドレインＭＯＳＦＥＴの構成図。
【図３】ＮＰＮトランジスタの構成図。
【図４】ダブルウエルＣＭＯＳの構成図。
【図５】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図６】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図７】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図８】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図９】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１０】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１１】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１２】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１３】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１４】実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１５】複合ＩＣの製造工程を説明するための図。
【図１６】ＬＤＭＯＳＦＥＴの構成図。
【図１７】複合ＩＣの製造工程を説明するための図。
【図１８】ＰＮＰトランジスタの構成図。
【図１９】本例のＩＧＢＴの構成図。
【図２０】従来のＩＧＢＴの構成図。
【図２１】本例のサイリスタの構成図。
【図２２】従来のサイリスタの構成図。
【図２３】従来のアップドレインＭＯＳＦＥＴの構成図。
【図２４】従来のＬＤＭＯＳＦＥＴの構成図。
【図２５】従来のＮＰＮトランジスタの構成図。
【図２６】従来のＰＮＰトランジスタの構成図。
【符号の説明】
１…ＳＯＩ基板、８…アップドレインＭＯＳＦＥＴ、９…ＮＰＮトランジスタ、１０…ダブルウエルＣＭＯＳ、１２…ポリシリコンゲート電極、１３…ｐウエル領域、１８…ｐウエル領域、３１…ｐウエル領域、３７…ｎウエル領域、５０…ｐウエル領域、５２…ポリシリコンゲート電極、５８…ｎウエル領域、６０…ポリシリコンゲート電極、Ｍ１…マスク、Ｍ２…マスク。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a power device and BiCMOS are formed on the same semiconductor substrate, and can be applied to, for example, a composite IC used in an automobile controller.
[0002]
[Prior art]
Conventionally, there is a vertical DMOS (hereinafter referred to as VDMOS) as a discrete power MOSFET used for driving a load on an automobile. In the field of so-called composite ICs in which a bipolar transistor and a CMOS are integrated on a single chip. From the viewpoint of easy integration, an up drain type power MOSFET in which the drain on the bottom surface of the VDMOS substrate is brought to the substrate surface, or an LDMOS in which drains and sources are alternately arranged are often used. FIG. 23 shows a longitudinal sectional view when an up-drain MOSFET is used as a power device, and FIG. 24 shows a longitudinal sectional view when an LDMOSFET is similarly used as a power device. FIG. 25 is a longitudinal sectional view of an NPN transistor constituting BiCMOS when a power device and BiCMOS are formed as a composite IC, and FIG. 26 is a longitudinal sectional view of a case where a PNP transistor is similarly used to constitute BiCMOS. The figure is shown.
[0003]
However, in order to form a power device having a breakdown voltage and an on-resistance necessary for a composite IC, a channel p-well region 200 (see FIGS. 23 and 24) and an n-well region 210 for up-drain MOSFETs (see FIG. 23) not in the CMOS process. For example, it is necessary to form a well region dedicated to a power device, such as an LDMOSFET well region 220 (see FIG. 24). Further, in order to form a bipolar transistor, dedicated processes such as a base region 230 and an emitter region 240 (see FIGS. 25 and 26) are required, which causes a problem that the number of processes is large and the manufacturing cost is high.
[0004]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce the cost with a novel configuration.
[0005]
[Means for Solving the Problems]
According to the invention described in claim 1, in the double well CMOS, n and p Well region is used and this n and p The well region is a power device formation region and NPN, PNP It is also formed in each bipolar transistor formation region. In addition, the n-well region of the double well CMOS is also formed between the source cells where the p-well region of the power device is formed, between the collector of the NPN bipolar transistor and between the collector and emitter of the PNP bipolar transistor. A power device and a bipolar transistor are formed in this well region.
[0006]
Therefore, the power device and the bipolar transistor can be formed on the semiconductor substrate without using the dedicated mask for the power device and the dedicated mask for the bipolar transistor. As a result, the cost can be reduced in the semiconductor device in which the power device and the BiCMOS are formed on the same semiconductor substrate.
[0007]
According to invention of Claim 5, it has arrange | positioned on the semiconductor substrate. p-well Using the mask, the power device, the NPN / PNP bipolar transistor, and the double well CMOS are formed simultaneously. p A well region is formed. Furthermore, placed on the semiconductor substrate n-well Using the mask, each formation region of the power device, NPN, PNP bipolar transistor and double well CMOS In addition, And the p-well region of the power device is formed. Ru Between source cells, the collector of an NPN bipolar transistor, and between the collector and emitter of a PNP bipolar transistor, at the same time An n-well region of a double well CMOS is formed. Thereafter, a gate electrode is simultaneously disposed in the formation region of the power device and the double well CMOS.
[0008]
As described above, the power device and the bipolar transistor can be formed on the semiconductor substrate without using the dedicated mask for the power device and the dedicated mask for the bipolar transistor. As a result, the cost can be reduced in the semiconductor device in which the power device and the BiCMOS are formed on the same semiconductor substrate.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a longitudinal sectional view of a composite IC in the present embodiment. This composite IC is used as a member constituting an automobile controller, and is for driving a load such as a fuel injector (solenoid valve).
[0010]
Up-drain (UpDrain) MOSFET 8, NPN transistor 9, and CMOS 10 are integrated in the composite IC. The specifications of the up-drain MOSFET 8 which is a power device having a MOS structure are on the order of several amperes and several tens of volts, the specifications of the NPN transistor 9 and CMOS 10 (BiCMOS specifications) are on the order of milliamperes, and the applied voltage is about 10 volts. is there. The CMOS 10 is a double well CMOS in which both nMOS and pMOS are formed in the well.
[0011]
In FIG. 1, an SOI substrate 1 is used as a semiconductor substrate, and the SOI substrate 1 has a structure in which a thin silicon layer 4 is disposed on a p-type silicon substrate 2 with a silicon oxide film 3 interposed therebetween. In the silicon layer 4, n ^- N under the silicon layer 6 ⁺ A mold silicon layer 5 is embedded. n ⁺ The type silicon layer 5 is doped with antimony (Sb).
[0012]
A trench 7 is formed in the silicon layer 4, a silicon oxide film is formed on the inner wall surface thereof, and the trench 7 is filled with polysilicon. A large number of islands are defined by the trenches 7. On each island, an up drain MOSFET 8, an NPN transistor 9, and an nMOS and a pMOS constituting the CMOS 10 are formed.
[0013]
A detailed configuration of the up-drain MOSFET 8 is shown in FIG. A detailed configuration of the NPN transistor 9 of FIG. 1 is shown in FIG. Further, FIG. 4 shows a detailed configuration of the CMOS 10 of FIG.
[0014]
First, the CMOS 10 of FIG. 4 will be described.
nMOS formation island, n ^- A p-well region 50 is formed in the surface layer portion of the mold silicon layer 6. n ^- A polysilicon gate electrode 52 is formed on the mold silicon layer 6 via a gate oxide film 51. Inside the p-well region 50, the surface layer portion has n ⁺ Mold region 53 and n ⁺ The mold region 54 is formed at a spaced position. n ^- A source electrode (aluminum layer) 56 and a drain electrode (aluminum layer) 57 are arranged on the LOCOS oxide film 55 on the type silicon layer 6, and the source electrode (aluminum layer) 56 is n ⁺ The mold region 53 and the drain electrode (aluminum layer) 57 are n ⁺ In contact with the mold region 54.
[0015]
In the pMOS formation island of FIG. ^- An n-well region 58 is formed in the surface layer portion of the silicon layer 6, and the n-well region 58 is n ^- N from the surface layer of the silicon layer 6 ⁺ The type silicon layer 5 is reached. A polysilicon gate electrode 60 is formed on the n well region 58 through a gate oxide film 59. Inside the n-well region 58, the surface layer portion has p ⁺ Mold region 61 and p ⁺ The mold region 62 is formed at a spaced position. n ^- A drain electrode (aluminum layer) 63 and a source electrode (aluminum layer) 64 are disposed on the LOCOS oxide film 55 on the p-type silicon layer 6. ⁺ The mold region 61 and the source electrode (aluminum layer) 64 are p ⁺ In contact with the mold region 62.
[0016]
The up drain MOSFET 8 of FIG. 2 will be described. A polysilicon gate electrode 12 is disposed on the silicon layer 4 via a gate oxide film 11. N at the end of the polysilicon gate electrode 12 ^- A p-well region 13 is formed in the surface layer portion of the mold silicon layer 6. This p well region 13 is formed simultaneously with the p well region 50 of the double well CMOS 10 (FIG. 4). Inside the p-well region 13, the surface layer portion has n ⁺ Type region 14 and p ⁺ A mold region 15 is formed. The polysilicon gate electrode 12 is covered with a silicon oxide film 16. A source electrode (aluminum layer) 17 is disposed on the silicon oxide film 16, and the source electrode (aluminum layer) 17 is n ⁺ Type region 14 and p ⁺ In contact with the mold region 15.
[0017]
An n well region 18 is formed between the p well regions 13, that is, between the source cells. ^- N from the surface layer of the silicon layer 6 ⁺ The type silicon layer 5 is reached. This n-well region 18 is formed simultaneously with the n-well region 58 of the double well CMOS 10 (FIG. 4). Further, the n-type silicon layers 5 and 6 have deep n ⁺ The mold region 19 is formed deeper than the n-well region 18. Deep n ⁺ Inside the mold region 19, the surface layer portion has n ⁺ A mold region 20 is formed. A drain electrode (aluminum layer) 22 is disposed on the LOCOS oxide film 21 on the n-type silicon layers 5 and 6. ⁺ It is in contact with the mold region 20. A silicon oxide film 23 is formed on the drain electrode (aluminum layer) 22 and the source electrode (aluminum layer) 17.
[0018]
In such an up-drain MOSFET 8, a current is applied from the source electrode (aluminum layer) 17 by applying a voltage to the polysilicon gate electrode 12. ⁺ Type region 14 and p ⁺ Mold region 15 → surface layer portion of p well region 13 → n well region 18 → n ⁺ Type silicon layer 5 → deep n ⁺ Mold region 19 → n ⁺ It flows from the mold region 20 to the drain electrode (aluminum layer) 22.
[0019]
The NPN transistor 9 in FIG. 3 will be described. n ^- A p-well region 31 is formed in the surface layer portion of the mold silicon layer 6. This p well region 31 is formed simultaneously with the p well region 50 of the double well CMOS 10 (FIG. 4). Inside the p-well region 31, the surface layer portion has n ⁺ Type region 32 and p ⁺ The mold region 33 is formed at a spaced position. n ^- An emitter electrode (aluminum layer) 35 and a base electrode (aluminum layer) 36 are disposed on the LOCOS oxide film 34 on the type silicon layer 6. ⁺ The mold region 32 and the base electrode (aluminum layer) 36 are p ⁺ It is in contact with the mold region 33.
[0020]
N ^- An n-well region 37 is formed in the surface layer portion of the type silicon layer 6, and the n-well region 37 has n ^- N from the surface layer of the silicon layer 6 ⁺ The type silicon layer 5 is reached. This n-well region 37 is formed simultaneously with the n-well region 58 of the double well CMOS 10 (FIG. 4). Further, the n-type well region 37 has an n-type surface layer. ⁺ A mold region 38 is formed and is in contact with a collector electrode (aluminum layer) 39 on the LOCOS oxide film 34.
[0021]
Next, a method for manufacturing the composite IC will be described with reference to FIGS.
First, as shown in FIG. 5, an SOI wafer (SOI substrate) 1 is prepared. The thickness of the silicon layer 4 is about 13 μm and the embedded n ⁺ Layer 5 has a thickness of about 3 μm and a concentration of about 1 × 10 ¹⁵ cm ^-3 , Ρs is about 20Ω / □. Then, a trench 7 for element isolation is formed on the wafer 1. Specifically, the isolation trench is dug to a depth reaching the buried oxide film 3 by dry etching, chemical dry etching (CDE) is performed, and further, annealing is performed to recover the damage. Thereafter, side wall oxidation is performed, polysilicon is embedded, and further, chemical mechanical polishing (CMP) is performed to remove unnecessary polysilicon. Thereafter, the upper portion of the trench is flattened and the surface of the buried polysilicon is oxidized.
[0022]
Then, as shown in FIG. ⁺ For the formation of the mold region 19, phosphorus (P) is implanted (1 × 10 ¹⁵ cm ^-2 And heat treatment is performed at 1170 ° C. for about 3 hours.
[0023]
Further, as shown in FIG. 7, in order to form an n-well region (18, 37, 58), a mask M1 is disposed on the wafer 1 and phosphorus (P) is implanted (1 × 10 6). ¹² cm ^-2 Further, heat treatment is performed at 1170 ° C. for about 3 hours.
[0024]
Subsequently, as shown in FIG. 8, in order to form p-well regions 13, 31, and 50, a mask M2 is disposed on the wafer 1 and boron (B) is implanted (1 × 10 6). ¹³ cm ^-2 And heat treatment is performed at 1170 ° C. for about 3 hours. In this process, in the up drain MOSFET formation region, as shown in FIG. 15, impurities are implanted into the silicon layer 6 by ion implantation from the region 70a opened in each source cell with the mask 70 disposed.
[0025]
Thereafter, as shown in FIG. 9, LOCOS oxide films 21, 34, and 55 having a thickness of 1 μm are simultaneously formed. Further, as shown in FIG. 10, gate oxidation is performed to form gate oxide films 11, 51 and 59 having a film thickness of about 30 nm. Then, the threshold adjustment implant (Boron is 1 × 10 ¹² cm ^-2 Doze) and heat treatment. Thereafter, a polysilicon film to be a gate is deposited (thickness is about 300 nm), and this is patterned to form gate electrodes 12, 52, 60.
[0026]
Subsequently, as shown in FIG. 11, arsenic (As) is about 5 × 10 5. ¹⁵ Implant and n ⁺ Mold regions 14, 20, 32, 38, 53, 54 are formed. Further, as shown in FIG. 12, boron (B) is implanted (5 × 10 ¹⁵ cm ^-2 Doze) and p ⁺ Mold regions 15, 33, 61, 62 are formed. This completes all device processes of the power MOS, bipolar transistor, and CMOS.
[0027]
Further, as shown in FIG. 13, a BPSG film is deposited and reflowed, and contact holes 71 are formed by etching. Thereafter, as shown in FIG. 14, an aluminum layer (first layer) having a thickness of about 0.5 μm is formed by sputtering aluminum, and this is patterned to form aluminum layers 22, 17, 35, 36, 39, 56, 57, 63, 64 are formed.
[0028]
Thereafter, as shown in FIG. 1, an insulating film (TEOS film) 24 having a thickness of about 1 μm is deposited on the first aluminum layer (22, etc.), and via hole forming etching is performed on the film 24. A via hole 25 is formed. Further, an aluminum layer (second layer) having a thickness of about 1 μm is formed thereon by sputtering aluminum, and this is patterned to form a second aluminum layer 26. Thereafter, a SiN film having a thickness of about 1.5 μm is deposited to form a surface protective film 27. Then, by etching the pad portion with respect to the surface protective film 27, the pad portion of the second aluminum layer 26 is exposed to complete the wiring.
[0029]
Although the manufacture of the composite IC is thus completed, the trench 7 formation process may be performed after the device formation process.
In place of the up-drain MOSFET 8 shown in FIG. 2, an LDMOSFET that is also a lateral MOSFET may be used. An example of this is shown in FIG. In FIG. 16, a polysilicon gate electrode 102 is disposed on the silicon layer 4 via a gate oxide film 101. N at the end of the polysilicon gate electrode 102 ^- A p-well region 103 is formed in the surface layer portion of the p-type silicon layer 6, and n in the surface layer portion inside the p-well region 103. ⁺ Mold region 104 and p ⁺ A mold region 105 is formed. The above-mentioned polysilicon gate electrode 102 is covered with a silicon oxide film 106. A source electrode (aluminum layer) 107 is disposed on the silicon oxide film 106, and the source electrode (aluminum layer) 107 is n ⁺ Mold region 104 and p ⁺ It is in contact with the mold region 105. The p well region 103 is formed simultaneously with the p well region 50 of the double well CMOS 10 (FIG. 4).
[0030]
Also, an n-well region 108 is formed between the p-well regions 103 in FIG. 16, that is, between the source cells. ^- N from the surface layer of the silicon layer 6 ⁺ The type silicon layer 5 is reached. The surface layer inside the n-well region 108 has n ⁺ A mold region 109 is formed and n ⁺ The mold region 109 is in contact with the drain electrode (aluminum layer) 110. N well region 108 is formed simultaneously with n well region 58 of double well CMOS 10 (FIG. 4).
[0031]
In the manufacturing process of the LDMOSFET 100, as shown in FIG. 17, impurities are implanted into the silicon layer 6 by ion implantation from the region 111a opened in each source cell with the mask 111 disposed.
[0032]
Further, instead of the NPN transistor of FIG. 3, the PNP transistor shown in FIG. 18 may be formed. That is, n ^- P well regions 121 and 122 are formed in the surface layer portion of the type silicon layer 6. The p well regions 121 and 122 are formed simultaneously with the p well region 50 of the double well CMOS 10 (FIG. 4). In the p well region 121, the surface layer portion has p ⁺ A mold region 123 is formed. A collector electrode (aluminum layer) 125 is disposed on the LOCOS oxide film 124 on the silicon layer 4. ⁺ It is in contact with the mold region 123. Inside the p-well region 122, the surface layer portion has p ⁺ A mold region 126 is formed and is in contact with the emitter electrode 127.
[0033]
N ^- An n-well region 128 is formed in the surface layer portion of the silicon layer 6, and the n-well region 128 is n ^- N from the surface layer of the silicon layer 6 ⁺ The type silicon layer 5 is reached. Further, the n-type well region 128 has n on its surface layer. ⁺ A mold region 129 is formed and is in contact with the base electrode (aluminum layer) 130 on the LOCOS oxide film 124. Similarly, n ^- An n-well region 131 is formed between the p-well region 121 and the p-well region 122 in the surface layer portion of the type silicon layer 6. The n well regions 128 and 131 are formed simultaneously with the n well region 58 of the double well CMOS 10 (FIG. 4).
[0034]
Thus, the p-well region 50 of the double well CMOS 10 of FIG. 4 is formed in the channel p-well region 13 of the power device 8 of FIG. 2, the n-well region 18 of the up-drain MOSFET 8 of FIG. 2, and the well region 108 of the LDMOSFET of FIG. In order to optimize the required withstand voltage and on-resistance, the n-well region 58 of the double well CMOS shown in FIG. For example, in the conventional DSAMOS (Double diffused Self Aligned MOS) shown in FIGS. 23 and 24, the channel p-well region 200 is formed by thermal diffusion using a gate polysilicon as a mask as shown in FIG. In the previous step of polysilicon arrangement, p well regions 13, 31, 50 are implanted from the polysilicon arrangement planned region (from the polysilicon window), for example, by expanding by about 1 μm, thereby forming a well equivalent to a conventional channel p well. To do. Further, as shown in FIG. 24, the n-well region 18 of the up-drain MOSFET of FIG. 2 is conventionally formed by being implanted and diffused over the entire element region. However, as shown in FIG. If the n-well region 58 is replaced, the concentration is too high and the breakdown voltage is reduced. Therefore, only between the source cells of FIG. 2 is implanted at the same time as the formation of the n-well region 58 in the CMOS, and the underlying buried n is formed by thermal diffusion. ⁺ By reaching the diffusion layer 5, the channel resistance and the epi-substrate resistance can be reduced, and only the on-resistance of the element can be lowered without lowering the breakdown voltage.
[0035]
Similarly, in the LDMOSFET of FIG. 16, as shown in FIG. 24, the optimum design of withstand voltage and on-resistance was conventionally made by placing the n well over the entire element region. By simultaneously implanting the n well region 108 at the time of formation, the withstand voltage and the on-resistance can be optimized even in the case of a dense well.
[0036]
For the NPN transistor of FIG. 3, the conventional base / emitter shown in FIG. 25 is replaced with the p-well region 50, n of the CMOS of FIG. ⁺ The regions 53 and 54 are formed simultaneously. 18, the emitter / collector regions (121, 122) are formed by a CMOS p-well region 50, and the base region (128) is formed by a CMOS n-well region 58. By doing so, process reduction and size reduction can be performed.
[0037]
Next, the p well and n well regions will be described.
First, the p-well region will be described.
Conventionally, a power MOSFET (up drain, LDMOS) in a composite IC process performs ion implantation for forming a channel region using a well dedicated to a power device (channel p well) as a gate polysilicon as a mask, and performs heat treatment, Furthermore, n is masked using the same polysilicon. ⁺ A device was formed by performing ion implantation for forming a source region. The reason why double diffused MOS (DMOS) using such gate polysilicon as the diffusion window for implants was originally developed was that IC processing technology at the time of development (around 1970) used exposure equipment and device processing accuracy. (Minimum processing size at the time of development is about 10 μm), and the channel resistance is small, that is, the gate channel length is sufficiently short (about 1 μm), it is not possible to make a MOS. Region and n ⁺ A double diffusion method has been devised for region formation. This technique can automatically align the ion implantation layer for forming the channel region and the gate polysilicon mask, determine the channel length by diffusion of impurities by heat treatment, and can be stably manufactured even with a short channel length. It is still used in discrete power devices such as IGBTs. In addition, the conventional power MOS device design and gate channel processing method have been followed in the composite IC process for forming power devices.
[0038]
However, recent VLSI processing technology has progressed to the point where sub-micron (about 0.1 μm) gate lengths can be formed, and the mask alignment accuracy is so high that it cannot be compared with the 1970s (standard deviation 3σ is high). 0.1 μm or less). The compound IC process that forms bipolar transistors, CMOS, and power devices on a single chip now uses the same high-precision processing and exposure equipment as the LSI process, so double diffusion using polysilicon as a mask is not necessary. There is no need to do that. In other words, the DMOS channel region is replaced with a CMOS p-well layer, and a LOCOS process, a polysilicon formation process, and a source n ⁺ Even if the DMOS is processed in the CMOS process sequence such as the region forming process, it is possible to produce a power MOS having a channel length of about 1 μm, that is, having a small channel resistance, as in the conventional double diffusion method.
[0039]
However, since the order of the gate formation and the channel region formation is reversed from the conventional one, the layout of the p-well region needs to be devised. In other words, in order to design the channel length to about 1 μm, it is necessary to implant the p-well (reference numeral 13 in FIG. 2) into a size that overlaps the polysilicon window by 1 μm or less (the conventional channel in FIG. 23). Was ion-implanted all over the source cell).
[0040]
In other words, the channel length, which has been conventionally adjusted by the heat treatment temperature and time, is determined by the p-well formation mask and the polysilicon mask. Mask accuracy (alignment, minimum dimension) is 0.1 μm or less, and channel length and symmetry within the cell can be sufficiently secured.
[0041]
Next, how to insert an n-well (CMOS) will be described.
When a CMOS n-well is inserted for the purpose of lowering the epi-resistance (in the case of up-drain MOSFET) and drift resistance (in the case of LDMOS), if ion implantation is performed on the entire surface of the power device formation region as in the prior art, the p-well concentration in the channel portion is Decreasing by overlapping with the n-well (for example, the p-region 13 in FIG. 2 is overlapped by the n-well region 18 formed on the entire surface), and it is easy to punch through in the channel portion, resulting in a decrease in drain breakdown voltage. . Because the threshold voltage Vth (about 1 volt) of CMOS is generally lower than the Vth value (about 2 volts) of DMOS, the p-well concentration is conventionally lower than the channel p-well concentration of DMOS (about 1/5 in dose). On the other hand, the density of the n-well of the CMOS is higher (approximately twice) than that of the conventional n-well of the DMOS (n-well in the up-drain MOS, n-well in the LDMOS) in which ions are implanted into the entire surface. is there. Therefore, the n-well (CMOS) is ion-implanted so as not to cover the channel well portion but the entire surface of the power MOS. Specifically, the up-drain MOS in FIG. 2 is only between the channel p-well region 13 and the channel p-well region 13 (that is, between adjacent source cells), and the LDMOS in FIG. 16 is only in the drain cell adjacent to the source cell. It is devised to put it in.
[0042]
By doing so, the power MOS channel p-well, the n-well region of the up-drain MOSFET, and the n-well region of the LDMOSFET can be substituted in the n- and p-well regions of the CMOS, and photo, implantation process and mask reduction can be achieved.
[0043]
Next, the bipolar transistor will be described.
In the conventional lateral PNP transistor structure shown in FIG. 26, in order to maintain the breakdown voltage between the emitter and the collector, it is necessary to increase the distance L to some extent. Specifically, in order to ensure the collector breakdown voltage of the NPN transistor (collector breakdown voltage Vceo is 25 volts or more in the case of an automotive composite IC specification), n ^- Substrate concentration is about 1 × 10 ¹⁵ cm ^-3 N because it is lowered ^- In the conventional PNP transistor structure of FIG. 26 in which the substrate is used as a base layer of a lateral PNP transistor as it is, it is easy to punch through between the collector and the emitter, so it is necessary to separate the gap (about 10 μm if Vceo is 25 volts or more). There is a limit to reducing the size for these pressure-resistant design reasons. For the same reason, n ^- Special arrangements such as suppressing the extension of the depletion layer and ensuring a withstand voltage by arranging polysilicon (reference numeral 250 in FIG. 26) on the base layer and making the polysilicon potential common to the emitter are required. In the method using the polysilicon 250 as the reverse field plate, the breakdown voltage between the collector and the emitter when the collector voltage is larger than the emitter voltage can be secured (Vceo is about 60 volts), but conversely, the emitter voltage is larger than the collector voltage. In this case, since the breakdown voltage between the emitter and the collector decreases (Veco is about 6 volts), attention must be paid to the circuit design such that the potential relationship is not reversed.
[0044]
Therefore, in this example of FIG. ^- By placing a CMOS n-well region 131 in a part of the base region, ^- Partially increase the concentration to prevent the depletion layer from extending. As a result, the circuit can be designed because the structure is such that the breakdown voltage between the emitter and the collector is secured at a narrower interval (L dimension in FIG. 18) than the conventional one, and has no breakdown voltage polarity as in the case of the polysilicon reverse field plate method. A simple and small PNP transistor can be realized. As for the current amplification factor, the n-well region 131 is arranged almost at the center between the emitter and the collector to prevent the emitter-base interface concentration from decreasing, thereby reducing the emitter injection efficiency and reducing the emitter-collector spacing. Since the transport efficiency of holes injected from the emitter is substantially unchanged, the current amplification factor hfe is hardly lowered.
[0045]
Similarly, even if the p-type well region 50 and the source / drain regions 53, 54, 61, 62 of the CMOS of FIG. 4 are used as the base / emitter of the NPN transistor of FIG. 3, the conventional dedicated base / emitter process of FIG. The base active layer (the portion obtained by subtracting the emitter layer 240 overlaid from the base layer 230) and the p-well concentration of the CMOS are close (about 1 × 10 ¹⁶ cm ^-3 ) And emitter layer 240, n ⁺ Source / drain concentration is also about 1 × 10 ²⁰ cm ^-3 Therefore, the injection efficiency and the transport efficiency do not change, and the current amplification factor hfe hardly decreases. Also, the diffusion depth of the conventional emitter layer 240 of FIG. 25 is about 2 μm, which is the n-thickness of CMOS in FIG. ⁺ The region 32 having a diffusion depth of about 0.2 μm is used to reduce the distance between the base contact and the emitter contact (L dimension in FIG. 3), thereby reducing the element size.
[0046]
Regarding the switching speed, the delay time from ON to OFF operation is dominant in the SOI / trench isolation structure, but this is due to the residual holes accumulated in the device region that was originally separated from the oxide film, and the element size is reduced. By doing so, the absolute number of residual holes can be reduced, and the switching speed increases.
[0047]
As described above, the channel wells necessary for forming the power device, the n-well in the up-drain MOSFET, and the well in the LDMOSFET are all replaced with CMOS wells, thereby reducing the number of dedicated steps for the power device. The base and emitter of the bipolar transistor are also CMOS p-well, n ⁺ Instead, the manufacturing cost can be reduced by reducing the number of steps dedicated to bipolar transistors.
[0048]
Thus, the present embodiment has the following features.
(A) In order to manufacture a semiconductor device in which at least the up-drain MOSFET 8, the NPN transistor 9, and the double well CMOS 10 are formed on the same SOI substrate 1, as shown in FIG. Using the mask M1, n-well regions (first conductivity type well regions) 18, 37, 58 are simultaneously formed in the formation regions of the up drain MOSFET 8, the NPN transistor 9, and the double well CMOS 10, respectively, as shown in FIG. As described above, using the second mask M2 disposed on the SOI substrate 1, a p-well region (second conductivity type well region) is simultaneously formed in each of the formation regions of the up drain MOSFET 8, the NPN transistor 9, and the double well CMOS 10. 13, 31 and 50, and as shown in FIG. ET8 and a formation region of the double well CMOS10 placing the polysilicon gate electrode 12,52,60 simultaneously.
[0049]
That is, as shown in FIG. 1, the n and p well regions 50 and 58 used in the double well CMOS 10 are also formed in the formation region of the up drain MOSFET 8 and the formation region of the NPN transistor 9, respectively. 18, 31, 37) constitute the up drain MOSFET 8 and the NPN transistor 9.
[0050]
Therefore, power MOSFETs used in automotive controllers generally require low cost, low on-resistance, and high withstand capability. However, power devices can be applied to the SOI substrate 1 without using dedicated masks for the up-drain MOSFET 8 and the NPN transistor 9. 8. A bipolar transistor 9 can be formed. As a result, the cost can be reduced in the composite IC in which the power device 8 and BiCMOS are formed on the same SOI substrate 1.
[0051]
Although the N channel type MOS has been described above, the same effect can be expected for the P channel MOS if the n well and the p well are exchanged.
The power device is not limited to the MOSFET, and the same applies to power devices such as IGBTs and thyristors.
[0052]
Specifically, with respect to the IGBT, as shown in FIG. 19, the p-well region 140 is locally formed in the emitter and the n-well region 141 is locally formed in the collector. As shown in FIG. 20, the conventional IGBT is made of SiO. ₂ A p-well region 150 is formed on the surface layer side of the upper silicon layer, and an n-well region 151 is formed on the entire surface layer portion, but in the case of FIG. 19, it is formed simultaneously with the well in the CMOS. The p well region 140 and the n well region 141 are used to form an IGBT. As for the thyristor, as shown in FIG. 21, a p-well region 160 is locally formed at the gate and the cathode, and an n-well region 161 is locally formed between the gate and the cathode and the anode. As shown in FIG. 22, the conventional thyristor is made of SiO. ₂ A p-well region 170 is formed on the surface layer side of the upper silicon layer, and an n-well region 171 is formed on the entire surface layer portion, but in the case of FIG. 21, it is formed simultaneously with the well in the CMOS. A thyristor is configured using the n-well region 161 and the p-well region 160.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view of a composite IC in an embodiment.
FIG. 2 is a configuration diagram of an up-drain MOSFET.
FIG. 3 is a configuration diagram of an NPN transistor.
FIG. 4 is a configuration diagram of a double well CMOS.
FIG. 5 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 6 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 7 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 8 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 9 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 10 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 11 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 12 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 13 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 14 is a longitudinal sectional view showing a manufacturing process of the composite IC in the embodiment.
FIG. 15 is a view for explaining a manufacturing process of the composite IC.
FIG. 16 is a configuration diagram of an LDMOSFET.
FIG. 17 is a view for explaining a manufacturing process of the composite IC.
FIG. 18 is a configuration diagram of a PNP transistor.
FIG. 19 is a configuration diagram of the IGBT of this example.
FIG. 20 is a configuration diagram of a conventional IGBT.
FIG. 21 is a configuration diagram of a thyristor of this example.
FIG. 22 is a configuration diagram of a conventional thyristor.
FIG. 23 is a configuration diagram of a conventional up-drain MOSFET.
FIG. 24 is a configuration diagram of a conventional LDMOSFET.
FIG. 25 is a configuration diagram of a conventional NPN transistor.
FIG. 26 is a configuration diagram of a conventional PNP transistor.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... SOI substrate, 8 ... Up drain MOSFET, 9 ... NPN transistor, 10 ... Double well CMOS, 12 ... Polysilicon gate electrode, 13 ... p well region, 18 ... p well region, 31 ... p well region, 37 ... n Well region 50 ... p well region 52 ... polysilicon gate electrode 58 ... n well region 60 ... polysilicon gate electrode M1 mask M2 mask

Claims

A semiconductor device in which a power device, an NPN / PNP bipolar transistor and a double well CMOS are formed on the same semiconductor substrate,
The n and p well regions used in the double well CMOS are also formed in the power device forming region and the NPN / PNP bipolar transistor forming region, respectively, and between the source cells in which the p well region of the power device is formed, the NPN bipolar transistor A semiconductor device characterized in that an n-well region used in the double well CMOS is also formed between the collector and the collector and emitter of a PNP bipolar transistor to constitute a power device and a bipolar transistor.

The power device is an LDMOSFET, a source channel is formed by a CMOS p-well region, and a CMOS n-well region is formed so as to partially overlap the drain to source channel. A semiconductor device according to 1.

The power device is an IGBT , an emitter channel is formed of a CMOS p-well region, and a CMOS n-well region is formed so as to partially overlap the collector to the emitter channel. A semiconductor device according to 1.

The power device is a thyristor, and is formed locally in a CMOS p-well region in a gate / cathode channel, and a CMOS n-well region is formed locally between a gate / cathode channel and an anode channel. The semiconductor device according to claim 1.

A method of manufacturing a semiconductor device in which a power device having an MOS structure, an NPN / PNP bipolar transistor, and a double well CMOS are formed on the same semiconductor substrate,
Using a p-well mask disposed on a semiconductor substrate to simultaneously form a p- well region in each of the power device, the NPN / PNP bipolar transistor, and the double-well CMOS formation region;
Using a mask of n-well disposed on a semiconductor substrate, between the power devices and NPN, PNP bipolar transistors and the respective formation regions of the double-well CMOS, and the power device of the p source cell well region Ru is formed, Simultaneously forming the n-well region of the double well CMOS between the collector of the NPN bipolar transistor and the collector and emitter of the PNP bipolar transistor;
Simultaneously arranging a gate electrode in a region where the power device and the double well CMOS are formed;
A method for manufacturing a semiconductor device, comprising:

6. The power device is an LDMOSFET, a source channel is formed by a CMOS p-well region, and a CMOS n-well region is formed so as to partially overlap the drain to source channel. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.

6. The power device is an IGBT , an emitter channel is formed by a CMOS p-well region, and a CMOS n-well region is formed so as to partially overlap the collector to the emitter channel. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.