JP2005050963A - Semiconductor device, electronic device, electronic apparatus and manufacturing method of semiconductor device - Google Patents

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JP2005050963A JP2003204872A JP2003204872A JP2005050963A JP 2005050963 A JP2005050963 A JP 2005050963A JP 2003204872 A JP2003204872 A JP 2003204872A JP 2003204872 A JP2003204872 A JP 2003204872A JP 2005050963 A JP2005050963 A JP 2005050963A
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佐藤　　裕
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a shock on an element arranged below a terminal electrode. <P>SOLUTION: A stress buffer layer 12 disposed below an electrode pad 14 is formed on an interlayer insulating layer 11 by using a part of a wiring layer formed on the interlayer insulating layer 11. The electrode pad 14 installed on a gate electrode 3 is formed on the interlayer insulating layer 13. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、能動素子上に電極パッドが配置された半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、端子電極と素子との間の絶縁層の平坦度を０．５μｍ以下に制御することにより、ボンディング衝撃による応力集中を防止して、素子や配線を破壊することなく実装できるようにしたものがある。
【０００３】
【特許文献１】
特開平１１−３４５４５２６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、端子電極と素子との間の絶縁層の平坦度を制御するだけでは、端子電極にかかる衝撃が端子電極下に配置された素子にストレートに加わり、端子電極下に配置された素子に及ぶダメージが大きいという問題があった。
そこで、本発明の目的は、端子電極下に配置された素子にかかる衝撃を低減することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記能動素子と前記電極パッドとの間に形成された配線層と、前記配線層と同一層に形成され、前記電極パッド下に配置された応力緩和層とを備えることを特徴とする。
【０００６】
これにより、電極パッドの接合時に電極パッドに加わる衝撃を応力緩和層に吸収させることが可能となる。このため、電極パッド下に能動素子を配置した場合においても、電極パッドにかかる衝撃が能動素子にストレートに加わることを防止することができ、能動素子にかかる衝撃を緩和することが可能となる。この結果、能動素子に及ぶダメージを抑制することを可能としつつ、電極パッド下に能動素子を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記能動素子と前記電極パッドとの間に形成された配線層と、前記電極パッド下に配置され、前記配線層に接続された金属プラグと、前記配線層と同一層に形成され、前記電極パッド下に配置された応力分散層とを備えることを特徴とする。
【０００８】
これにより、電極パッドが金属プラグを介して配線層に接続されている場合においても、電極パッドの接合時に電極パッドに加わる衝撃を応力分散層に吸収させることが可能となる。このため、電極パッド下に伝わる衝撃を均一化することが可能となり、電極パッド下に能動素子を配置した場合においても、電極パッドにかかる衝撃が局所的に集中することを防止することができる。この結果、能動素子に及ぶダメージを抑制することを可能としつつ、電極パッド下に能動素子を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記能動素子と前記電極パッドとの間に形成された配線層と、前記電極パッド下に配置され、前記電極パッドと前記配線層とを接続する第１金属プラグと、前記第１金属プラグと重ならない位置に配置され、前記配線層と前記能動素子とを接続する第２金属プラグとを備えることを特徴とする。
【００１０】
これにより、電極パッド下に配置される金属プラグをずらして配置することが可能となり、電極パッドと能動素子とに間に金属プラグの積層構造が配置されないようにすることができる。このため、電極パッド下に能動素子を配置した場合においても、電極パッドの接合時に電極パッドに加わる衝撃が金属プラグを介して能動素子にストレートに伝わることを防止することができ、能動素子に及ぶダメージを抑制することを可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記能動素子と前記電極パッドとの間に形成された配線層と、前記電極パッドの接合面下を避けるようにして配置され、前記電極パッドと前記配線層とを接続する金属プラグとを備えることを特徴とする。
【００１２】
これにより、電極パッドの接合面下を避けるようにして、電極パッドに接続された金属プラグを配置することが可能となり、電極パッドに接続された金属プラグが電極パッドの接合面の直下に配置されないようにすることができる。このため、電極パッド下に能動素子を配置した場合においても、電極パッドの接合時に電極パッドに加わる衝撃が金属プラグを介して能動素子にストレートに加わることを防止することができ、能動素子に及ぶダメージを抑制することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記電極パッド上に形成された保護膜と、前記保護膜上に形成された樹脂層と、前記保護膜に形成され、前記電極パッドの表面を露出させる第１開口部と、前記樹脂層に形成され、前記第１開口部を介して前記電極パッドの表面を露出させる第２開口部とを備えることを特徴とする。
【００１４】
これにより、電極パッドの接合時に電極パッドに加わる衝撃を樹脂層に吸収させることが可能となる。このため、電極パッド下に能動素子を配置した場合においても、電極パッドにかかる衝撃が能動素子にストレートに加わることを防止することができ、能動素子にかかる衝撃を緩和することが可能となる。この結果、能動素子に及ぶダメージを抑制することを可能としつつ、電極パッド下に能動素子を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【００１５】
また、本発明の一態様に係る電子デバイスによれば、基板上に形成された電子素子と、前記電子素子上に配置された端子電極と、前記電子素子と前記端子電極との間に形成された配線層と、前記配線層と同一層に形成され、前記端子電極下に配置された応力緩和層とを備えることを特徴とする。
これにより、端子電極の接合時に端子電極に加わる衝撃を応力緩和層に吸収させることが可能となる。このため、端子電極下に電子素子を配置した場合においても、端子電極にかかる衝撃が電子素子にストレートに加わることを防止することができ、電子素子にかかる衝撃を緩和することが可能となる。この結果、電子素子に及ぶダメージを抑制することを可能としつつ、端子電極下に電子素子を配置することが可能となり、チップ面積を削減することが可能となる。
【００１６】
また、本発明の一態様に係る電子機器によれば、半導体基板上に形成された能動素子と、前記能動素子上に配置された電極パッドと、前記能動素子と前記電極パッドとの間に形成された配線層と、前記配線層と同一層に形成され、前記電極パッド下に配置された応力緩和層と、前記電極パッド上に形成された突出電極と、前記突出電極が接合された配線基板と、前記配線基板を介して前記能動素子に接続された電子部品とを備えることを特徴とする。
【００１７】
これにより、能動素子に及ぶダメージを抑制することを可能としつつ、電極パッド下に能動素子を配置することが可能となり、電子機器の信頼性を劣化させることなく、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングすることにより、第２配線層を形成するとともに、前記能動素子上に配置された応力緩衝層を形成する工程と、前記第２配線層および応力緩衝層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第３層間絶縁層上に第３導電膜を成膜する工程と、前記第３導電膜をパターニングすることにより、前記能動素子上に配置された電極パッドを形成する工程とを備えることを特徴とする。
【００１８】
これにより、配線層を形成する際に、電極パッド下に配置された応力緩衝層を形成することが可能となる。このため、能動素子上に電極パッドを配置した場合においても、工程数を増加させることなく、電極パッドの接合時に能動素子にかかる衝撃を緩和することが可能となり、能動素子に及ぶダメージを抑制することを可能としつつ、半導体チップの面積を削減することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第１配線層に接続された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、前記第２層間絶縁層上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成するとともに、前記能動素子上に配置された応力分散層を形成する工程と、前記第２配線層および応力分散層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２配線層に接続された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、前記第３層間絶縁層上に第３導電膜を成膜する工程と、前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグに接続された電極パッドを形成する工程とを備えることを特徴とする。
【００２０】
これにより、配線層を形成する際に、電極パッド下に配置された応力分散層を形成することが可能となる。このため、タングステンプラグに接続された電極パッドを能動素子上に配置した場合においても、工程数を増加させることなく、電極パッドの接合時に能動素子にかかる衝撃を均一化することが可能となり、能動素子に及ぶダメージを抑制することを可能としつつ、半導体チップの面積を削減することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第１配線層に接続され、前記第１タングステンプラグと重ならないように配置された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、前記第２層間絶縁層上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成する工程と、前記第２配線層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２配線層に接続され、前記第２タングステンプラグと重ならないように配置された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、前記第３層間絶縁層上に第３導電膜を成膜する工程と、前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグに接続された電極パッドを形成する工程とを備えることを特徴とする。
【００２２】
これにより、タングステンプラグの配置位置を調整することで、電極パッドに加わる衝撃がタングステンプラグを介して能動素子にストレートに伝わることを防止することができる。このため、タングステンプラグに接続された電極パッドを能動素子上に配置した場合においても、工程数を増加させることなく、電極パッドの接合時に能動素子にかかる衝撃を緩和することが可能となり、能動素子に及ぶダメージを抑制することを可能としつつ、半導体チップの面積を削減することが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第１配線層に接続された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、前記第２層間絶縁層上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成する工程と、前記第２配線層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２配線層に接続された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、前記第３層間絶縁層上に第３導電膜を成膜する工程と、前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグが外周部に接続された電極パッドを形成する工程と、前記電極パッドが形成された前記第３層間絶縁層上に保護膜を形成する工程と、前記電極パッドの外周部にかかるようにして前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程とを備えることを特徴とする。
【００２４】
これにより、電極パッド下のタングステンプラグの配置位置を調整することで、電極パッドに加わる衝撃がタングステンプラグを介して能動素子に伝わることを防止することができる。このため、タングステンプラグに接続された電極パッドを能動素子上に配置した場合においても、工程数を増加させることなく、電極パッドの接合時に能動素子にかかる衝撃を緩和することが可能となり、能動素子に及ぶダメージを抑制することを可能としつつ、半導体チップの面積を削減することが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に能動素子を形成する工程と、前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングすることにより、前記能動素子上に配置された電極パッドを形成する工程と、前記電極パッドが形成された前記第２層間絶縁層上に保護膜を形成する工程と、前記電極パッドの表面を露出させる第１開口部を前記保護膜に形成する工程と、前記第１開口部が形成された保護膜上に樹脂層を形成する工程と、前記電極パッドの表面を露出させる第２開口部を前記樹脂層に形成する工程とを備えることを特徴とする。
【００２６】
これにより、電極パッドに加わる衝撃を樹脂層に吸収させることが可能としつつ、電極パッドの接合を行うことが可能となる。このため、能動素子上に電極パッドを配置した場合においても、電極パッドの接合時に能動素子にかかる衝撃を緩和することが可能となり、能動素子に及ぶダメージを抑制することを可能としつつ、半導体チップの面積を削減することが可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、応力緩衝１２の形状を示す平面図である。
【００２８】
図１において、半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されている。そして、ゲート電極３の側壁にはサイドウォール４が形成され、ゲート電極３の両側の半導体基板１には不純物導入層５が形成されている。なお、半導体基板１としては、例えば、Ｓｉ基板、ＳｉＧｅ基板、ＧａＡｓ基板などを用いることができ、ゲート絶縁膜２としては、例えば、シリコン酸化膜を用いることができ、ゲート電極３としては、例えば、多結晶シリコンを用いることができる。
【００２９】
そして、ゲート電極３が形成された半導体基板１上には、層間絶縁層６が形成され、層間絶縁層６には、バリアメタル膜を介してタングステンプラグ７、８が埋め込まれている。そして、タングステンプラグ７、８が埋め込まれた層間絶縁層６上には、タングステンプラグ７、８にそれぞれ接続された配線層９、１０が形成され、配線層９、１０が形成された層間絶縁層６上には層間絶縁層１１が積層されている。
【００３０】
そして、層間絶縁層１１上には、配線層が形成されるとともに、電極パッド１４下に配置された応力緩衝層１２が形成され、応力緩衝層１２が形成された層間絶縁層１１上には層間絶縁層１３が積層されている。そして、層間絶縁層１３上には、ゲート電極３上に配置された電極パッド１４が形成され、電極パッド１４上には保護膜１５が形成されている。
【００３１】
なお、応力緩衝層１２は、例えば、図１（ｂ）に示すように、格子状に配置することができる。また、応力緩衝層１２を層間絶縁層１１上に形成する場合、層間絶縁層１１上に形成される配線層の一部を用いて形成することができる。
また、配線層９、１０および応力緩衝層１２として、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の他、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いることができる。
【００３２】
また、層間絶縁層６、１１、１３としては、シリコン酸化膜などの無機膜の他、有機ｌｏｗｋ膜を用いるようにしてもよく、例えば、「ＳｉＬＫ（米Ｔｈｅ Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏ．製）」などのＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜の他、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、「ＣＯＲＡＬ（米Ｎｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ，Ｉｎｃ製）」、「Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ製）」、「Ａｕｒｏｒａ２．７（日本エー・エス・エム社製」などのＳｉＯＣ系膜、ＳｉＯＦ系膜、或いはこれらのポーラス膜を用いることができる。
【００３３】
また、保護膜１５としては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層構造などを用いることができる。
そして、電極パッド１４上に形成された保護膜１５には、電極パッド１４の表面を露出させる開口部１６が形成され、開口部１６を介して露出された電極パッド１４上にはバンプ電極１７が形成されている。
【００３４】
なお、バンプ電極１７としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
そして、電極パッド１４上に形成されたバンプ電極１７を配線基板上に接合させることにより、電極パッド１４下にゲート電極３および不純物導入層５が形成された半導体基板１を配線基板上に実装することができる。
【００３５】
ここで、電極パッド１４下に応力緩衝層１２を形成することにより、バンプ電極１７の接合時に電極パッド１４に加わる衝撃を応力緩和層１２に吸収させることが可能となる。
このため、電極パッド１４下にゲート電極３または不純物導入層５を配置した場合においても、電極パッド１４にかかる衝撃がゲート電極３または不純物導入層５にストレートに加わることを防止することができ、ゲート電極３または不純物導入層５にかかる衝撃を緩和することが可能となる。この結果、ゲート電極３または不純物導入層５に及ぶダメージを抑制することを可能としつつ、電極パッド１４下にゲート電極３または不純物導入層５を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【００３６】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、半導体基板２１上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。そして、ゲート電極２３の側壁にはサイドウォール２４が形成され、ゲート電極２３の両側の半導体基板２１には不純物導入層２５が形成されている。
【００３７】
そして、ゲート電極２３が形成された半導体基板２１上には、層間絶縁層２６が形成され、層間絶縁層２６には、バリアメタル膜を介してタングステンプラグ２７ａが埋め込まれている。そして、タングステンプラグ２７ａが埋め込まれた層間絶縁層２６上には、タングステンプラグ２７ａに接続された配線層２９が形成されるとともに、電極パッド３４下に配置された応力分散層３０ａが形成されている。
【００３８】
なお、応力分散層３０ａを層間絶縁層２６上に形成する場合、層間絶縁層２６上に形成される配線層２９の一部を用いて形成することができる。そして、配線層２９および応力分散層３０ａが形成された層間絶縁層２６上には層間絶縁層３１が積層され、層間絶縁層３１には、バリアメタル膜を介して配線層２９に接続されたタングステンプラグ２７ｂが埋め込まれている。
【００３９】
そして、タングステンプラグ２７ｂが埋め込まれた層間絶縁層３１上には、タングステンプラグ２７ｂに接続された配線層３２が形成されるとともに、電極パッド３４下に配置された応力分散層３０ｂが形成されている。なお、応力分散層３０ｂを層間絶縁層３１上に形成する場合、層間絶縁層３１上に形成される配線層３２の一部を用いて形成することができる。そして、配線層３２および応力分散層３０ｂが形成された層間絶縁層３１上には層間絶縁層３３が積層され、層間絶縁層３３には、バリアメタル膜を介して配線層３２に接続されたタングステンプラグ２７ｃが埋め込まれている。
【００４０】
そして、タングステンプラグ２７ｃが埋め込まれた層間絶縁層３３上には、ゲート電極２３上に配置され、タングステンプラグ２７ｃに接続された電極パッド３４が形成され、電極パッド３４上には保護膜３５が形成されている。なお、保護膜３５としては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層構造などを用いることができる。
【００４１】
そして、電極パッド３４上に形成された保護膜３５には、電極パッド３４の表面を露出させる開口部３６が形成され、開口部３６を介して露出された電極パッド３４上にはバンプ電極３７が形成されている。
そして、電極パッド３４上に形成されたバンプ電極３７を配線基板上に接合させることにより、電極パッド３４下にゲート電極２３および不純物導入層２５が形成された半導体基板２１を配線基板上に実装することができる。
【００４２】
ここで、電極パッド３４下に応力分散層３０ａ、３０ｂを形成することにより、電極パッド３４がタングステンプラグ２７ｃ、２７ｂをそれぞれ介して配線層３２、２９に接続されている場合においても、電極パッド３４の接合時に電極パッド３４に加わる衝撃を応力分散層３０ａ、３０ｂに吸収させることが可能となる。
【００４３】
このため、電極パッド３４下に伝わる衝撃を均一化することが可能となり、電極パッド３４下にゲート電極２３または不純物導入層２５を配置した場合においても、電極パッド３４にかかる衝撃が局所的に集中することを防止することができる。この結果、ゲート電極２３または不純物導入層２５に及ぶダメージを抑制することを可能としつつ、電極パッド３４下にゲート電極２３または不純物導入層２５を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【００４４】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体基板４１上には、ゲート絶縁膜４２を介してゲート電極４３が形成されている。そして、ゲート電極４３の側壁にはサイドウォール４４が形成され、ゲート電極４３の両側の半導体基板４１には不純物導入層４５が形成されている。
【００４５】
そして、ゲート電極４３が形成された半導体基板４１上には、層間絶縁層４６が形成され、層間絶縁層４６には、バリアメタル膜を介してタングステンプラグ４７ａ、４８がそれぞれ埋め込まれている。そして、タングステンプラグ４７ａ、４８が埋め込まれた層間絶縁層４６上には、タングステンプラグ４７ａ、４８にそれぞれ接続された配線層４９、５０が形成されている。そして、配線層４９、５０が形成された層間絶縁層４６上には層間絶縁層５１が積層され、層間絶縁層５１には、バリアメタル膜を介して配線層４９に接続されたタングステンプラグ４７ｂが埋め込まれている。
【００４６】
そして、タングステンプラグ４７ｂが埋め込まれた層間絶縁層５１上には、タングステンプラグ４７ｂに接続された配線層５２が形成され、配線層５２が形成された層間絶縁層５１上には層間絶縁層５３が積層されている。そして、層間絶縁層５３には、タングステンプラグ４７ｂと重ならないようにして、バリアメタル膜を介して配線層５２に接続されたタングステンプラグ４７ｃが埋め込まれている。ここで、タングステンプラグ４７ｂと重ならないようにしてタングステンプラグ４７ｃを配置する場合、少なくともタングステンプラグ４７ｃの径だけタングステンプラグ４７ｂの位置をずらすことができる。
【００４７】
そして、タングステンプラグ４７ｃが埋め込まれた層間絶縁層５３上には、ゲート電極４３上に配置され、タングステンプラグ４７ｃに接続された電極パッド５４が形成され、電極パッド５４上には保護膜５５が形成されている。なお、保護膜５５としては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層構造などを用いることができる。
【００４８】
そして、電極パッド５４上に形成された保護膜５５には、電極パッド５４の表面を露出させる開口部５６が形成され、開口部５６を介して露出された電極パッド５４上にはバンプ電極５７が形成されている。
そして、電極パッド５４上に形成されたバンプ電極５７を配線基板上に接合させることにより、電極パッド５４下にゲート電極４３および不純物導入層４５が形成された半導体基板４１を配線基板上に実装することができる。
【００４９】
ここで、タングステンプラグ４７ｃがタングステンプラグ４７ｂと重ならないように配置することにより、電極パッド５４下に配置されるタングステンプラグ４７ｂ、４７ｃをずらして配置することが可能となり、電極パッド５４とゲート電極４３または不純物導入層４５とに間にタングステンプラグ４７ａ〜４７ｃの積層構造が配置されないようにすることができる。
【００５０】
このため、電極パッド５４下にゲート電極４３または不純物導入層４５を配置した場合においても、バンプ電極５７の接合時に電極パッド５４に加わる衝撃がタングステンプラグ４７ａ〜４７ｃを介してゲート電極４３または不純物導入層４５にストレートに伝わることを防止することができ、ゲート電極４３または不純物導入層４５に及ぶダメージを抑制することを可能となる。
【００５１】
なお、上述した実施形態では、タングステンプラグ４７ｂとタングステンプラグ４７ｃとをずらして配置する方法について説明したが、タングステンプラグ４７ａとタングステンプラグ４７ｃとをずらして配置するようにしてもよく、タングステンプラグ４７ａ〜４７ｃの全てをずらして配置するようにしてもよい。
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
【００５２】
図４において、半導体基板６１上には、ゲート絶縁膜６２を介してゲート電極６３が形成されている。そして、ゲート電極６３の側壁にはサイドウォール６４が形成され、ゲート電極６３の両側の半導体基板６１には不純物導入層６５が形成されている。
そして、ゲート電極６３が形成された半導体基板６１上には、層間絶縁層６６が形成され、層間絶縁層６６には、バリアメタル膜を介してタングステンプラグ６７、６８ａが埋め込まれている。そして、タングステンプラグ６７、６８ａが埋め込まれた層間絶縁層６６上には、タングステンプラグ６７、６８ａにそれぞれ接続された配線層６９、７０ａが形成されている。そして、配線層６９、７０ａが形成された層間絶縁層６６上には層間絶縁層７１が積層され、層間絶縁層７１には、バリアメタル膜を介して配線層７０ａに接続されたタングステンプラグ６８ｂが埋め込まれている。
【００５３】
そして、タングステンプラグ６８ｂが埋め込まれた層間絶縁層７１上には、タングステンプラグ６８ｂに接続された配線層７０ｂが形成され、配線層７０ｂが形成された層間絶縁層７１上には層間絶縁層７３が積層されている。そして、層間絶縁層７３には、バリアメタル膜を介して配線層７０ｂに接続されたタングステンプラグ６８ｃが埋め込まれている。
【００５４】
そして、タングステンプラグ６８ｃが埋め込まれた層間絶縁層７３上には、ゲート電極６３上に配置され、タングステンプラグ６８ｃが外周部に接続された電極パッド７４が形成され、電極パッド７４上には保護膜７５が形成されている。なお、保護膜７５としては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層構造などを用いることができる。
【００５５】
そして、電極パッド７４上に形成された保護膜７５には、タングステンプラグ６８ｃが接続された電極パッド７４の外周部の表面側を覆うようにして、電極パッド７４の表面を露出させる開口部７６が形成されている。そして、開口部７６を介して露出された電極パッド７４上には、バンプ電極７７が形成されている。
そして、電極パッド７４上に形成されたバンプ電極７７を配線基板上に接合させることにより、電極パッド７４下にゲート電極６３および不純物導入層６５が形成された半導体基板６１を配線基板上に実装することができる。
【００５６】
これにより、バンプ電極７７の直下を避けるようにして、電極パッド７４に接続されたタングステンプラグ６８ｃを配置することが可能となり、電極パッド７４に接続されたタングステンプラグ６８ｃがバンプ電極７７の直下に配置されないようにすることができる。
このため、電極パッド７４下にゲート電極６３または不純物導入層６５を配置した場合においても、バンプ電極７７の接合時に電極パッド７４に加わる衝撃がタングステンプラグ６８ｃを介してゲート電極６３または不純物導入層６５にストレートに加わることを防止することができ、ゲート電極６３または不純物導入層６５に及ぶダメージを抑制することが可能となる。
【００５７】
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体基板８１上には、ゲート絶縁膜８２を介してゲート電極８３が形成されている。そして、ゲート電極８３の側壁にはサイドウォール８４が形成され、ゲート電極８３の両側の半導体基板８１には不純物導入層８５が形成されている。
【００５８】
そして、ゲート電極８３が形成された半導体基板８１上には、層間絶縁層８６が形成され、層間絶縁層８６には、バリアメタル膜を介してタングステンプラグ８７、８８が埋め込まれている。そして、タングステンプラグ８７、８８が埋め込まれた層間絶縁層８６上には、タングステンプラグ８７、８８にそれぞれ接続された配線層８９、９０が形成され、配線層８９、９０が形成された層間絶縁層８６上には層間絶縁層９１が積層されている。
【００５９】
そして、層間絶縁層９１上には、配線層９２が形成され、配線層９２が形成された層間絶縁層９１上には層間絶縁層９３が積層されている。そして、層間絶縁層９３上には、ゲート電極８３上に配置された電極パッド９４が形成され、電極パッド９４上には保護膜９５ａが形成されている。なお、保護膜９５ａとしては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層構造などを用いることができる。
【００６０】
そして、電極パッド９４上に形成された保護膜９５ａには、電極パッド９４の表面を露出させる開口部９６ａが形成されている。そして、開口部９６ａが形成された保護膜９５ａ上には、樹脂層９５ｂが形成され、保護膜９５ａ上に形成された樹脂層９５ｂには、保護膜９５ａに形成された開口部９６ａと重なるように配置され、電極パッド９４の表面を露出させる開口部９６ｂが形成されている。
【００６１】
そして、開口部９６ａ、９６ｂを介して露出された電極パッド９４上にはバンプ電極９７が形成されている。なお、樹脂層９５ｂとしては、例えば、ポリイミド樹脂またはエポキシ樹脂などを用いることができる。
そして、電極パッド９４上に形成されたバンプ電極９７を配線基板上に接合させることにより、電極パッド９４下にゲート電極８３および不純物導入層８５が形成された半導体基板８１を配線基板上に実装することができる。
【００６２】
ここで、開口部９６ｂが形成された樹脂層９５ｂを保護膜９５ａ上に設けることにより、電極パッド９４に加わる応力を樹脂層９５ｂを介して横方向に逃すことが可能となり、バンプ電極９７の接合時に電極パッド９４に加わる衝撃を樹脂層９５ｂに吸収させることが可能となる。
このため、電極パッド９４下にゲート電極８３または不純物導入層８５を配置した場合においても、電極パッド９４にかかる衝撃がゲート電極８３または不純物導入層８５にストレートに加わることを防止することができ、ゲート電極８３または不純物導入層８５にかかる衝撃を緩和することが可能となる。この結果、ゲート電極８３または不純物導入層８５に及ぶダメージを抑制することを可能としつつ、電極パッド９４下にゲート電極８３または不純物導入層８５を配置することが可能となり、半導体チップの面積を削減することが可能となる。
【００６３】
なお、上述した実施形態では、電極パッド上にバンプ電極を設ける方法について説明したが、電極パッド上にバンプ電極を必ずしも設ける必要はなく、ワイヤボンドを電極パッド上に行うようにしてもよい。
また、上述した実施形態では、半導体装置を例にとって説明したが、本発明は半導体装置に限定されることなく、例えば、液晶表示装置、有機ＥＬ素子、プラズマディスプレイあるいはビルドアップ多層配線板などに適用するようにしてもよい。また、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などに適用するようにしてもよい。
【００６４】
また、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の信頼性を劣化させることなく、電子機器の小型・軽量化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】第３実施形態に係る半導体装置の概略構成を示す断面図。
【図４】第４実施形態に係る半導体装置の概略構成を示す断面図。
【図５】第５実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
１、２１、４１、６１、８１ 半導体基板、２、２２、４２、６２、８２ ゲート絶縁膜、３、２３、４３、６３、８３ ゲート電極、４、２４、４４、６４、８４ サイドウォール、５、２５、４５、６５、８５ 不純物導入層、６、１１、１３、２６、３１、３３、４６、５１、５３、６６、７１、７３ 層間絶縁膜、７、８、２７ａ〜２７ｃ、４７ａ〜４７ｃ、４８、６７、６８ａ〜６８ｃ、８７、８８ タングステンプラグ、９、１０、２９、３２、４９、５０、５２、６９、７０ａ、７０ｂ、８２、９０、９２ 配線層、１２ 応力緩衝層、１４、３４、５４、７４、９４ 電極パッド、１５、３５、５５、７５、９５ａ 保護膜、１６、３６、５６、７６、９６ａ、９６ｂ 開口部、１７、３７、５７、７７、９７ バンプ電極、３０ａ、３０ｂ 応力分散層、９５ｂ 樹脂層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, an electronic device, an electronic apparatus, and a method for manufacturing a semiconductor device, and is particularly suitable for application to a semiconductor device in which an electrode pad is disposed on an active element.
[0002]
[Prior art]
In the conventional semiconductor device, for example, as disclosed in Patent Document 1, the flatness of the insulating layer between the terminal electrode and the element is controlled to 0.5 μm or less to prevent stress concentration due to bonding impact. Some devices can be mounted without destroying elements and wiring.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-3454526
[0004]
[Problems to be solved by the invention]
However, only by controlling the flatness of the insulating layer between the terminal electrode and the element, the impact applied to the terminal electrode is applied straight to the element disposed under the terminal electrode and reaches the element disposed under the terminal electrode. There was a problem of great damage.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device, an electronic device, an electronic apparatus, and a method for manufacturing the semiconductor device that can reduce an impact applied to an element disposed under a terminal electrode.
[0005]
[Means for Solving the Problems]
In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, an active element formed on a semiconductor substrate, an electrode pad disposed on the active element, the active element, and the A wiring layer formed between the electrode pads and a stress relaxation layer formed in the same layer as the wiring layer and disposed under the electrode pads.
[0006]
As a result, the impact applied to the electrode pad at the time of joining the electrode pad can be absorbed by the stress relaxation layer. For this reason, even when the active element is arranged under the electrode pad, it is possible to prevent the impact applied to the electrode pad from being applied to the active element in a straight line, and to reduce the impact applied to the active element. As a result, it is possible to dispose the active element under the electrode pad while suppressing damage to the active element, and to reduce the area of the semiconductor chip.
[0007]
In addition, according to the semiconductor device of one embodiment of the present invention, the active element formed on the semiconductor substrate, the electrode pad disposed on the active element, and the active element and the electrode pad are formed. And a metal plug disposed under the electrode pad and connected to the wiring layer, and a stress distribution layer formed in the same layer as the wiring layer and disposed under the electrode pad. It is characterized by.
[0008]
As a result, even when the electrode pad is connected to the wiring layer through the metal plug, the stress applied to the electrode pad when the electrode pad is joined can be absorbed by the stress dispersion layer. For this reason, it is possible to make the impact transmitted under the electrode pad uniform, and even when an active element is arranged under the electrode pad, it is possible to prevent the impact applied to the electrode pad from being concentrated locally. As a result, it is possible to dispose the active element under the electrode pad while suppressing damage to the active element, and to reduce the area of the semiconductor chip.
[0009]
In addition, according to the semiconductor device of one embodiment of the present invention, the active element formed on the semiconductor substrate, the electrode pad disposed on the active element, and the active element and the electrode pad are formed. A wiring layer formed under the electrode pad, a first metal plug connecting the electrode pad and the wiring layer, and a position not overlapping the first metal plug, the wiring layer and the active layer And a second metal plug for connecting the element.
[0010]
As a result, the metal plugs arranged under the electrode pads can be shifted and the laminated structure of the metal plugs can be prevented from being arranged between the electrode pads and the active elements. For this reason, even when an active element is arranged under the electrode pad, it is possible to prevent an impact applied to the electrode pad during bonding of the electrode pad from being transmitted straight to the active element via the metal plug, and the active element is reached. It becomes possible to suppress damage.
[0011]
In addition, according to the semiconductor device of one embodiment of the present invention, the active element formed on the semiconductor substrate, the electrode pad disposed on the active element, and the active element and the electrode pad are formed. And a metal plug which is disposed so as to avoid a portion below the bonding surface of the electrode pad and which connects the electrode pad and the wiring layer.
[0012]
This makes it possible to dispose the metal plug connected to the electrode pad so as to avoid the area below the bonding surface of the electrode pad, and the metal plug connected to the electrode pad is not disposed directly below the bonding surface of the electrode pad. Can be. For this reason, even when an active element is arranged under the electrode pad, it is possible to prevent an impact applied to the electrode pad during bonding of the electrode pad from being applied straight to the active element through the metal plug, and the active element is reached. Damage can be suppressed.
[0013]
In addition, according to the semiconductor device of one embodiment of the present invention, an active element formed on a semiconductor substrate, an electrode pad disposed on the active element, a protective film formed on the electrode pad, A resin layer formed on the protective film; a first opening formed on the protective film that exposes a surface of the electrode pad; and the electrode formed on the resin layer through the first opening. And a second opening for exposing the surface of the pad.
[0014]
Thereby, it becomes possible to make the resin layer absorb the impact applied to the electrode pad when the electrode pad is joined. For this reason, even when the active element is arranged under the electrode pad, it is possible to prevent the impact applied to the electrode pad from being applied to the active element in a straight line, and to reduce the impact applied to the active element. As a result, it is possible to dispose the active element under the electrode pad while suppressing damage to the active element, and to reduce the area of the semiconductor chip.
[0015]
According to the electronic device of one embodiment of the present invention, the electronic device is formed between the electronic element formed on the substrate, the terminal electrode disposed on the electronic element, and the electronic element and the terminal electrode. And a stress relaxation layer formed in the same layer as the wiring layer and disposed under the terminal electrode.
Thereby, it is possible to cause the stress relaxation layer to absorb the impact applied to the terminal electrode when the terminal electrode is joined. For this reason, even when the electronic element is disposed under the terminal electrode, it is possible to prevent the impact applied to the terminal electrode from being applied to the electronic element in a straight line, and to reduce the impact applied to the electronic element. As a result, it is possible to dispose the electronic element under the terminal electrode while suppressing damage to the electronic element, and to reduce the chip area.
[0016]
According to the electronic device of one embodiment of the present invention, an active element formed on a semiconductor substrate, an electrode pad disposed on the active element, and formed between the active element and the electrode pad A wiring board formed on the same layer as the wiring layer, disposed under the electrode pad, a protruding electrode formed on the electrode pad, and a wiring board to which the protruding electrode is bonded And an electronic component connected to the active element through the wiring board.
[0017]
As a result, it is possible to dispose the active element under the electrode pad while suppressing damage to the active element, thereby reducing the size and weight of the electronic device without degrading the reliability of the electronic device. It becomes possible to plan.
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an active element on a semiconductor substrate and a step of forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed. And embedding a first tungsten plug connected to the active element in the first interlayer insulating layer, and forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded. Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film; and forming a second layer on the first interlayer insulating layer on which the first wiring layer is formed. A step of forming an interlayer insulating layer; a step of forming a second conductive film on the second interlayer insulating layer; and patterning the second conductive film to form a second wiring layer and the active layer Place on element Forming a stress buffer layer, forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer and the stress buffer layer are formed, and on the third interlayer insulating layer The method includes a step of forming a third conductive film and a step of forming an electrode pad disposed on the active element by patterning the third conductive film.
[0018]
Thereby, when forming a wiring layer, it becomes possible to form the stress buffer layer arrange | positioned under an electrode pad. For this reason, even when the electrode pad is arranged on the active element, it is possible to mitigate the impact applied to the active element at the time of joining the electrode pad without increasing the number of steps, thereby suppressing damage to the active element. This makes it possible to reduce the area of the semiconductor chip.
[0019]
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an active element on a semiconductor substrate and a step of forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed. And embedding a first tungsten plug connected to the active element in the first interlayer insulating layer, and forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded. Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film; and forming a second layer on the first interlayer insulating layer on which the first wiring layer is formed. Forming an interlayer insulating layer; burying a second tungsten plug connected to the first wiring layer in the second interlayer insulating layer; and forming a second conductive film on the second interlayer insulating layer. Step and the second The step of forming a second wiring layer connected to the second tungsten plug by patterning the electrode film and forming a stress distribution layer disposed on the active element, and the second wiring layer and the stress Forming a third interlayer insulating layer on the second interlayer insulating layer on which the dispersion layer is formed; embedding a third tungsten plug connected to the second wiring layer in the third interlayer insulating layer; Forming a third conductive film on the third interlayer insulating layer; and patterning the third conductive film to form an electrode pad disposed on the active element and connected to the third tungsten plug And a step of performing.
[0020]
Thereby, when forming a wiring layer, it becomes possible to form the stress distribution layer arrange | positioned under an electrode pad. For this reason, even when the electrode pad connected to the tungsten plug is disposed on the active element, it is possible to equalize the impact applied to the active element when the electrode pad is joined without increasing the number of processes. It is possible to reduce the area of the semiconductor chip while making it possible to suppress damage to the element.
[0021]
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an active element on a semiconductor substrate and a step of forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed. And embedding a first tungsten plug connected to the active element in the first interlayer insulating layer, and forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded. Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film; and forming a second layer on the first interlayer insulating layer on which the first wiring layer is formed. Forming an interlayer insulating layer; embedding a second tungsten plug connected to the first wiring layer and disposed so as not to overlap the first tungsten plug in the second interlayer insulating layer; Forming a second conductive film on the two interlayer insulating layer; patterning the second conductive film to form a second wiring layer connected to the second tungsten plug; and Forming a third interlayer insulating layer on the second interlayer insulating layer on which the wiring layer is formed; and a third tungsten plug connected to the second wiring layer and disposed so as not to overlap the second tungsten plug Embedded in the third interlayer insulating layer, forming a third conductive film on the third interlayer insulating layer, and patterning the third conductive film to be disposed on the active element, Forming an electrode pad connected to the third tungsten plug.
[0022]
Thereby, by adjusting the arrangement position of the tungsten plug, it is possible to prevent the impact applied to the electrode pad from being transmitted straight to the active element via the tungsten plug. For this reason, even when the electrode pad connected to the tungsten plug is arranged on the active element, it is possible to reduce the impact applied to the active element at the time of joining the electrode pad without increasing the number of processes. It is possible to reduce the area of the semiconductor chip while making it possible to suppress damage to the semiconductor chip.
[0023]
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an active element on a semiconductor substrate and a step of forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed. And embedding a first tungsten plug connected to the active element in the first interlayer insulating layer, and forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded. Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film; and forming a second layer on the first interlayer insulating layer on which the first wiring layer is formed. Forming an interlayer insulating layer; burying a second tungsten plug connected to the first wiring layer in the second interlayer insulating layer; and forming a second conductive film on the second interlayer insulating layer. Step and the second Forming a second wiring layer connected to the second tungsten plug by patterning an electric film; and forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer is formed A step of embedding a third tungsten plug connected to the second wiring layer in the third interlayer insulating layer, a step of forming a third conductive film on the third interlayer insulating layer, Patterning three conductive films to form an electrode pad disposed on the active element and having the third tungsten plug connected to the outer periphery; and the third interlayer insulating layer on which the electrode pad is formed A step of forming a protective film thereon, and a step of forming an opening in the protective film to expose the surface of the electrode pad so as to cover the outer periphery of the electrode pad.
[0024]
Thereby, by adjusting the arrangement position of the tungsten plug under the electrode pad, it is possible to prevent the impact applied to the electrode pad from being transmitted to the active element through the tungsten plug. For this reason, even when the electrode pad connected to the tungsten plug is arranged on the active element, it is possible to reduce the impact applied to the active element at the time of joining the electrode pad without increasing the number of processes. It is possible to reduce the area of the semiconductor chip while making it possible to suppress damage to the semiconductor chip.
[0025]
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming an active element on a semiconductor substrate and a step of forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed. And embedding a first tungsten plug connected to the active element in the first interlayer insulating layer, and forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded. Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film; and forming a second layer on the first interlayer insulating layer on which the first wiring layer is formed. Forming an interlayer insulating layer; forming a second conductive film on the second interlayer insulating layer; and patterning the second conductive film to form an electrode pad disposed on the active element. Forming process Forming a protective film on the second interlayer insulating layer on which the electrode pad is formed; forming a first opening in the protective film to expose a surface of the electrode pad; and the first opening. Forming a resin layer on the protective film on which the portion is formed, and forming a second opening in the resin layer to expose the surface of the electrode pad.
[0026]
This makes it possible to bond the electrode pads while allowing the resin layer to absorb the impact applied to the electrode pads. For this reason, even when an electrode pad is arranged on the active element, it is possible to mitigate the impact applied to the active element at the time of joining the electrode pad, and it is possible to suppress damage to the active element, while suppressing the damage to the active element. It is possible to reduce the area.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a cross-sectional view showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a plan view showing the shape of the stress buffer 12.
[0028]
In FIG. 1, a gate electrode 3 is formed on a semiconductor substrate 1 via a gate insulating film 2. A side wall 4 is formed on the side wall of the gate electrode 3, and an impurity introduction layer 5 is formed on the semiconductor substrate 1 on both sides of the gate electrode 3. As the semiconductor substrate 1, for example, a Si substrate, a SiGe substrate, a GaAs substrate or the like can be used. As the gate insulating film 2, for example, a silicon oxide film can be used. As the gate electrode 3, for example, Polycrystalline silicon can be used.
[0029]
An interlayer insulating layer 6 is formed on the semiconductor substrate 1 on which the gate electrode 3 is formed, and tungsten plugs 7 and 8 are embedded in the interlayer insulating layer 6 via a barrier metal film. On the interlayer insulating layer 6 in which the tungsten plugs 7 and 8 are embedded, wiring layers 9 and 10 connected to the tungsten plugs 7 and 8 are formed, and the interlayer insulating layer on which the wiring layers 9 and 10 are formed. An interlayer insulating layer 11 is laminated on 6.
[0030]
A wiring layer is formed on the interlayer insulating layer 11 and a stress buffer layer 12 disposed under the electrode pad 14 is formed. On the interlayer insulating layer 11 on which the stress buffer layer 12 is formed, an interlayer is formed. An insulating layer 13 is laminated. An electrode pad 14 disposed on the gate electrode 3 is formed on the interlayer insulating layer 13, and a protective film 15 is formed on the electrode pad 14.
[0031]
In addition, the stress buffer layer 12 can be arrange | positioned at a grid | lattice form as shown, for example in FIG.1 (b). Further, when the stress buffer layer 12 is formed on the interlayer insulating layer 11, it can be formed using a part of the wiring layer formed on the interlayer insulating layer 11.
Further, as the wiring layers 9, 10 and the stress buffer layer 12, for example, in addition to the TiN / Al—Cu / Ti / TiN structure, a TiN / Al / Ti / TiN structure, a TiN / Al—Cu / TiN structure, a TiN / Ti structure / Al-Cu / Ti / TiN structure, TiN / Ti / Al / Ti / TiN structure, Ti / TiN / Al-Cu / Ti / TiN structure, Ti / TiN / Al / Ti / TiN structure, Ti / TiN / Ti / Al-Cu / Ti / TiN structure or Ti / TiN / Ti / Al / Ti / TiN structure can be used.
[0032]
Further, as the interlayer insulating layers 6, 11, and 13, an organic lowk film may be used in addition to an inorganic film such as a silicon oxide film. In addition to PAE (poly aryleneether) film, HSQ (hydrosilsesquioxane) film, MSQ (methyl silsesquioxane) film, PCB film, CF film (CORAL (Novelus Systems Dc, manufactured by Novellus Systems, Inc.) An SiOC film such as “Applied Materials, Inc.”, “Aurora 2.7 (manufactured by Nippon ASM Co., Ltd.)”, or a porous film thereof can be used.
[0033]
As the protective film 15, for example, a silicon nitride film or a laminated structure of a silicon nitride film and a silicon oxide film can be used.
An opening 16 that exposes the surface of the electrode pad 14 is formed in the protective film 15 formed on the electrode pad 14, and a bump electrode 17 is formed on the electrode pad 14 exposed through the opening 16. Is formed.
[0034]
As the bump electrodes 17, for example, Au bumps, Cu bumps or Ni bumps coated with a solder material, solder balls, or the like can be used.
Then, the bump electrode 17 formed on the electrode pad 14 is bonded onto the wiring substrate, whereby the semiconductor substrate 1 on which the gate electrode 3 and the impurity introduction layer 5 are formed under the electrode pad 14 is mounted on the wiring substrate. be able to.
[0035]
Here, by forming the stress buffer layer 12 under the electrode pad 14, the stress relaxation layer 12 can absorb the impact applied to the electrode pad 14 when the bump electrode 17 is bonded.
For this reason, even when the gate electrode 3 or the impurity introduction layer 5 is disposed under the electrode pad 14, it is possible to prevent the impact applied to the electrode pad 14 from being applied straight to the gate electrode 3 or the impurity introduction layer 5. The impact on the gate electrode 3 or the impurity introduction layer 5 can be reduced. As a result, it is possible to dispose the gate electrode 3 or the impurity introduction layer 5 under the electrode pad 14 while suppressing damage to the gate electrode 3 or the impurity introduction layer 5, thereby reducing the area of the semiconductor chip. It becomes possible to do.
[0036]
FIG. 2 is a cross-sectional view showing a schematic configuration of a semiconductor device according to the second embodiment of the present invention.
In FIG. 2, a gate electrode 23 is formed on a semiconductor substrate 21 via a gate insulating film 22. A side wall 24 is formed on the side wall of the gate electrode 23, and an impurity introduction layer 25 is formed on the semiconductor substrate 21 on both sides of the gate electrode 23.
[0037]
An interlayer insulating layer 26 is formed on the semiconductor substrate 21 on which the gate electrode 23 is formed, and a tungsten plug 27a is embedded in the interlayer insulating layer 26 via a barrier metal film. A wiring layer 29 connected to the tungsten plug 27a is formed on the interlayer insulating layer 26 in which the tungsten plug 27a is embedded, and a stress dispersion layer 30a disposed under the electrode pad 34 is formed. .
[0038]
When the stress distribution layer 30 a is formed on the interlayer insulating layer 26, it can be formed by using a part of the wiring layer 29 formed on the interlayer insulating layer 26. An interlayer insulating layer 31 is laminated on the interlayer insulating layer 26 on which the wiring layer 29 and the stress dispersion layer 30a are formed. The interlayer insulating layer 31 is made of tungsten connected to the wiring layer 29 through a barrier metal film. A plug 27b is embedded.
[0039]
A wiring layer 32 connected to the tungsten plug 27b is formed on the interlayer insulating layer 31 in which the tungsten plug 27b is embedded, and a stress distribution layer 30b disposed under the electrode pad 34 is formed. . When the stress distribution layer 30b is formed on the interlayer insulating layer 31, it can be formed by using a part of the wiring layer 32 formed on the interlayer insulating layer 31. Then, an interlayer insulating layer 33 is laminated on the interlayer insulating layer 31 on which the wiring layer 32 and the stress dispersion layer 30b are formed, and tungsten connected to the wiring layer 32 through the barrier metal film is formed on the interlayer insulating layer 33. A plug 27c is embedded.
[0040]
On the interlayer insulating layer 33 in which the tungsten plug 27 c is embedded, an electrode pad 34 is formed on the gate electrode 23 and connected to the tungsten plug 27 c, and a protective film 35 is formed on the electrode pad 34. Has been. As the protective film 35, for example, a silicon nitride film or a laminated structure of a silicon nitride film and a silicon oxide film can be used.
[0041]
The protective film 35 formed on the electrode pad 34 has an opening 36 that exposes the surface of the electrode pad 34, and the bump electrode 37 is formed on the electrode pad 34 exposed through the opening 36. Is formed.
Then, the bump electrode 37 formed on the electrode pad 34 is bonded onto the wiring substrate, whereby the semiconductor substrate 21 in which the gate electrode 23 and the impurity introduction layer 25 are formed under the electrode pad 34 is mounted on the wiring substrate. be able to.
[0042]
Here, even when the electrode pad 34 is connected to the wiring layers 32 and 29 via the tungsten plugs 27c and 27b by forming the stress dispersion layers 30a and 30b below the electrode pad 34, the electrode pad 34 is provided. It is possible to cause the stress dispersion layers 30a and 30b to absorb the impact applied to the electrode pad 34 at the time of bonding.
[0043]
For this reason, the impact transmitted under the electrode pad 34 can be made uniform, and even when the gate electrode 23 or the impurity introduction layer 25 is disposed under the electrode pad 34, the impact applied to the electrode pad 34 is locally concentrated. Can be prevented. As a result, it is possible to dispose the gate electrode 23 or the impurity introduction layer 25 under the electrode pad 34 while suppressing damage to the gate electrode 23 or the impurity introduction layer 25, thereby reducing the area of the semiconductor chip. It becomes possible to do.
[0044]
FIG. 3 is a cross-sectional view showing a schematic configuration of a semiconductor device according to the third embodiment of the present invention.
In FIG. 3, a gate electrode 43 is formed on a semiconductor substrate 41 with a gate insulating film 42 interposed therebetween. A side wall 44 is formed on the side wall of the gate electrode 43, and an impurity introduction layer 45 is formed on the semiconductor substrate 41 on both sides of the gate electrode 43.
[0045]
An interlayer insulating layer 46 is formed on the semiconductor substrate 41 on which the gate electrode 43 is formed, and tungsten plugs 47a and 48 are embedded in the interlayer insulating layer 46 via barrier metal films, respectively. On the interlayer insulating layer 46 in which the tungsten plugs 47a and 48 are embedded, wiring layers 49 and 50 connected to the tungsten plugs 47a and 48, respectively, are formed. An interlayer insulating layer 51 is laminated on the interlayer insulating layer 46 on which the wiring layers 49 and 50 are formed. A tungsten plug 47b connected to the wiring layer 49 via a barrier metal film is formed on the interlayer insulating layer 51. Embedded.
[0046]
A wiring layer 52 connected to the tungsten plug 47b is formed on the interlayer insulating layer 51 in which the tungsten plug 47b is embedded, and an interlayer insulating layer 53 is formed on the interlayer insulating layer 51 on which the wiring layer 52 is formed. Are stacked. The interlayer insulating layer 53 is filled with a tungsten plug 47c connected to the wiring layer 52 through a barrier metal film so as not to overlap the tungsten plug 47b. Here, when the tungsten plug 47c is disposed so as not to overlap the tungsten plug 47b, the position of the tungsten plug 47b can be shifted by at least the diameter of the tungsten plug 47c.
[0047]
Then, an electrode pad 54 disposed on the gate electrode 43 and connected to the tungsten plug 47c is formed on the interlayer insulating layer 53 in which the tungsten plug 47c is embedded, and a protective film 55 is formed on the electrode pad 54. Has been. As the protective film 55, for example, a silicon nitride film or a laminated structure of a silicon nitride film and a silicon oxide film can be used.
[0048]
An opening 56 is formed in the protective film 55 formed on the electrode pad 54 to expose the surface of the electrode pad 54, and a bump electrode 57 is formed on the electrode pad 54 exposed through the opening 56. Is formed.
Then, by bonding the bump electrode 57 formed on the electrode pad 54 on the wiring substrate, the semiconductor substrate 41 in which the gate electrode 43 and the impurity introduction layer 45 are formed under the electrode pad 54 is mounted on the wiring substrate. be able to.
[0049]
Here, by disposing the tungsten plug 47c so as not to overlap the tungsten plug 47b, the tungsten plugs 47b and 47c disposed under the electrode pad 54 can be shifted and disposed, and the electrode pad 54 and the gate electrode 43 are disposed. Alternatively, the stacked structure of the tungsten plugs 47 a to 47 c can be prevented from being disposed between the impurity introduction layer 45.
[0050]
For this reason, even when the gate electrode 43 or the impurity introduction layer 45 is disposed under the electrode pad 54, the impact applied to the electrode pad 54 when the bump electrode 57 is joined is introduced into the gate electrode 43 or the impurity via the tungsten plugs 47a to 47c. It is possible to prevent the layer 45 from being transmitted straight, and to suppress damage to the gate electrode 43 or the impurity introduction layer 45.
[0051]
In the above-described embodiment, the method of shifting the tungsten plug 47b and the tungsten plug 47c has been described. However, the tungsten plug 47a and the tungsten plug 47c may be shifted and arranged. All of 47c may be shifted and arranged.
FIG. 4 is a cross-sectional view showing a schematic configuration of a semiconductor device according to the fourth embodiment of the present invention.
[0052]
In FIG. 4, a gate electrode 63 is formed on a semiconductor substrate 61 via a gate insulating film 62. A side wall 64 is formed on the side wall of the gate electrode 63, and an impurity introduction layer 65 is formed on the semiconductor substrate 61 on both sides of the gate electrode 63.
An interlayer insulating layer 66 is formed on the semiconductor substrate 61 on which the gate electrode 63 is formed, and tungsten plugs 67 and 68a are embedded in the interlayer insulating layer 66 through a barrier metal film. On the interlayer insulating layer 66 in which the tungsten plugs 67 and 68a are embedded, wiring layers 69 and 70a connected to the tungsten plugs 67 and 68a, respectively, are formed. An interlayer insulating layer 71 is laminated on the interlayer insulating layer 66 on which the wiring layers 69 and 70a are formed. A tungsten plug 68b connected to the wiring layer 70a through the barrier metal film is formed on the interlayer insulating layer 71. Embedded.
[0053]
A wiring layer 70b connected to the tungsten plug 68b is formed on the interlayer insulating layer 71 in which the tungsten plug 68b is embedded, and an interlayer insulating layer 73 is formed on the interlayer insulating layer 71 on which the wiring layer 70b is formed. Are stacked. In the interlayer insulating layer 73, a tungsten plug 68c connected to the wiring layer 70b through a barrier metal film is embedded.
[0054]
An electrode pad 74 is formed on the interlayer insulating layer 73 in which the tungsten plug 68c is embedded, and is disposed on the gate electrode 63. The tungsten plug 68c is connected to the outer periphery. A protective film is formed on the electrode pad 74. 75 is formed. As the protective film 75, for example, a silicon nitride film or a laminated structure of a silicon nitride film and a silicon oxide film can be used.
[0055]
The protective film 75 formed on the electrode pad 74 has an opening 76 that exposes the surface of the electrode pad 74 so as to cover the surface side of the outer peripheral portion of the electrode pad 74 to which the tungsten plug 68c is connected. Is formed. A bump electrode 77 is formed on the electrode pad 74 exposed through the opening 76.
Then, the bump electrode 77 formed on the electrode pad 74 is bonded to the wiring substrate, whereby the semiconductor substrate 61 in which the gate electrode 63 and the impurity introduction layer 65 are formed under the electrode pad 74 is mounted on the wiring substrate. be able to.
[0056]
This makes it possible to dispose the tungsten plug 68 c connected to the electrode pad 74 so as to avoid the direct under of the bump electrode 77, and the tungsten plug 68 c connected to the electrode pad 74 is disposed directly under the bump electrode 77. Can be prevented.
For this reason, even when the gate electrode 63 or the impurity introduction layer 65 is disposed under the electrode pad 74, the impact applied to the electrode pad 74 when the bump electrode 77 is bonded is affected by the gate electrode 63 or the impurity introduction layer 65 via the tungsten plug 68c. Thus, it is possible to prevent damage to the gate electrode 63 or the impurity introduction layer 65.
[0057]
FIG. 5 is a sectional view showing a schematic configuration of a semiconductor device according to the fifth embodiment of the present invention.
In FIG. 5, a gate electrode 83 is formed on a semiconductor substrate 81 via a gate insulating film 82. A side wall 84 is formed on the side wall of the gate electrode 83, and an impurity introduction layer 85 is formed on the semiconductor substrate 81 on both sides of the gate electrode 83.
[0058]
An interlayer insulating layer 86 is formed on the semiconductor substrate 81 on which the gate electrode 83 is formed, and tungsten plugs 87 and 88 are embedded in the interlayer insulating layer 86 through a barrier metal film. On the interlayer insulating layer 86 in which the tungsten plugs 87 and 88 are embedded, wiring layers 89 and 90 connected to the tungsten plugs 87 and 88, respectively, are formed, and the interlayer insulating layer on which the wiring layers 89 and 90 are formed. An interlayer insulating layer 91 is laminated on 86.
[0059]
A wiring layer 92 is formed on the interlayer insulating layer 91, and an interlayer insulating layer 93 is stacked on the interlayer insulating layer 91 on which the wiring layer 92 is formed. An electrode pad 94 disposed on the gate electrode 83 is formed on the interlayer insulating layer 93, and a protective film 95 a is formed on the electrode pad 94. As the protective film 95a, for example, a silicon nitride film or a laminated structure of a silicon nitride film and a silicon oxide film can be used.
[0060]
An opening 96 a that exposes the surface of the electrode pad 94 is formed in the protective film 95 a formed on the electrode pad 94. A resin layer 95b is formed on the protective film 95a in which the opening 96a is formed, and the resin layer 95b formed on the protective film 95a overlaps with the opening 96a formed in the protective film 95a. An opening 96b that exposes the surface of the electrode pad 94 is formed.
[0061]
A bump electrode 97 is formed on the electrode pad 94 exposed through the openings 96a and 96b. As the resin layer 95b, for example, polyimide resin or epoxy resin can be used.
Then, the bump electrode 97 formed on the electrode pad 94 is bonded onto the wiring substrate, whereby the semiconductor substrate 81 in which the gate electrode 83 and the impurity introduction layer 85 are formed under the electrode pad 94 is mounted on the wiring substrate. be able to.
[0062]
Here, by providing the resin layer 95b in which the opening 96b is formed on the protective film 95a, the stress applied to the electrode pad 94 can be released in the lateral direction through the resin layer 95b, and the bonding of the bump electrode 97 can be performed. Sometimes, the resin layer 95b can absorb the impact applied to the electrode pad 94.
For this reason, even when the gate electrode 83 or the impurity introduction layer 85 is disposed under the electrode pad 94, it is possible to prevent the impact applied to the electrode pad 94 from being applied straight to the gate electrode 83 or the impurity introduction layer 85. The impact applied to the gate electrode 83 or the impurity introduction layer 85 can be reduced. As a result, it is possible to dispose the gate electrode 83 or the impurity introduction layer 85 under the electrode pad 94 while suppressing damage to the gate electrode 83 or the impurity introduction layer 85, thereby reducing the area of the semiconductor chip. It becomes possible to do.
[0063]
In the above-described embodiment, the method of providing the bump electrode on the electrode pad has been described. However, the bump electrode is not necessarily provided on the electrode pad, and wire bonding may be performed on the electrode pad.
In the above-described embodiment, the semiconductor device has been described as an example. However, the present invention is not limited to the semiconductor device, and is applied to, for example, a liquid crystal display device, an organic EL element, a plasma display, or a build-up multilayer wiring board. You may make it do. Further, the present invention may be applied to ceramic elements such as surface acoustic wave (SAW) elements, optical elements such as optical modulators and optical switches, and various sensors such as magnetic sensors and biosensors.
[0064]
The above-described semiconductor device can be applied to electronic devices such as a liquid crystal display device, a mobile phone, a portable information terminal, a video camera, a digital camera, and an MD (Mini Disc) player. It is possible to reduce the size and weight of the electronic device without deteriorating.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a second embodiment.
FIG. 3 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a third embodiment.
FIG. 4 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a fourth embodiment.
FIG. 5 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a fifth embodiment.
[Explanation of symbols]
1, 21, 41, 61, 81 Semiconductor substrate 2, 22, 42, 62, 82 Gate insulating film 3, 23, 43, 63, 83 Gate electrode 4, 24, 44, 64, 84 Side wall, 5 , 25, 45, 65, 85 Impurity introduction layer, 6, 11, 13, 26, 31, 33, 46, 51, 53, 66, 71, 73 Interlayer insulating film, 7, 8, 27a-27c, 47a-47c 48, 67, 68a to 68c, 87, 88 Tungsten plug, 9, 10, 29, 32, 49, 50, 52, 69, 70a, 70b, 82, 90, 92 Wiring layer, 12 Stress buffer layer, 14, 34, 54, 74, 94 Electrode pad, 15, 35, 55, 75, 95a Protective film, 16, 36, 56, 76, 96a, 96b Opening, 17, 37, 57, 77, 97 Bump electrode, 30a, 30b The force distribution layer, 95b a resin layer

Claims (12)

半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記能動素子と前記電極パッドとの間に形成された配線層と、
前記配線層と同一層に形成され、前記電極パッド下に配置された応力緩和層とを備えることを特徴とする半導体装置。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A wiring layer formed between the active element and the electrode pad;
A semiconductor device comprising: a stress relaxation layer formed in the same layer as the wiring layer and disposed under the electrode pad. 半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記能動素子と前記電極パッドとの間に形成された配線層と、
前記電極パッド下に配置され、前記配線層に接続された金属プラグと、
前記配線層と同一層に形成され、前記電極パッド下に配置された応力分散層とを備えることを特徴とする半導体装置。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A wiring layer formed between the active element and the electrode pad;
A metal plug disposed under the electrode pad and connected to the wiring layer;
A semiconductor device comprising: a stress distribution layer formed in the same layer as the wiring layer and disposed under the electrode pad. 半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記能動素子と前記電極パッドとの間に形成された配線層と、
前記電極パッド下に配置され、前記電極パッドと前記配線層とを接続する第１金属プラグと、
前記第１金属プラグと重ならない位置に配置され、前記配線層と前記能動素子とを接続する第２金属プラグとを備えることを特徴とする半導体装置。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A wiring layer formed between the active element and the electrode pad;
A first metal plug disposed under the electrode pad and connecting the electrode pad and the wiring layer;
A semiconductor device comprising: a second metal plug disposed at a position not overlapping with the first metal plug and connecting the wiring layer and the active element. 半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記能動素子と前記電極パッドとの間に形成された配線層と、
前記電極パッドの接合面下を避けるようにして配置され、前記電極パッドと前記配線層とを接続する金属プラグとを備えることを特徴とする半導体装置。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A wiring layer formed between the active element and the electrode pad;
A semiconductor device, comprising: a metal plug disposed so as to avoid a portion below the bonding surface of the electrode pad, and connecting the electrode pad and the wiring layer. 半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記電極パッド上に形成された保護膜と、
前記保護膜上に形成された樹脂層と、
前記保護膜に形成され、前記電極パッドの表面を露出させる第１開口部と、
前記樹脂層に形成され、前記第１開口部を介して前記電極パッドの表面を露出させる第２開口部とを備えることを特徴とする半導体装置。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A protective film formed on the electrode pad;
A resin layer formed on the protective film;
A first opening formed in the protective film and exposing a surface of the electrode pad;
A semiconductor device comprising: a second opening formed in the resin layer and exposing the surface of the electrode pad through the first opening. 基板上に形成された電子素子と、
前記電子素子上に配置された端子電極と、
前記電子素子と前記端子電極との間に形成された配線層と、
前記配線層と同一層に形成され、前記端子電極下に配置された応力緩和層とを備えることを特徴とする電子デバイス。An electronic element formed on a substrate;
A terminal electrode disposed on the electronic element;
A wiring layer formed between the electronic element and the terminal electrode;
An electronic device comprising: a stress relaxation layer formed in the same layer as the wiring layer and disposed under the terminal electrode. 半導体基板上に形成された能動素子と、
前記能動素子上に配置された電極パッドと、
前記能動素子と前記電極パッドとの間に形成された配線層と、
前記配線層と同一層に形成され、前記電極パッド下に配置された応力緩和層と、
前記電極パッド上に形成された突出電極と、
前記突出電極が接合された配線基板と、
前記配線基板を介して前記能動素子に接続された電子部品とを備えることを特徴とする電子機器。An active element formed on a semiconductor substrate;
An electrode pad disposed on the active device;
A wiring layer formed between the active element and the electrode pad;
A stress relaxation layer formed in the same layer as the wiring layer and disposed under the electrode pad;
A protruding electrode formed on the electrode pad;
A wiring board to which the protruding electrodes are bonded;
An electronic device comprising: an electronic component connected to the active element through the wiring board. 半導体基板上に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、
前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、
前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、
前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングすることにより、第２配線層を形成するとともに、前記能動素子上に配置された応力緩衝層を形成する工程と、
前記第２配線層および応力緩衝層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、
前記第３層間絶縁層上に第３導電膜を成膜する工程と、
前記第３導電膜をパターニングすることにより、前記能動素子上に配置された電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming an active element on a semiconductor substrate;
Forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed;
Embedding a first tungsten plug connected to the active element in the first interlayer insulating layer;
Forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded;
Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film;
Forming a second interlayer insulating layer on the first interlayer insulating layer on which the first wiring layer is formed;
Forming a second conductive film on the second interlayer insulating layer;
Forming a second wiring layer by patterning the second conductive film and forming a stress buffer layer disposed on the active element;
Forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer and the stress buffer layer are formed;
Forming a third conductive film on the third interlayer insulating layer;
Forming the electrode pad disposed on the active element by patterning the third conductive film. A method for manufacturing a semiconductor device, comprising: 半導体基板上に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、
前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、
前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、
前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第１配線層に接続された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、
前記第２層間絶縁層上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成するとともに、前記能動素子上に配置された応力分散層を形成する工程と、
前記第２配線層および応力分散層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、
前記第２配線層に接続された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、
前記第３層間絶縁層上に第３導電膜を成膜する工程と、
前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグに接続された電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming an active element on a semiconductor substrate;
Forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed;
Embedding a first tungsten plug connected to the active element in the first interlayer insulating layer;
Forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded;
Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film;
Forming a second interlayer insulating layer on the first interlayer insulating layer on which the first wiring layer is formed;
Embedding a second tungsten plug connected to the first wiring layer in the second interlayer insulating layer;
Forming a second conductive film on the second interlayer insulating layer;
Patterning the second conductive film to form a second wiring layer connected to the second tungsten plug, and forming a stress distribution layer disposed on the active element;
Forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer and the stress dispersion layer are formed;
Burying a third tungsten plug connected to the second wiring layer in the third interlayer insulating layer;
Forming a third conductive film on the third interlayer insulating layer;
And patterning the third conductive film to form an electrode pad disposed on the active element and connected to the third tungsten plug. 半導体基板上に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、
前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、
前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、
前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第１配線層に接続され、前記第１タングステンプラグと重ならないように配置された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、
前記第２層間絶縁層上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成する工程と、
前記第２配線層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、
前記第２配線層に接続され、前記第２タングステンプラグと重ならないように配置された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、
前記第３層間絶縁層上に第３導電膜を成膜する工程と、
前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグに接続された電極パッドを形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming an active element on a semiconductor substrate;
Forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed;
Embedding a first tungsten plug connected to the active element in the first interlayer insulating layer;
Forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded;
Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film;
Forming a second interlayer insulating layer on the first interlayer insulating layer on which the first wiring layer is formed;
Embedding a second tungsten plug connected to the first wiring layer and arranged not to overlap the first tungsten plug in the second interlayer insulating layer;
Forming a second conductive film on the second interlayer insulating layer;
Forming a second wiring layer connected to the second tungsten plug by patterning the second conductive film;
Forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer is formed;
Burying a third tungsten plug connected to the second wiring layer and disposed so as not to overlap the second tungsten plug in the third interlayer insulating layer;
Forming a third conductive film on the third interlayer insulating layer;
And patterning the third conductive film to form an electrode pad disposed on the active element and connected to the third tungsten plug. 半導体基板上に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、
前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、
前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、
前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第１配線層に接続された第２タングステンプラグを前記第２層間絶縁層に埋め込む工程と、
前記第２層間絶縁層上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングすることにより、前記第２タングステンプラグに接続された第２配線層を形成する工程と、
前記第２配線層が形成された第２層間絶縁層上に第３層間絶縁層を形成する工程と、
前記第２配線層に接続された第３タングステンプラグを前記第３層間絶縁層に埋め込む工程と、
前記第３層間絶縁層上に第３導電膜を成膜する工程と、
前記第３導電膜をパターニングすることにより、前記能動素子上に配置され、前記第３タングステンプラグが外周部に接続された電極パッドを形成する工程と、
前記電極パッドが形成された前記第３層間絶縁層上に保護膜を形成する工程と、
前記電極パッドの外周部にかかるようにして前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming an active element on a semiconductor substrate;
Forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed;
Embedding a first tungsten plug connected to the active element in the first interlayer insulating layer;
Forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded;
Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film;
Forming a second interlayer insulating layer on the first interlayer insulating layer on which the first wiring layer is formed;
Embedding a second tungsten plug connected to the first wiring layer in the second interlayer insulating layer;
Forming a second conductive film on the second interlayer insulating layer;
Forming a second wiring layer connected to the second tungsten plug by patterning the second conductive film;
Forming a third interlayer insulating layer on the second interlayer insulating layer on which the second wiring layer is formed;
Burying a third tungsten plug connected to the second wiring layer in the third interlayer insulating layer;
Forming a third conductive film on the third interlayer insulating layer;
Patterning the third conductive film to form an electrode pad disposed on the active element and having the third tungsten plug connected to an outer periphery;
Forming a protective film on the third interlayer insulating layer on which the electrode pads are formed;
Forming an opening in the protective film to expose the surface of the electrode pad so as to cover the outer periphery of the electrode pad. 半導体基板上に能動素子を形成する工程と、
前記能動素子が形成された半導体基板上に第１層間絶縁層を形成する工程と、
前記能動素子に接続された第１タングステンプラグを前記第１層間絶縁層に埋め込む工程と、
前記第１タングステンプラグが埋め込まれた第１層間絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングすることにより、前記第１タングステンプラグに接続された第１配線層を形成する工程と、
前記第１配線層が形成された第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングすることにより、前記能動素子上に配置された電極パッドを形成する工程と、
前記電極パッドが形成された前記第２層間絶縁層上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる第１開口部を前記保護膜に形成する工程と、
前記第１開口部が形成された保護膜上に樹脂層を形成する工程と、
前記電極パッドの表面を露出させる第２開口部を前記樹脂層に形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming an active element on a semiconductor substrate;
Forming a first interlayer insulating layer on the semiconductor substrate on which the active element is formed;
Embedding a first tungsten plug connected to the active element in the first interlayer insulating layer;
Forming a first conductive film on the first interlayer insulating layer in which the first tungsten plug is embedded;
Forming a first wiring layer connected to the first tungsten plug by patterning the first conductive film;
Forming a second interlayer insulating layer on the first interlayer insulating layer on which the first wiring layer is formed;
Forming a second conductive film on the second interlayer insulating layer;
Patterning the second conductive film to form an electrode pad disposed on the active element;
Forming a protective film on the second interlayer insulating layer on which the electrode pads are formed;
Forming a first opening in the protective film to expose the surface of the electrode pad;
Forming a resin layer on the protective film in which the first opening is formed;
Forming a second opening in the resin layer to expose the surface of the electrode pad.
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