JP2003273154A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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Abstract

<P>PROBLEM TO BE SOLVED: To make a semiconductor device adaptable to a package with a lead terminal and a CSP without increasing cost or size of the semiconductor device. <P>SOLUTION: Metal wiring layers 7 are formed via an insulating layer 5 on the active element surface of a semiconductor substrate 3. The metal wiring layers 7 are disposed around four corners of a semiconductor chip area 9 which includes both wire bonding a pad area 11 and a rewiring pad area 13. A passivation film 15 is formed on the insulating layer 5 and the metal wiring layers 7. For the package with a lead terminal, the passivation film 15 on the wire bonding pad areas 11 is selectively removed to form pad openings. For the CSP, the passivation film 15 on the rewiring pad area 13 is selectively removed to form pad openings. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体基板の能動
素子面上に絶縁層を介して形成されたメタル配線層と、
メタル配線層を覆う保護膜を備えた半導体装置及びその
製造方法に関するものである。本発明の半導体装置及び
その製造方法は、従来からあるワイヤーボンディングに
対応する半導体装置と、再配線及びメタルポストを利用
したＣＳＰ（chip size package）等の半導体装置の両
方の半導体装置及びその製造方法に適用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring layer formed on an active element surface of a semiconductor substrate via an insulating layer,
The present invention relates to a semiconductor device having a protective film covering a metal wiring layer and a method for manufacturing the semiconductor device. A semiconductor device and a method for manufacturing the same according to the present invention are both a semiconductor device compatible with conventional wire bonding and a semiconductor device such as a CSP (chip size package) using rewiring and metal posts, and a method for manufacturing the same. Applied to.

【０００２】[0002]

【従来の技術】近年、携帯電話などの携帯電子機器の普
及に伴い、機器の小型化の要求が益々強くなってきてい
る。その影響は半導体装置にも及び、ＣＳＰ又はＷＬＣ
ＳＰ（Wafer Level CSP）と呼ばれる半導体チップとほ
ぼ同じ大きさのパッケージが開発され使用されるように
なってきた。ＣＳＰは例えば特開２００１−１６８１２
６号公報に開示されている。2. Description of the Related Art In recent years, with the spread of portable electronic devices such as mobile phones, there has been an increasing demand for miniaturization of the devices. The effect extends to the semiconductor device, and the CSP or WLC
A package of approximately the same size as a semiconductor chip called SP (Wafer Level CSP) has been developed and used. The CSP is, for example, JP 2001-16812 A.
No. 6 publication.

【０００３】図７は従来のＣＳＰを示す概略構成図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＧ−Ｇ位置での
断面図である。ＣＳＰ５５において、半導体基板３の能
動素子面上に絶縁層５を介してメタル配線層５７が形成
されている。メタル配線層５７は再配線用パッド領域１
３を含む領域に形成されている。再配線用パッド領域１
３は、メタルポストをＣＳＰ５５の四隅付近に設けるべ
く、ＣＳＰ５５の四隅付近とは異なる領域に設けられて
いる。絶縁層５上及びメタル配線層５７上にパッシベー
ション膜１５が形成されている。パッシベーション膜１
５には、再配線用パッド領域１３のメタル配線層５７上
にパッド開口部２５が形成されている。FIG. 7 is a schematic diagram showing a conventional CSP. FIG. 7A is a plan view and FIG. 7B is a sectional view taken along line GG in FIG. In the CSP 55, the metal wiring layer 57 is formed on the active element surface of the semiconductor substrate 3 with the insulating layer 5 interposed therebetween. The metal wiring layer 57 is the rewiring pad region 1
It is formed in a region including 3. Rewiring pad area 1
3 is provided in a region different from the vicinity of the four corners of the CSP 55 so that the metal posts are provided near the four corners of the CSP 55. The passivation film 15 is formed on the insulating layer 5 and the metal wiring layer 57. Passivation film 1
5, a pad opening 25 is formed on the metal wiring layer 57 in the rewiring pad region 13.

【０００４】パッシベーション膜１５上及びパッド開口
部２５内にポリイミド樹脂層２７（（Ａ）での図示は省
略）が形成されている。ポリイミド樹脂層２７にはパッ
ド開口部２５に対応する位置に接続孔２９が形成されて
いる。ポリイミド樹脂層２７上及び接続孔２９内に再配
線３１が形成されている。再配線３１は接続孔２９内か
らＣＳＰ５５の四隅付近に延びて形成されている。A polyimide resin layer 27 (not shown in (A)) is formed on the passivation film 15 and in the pad opening 25. A connection hole 29 is formed in the polyimide resin layer 27 at a position corresponding to the pad opening 25. Rewirings 31 are formed on the polyimide resin layer 27 and in the connection holes 29. The rewiring 31 is formed so as to extend from inside the connection hole 29 to near the four corners of the CSP 55.

【０００５】ＣＳＰ５５の四隅付近において、再配線３
１上にメタルポスト３３が形成されている。ポリイミド
樹脂層２７上、再配線３１及びメタルポスト３３の側面
に、メタルポスト３３の端面が露出するように封止樹脂
３５（（Ａ）での図示は省略）が形成されている。メタ
ルポスト３３の端面に半田バンプ３７が機械的に固着さ
れている。Rewiring 3 near the four corners of the CSP 55
A metal post 33 is formed on the surface 1. A sealing resin 35 (not shown in (A)) is formed on the side surfaces of the redistribution wiring 31 and the metal post 33 on the polyimide resin layer 27 so that the end surface of the metal post 33 is exposed. The solder bumps 37 are mechanically fixed to the end faces of the metal posts 33.

【０００６】ＣＳＰ５５は、ウエハ状態で封止樹脂３５
の形成及び半田バンプ３７の形成が行なわれた後に、個
片に切り出されたものである。ＣＳＰ５５の製造工程に
おいてウエハ状態で封止樹脂３５の形成及び半田バンプ
３７の形成を行なうことができるので、ＣＳＰ５５のサ
イズを小さくすることができる。The CSP 55 is a sealing resin 35 in a wafer state.
After being formed and the solder bumps 37 are formed, they are cut into individual pieces. Since the sealing resin 35 and the solder bumps 37 can be formed in a wafer state in the manufacturing process of the CSP 55, the size of the CSP 55 can be reduced.

【０００７】また、ＣＳＰは余りに小型のため、扱いに
くい等の問題があり、リード端子付きパッケージも依然
多く使われている。図８は従来のリード端子付きパッケ
ージを示す概略構成図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）のＨ−Ｈ位置での断面図である。図７と同じ機
能を果たす部分には同じ符号を付し、それらの部分の詳
細な説明は省略する。Further, since the CSP is too small, it has problems such as being difficult to handle, and the packages with lead terminals are still widely used. FIG. 8 is a schematic configuration diagram showing a conventional package with lead terminals, where (A) is a plan view and (B) is a plan view.
FIG. 7A is a sectional view taken along line H-H in FIG. The parts having the same functions as those in FIG. 7 are designated by the same reference numerals, and detailed description thereof will be omitted.

【０００８】半導体チップ５９において、半導体基板３
の能動素子面上に絶縁層５を介してメタル配線層６１が
形成されている。メタル配線層６１はワイヤーボンディ
ング用パッド領域１１を含む領域に形成されている。ワ
イヤーボンディング用パッド領域１１は、ボンディング
ワイヤーの長さをできるだけ短くすべく、半導体チップ
５９の四隅付近にそれぞれ設けられている。絶縁層５上
及びメタル配線層６１上にパッシベーション膜１５が形
成されている。パッシベーション膜１５には、ワイヤー
ボンディング用パッド領域１１のメタル配線層５７上に
パッド開口部１７が形成されている。In the semiconductor chip 59, the semiconductor substrate 3
A metal wiring layer 61 is formed on the surface of the active element via the insulating layer 5. The metal wiring layer 61 is formed in a region including the wire bonding pad region 11. The wire bonding pad regions 11 are provided in the vicinity of the four corners of the semiconductor chip 59 so as to minimize the length of the bonding wire. The passivation film 15 is formed on the insulating layer 5 and the metal wiring layer 61. In the passivation film 15, a pad opening 17 is formed on the metal wiring layer 57 in the wire bonding pad region 11.

【０００９】半導体チップ５９の周辺に、半導体チップ
５９の四隅のそれぞれに対応してリード端子１９が配置
されている。パッド開口部１７内のメタル配線層６１と
リード端子１９の一端がボンディングワイヤー２１によ
り電気的に接続されている。半導体チップ５９、リード
端子１９及びボンディングワイヤー２１は、リード端子
１９のボンディングワイヤー２１が接続された端部とは
反対側の端部（図示は省略）が露出するようにして封止
樹脂（図示は省略）により封止されている。Lead terminals 19 are arranged around the semiconductor chip 59 so as to correspond to the four corners of the semiconductor chip 59. The metal wiring layer 61 in the pad opening 17 and one end of the lead terminal 19 are electrically connected by a bonding wire 21. The semiconductor chip 59, the lead terminal 19, and the bonding wire 21 are exposed by a sealing resin (not shown) such that an end (not shown) opposite to the end to which the bonding wire 21 of the lead terminal 19 is connected is exposed. It is sealed by (omitted).

【００１０】半導体チップにおいて、最終製品としてリ
ード端子付きパッケージに格納するのか、又はＣＳＰの
ように半導体チップ上にメタルポストを立て、その上に
半田バンプを形成した形状にするのかによって、半導体
チップの電極を外部に引き出すためのメタル配線層及び
パッド開口部の配置や大きさが異なる。According to whether the semiconductor chip is stored in a package with lead terminals as a final product or a metal post is formed on the semiconductor chip like a CSP and solder bumps are formed on the metal post, the semiconductor chip of the semiconductor chip is formed. The layout and size of the metal wiring layer and the pad opening for extracting the electrode to the outside are different.

【００１１】例えばリード端子付きパッケージの場合、
半導体チップのパッド開口部内に配置されたメタル配線
層（電極パッドとも称される）と半導体チップの周辺に
配置されたリード端子をワイヤーボンディングにより電
気的に接続するのが一般的である。ワイヤーボンディン
グを行なう場合は、信頼性を確保するためにワイヤーの
長さをできるだけ短くする必要から、半導体チップのパ
ッド開口部をできるだけチップの周辺部に寄せて配置す
るのが好ましい。For example, in the case of a package with lead terminals,
Generally, a metal wiring layer (also referred to as an electrode pad) arranged in a pad opening of a semiconductor chip and a lead terminal arranged in the periphery of the semiconductor chip are electrically connected by wire bonding. When performing wire bonding, it is preferable to arrange the pad openings of the semiconductor chip as close to the peripheral portion of the chip as possible because the length of the wire needs to be as short as possible to ensure reliability.

【００１２】また、ＣＳＰの場合は、機械的強度の問題
によりパッド開口部にメタルポストを立てることができ
ないため、パッド開口部はメタルポストを立てる位置を
避けて配置する。このため、パッド開口部は半導体チッ
プの周辺部には配置しない場合が多い。また、ＣＳＰに
おけるパッド開口部の大きさは、メタルポストに再配線
するための大きさがあればよいので、通常、ワイヤーボ
ンディング用のパッド開口部に比べて小さく形成されて
いる。Further, in the case of CSP, since the metal post cannot be erected in the pad opening due to the problem of mechanical strength, the pad opening is arranged avoiding the position where the metal post is erected. Therefore, the pad opening is often not arranged in the peripheral portion of the semiconductor chip. The size of the pad opening in the CSP may be any size for rewiring to the metal post, so that it is usually formed smaller than the pad opening for wire bonding.

【００１３】このように、半導体チップは最終製品とし
てのパッケージに合わせてメタル配線層及びパッド開口
部の配置及び大きさを設計しているので、ワイヤーボン
ディングを前提に設計した半導体チップは基本的にはＣ
ＳＰに適用することはできないし、逆にＣＳＰを前提に
設計した半導体チップはワイヤーボンディングができ
ず、リード端子付きパッケージには適用することはでき
ないので、同じ機能をもつ半導体チップであっても、異
なるパッケージを使用する場合は２種類の半導体チップ
を設計する必要があった。そのため、同じ半導体製品を
他のパッケージに実装して製品化するには、少なくとも
製造工程のメタル配線層工程まで遡って露光マスクを別
々に用意する必要があり、余分なマスク費用が発生する
という問題があった。As described above, since the layout and size of the metal wiring layer and the pad openings are designed according to the package as the final product, the semiconductor chip is basically designed for wire bonding. Is C
Since it cannot be applied to SP, and conversely, a semiconductor chip designed on the premise of CSP cannot be wire-bonded and cannot be applied to a package with a lead terminal. Therefore, even a semiconductor chip having the same function, When using different packages, it was necessary to design two types of semiconductor chips. Therefore, in order to mount the same semiconductor product in another package and commercialize it, it is necessary to prepare separate exposure masks at least back to the metal wiring layer process of the manufacturing process, which causes an extra mask cost. was there.

【００１４】また、製品のパッケージとしてリード端子
付きのパッケージ又はＣＳＰのいずれを用いるのかが確
定するまでは、半導体チップの製造工程をメタル配線層
工程の手前で停止させておく必要があり、発注が確定し
てから製品納入までの工期が長くなるという問題があっ
た。Until it is decided whether the package with lead terminals or the CSP is used as the package of the product, it is necessary to stop the semiconductor chip manufacturing process before the metal wiring layer process, and the order is placed. There was a problem that the construction period from confirmation to product delivery would be long.

【００１５】このような問題を解決するため、特開２０
０１−５３１８６号公報や、特表平６−５０４４０８号
公報のように、ワイヤーボンディングを前提に設計した
半導体チップにインターポーザを用いたり、半導体チッ
プ上に絶縁層を介して電極を含む配線層をさらに形成し
たりし、さらにワイヤーボンディングパッドとインター
ポーザ又は絶縁層上に設けた電極とのワイヤーボンディ
ング接続を行なってパッドの位置を変換し、ＣＳＰを可
能にする技術が知られている。In order to solve such a problem, Japanese Patent Laid-Open No.
No. 01-53186 and Japanese Patent Publication No. 6-504408, an interposer is used for a semiconductor chip designed on the premise of wire bonding, or a wiring layer including electrodes is further provided on the semiconductor chip via an insulating layer. There is known a technique in which the CSP is made possible by forming or forming a wire bonding pad and wire-bonding connection between the wire bonding pad and an electrode provided on an interposer or an insulating layer to change the position of the pad.

【００１６】[0016]

【発明が解決しようとする課題】しかし、上記の方法で
は、半導体チップの他に、インターポーザや絶縁層及び
配線層のさらなる形成などが必要であり、製造コストが
増加するという問題があった。さらに、半導体チップ上
のワイヤーボンディング用パッドとインターポーザ又は
絶縁層上に設けた電極とのワイヤーボンディング接続を
行なうため、製造コストが増加し、さらにＣＳＰが大型
になってしまうという問題があった。However, the above method has a problem that the manufacturing cost is increased because it is necessary to further form an interposer, an insulating layer and a wiring layer in addition to the semiconductor chip. Further, since the wire bonding pad on the semiconductor chip and the electrode provided on the interposer or the insulating layer are connected by wire bonding, the manufacturing cost increases and the CSP becomes large.

【００１７】本発明は、製造コストを上昇させず、かつ
半導体装置のサイズを増大させることなくリード端子付
きパッケージにもＣＳＰにも対応することができる半導
体装置及びその製造方法を提供することを目的とするも
のである。It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same which can cope with a package with lead terminals and a CSP without increasing the manufacturing cost and without increasing the size of the semiconductor device. It is what

【００１８】[0018]

【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板の能動素子面上に絶縁層を介して形成
されたメタル配線層と、メタル配線層を覆う保護膜を備
えた半導体装置であって、上記メタル配線層は、ワイヤ
ーボンディング用パッド領域と、上記ワイヤーボンディ
ング用パッド領域とは異なる領域の再配線用パッド領域
の両方に形成されているものである。A semiconductor device according to the present invention includes a metal wiring layer formed on an active element surface of a semiconductor substrate via an insulating layer, and a protective film covering the metal wiring layer. The metal wiring layer is formed in both the wire bonding pad area and the rewiring pad area that is different from the wire bonding pad area.

【００１９】本発明にかかる半導体装置の製造方法は、
半導体基板の能動素子面上に絶縁層を介してワイヤーボ
ンディング用パッド領域と、上記ワイヤーボンディング
用パッド領域とは異なる領域の再配線用パッド領域の両
方を含むメタル配線層を形成する工程と、上記メタル配
線層を覆う保護膜を形成する工程と、上記保護膜に、上
記ワイヤーボンディング用パッド領域又は上記再配線用
パッド領域のいずれか一方にのみパッド開口部を形成す
る工程を含む。A method of manufacturing a semiconductor device according to the present invention is
Forming a metal wiring layer including both a wire bonding pad region on the active element surface of the semiconductor substrate via an insulating layer and a rewiring pad region in a region different from the wire bonding pad region; The method includes a step of forming a protective film covering the metal wiring layer, and a step of forming a pad opening in the protective film only in either the wire bonding pad region or the rewiring pad region.

【００２０】メタル配線層は、ワイヤーボンディング用
パッド領域と再配線用パッド領域の両方に形成されてい
るので、保護膜に形成するパッド開口部の配置を変更す
るだけで、リード端子付きパッケージにもＣＳＰにも対
応することができる。これにより、メタル配線層を形成
するための露光マスクは１枚で済み、さらにインターポ
ーザなどを使用する必要はないので、コストを上昇させ
ず、かつ半導体装置のサイズを増大させることなく、リ
ード端子付きパッケージにもＣＳＰにも対応することが
できる。Since the metal wiring layer is formed in both the wire bonding pad area and the rewiring pad area, it can be applied to the package with lead terminals by simply changing the arrangement of the pad openings formed in the protective film. It can also support CSP. As a result, only one exposure mask is required to form the metal wiring layer, and since it is not necessary to use an interposer or the like, the cost is not increased and the size of the semiconductor device is not increased. It can be used for both packages and CSP.

【００２１】[0021]

【発明の実施の形態】本発明の半導体装置において、上
記保護膜は、上記ワイヤーボンディング用パッド領域又
は上記再配線用パッド領域のいずれか一方にのみパッド
開口部を備えていることが好ましい。その結果、上記ワ
イヤーボンディング用パッド領域及び上記再配線用パッ
ド領域の両領域にパッド開口部を備えている場合に比べ
てパッド開口部の総面積を小さくすることができ、パッ
ド開口部からの水分の浸入などを低減することができ、
信頼性を向上させることができる。In the semiconductor device of the present invention, it is preferable that the protective film has a pad opening in only one of the wire bonding pad region and the rewiring pad region. As a result, the total area of the pad openings can be reduced as compared with the case where the pad openings are provided in both the wire bonding pad area and the rewiring pad area, and the moisture from the pad openings can be reduced. It is possible to reduce the infiltration of
The reliability can be improved.

【００２２】本発明の半導体装置において、上記再配線
用パッド領域は上記ワイヤーボンディング用パッド領域
よりも小さい面積であることが好ましい。その結果、再
配線用パッド領域にパッド開口部を設けてＣＳＰに適用
する場合に、メタルポスト配置場所の自由度を向上させ
ることができる。特に、再配線用パッド領域にのみパッ
ド開口部を備えているときは、パッド開口部の総面積を
さらに小さくすることができ、さらに信頼性を向上させ
ることができる。In the semiconductor device of the present invention, the rewiring pad region is preferably smaller in area than the wire bonding pad region. As a result, when a pad opening is provided in the rewiring pad region and applied to the CSP, the degree of freedom of the location of the metal post can be improved. In particular, when the pad opening portion is provided only in the rewiring pad region, the total area of the pad opening portion can be further reduced, and the reliability can be further improved.

【００２３】本発明の半導体装置において、メタル配線
層の構成例として、上記ワイヤーボンディング用パッド
領域に形成された上記メタル配線層と上記再配線用パッ
ド領域に形成された上記メタル配線層は、上記絶縁層上
の両パッド領域とは異なる領域に形成されたメタル配線
層を介して電気的に接続されているものと、上記メタル
配線層よりも下層に形成された配線を介して電気的に接
続されているものを挙げることができる。上記メタル配
線層よりも下層に形成された配線としては、メタル膜か
らなる配線、ポリシリコン膜からなる配線、拡散層から
なる配線などを挙げることができる。In the semiconductor device of the present invention, as an example of the structure of the metal wiring layer, the metal wiring layer formed in the pad area for wire bonding and the metal wiring layer formed in the pad area for rewiring are What is electrically connected via a metal wiring layer formed in a region different from both pad regions on the insulating layer, and electrically connected via a wiring formed below the metal wiring layer You can list the things that have been done. Examples of the wiring formed below the metal wiring layer include a wiring made of a metal film, a wiring made of a polysilicon film, and a wiring made of a diffusion layer.

【００２４】本発明の半導体装置の製造方法において、
上記保護膜形成までを完了した半製品を予め用意してお
き、製品仕様決定後に上記パッド開口部を形成すること
が好ましい。その結果、製品のパッケージとしてリード
端子付きのパッケージ又はＣＳＰのいずれを用いるのか
が確定していない場合でも、メタル配線層及び保護膜を
形成した状態の半製品を保管しておくことにより、発注
を受けてから製品納入までの工期を短縮することができ
る。In the method of manufacturing a semiconductor device of the present invention,
It is preferable to prepare a semi-finished product that has completed the formation of the protective film in advance and to form the pad opening after determining the product specifications. As a result, even if it is uncertain whether to use the package with lead terminals or the CSP as the package of the product, it is possible to place an order by storing the semi-finished product with the metal wiring layer and the protective film formed. It is possible to shorten the construction period from receipt to product delivery.

【００２５】[0025]

【実施例】図１は半導体装置の一実施例を示す概略構成
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位
置での断面図である。図１を参照してこの実施例を説明
する。ウエハ１を構成する半導体基板３の能動素子面上
に、例えばシリコン酸化膜からなる絶縁層５を介して、
Ａｌ（アルミニウム）からなるメタル配線層７が形成さ
れている。ここでは、メタル配線層７よりも下層の配線
及びその配線とメタル配線層７を電気的に接続するため
の接続孔の図示は省略されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a schematic constitutional view showing an embodiment of a semiconductor device, (A) is a plan view and (B) is a sectional view taken along line AA of (A). This embodiment will be described with reference to FIG. On the active element surface of the semiconductor substrate 3 constituting the wafer 1, for example, an insulating layer 5 made of a silicon oxide film,
A metal wiring layer 7 made of Al (aluminum) is formed. Here, illustration of wirings lower than the metal wiring layer 7 and connection holes for electrically connecting the wirings and the metal wiring layer 7 is omitted.

【００２６】メタル配線層７は半導体チップ領域９内の
四隅付近にそれぞれ配置されている。各メタル配線層７
は、ワイヤーボンディング用パッド領域１１と再配線用
パッド領域１３の両方に連続して形成されている。ワイ
ヤーボンディング用パッド領域１１は、ボンディングワ
イヤーの長さをできるだけ短くすべく、半導体チップ領
域９の四隅付近に設けられている。再配線用パッド領域
１３は、メタルポストを半導体チップの四隅付近に設け
るべく、半導体チップ領域９の四隅付近とは異なる半導
体チップ領域９内のワイヤーボンディング用パッド領域
１１の付近に設けられている。The metal wiring layers 7 are arranged near the four corners in the semiconductor chip region 9, respectively. Each metal wiring layer 7
Are continuously formed in both the wire bonding pad area 11 and the rewiring pad area 13. The wire bonding pad areas 11 are provided in the vicinity of the four corners of the semiconductor chip area 9 in order to make the length of the bonding wire as short as possible. The rewiring pad region 13 is provided in the vicinity of the wire bonding pad region 11 in the semiconductor chip region 9 different from the vicinity of the four corners of the semiconductor chip region 9 in order to provide the metal posts near the four corners of the semiconductor chip.

【００２７】例えばメタル配線層７の寸法は１８０×９
０μｍであり、ワイヤーボンディング用パッド領域１１
の寸法は８５×８５μｍであり、再配線用パッド領域１
３の寸法は５０×５０μｍである。再配線用パッド領域
１３の面積はワイヤーボンディング用パッド領域１１の
面積よりも小さい。For example, the size of the metal wiring layer 7 is 180 × 9.
0 μm, wire bonding pad area 11
Has a size of 85 × 85 μm, and the rewiring pad area 1
The dimension of 3 is 50 × 50 μm. The area of the rewiring pad region 13 is smaller than the area of the wire bonding pad region 11.

【００２８】絶縁層３上及びメタル配線層７上にパッシ
ベーション膜（保護膜）１５が形成されている。パッシ
ベーション膜１５としては、例えば下層がシリコン酸化
膜、上層がシリコン窒化膜からなる積層膜を用いること
ができる。図１に示した状態では、メタル配線層７のす
べての領域がパッシベーション膜１５で覆われている。A passivation film (protective film) 15 is formed on the insulating layer 3 and the metal wiring layer 7. As the passivation film 15, for example, a laminated film having a lower layer made of a silicon oxide film and an upper layer made of a silicon nitride film can be used. In the state shown in FIG. 1, the entire area of the metal wiring layer 7 is covered with the passivation film 15.

【００２９】図１を参照して、製造方法の一実施例を説
明する。ウエハ状態の半導体基板３上に半導体素子を形
成した後、絶縁層５を形成する。ここで、半導体基板３
と絶縁層５の間に絶縁層及びメタル配線層を形成する工
程を含んでもよい。絶縁層５の所定の領域に接続孔を形
成した後、接続孔内及び絶縁層５上に、ワイヤーボンデ
ィング用パッド領域１１及び再配線用パッド領域１３の
両方を含む領域にメタル配線層７を形成する。絶縁層５
上及びメタル配線層７上にシリコン酸化膜及びシリコン
窒化膜を順に堆積してパッシベーション膜１５を形成す
る。An embodiment of the manufacturing method will be described with reference to FIG. After the semiconductor element is formed on the semiconductor substrate 3 in a wafer state, the insulating layer 5 is formed. Here, the semiconductor substrate 3
A step of forming an insulating layer and a metal wiring layer between the insulating layer 5 and the insulating layer 5 may be included. After forming a connection hole in a predetermined region of the insulating layer 5, a metal wiring layer 7 is formed in the connection hole and on the insulating layer 5 in a region including both the wire bonding pad region 11 and the rewiring pad region 13. To do. Insulating layer 5
A silicon oxide film and a silicon nitride film are sequentially deposited on the top and the metal wiring layer 7 to form a passivation film 15.

【００３０】図１に示した実施例では、メタル配線層７
がワイヤーボンディング用パッド領域１１及び再配線用
パッド領域１３の両方に形成されている。パッシベーシ
ョン膜１５にパッド開口部を形成する領域を選択するこ
とにより、ワイヤーボンディングを用いるリード端子付
きパッケージ及び再配線を形成するＣＳＰの両方に適用
することができる。まず、この実施例をリード端子付き
パッケージに適用した実施例を図２を参照して説明す
る。In the embodiment shown in FIG. 1, the metal wiring layer 7
Are formed in both the wire bonding pad area 11 and the rewiring pad area 13. By selecting a region where the pad opening is formed in the passivation film 15, it can be applied to both a package with lead terminals using wire bonding and a CSP for forming rewiring. First, an embodiment in which this embodiment is applied to a package with lead terminals will be described with reference to FIG.

【００３１】図２は図１に示した実施例を適用したリー
ド端子付きパッケージの一実施例を示す概略構成図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での
断面図である。図１と同じ機能を果たす部分には同じ符
号を付し、それらの部分の詳細な説明は省略する。図２
を参照してこの実施例を説明する。2A and 2B are schematic configuration diagrams showing an embodiment of a package with lead terminals to which the embodiment shown in FIG. 1 is applied. FIG. 2A is a plan view and FIG. 2B is a BB line of FIG. It is sectional drawing in a position. Portions having the same functions as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. Figure 2
This embodiment will be described with reference to FIG.

【００３２】半導体チップ１６において、半導体基板３
の能動素子面上に絶縁層５を介してメタル配線層７が形
成されており、さらにその上にパッシベーション膜１５
が形成されている。パッシベーション膜１５には、ワイ
ヤーボンディング用パッド領域１１のメタル配線層７上
にパッド開口部１７が形成されている。再配線用パッド
領域１３のメタル配線層７上はパッシベーション膜１５
で覆われている。半導体チップ１６は、図１に示したウ
エハ状態から、パッド開口部１７が形成された後に、個
片に切り出されたものである。In the semiconductor chip 16, the semiconductor substrate 3
A metal wiring layer 7 is formed on the surface of the active element via an insulating layer 5, and a passivation film 15 is further formed thereon.
Are formed. In the passivation film 15, a pad opening 17 is formed on the metal wiring layer 7 in the pad region 11 for wire bonding. The passivation film 15 is formed on the metal wiring layer 7 in the rewiring pad region 13.
Is covered with. The semiconductor chip 16 is obtained by cutting the wafer shown in FIG. 1 into individual pieces after the pad openings 17 are formed.

【００３３】半導体チップ１６の周辺に、半導体チップ
１６の四隅のそれぞれに対応してリード端子１９が配置
されている。パッド開口部１７内のメタル配線層７とリ
ード端子１９の一端がボンディングワイヤー２１により
電気的に接続されている。半導体チップ１６、リード端
子１９及びボンディングワイヤー２１は、リード端子１
９のボンディングワイヤー２１が接続された端部とは反
対側の端部（図示は省略）が露出するようにして封止樹
脂（図示は省略）により封止されている。Lead terminals 19 are arranged around the semiconductor chip 16 in correspondence with the four corners of the semiconductor chip 16. The metal wiring layer 7 in the pad opening 17 and one end of the lead terminal 19 are electrically connected by a bonding wire 21. The semiconductor chip 16, the lead terminal 19 and the bonding wire 21 are the lead terminal 1
It is sealed with a sealing resin (not shown) such that an end (not shown) opposite to the end to which the bonding wire 21 of 9 is connected is exposed.

【００３４】図１及び図２を参照して、リード端子付き
パッケージの製造方法の一実施例を説明する。図１を参
照して説明した製造方法の実施例と同様にして、ウエハ
状態の半導体基板３上、半導体素子、絶縁層５、メタル
配線層７及びパッシベーション膜１５を順次形成する。An embodiment of a method of manufacturing a package with lead terminals will be described with reference to FIGS. Similar to the embodiment of the manufacturing method described with reference to FIG. 1, the semiconductor element, the insulating layer 5, the metal wiring layer 7, and the passivation film 15 are sequentially formed on the semiconductor substrate 3 in a wafer state.

【００３５】フォトリソグラフィ技術及びエッチング技
術を用いて、ワイヤーボンディング用パッド領域１１の
メタル配線層７上のパッシベーション膜１５を選択的に
除去してパッド開口部１７を形成する。その後、半導体
チップ１６をウエハから切り出す。The photolithography technique and the etching technique are used to selectively remove the passivation film 15 on the metal wiring layer 7 in the pad region 11 for wire bonding to form a pad opening 17. After that, the semiconductor chip 16 is cut out from the wafer.

【００３６】リード端子１９を備えたリードフレーム
（図示は省略）に半導体チップ１６を搭載した後、ボン
ディングワイヤー２１を用いてパッド開口部１７内のメ
タル配線層７とリード端子１９のワイヤーボンディング
を行なう。ワイヤーボンディング後、封止樹脂を用いて
樹脂封止処理を行なう。その後、不必要なリードフレー
ムを切断してリード端子付きパッケージを取り出す。After mounting the semiconductor chip 16 on a lead frame (not shown) having the lead terminals 19, the bonding wire 21 is used to wire bond the metal wiring layer 7 in the pad opening 17 and the lead terminal 19. . After wire bonding, a resin sealing process is performed using a sealing resin. After that, the unnecessary lead frame is cut and the package with lead terminals is taken out.

【００３７】図２に示したように、ワイヤーボンディン
グ用パッド領域１１のメタル配線層７上に対応してパッ
シベーション膜１５にパッド開口部１７を設けることに
より、図１に示した実施例をリード端子付きパッケージ
に適用することができる。また、図１に示した実施例は
ＣＳＰに適用することもできる。図１に示した実施例を
ＣＳＰに適用した実施例を図３を参照して説明する。As shown in FIG. 2, by providing a pad opening 17 in the passivation film 15 corresponding to the metal wiring layer 7 in the pad region 11 for wire bonding, the lead terminal of the embodiment shown in FIG. Can be applied to the package with. The embodiment shown in FIG. 1 can also be applied to CSP. An embodiment in which the embodiment shown in FIG. 1 is applied to a CSP will be described with reference to FIG.

【００３８】図３は図１に示した実施例を適用したＣＳ
Ｐの一実施例を示す概略構成図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。図
１及び図２と同じ機能を果たす部分には同じ符号を付
し、それらの部分の詳細な説明は省略する。図３を参照
してこの実施例を説明する。FIG. 3 shows a CS to which the embodiment shown in FIG. 1 is applied.
It is a schematic block diagram which shows one Example of P, (A) is a top view, (B) is sectional drawing in CC position of (A). 1 and 2 are given the same reference numerals, and detailed description thereof will be omitted. This embodiment will be described with reference to FIG.

【００３９】ＣＳＰ２３において、半導体基板３の能動
素子面上に絶縁層５を介してメタル配線層７が形成され
ており、さらにその上にパッシベーション膜１５が形成
されている。パッシベーション膜１５には再配線用パッ
ド領域１３のメタル配線層７上にパッド開口部２５が形
成されている。ワイヤーボンディング用パッド領域１１
のメタル配線層７上はパッシベーション膜１５で覆われ
ている。In the CSP 23, the metal wiring layer 7 is formed on the active element surface of the semiconductor substrate 3 via the insulating layer 5, and the passivation film 15 is further formed thereon. In the passivation film 15, a pad opening 25 is formed on the metal wiring layer 7 in the rewiring pad region 13. Pad area 11 for wire bonding
The metal wiring layer 7 is covered with a passivation film 15.

【００４０】パッシベーション膜１５上及びパッド開口
部２５内にポリイミド樹脂層２７（（Ａ）での図示は省
略）が形成されている。ポリイミド樹脂層２７にはパッ
ド開口部２５に対応する位置に接続孔２９が形成されて
いる。ポリイミド樹脂層２７上及び接続孔２９内に例え
ばＣｕ（銅）からなる再配線３１が形成されている。再
配線３１は接続孔２９内からＣＳＰ２３の四隅付近に延
びて形成されている。A polyimide resin layer 27 (not shown in (A)) is formed on the passivation film 15 and in the pad opening 25. A connection hole 29 is formed in the polyimide resin layer 27 at a position corresponding to the pad opening 25. Rewirings 31 made of, for example, Cu (copper) are formed on the polyimide resin layer 27 and in the connection holes 29. The rewiring 31 is formed so as to extend from inside the connection hole 29 to near the four corners of the CSP 23.

【００４１】ＣＳＰ２３の四隅付近において、再配線３
１上に例えばＣｕからなるメタルポスト３３が形成され
ている。ポリイミド樹脂層２７上、再配線３１及びメタ
ルポスト３３の側面に、メタルポスト３３の端面が露出
するように封止樹脂３５（（Ａ）での図示は省略）が形
成されている。メタルポスト３３の端面に半田バンプ３
７が機械的に固着されている。Rewiring 3 near the four corners of the CSP 23
A metal post 33 made of, for example, Cu is formed on the surface 1. A sealing resin 35 (not shown in (A)) is formed on the side surfaces of the redistribution wiring 31 and the metal post 33 on the polyimide resin layer 27 so that the end surface of the metal post 33 is exposed. Solder bump 3 on the end face of metal post 33
7 is mechanically fixed.

【００４２】ＣＳＰ２３は、図１に示したウエハ状態か
ら、パッド開口部２５が形成され、さらにポリイミド樹
脂層２７、接続孔２９、再配線３１、メタルポスト３
３、封止樹脂３５及び半田バンプ３７が形成された後
に、個片に切り出されたものである。In the CSP 23, the pad opening 25 is formed from the wafer state shown in FIG. 1, and the polyimide resin layer 27, the connection hole 29, the rewiring 31, and the metal post 3 are further formed.
3, the sealing resin 35 and the solder bumps 37 are formed and then cut into individual pieces.

【００４３】図１及び図３を参照して、ＣＳＰの製造方
法の一実施例を説明する。図１を参照して説明した製造
方法の実施例と同様にして、ウエハ状態の半導体基板３
上に、絶縁層５、メタル配線層７及びパッシベーション
膜１５を順次形成する。An embodiment of a method for manufacturing a CSP will be described with reference to FIGS. Similar to the embodiment of the manufacturing method described with reference to FIG. 1, the semiconductor substrate 3 in a wafer state
An insulating layer 5, a metal wiring layer 7 and a passivation film 15 are sequentially formed on the top.

【００４４】フォトリソグラフィ技術及びエッチング技
術を用いて、再配線用パッド領域１３のメタル配線層７
上のパッシベーション膜１５を選択的に除去してパッド
開口部２５を形成する。パッシベーション膜１５上及び
パッド開口部２５内に、パッド開口部２５に対応して接
続孔２９をもつポリイミド樹脂層２７を形成する。接続
孔２９内及びポリイミド樹脂層２７上の所定の領域に再
配線３１を形成する。再配線３１上の所定の領域にメタ
ルポスト３３を形成した後、ウエハ状態のままで封止樹
脂３５を形成する。メタルポスト３３の端面に半田バン
プ３７を機械的に固着させた後、ＣＳＰ２３をウエハか
ら切り出す。The metal wiring layer 7 in the rewiring pad region 13 is formed by using the photolithography technique and the etching technique.
The upper passivation film 15 is selectively removed to form a pad opening 25. A polyimide resin layer 27 having a connection hole 29 corresponding to the pad opening 25 is formed on the passivation film 15 and in the pad opening 25. The rewiring 31 is formed in the connection hole 29 and in a predetermined region on the polyimide resin layer 27. After forming the metal post 33 in a predetermined region on the rewiring 31, the sealing resin 35 is formed in the wafer state. After the solder bumps 37 are mechanically fixed to the end faces of the metal posts 33, the CSP 23 is cut out from the wafer.

【００４５】図３に示したように、再配線用パッド領域
１３のメタル配線層７上に対応してパッシベーション膜
１５にパッド開口部２５を設けることにより、図１に示
した実施例をＣＳＰに適用することができる。パッド開
口部２５の面積、すなわち再配線用パッド領域１３の面
積は、再配線３１を形成するのに必要な面積があればよ
いので、ワイヤーボンディングを行なうためのパッド開
口部１７の面積、すなわちワイヤーボンディング用パッ
ド領域１１の面積に比べて小さくすることができる。こ
れにより、パッド開口部２５の総面積を小さくすること
ができ、パッド開口部２５からの水分の浸入などを低減
させて信頼性を向上させることができる。また、メタル
ポスト３３の配置場所の自由度を向上させることができ
る。As shown in FIG. 3, the pad opening 25 is provided in the passivation film 15 corresponding to the metal wiring layer 7 in the rewiring pad region 13, so that the embodiment shown in FIG. Can be applied. The area of the pad opening 25, that is, the area of the rewiring pad region 13 may be an area necessary for forming the rewiring 31, and therefore the area of the pad opening 17 for performing wire bonding, that is, the wire. It can be made smaller than the area of the bonding pad region 11. As a result, the total area of the pad opening 25 can be reduced, and the intrusion of water from the pad opening 25 can be reduced to improve the reliability. In addition, it is possible to improve the degree of freedom in the location of the metal post 33.

【００４６】図１から図３に示したように、ワイヤーボ
ンディング用パッド領域１１と、ワイヤーボンディング
用パッド領域１１とは異なる領域の再配線用パッド領域
１３の両方にメタル配線層７を形成することにより、イ
ンターポーザなどを介することなく、パッシベーション
膜に形成するパッド開口部の位置を変更するだけで、リ
ード端子付きパッケージにもＣＳＰにも対応することが
できる。As shown in FIGS. 1 to 3, the metal wiring layer 7 is formed in both the wire bonding pad region 11 and the rewiring pad region 13 in a region different from the wire bonding pad region 11. Thus, by simply changing the position of the pad opening formed in the passivation film without interposing an interposer or the like, the package with lead terminals and the CSP can be dealt with.

【００４７】図１から図３を参照して説明した半導体装
置及びその製造方法の実施例では、パッシベーション膜
１５に形成するパッド開口部の位置を変更するだけで、
リード端子付きパッケージにもＣＳＰにも対応すること
ができるので、発注を受けてから製品納入までの工期が
短縮できる。さらに、メタル配線層７を形成するための
露光マスクは１枚で済むので、製造コストを上昇させる
ことはない。さらに、インターポーザなどを使用するこ
となく、リード端子付きパッケージにもＣＳＰにも対応
することができるため、製造コストを上昇させることは
なく、さらに半導体装置のサイズを増大させることもな
い。In the embodiments of the semiconductor device and the method of manufacturing the same described with reference to FIGS. 1 to 3, the positions of the pad openings formed in the passivation film 15 are simply changed.
Since it can be used for both packages with lead terminals and CSP, it can shorten the construction period from receiving the order to delivering the product. Further, since only one exposure mask is required to form the metal wiring layer 7, the manufacturing cost will not be increased. Furthermore, since it is possible to handle both the package with lead terminals and the CSP without using an interposer or the like, the manufacturing cost is not increased and the size of the semiconductor device is not increased.

【００４８】図１から図３に示した実施例では、ワイヤ
ーボンディング用パッド領域１１に形成されたメタル配
線層７と再配線用パッド領域１３に形成されたメタル配
線層７は、絶縁層５上の両パッド領域とは異なる領域に
形成されたメタル配線層７を介して電気的に接続されて
いるが、本発明はこれに限定されるものではなく、ワイ
ヤーボンディング用パッド領域１１に形成されたメタル
配線層７と再配線用パッド領域１３に形成されたメタル
配線層７は、絶縁層５上では分離して形成され、メタル
配線層７よりも下層に形成された配線を介して電気的に
接続されているようにしてもよい。この実施例について
図４から図６を参照して説明する。In the embodiment shown in FIGS. 1 to 3, the metal wiring layer 7 formed in the wire bonding pad area 11 and the metal wiring layer 7 formed in the rewiring pad area 13 are formed on the insulating layer 5. Although they are electrically connected to each other via the metal wiring layer 7 formed in a region different from both pad regions of the present invention, the present invention is not limited to this and is formed in the pad region 11 for wire bonding. The metal wiring layer 7 and the metal wiring layer 7 formed in the rewiring pad region 13 are formed separately on the insulating layer 5 and electrically connected via the wiring formed below the metal wiring layer 7. It may be connected. This embodiment will be described with reference to FIGS. 4 to 6.

【００４９】図４は半導体装置の他の実施例を示す概略
構成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−
Ｄ位置での断面図である。図１と同じ機能を果たす部分
には同じ符号を付し、それらの部分の詳細な説明は省略
する。図４を参照してこの実施例を説明する。FIG. 4 is a schematic constitutional view showing another embodiment of the semiconductor device. (A) is a plan view, (B) is a D- line of (A).
It is sectional drawing in D position. Portions having the same functions as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. This embodiment will be described with reference to FIG.

【００５０】ウエハ１を構成する半導体基板３の能動素
子面上に、例えばシリコン酸化膜からなる絶縁層３９を
介して、例えばＡｌからなる下層メタル配線層４１が形
成されている。ここでは、下層メタル配線層４１よりも
下層の配線及びその配線と下層メタル配線層４１を電気
的に接続するための接続孔の図示は省略されている。絶
縁層３９上及び下層メタル配線層４１上に、例えばシリ
コン酸化膜からなる絶縁層４３が形成されている。A lower metal wiring layer 41 made of, for example, Al is formed on the active element surface of the semiconductor substrate 3 constituting the wafer 1 with an insulating layer 39 made of, for example, a silicon oxide film interposed therebetween. Here, illustrations of wirings lower than the lower metal wiring layer 41 and connection holes for electrically connecting the wirings and the lower metal wiring layer 41 are omitted. An insulating layer 43 made of, for example, a silicon oxide film is formed on the insulating layer 39 and the lower metal wiring layer 41.

【００５１】絶縁層４３上にメタル配線層４５，４７が
形成されている。メタル配線層４５は、ワイヤーボンデ
ィング用パッド領域１１を含む半導体チップ領域９内の
四隅付近にそれぞれ配置されている。メタル配線層４７
は、半導体チップ領域９の四隅付近とは異なる半導体チ
ップ領域９内の領域に設けられた再配線用パッド領域１
３を含む領域に配置されている。メタル配線層４５と４
７は互いに分離して形成されている。Metal wiring layers 45 and 47 are formed on the insulating layer 43. The metal wiring layers 45 are arranged near the four corners in the semiconductor chip region 9 including the wire bonding pad region 11, respectively. Metal wiring layer 47
Is a rewiring pad region 1 provided in a region in the semiconductor chip region 9 different from the vicinity of the four corners of the semiconductor chip region 9.
It is arranged in a region including 3. Metal wiring layers 45 and 4
7 are formed separately from each other.

【００５２】絶縁層４３に、メタル配線層４５，４７と
下層メタル配線層４１を電気的に接続するための接続孔
４９が形成されている。接続孔４９内にメタル配線層４
５，４７の一部分が形成されている。メタル配線層４５
と４７は、接続孔４９、下層メタル配線層４１及び接続
孔４９を介して電気的に接続されている。In the insulating layer 43, a connection hole 49 for electrically connecting the metal wiring layers 45 and 47 and the lower metal wiring layer 41 is formed. The metal wiring layer 4 is formed in the connection hole 49.
5, 47 are partially formed. Metal wiring layer 45
And 47 are electrically connected through the connection hole 49, the lower metal wiring layer 41, and the connection hole 49.

【００５３】絶縁層４３上及びメタル配線層４５，４７
上にパッシベーション膜１５が形成されている。図４に
示した状態では、メタル配線層４５，４７のすべての領
域がパッシベーション膜１５で覆われている。On the insulating layer 43 and the metal wiring layers 45, 47
A passivation film 15 is formed on top. In the state shown in FIG. 4, all regions of the metal wiring layers 45 and 47 are covered with the passivation film 15.

【００５４】この実施例では、２層メタル配線層構造の
例について説明しているが、本発明はこれに限定される
ものではなく、単層メタル配線層構造であってもよい
し、３層以上のメタル配線層構造であってもよい。ま
た、接続孔４９内にメタル配線層４５，４７の一部分が
形成されているが、本発明はこれに限定されるものでは
なく、接続孔４９内には、例えばタングステンなど、メ
タル配線層４５，４７の材料とは異なる導電材料が埋め
込まれているようにしてもよい。In this embodiment, an example of a two-layer metal wiring layer structure has been described, but the present invention is not limited to this, and a single-layer metal wiring layer structure may be used, or a three-layer structure. The above metal wiring layer structure may be used. Further, although the metal wiring layers 45 and 47 are partially formed in the connection hole 49, the present invention is not limited to this, and the metal wiring layer 45, such as tungsten, is formed in the connection hole 49. A conductive material different from the material of 47 may be embedded.

【００５５】図４を参照して、製造方法の他の実施例を
説明する。ウエハ状態の半導体基板３上に半導体素子を
形成した後、絶縁層３９を形成する。絶縁層３９の所定
の領域に接続孔を形成した後、絶縁層３９上の所定の領
域及び接続孔内に下層メタル配線層４１を形成する。絶
縁層３９上及び下層メタル配線層４１上に絶縁層４３を
形成する。絶縁層４３に接続孔４９を形成した後、絶縁
層４１上の所定の領域及び接続孔４９内にメタル配線層
４５，４７を形成する。絶縁層４３上及びメタル配線層
４５，４７上にシリコン酸化膜及びシリコン窒化膜を順
に堆積してパッシベーション膜１５を形成する。Another embodiment of the manufacturing method will be described with reference to FIG. After the semiconductor element is formed on the semiconductor substrate 3 in the wafer state, the insulating layer 39 is formed. After forming the connection hole in the predetermined region of the insulating layer 39, the lower metal wiring layer 41 is formed in the predetermined region and the connection hole on the insulating layer 39. An insulating layer 43 is formed on the insulating layer 39 and the lower metal wiring layer 41. After forming the connection hole 49 in the insulating layer 43, the metal wiring layers 45 and 47 are formed in a predetermined region on the insulating layer 41 and in the connection hole 49. A silicon oxide film and a silicon nitride film are sequentially deposited on the insulating layer 43 and the metal wiring layers 45 and 47 to form the passivation film 15.

【００５６】図４に示した実施例では、メタル配線層４
５がワイヤーボンディング用パッド領域１１を含む領域
に形成され、メタル配線層４７が再配線用パッド領域１
３を含む領域に形成されている。パッシベーション膜１
５にパッド開口部を形成する領域を選択することによ
り、ワイヤーボンディングを用いるリード端子付きパッ
ケージ及び再配線を形成するＣＳＰの両方に適用するこ
とができる。まず、この実施例をリード端子付きパッケ
ージに適用した実施例を図５を参照して説明する。In the embodiment shown in FIG. 4, the metal wiring layer 4
5 is formed in a region including the pad region 11 for wire bonding, and the metal wiring layer 47 is the pad region 1 for rewiring.
It is formed in a region including 3. Passivation film 1
By selecting the region where the pad opening is formed in 5, it can be applied to both a package with a lead terminal using wire bonding and a CSP for forming a rewiring. First, an embodiment in which this embodiment is applied to a package with lead terminals will be described with reference to FIG.

【００５７】図５は図４に示した実施例を適用したリー
ド端子付きパッケージの一実施例を示す概略構成図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での
断面図である。図４と同じ機能を果たす部分には同じ符
号を付し、それらの部分の詳細な説明は省略する。図５
を参照してこの実施例を説明する。FIG. 5 is a schematic constitutional view showing an embodiment of a package with lead terminals to which the embodiment shown in FIG. 4 is applied. (A) is a plan view, (B) is an EE of (A). It is sectional drawing in a position. Portions having the same functions as those in FIG. 4 are denoted by the same reference numerals, and detailed description of those portions will be omitted. Figure 5
This embodiment will be described with reference to FIG.

【００５８】半導体チップ５１において、半導体基板３
の能動素子面上に、絶縁層３９を介して下層メタル配線
層４１が形成されており、さらにその上に絶縁層４３が
形成されている。絶縁層４３には接続孔４９が形成され
ている。絶縁層４３上及び接続孔４９内にメタル配線層
４５，４７が形成されている。絶縁層４３上及びメタル
配線層４５，４７上にパッシベーション膜１５が形成さ
れている。パッシベーション膜１５にはワイヤーボンデ
ィング用パッド領域１１のメタル配線層４５上にパッド
開口部１７が形成されている。再配線用パッド領域１３
のメタル配線層４７上はパッシベーション膜１５で覆わ
れている。半導体チップ５１は、図４に示したウエハ状
態から、パッド開口部１７が形成された後に、個片に切
り出されたものである。In the semiconductor chip 51, the semiconductor substrate 3
A lower metal wiring layer 41 is formed on the active element surface via an insulating layer 39, and an insulating layer 43 is further formed thereon. A connection hole 49 is formed in the insulating layer 43. Metal wiring layers 45 and 47 are formed on the insulating layer 43 and in the connection hole 49. The passivation film 15 is formed on the insulating layer 43 and the metal wiring layers 45 and 47. A pad opening 17 is formed in the passivation film 15 on the metal wiring layer 45 in the wire bonding pad region 11. Rewiring pad area 13
The metal wiring layer 47 is covered with the passivation film 15. The semiconductor chip 51 is obtained by cutting the wafer state shown in FIG. 4 into individual pieces after the pad openings 17 are formed.

【００５９】半導体チップ５１の周辺に、半導体チップ
５１の四隅のそれぞれに対応してリード端子１９が配置
されている。パッド開口部１７内のメタル配線層４５と
リード端子１９の一端がボンディングワイヤー２１によ
り電気的に接続されている。半導体チップ５１、リード
端子１９及びボンディングワイヤー２１は、リード端子
１９のボンディングワイヤー２１が接続された端部とは
反対側の端部（図示は省略）が露出するようにして封止
樹脂（図示は省略）により封止されている。Around the semiconductor chip 51, lead terminals 19 are arranged corresponding to the four corners of the semiconductor chip 51. The metal wiring layer 45 in the pad opening 17 and one end of the lead terminal 19 are electrically connected by a bonding wire 21. The semiconductor chip 51, the lead terminal 19 and the bonding wire 21 are exposed to the end (not shown) opposite to the end to which the bonding wire 21 of the lead terminal 19 is connected so that the sealing resin (not shown) is exposed. It is sealed by (omitted).

【００６０】図４及び図５を参照して、リード端子付き
パッケージの製造方法の他の実施例を説明する。図４を
参照して説明した製造方法の実施例と同様にして、ウエ
ハ状態の半導体基板３上に、半導体素子、絶縁層３９、
接続孔、下層メタル配線層４１、絶縁層４３、接続孔４
９及びメタル配線層４５，４７及びパッシベーション膜
１５を順次形成する。Another embodiment of a method of manufacturing a package with lead terminals will be described with reference to FIGS. Similar to the embodiment of the manufacturing method described with reference to FIG. 4, on the semiconductor substrate 3 in a wafer state, the semiconductor element, the insulating layer 39,
Connection hole, lower metal wiring layer 41, insulating layer 43, connection hole 4
9, the metal wiring layers 45 and 47, and the passivation film 15 are sequentially formed.

【００６１】フォトリソグラフィ技術及びエッチング技
術を用いて、ワイヤーボンディング用パッド領域１１の
メタル配線層４５上のパッシベーション膜１５を選択的
に除去してパッド開口部１７を形成する。その後、半導
体チップ５１をウエハから切り出す。リード端子１９を
備えたリードフレーム（図示は省略）に半導体チップ５
１を搭載した後、ボンディングワイヤー２１を用いてパ
ッド開口部１７内のメタル配線層４５とリード端子１９
のワイヤーボンディングを行なう。ワイヤーボンディン
グ後、封止樹脂を用いて樹脂封止処理を行なう。その
後、不必要なリードフレームを切断してリード端子付き
パッケージを取り出す。The photolithography technique and the etching technique are used to selectively remove the passivation film 15 on the metal wiring layer 45 in the pad region 11 for wire bonding to form the pad opening 17. Then, the semiconductor chip 51 is cut out from the wafer. The semiconductor chip 5 is mounted on a lead frame (not shown) provided with the lead terminals 19.
1 is mounted, the metal wire layer 45 in the pad opening 17 and the lead terminal 19 are bonded by using the bonding wire 21.
Wire bonding. After wire bonding, a resin sealing process is performed using a sealing resin. After that, the unnecessary lead frame is cut and the package with lead terminals is taken out.

【００６２】図５に示したように、ワイヤーボンディン
グ用パッド領域１１のメタル配線層４５上のパッシベー
ション膜１５にパッド開口部１７を設けることにより、
図４に示した実施例をリード端子付きパッケージに適用
することができる。また、図４に示した実施例はＣＳＰ
に適用することもできる。図４に示した実施例をＣＳＰ
に適用した実施例を図６を参照して説明する。As shown in FIG. 5, by providing the pad opening 17 in the passivation film 15 on the metal wiring layer 45 in the pad region 11 for wire bonding,
The embodiment shown in FIG. 4 can be applied to a package with lead terminals. Further, the embodiment shown in FIG. 4 is a CSP.
Can also be applied to. CSP shown in FIG.
An embodiment applied to the above will be described with reference to FIG.

【００６３】図６は図４に示した実施例を適用したＣＳ
Ｐの一実施例を示す概略構成図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。図
４及び図５と同じ機能を果たす部分には同じ符号を付
し、それらの部分の詳細な説明は省略する。図６を参照
してこの実施例を説明する。FIG. 6 shows a CS to which the embodiment shown in FIG. 4 is applied.
It is a schematic block diagram which shows one Example of P, (A) is a top view, (B) is sectional drawing in the FF position of (A). The same reference numerals are given to the parts having the same functions as those in FIGS. 4 and 5, and detailed description of those parts will be omitted. This embodiment will be described with reference to FIG.

【００６４】ＣＳＰ５３において、半導体基板３の能動
素子面上に、絶縁層３９を介して下層メタル配線層４１
が形成されており、さらにその上に絶縁層４３が形成さ
れている。絶縁層４３には接続孔４９が形成されてい
る。絶縁層４３上及び接続孔４９内にメタル配線層４
５，４７が形成されている。絶縁層４３上及びメタル配
線層４５，４７上にパッシベーション膜１５が形成され
ている。パッシベーション膜１５には再配線用パッド領
域１３のメタル配線層４７上にパッド開口部２５が形成
されている。ワイヤーボンディング用パッド領域１１の
メタル配線層４５上はパッシベーション膜１５で覆われ
ている。In the CSP 53, the lower metal wiring layer 41 is formed on the active element surface of the semiconductor substrate 3 via the insulating layer 39.
Are formed, and an insulating layer 43 is further formed thereon. A connection hole 49 is formed in the insulating layer 43. The metal wiring layer 4 is formed on the insulating layer 43 and in the connection hole 49.
5, 47 are formed. The passivation film 15 is formed on the insulating layer 43 and the metal wiring layers 45 and 47. In the passivation film 15, a pad opening 25 is formed on the metal wiring layer 47 in the rewiring pad region 13. The metal wiring layer 45 in the pad region 11 for wire bonding is covered with the passivation film 15.

【００６５】パッシベーション膜１５上及びパッド開口
部２５内にポリイミド樹脂層２７（（Ａ）での図示は省
略）が形成されている。ポリイミド樹脂層２７にはパッ
ド開口部２５に対応する位置に接続孔２９が形成されて
いる。ポリイミド樹脂層２７上及び接続孔２９内に例え
ばＣｕからなる再配線３１が形成されている。再配線３
１は接続孔２９内からＣＳＰ５３の四隅付近に延びて形
成されている。A polyimide resin layer 27 (not shown in (A)) is formed on the passivation film 15 and in the pad opening 25. A connection hole 29 is formed in the polyimide resin layer 27 at a position corresponding to the pad opening 25. Rewirings 31 made of, for example, Cu are formed on the polyimide resin layer 27 and in the connection holes 29. Rewiring 3
1 is formed to extend from the inside of the connection hole 29 to the vicinity of the four corners of the CSP 53.

【００６６】ＣＳＰ５３の四隅付近において、再配線３
１上に例えばＣｕからなるメタルポスト３３が形成され
ている。ポリイミド樹脂層２７上、再配線３１及びメタ
ルポスト３３の側面に、メタルポスト３３の端面が露出
するように封止樹脂３５（（Ａ）での図示は省略）が形
成されている。メタルポスト３３の端面に半田バンプ３
７が機械的に固着されている。Rewiring 3 near the four corners of CSP53
A metal post 33 made of, for example, Cu is formed on the surface 1. A sealing resin 35 (not shown in (A)) is formed on the side surfaces of the redistribution wiring 31 and the metal post 33 on the polyimide resin layer 27 so that the end surface of the metal post 33 is exposed. Solder bump 3 on the end face of metal post 33
7 is mechanically fixed.

【００６７】ＣＳＰ５３は、図４に示したウエハ状態か
ら、パッド開口部２５が形成され、さらにポリイミド樹
脂層２７、接続孔２９、再配線３１、メタルポスト３
３、封止樹脂３５及び半田バンプ３７が形成された後
に、個片に切り出されたものである。In the CSP 53, the pad opening 25 is formed from the wafer state shown in FIG. 4, and the polyimide resin layer 27, the connection hole 29, the rewiring 31, and the metal post 3 are further formed.
3, the sealing resin 35 and the solder bumps 37 are formed and then cut into individual pieces.

【００６８】図４及び図６を参照して、ＣＳＰの製造方
法の他の実施例を説明する。図４を参照して説明した製
造方法の実施例と同様にして、ウエハ状態の半導体基板
３上に、半導体素子、絶縁層３９、接続孔、下層メタル
配線層４１、絶縁層４３、接続孔４９及びメタル配線層
４５，４７及びパッシベーション膜１５を順次形成す
る。Another embodiment of the CSP manufacturing method will be described with reference to FIGS. Similar to the embodiment of the manufacturing method described with reference to FIG. 4, the semiconductor element, the insulating layer 39, the connection hole, the lower metal wiring layer 41, the insulating layer 43, and the connection hole 49 are formed on the semiconductor substrate 3 in a wafer state. Then, the metal wiring layers 45 and 47 and the passivation film 15 are sequentially formed.

【００６９】フォトリソグラフィ技術及びエッチング技
術を用いて、再配線用パッド領域１３のメタル配線層４
７上のパッシベーション膜１５を選択的に除去してパッ
ド開口部２５を形成する。パッシベーション膜１５上及
びパッド開口部２５内に、パッド開口部２５に対応して
接続孔２９をもつポリイミド樹脂層２７を形成する。接
続孔２９内及びポリイミド樹脂層２７上の所定の領域に
再配線３１を形成する。再配線３１上の所定の領域にメ
タルポスト３３を形成した後、ウエハ状態のままで封止
樹脂３５を形成する。メタルポスト３３の端面に半田バ
ンプ３７を機械的に固着させる。その後、ＣＳＰ５３を
ウエハから切り出す。The metal wiring layer 4 in the rewiring pad region 13 is formed by using the photolithography technique and the etching technique.
The passivation film 15 on 7 is selectively removed to form a pad opening 25. A polyimide resin layer 27 having a connection hole 29 corresponding to the pad opening 25 is formed on the passivation film 15 and in the pad opening 25. The rewiring 31 is formed in the connection hole 29 and in a predetermined region on the polyimide resin layer 27. After forming the metal post 33 in a predetermined region on the rewiring 31, the sealing resin 35 is formed in the wafer state. The solder bumps 37 are mechanically fixed to the end faces of the metal posts 33. After that, the CSP 53 is cut out from the wafer.

【００７０】図６に示したように、再配線用パッド領域
１３のメタル配線層４７上に対応してパッシベーション
膜１５にパッド開口部２５を設けることにより、図４に
示した実施例をＣＳＰに適用することができる。パッド
開口部２５の面積、すなわち再配線用パッド領域１３の
面積は、再配線３１を形成するのに必要な面積があれば
よいので、ワイヤーボンディングを行なうためのパッド
開口部１７の面積、すなわちワイヤーボンディング用パ
ッド領域１１の面積に比べて小さくすることができる。
これにより、パッド開口部２５の総面積を小さくするこ
とができ、パッド開口部２５からの水分の浸入などを低
減させて信頼性を向上させることができる。また、メタ
ルポスト３３の配置場所の自由度を向上させることがで
きる。As shown in FIG. 6, by providing the pad opening 25 in the passivation film 15 corresponding to the metal wiring layer 47 in the rewiring pad region 13, the embodiment shown in FIG. Can be applied. The area of the pad opening 25, that is, the area of the rewiring pad region 13 may be an area necessary for forming the rewiring 31, and therefore the area of the pad opening 17 for performing wire bonding, that is, the wire. It can be made smaller than the area of the bonding pad region 11.
As a result, the total area of the pad opening 25 can be reduced, and the intrusion of water from the pad opening 25 can be reduced to improve the reliability. In addition, it is possible to improve the degree of freedom in the location of the metal post 33.

【００７１】図４から図６に示したように、ワイヤーボ
ンディング用パッド領域１１を含む領域にメタル配線層
４５を形成し、ワイヤーボンディング用パッド領域１１
とは異なる領域の再配線用パッド領域１３を含む領域に
メタル配線層４７を形成することにより、インターポー
ザなどを介することなく、パッシベーション膜に形成す
るパッド開口部の位置を変更するだけで、リード端子付
きパッケージにもＣＳＰにも対応することができる。As shown in FIGS. 4 to 6, a metal wiring layer 45 is formed in a region including the wire bonding pad region 11, and the wire bonding pad region 11 is formed.
By forming the metal wiring layer 47 in a region including the rewiring pad region 13 in a region different from that of the lead terminal, the position of the pad opening formed in the passivation film can be changed without interposing an interposer or the like. It can be used with a package or CSP.

【００７２】図４から図６に示した実施例では、メタル
配線層４５と４７を分離して形成することにより、図１
から図３に示した実施例におけるメタル配線層７の面積
に比べて、メタル配線層４５，４７を形成する領域の面
積を小さくすることができる。これにより、回路レイア
ウトの領域を広く確保することができ、設計の自由度を
向上させることができる。In the embodiment shown in FIGS. 4 to 6, the metal wiring layers 45 and 47 are separately formed, so that the structure shown in FIG.
Therefore, the area of the region where the metal wiring layers 45 and 47 are formed can be made smaller than the area of the metal wiring layer 7 in the embodiment shown in FIG. As a result, a wide circuit layout area can be secured, and the degree of freedom in design can be improved.

【００７３】図４から図６を参照して説明した半導体装
置及びその製造方法の実施例では、パッシベーション膜
１５に形成するパッド開口部の位置を変更するだけで、
リード端子付きパッケージにもＣＳＰにも対応すること
ができるので、発注を受けてから製品納入までの工期が
短縮できる。さらに、メタル配線層４５，４７を形成す
るための露光マスクは１枚で済むので、製造コストを上
昇させることはない。さらに、インターポーザなどを使
用することなく、リード端子付きパッケージにもＣＳＰ
にも対応することができるため、製造コストを上昇させ
ることはなく、さらに半導体装置のサイズを増大させる
こともない。In the embodiments of the semiconductor device and the method of manufacturing the same described with reference to FIGS. 4 to 6, it is only necessary to change the position of the pad opening formed in the passivation film 15.
Since it can be used for both packages with lead terminals and CSP, it can shorten the construction period from receiving the order to delivering the product. Further, since only one exposure mask is required to form the metal wiring layers 45 and 47, the manufacturing cost will not be increased. Furthermore, without using an interposer, CSP can be used for packages with lead terminals.
Therefore, the manufacturing cost is not increased and the size of the semiconductor device is not increased.

【００７４】図１から図６を参照して説明した実施例で
は、パッド開口部が４つの場合を例に説明したが、本発
明はこれに限定されるものではなく、パッド開口部が４
つ以下又はパッド開口部が５つ以上であっても本発明を
適用できることは言うまでもない。以上、本発明の実施
例を説明したが、本発明はこれに限定されるものではな
く、特許請求の範囲に記載された本発明の範囲内で種々
の変更が可能である。In the embodiment described with reference to FIGS. 1 to 6, the case where the number of pad openings is four has been described as an example, but the present invention is not limited to this, and the number of pad openings is four.
It is needless to say that the present invention can be applied even if the number of openings is three or less or the number of pad openings is five or more. Although the embodiment of the present invention has been described above, the present invention is not limited to this, and various modifications can be made within the scope of the present invention described in the claims.

【００７５】[0075]

【発明の効果】本発明の半導体装置では、半導体基板の
能動素子面上に絶縁層を介して形成されたメタル配線層
と、メタル配線層を覆う保護膜を備えた半導体装置にお
いて、メタル配線層は、ワイヤーボンディング用パッド
領域と、ワイヤーボンディング用パッド領域とは異なる
領域の再配線用パッド領域の両方に形成されているよう
にし、本発明の半導体装置の製造方法では、半導体基板
の能動素子面上に絶縁層を介してワイヤーボンディング
用パッド領域と、ワイヤーボンディング用パッド領域と
は異なる領域の再配線用パッド領域の両方を含むメタル
配線層を形成する工程と、メタル配線層を覆う保護膜を
形成する工程と、保護膜に、ワイヤーボンディング用パ
ッド領域又は再配線用パッド領域のいずれか一方にのみ
パッド開口部を形成する工程を含むようにしたので、保
護膜に形成するパッド開口部の配置を変更するだけで、
リード端子付きパッケージにもＣＳＰにも対応すること
ができる。これにより、メタル配線層を形成するための
露光マスクは１枚で済み、さらにインターポーザなどを
使用する必要はないので、コストを上昇させず、かつ半
導体装置のサイズを増大させることなく、リード端子付
きパッケージにもＣＳＰにも対応することができる。According to the semiconductor device of the present invention, in the semiconductor device having a metal wiring layer formed on the active element surface of the semiconductor substrate via an insulating layer and a protective film covering the metal wiring layer, the metal wiring layer Is formed in both the wire bonding pad region and the rewiring pad region in a region different from the wire bonding pad region. In the method of manufacturing a semiconductor device of the present invention, the active element surface of the semiconductor substrate is formed. A step of forming a metal wiring layer including both a wire bonding pad area and a rewiring pad area different from the wire bonding pad area through an insulating layer, and a protective film covering the metal wiring layer are provided. Form the pad opening only in either the wire bonding pad area or the rewiring pad area in the forming process and the protective film. Since to include the step of, only by changing the arrangement of the pad openings formed in the protective film,
It can be used for both packages with lead terminals and CSP. As a result, only one exposure mask is required to form the metal wiring layer, and since it is not necessary to use an interposer or the like, the cost is not increased and the size of the semiconductor device is not increased. It can be used for both packages and CSP.

【００７６】本発明の半導体装置において、保護膜は、
ワイヤーボンディング用パッド領域又は再配線用パッド
領域のいずれか一方にのみパッド開口部を備えているよ
うにすれば、上記ワイヤーボンディング用パッド領域及
び上記再配線用パッド領域の両領域にパッド開口部を備
えている場合に比べてパッド開口部の総面積を小さくす
ることができ、パッド開口部からの水分の浸入などを低
減することができ、信頼性を向上させることができる。In the semiconductor device of the present invention, the protective film is
If the pad opening is provided only in either the wire bonding pad area or the rewiring pad area, the pad opening is provided in both the wire bonding pad area and the rewiring pad area. The total area of the pad opening can be reduced as compared with the case where the pad opening is provided, moisture intrusion from the pad opening can be reduced, and reliability can be improved.

【００７７】本発明の半導体装置において、再配線用パ
ッド領域はワイヤーボンディング用パッド領域よりも小
さい面積であるようにすれば、再配線用パッド領域にパ
ッド開口部を設けてＣＳＰに適用する場合に、メタルポ
スト配置場所の自由度を向上させることができる。特
に、再配線用パッド領域にのみパッド開口部を備えてい
るときは、パッド開口部の総面積をさらに小さくするこ
とができ、さらに信頼性を向上させることができる。In the semiconductor device of the present invention, if the rewiring pad region has a smaller area than the wire bonding pad region, a pad opening is provided in the rewiring pad region and the rewiring pad region is applied to the CSP. The degree of freedom in arranging the metal post can be improved. In particular, when the pad opening portion is provided only in the rewiring pad region, the total area of the pad opening portion can be further reduced, and the reliability can be further improved.

【００７８】本発明の半導体装置において、メタル配線
層の構成として、ワイヤーボンディング用パッド領域に
形成されたメタル配線層と再配線用パッド領域に形成さ
れたメタル配線層は、絶縁層上の両パッド領域とは異な
る領域に形成されたメタル配線層を介して電気的に接続
されているようにし、又はメタル配線層よりも下層に形
成された配線を介して電気的に接続されているようにす
れば、ワイヤーボンディング用パッド領域に形成された
メタル配線層と再配線用パッド領域に形成されたメタル
配線層を同電位にすることができる。In the semiconductor device of the present invention, as the metal wiring layer, the metal wiring layer formed in the wire bonding pad region and the metal wiring layer formed in the rewiring pad region are both pads on the insulating layer. It may be electrically connected via a metal wiring layer formed in a region different from the region, or may be electrically connected via a wiring formed in a layer lower than the metal wiring layer. For example, the metal wiring layer formed in the wire bonding pad area and the metal wiring layer formed in the rewiring pad area can have the same potential.

【００７９】本発明の半導体装置の製造方法において、
保護膜形成までを完了した半製品を予め用意しておき、
製品仕様決定後にパッド開口部を形成するようにすれ
ば、製品のパッケージとしてリード端子付きのパッケー
ジ又はＣＳＰのいずれを用いるのかが確定していない場
合でも、メタル配線層及び保護膜を形成した状態の半製
品を保管しておくことにより、発注を受けてから製品納
入までの工期を短縮することができる。In the method of manufacturing a semiconductor device of the present invention,
Prepare the semi-finished product that completed the formation of the protective film in advance,
If the pad opening is formed after the product specifications are determined, the metal wiring layer and the protective film can be formed even if it is uncertain whether the package with the lead terminal or the CSP is used as the package of the product. By storing the semi-finished products, it is possible to shorten the construction period from receiving the order to delivering the products.

【図面の簡単な説明】[Brief description of drawings]

【図１】半導体装置の一実施例を示す概略構成図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での
断面図である。1A and 1B are schematic configuration diagrams showing an embodiment of a semiconductor device, FIG. 1A is a plan view, and FIG. 1B is a sectional view taken along line AA of FIG.

【図２】図１に示した実施例を適用したリード端子付き
パッケージの一実施例を示す概略構成図であり、（Ａ）
は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図であ
る。2 is a schematic configuration diagram showing an embodiment of a package with lead terminals to which the embodiment shown in FIG. 1 is applied, FIG.
Is a plan view and (B) is a cross-sectional view taken along line BB in (A).

【図３】図１に示した実施例を適用したＣＳＰの一実施
例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＣ−Ｃ位置での断面図である。3A and 3B are schematic configuration diagrams showing an embodiment of the CSP to which the embodiment shown in FIG. 1 is applied, in which FIG. 3A is a plan view and FIG. Is.

【図４】半導体装置の他の実施例を示す概略構成図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での
断面図である。4A and 4B are schematic configuration diagrams showing another embodiment of a semiconductor device, FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along line DD of FIG.

【図５】図５は図４に示した実施例を適用したリード端
子付きパッケージの一実施例を示す概略構成図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面
図である。5 is a schematic configuration diagram showing an embodiment of a package with lead terminals to which the embodiment shown in FIG. 4 is applied,
(A) is a plan view and (B) is a sectional view taken along line EE of (A).

【図６】図４に示した実施例を適用したＣＳＰの一実施
例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＦ−Ｆ位置での断面図である。6A and 6B are schematic configuration diagrams showing an embodiment of the CSP to which the embodiment shown in FIG. 4 is applied, in which FIG. 6A is a plan view and FIG. Is.

【図７】従来のＣＳＰを示す概略構成図であり、（Ａ）
は平面図、（Ｂ）は（Ａ）のＧ−Ｇ位置での断面図であ
る。FIG. 7 is a schematic configuration diagram showing a conventional CSP, (A)
Is a plan view and (B) is a cross-sectional view taken along line GG in (A).

【図８】従来のリード端子付きパッケージを示す概略構
成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＨ−Ｈ
位置での断面図である。8A and 8B are schematic configuration diagrams showing a conventional package with lead terminals, in which FIG. 8A is a plan view and FIG. 8B is HH of FIG.
It is sectional drawing in a position.

【符号の説明】[Explanation of symbols]

１ ウエハ ３ 半導体基板 ５ 絶縁層 ７ メタル配線層 ９ 半導体チップ領域 １１ ワイヤーボンディング用パッド領域 １３ 再配線用パッド領域 １５ パッシベーション膜 1 wafer 3 Semiconductor substrate 5 insulating layers 7 Metal wiring layer 9 Semiconductor chip area 11 Wire bonding pad area 13 Rewiring pad area 15 Passivation film

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の能動素子面上に絶縁層を介
して形成されたメタル配線層と、メタル配線層を覆う保
護膜を備えた半導体装置において、 前記メタル配線層は、ワイヤーボンディング用パッド領
域と、前記ワイヤーボンディング用パッド領域とは異な
る領域の再配線用パッド領域の両方に形成されているこ
とを特徴とする半導体装置。1. A semiconductor device comprising a metal wiring layer formed on an active element surface of a semiconductor substrate via an insulating layer, and a protective film covering the metal wiring layer, wherein the metal wiring layer is a wire bonding pad. A semiconductor device, which is formed in both a region and a rewiring pad region different from the wire bonding pad region. 【請求項２】 前記保護膜は、前記ワイヤーボンディン
グ用パッド領域又は前記再配線用パッド領域のいずれか
一方にのみパッド開口部を備えている請求項１に記載の
半導体装置。2. The semiconductor device according to claim 1, wherein the protective film has a pad opening in only one of the wire bonding pad region and the rewiring pad region. 【請求項３】 前記再配線用パッド領域は前記ワイヤー
ボンディング用パッド領域よりも小さい面積である請求
項１又は２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the rewiring pad region has a smaller area than the wire bonding pad region. 【請求項４】 前記ワイヤーボンディング用パッド領域
に形成された前記メタル配線層と前記再配線用パッド領
域に形成された前記メタル配線層は、前記絶縁層上の両
パッド領域とは異なる領域に形成されたメタル配線層を
介して電気的に接続されており、又は前記メタル配線層
よりも下層に形成された配線を介して電気的に接続され
ている請求項１、２又は３のいずれかに記載の半導体装
置。4. The metal wiring layer formed in the wire bonding pad area and the metal wiring layer formed in the rewiring pad area are formed in areas different from both pad areas on the insulating layer. 4. The method according to claim 1, wherein the metal wiring layer is electrically connected via a formed metal wiring layer, or is electrically connected via a wiring formed below the metal wiring layer. The semiconductor device described. 【請求項５】 半導体基板の能動素子面上に絶縁層を介
してワイヤーボンディング用パッド領域と、前記ワイヤ
ーボンディング用パッド領域とは異なる領域の再配線用
パッド領域の両方を含むメタル配線層を形成する工程
と、 前記メタル配線層を覆う保護膜を形成する工程と、 前記保護膜に、前記ワイヤーボンディング用パッド領域
又は前記再配線用パッド領域のいずれか一方にのみパッ
ド開口部を形成する工程を含むことを特徴とする半導体
装置の製造方法。5. A metal wiring layer including both a wire bonding pad region and a rewiring pad region different from the wire bonding pad region is formed on an active element surface of a semiconductor substrate through an insulating layer. And a step of forming a protective film covering the metal wiring layer, and a step of forming a pad opening in only one of the wire bonding pad region or the rewiring pad region in the protective film. A method of manufacturing a semiconductor device, comprising: 【請求項６】 前記保護膜形成までを完了した半製品を
予め用意しておき、製品仕様決定後に前記パッド開口部
を形成する請求項５に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein a semi-finished product which has completed the formation of the protective film is prepared in advance, and the pad opening is formed after product specifications are determined.
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